JPH0915628A

JPH0915628A - 液晶表示装置

Info

Publication number: JPH0915628A
Application number: JP16548295A
Authority: JP
Inventors: Hiroshi Ogawara; 洋大河原; Masahiko Suzuki; 雅彦鈴木; Kuniyuki Matsunaga; 邦之松永; Kimitoshi Ougiichi; 公俊扇一; Junichi Owada; 淳一大和田; Kazuhiro Ogawa; 和宏小川; Tsutomu Sato; 努佐藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-06-30
Filing date: 1995-06-30
Publication date: 1997-01-17

Abstract

(57)【要約】【目的】保持容量素子の一方の電極を他方の電極が乗り
越える部分で生じる段切れを防止すると共に、高精細化
に必要な小容量の保持容量素子を実現するという２つの
課題を解決する。【構成】走査信号線ＧＬの一部に凸部を設け、該凸部上
に画素電極ＩＴＯ１の一部を誘電体膜を介して重ね合わ
せ、前記凸部を一方の電極、前記画素電極ＩＴＯ１の一
部を他方の電極とする保持容量素子Ｃａｄｄを構成し、
前記他方の電極が前記一方の電極を乗り越える部分に補
助電極ＳＥを設け、補助電極ＳＥの両端部を、前記他方
の電極と画素電極ＩＴＯ１とに接続し、補助電極ＳＥの
中間部と、前記他方の電極および画素電極ＩＴＯ１との
間に介在膜を設けた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、薄膜トランジスタ（Ｔ
ＦＴ）をスイッチング素子として使用したアクティブ・
マトリクス方式の液晶表示装置に関する。

【０００２】

【従来の技術】例えば、アクティブ・マトリクス方式の
液晶表示装置は、マトリクス状に配列された複数の画素
電極のそれぞれに対応して非線形素子（スイッチング素
子）を設けたものである。各画素における液晶は理論的
には常時駆動（デューティ比 1.0）されているので、時
分割駆動方式を採用している、いわゆる単純マトリクス
方式と比べてアクティブ方式はコントラストが良く、特
にカラー液晶表示装置では欠かせない技術となりつつあ
る。スイッチング素子として代表的なものとしては薄膜
トランジスタ（ＴＦＴ）がある。

【０００３】液晶表示装置は、例えば、透明導電膜から
成る表示用画素電極と配向膜等をそれぞれ積層した面が
対向するように所定の間隙を隔ててガラス等からなる２
枚の透明絶縁基板を重ね合わせ、該両基板間の周縁部近
傍に枠状に設けたシール材により、両基板を貼り合わせ
ると共に、シール材の一部に設けた液晶封入口から両基
板間のシール材の内側に液晶を封入、封止し、さらに両
基板の外側に偏光板を設けて成る液晶表示パネル（液晶
表示素子）と、液晶表示パネルの下に配置され、液晶表
示パネルに光を供給するバックライトと、液晶表示パネ
ルの外周部の外側に配置された液晶駆動用回路基板と、
これらの各部材を保持するモールド成形品である枠状体
と、これらの各部材を収納し、液晶表示窓があけられた
金属製フレーム等を含んで構成される。

【０００４】液晶表示パネルを構成する２枚の透明絶縁
基板のうち、第１の基板の面上には、隣接する２本の走
査信号線（左右方向に延在し、上下方向に複数本それぞ
れ平行に配置されている。ゲート信号線または水平信号
線とも称す。スイッチング素子としての薄膜トランジス
タのゲート電極を兼ねる）と、隣接する２本の映像信号
線（上下方向に延在し、左右方向に複数本それぞれ平行
に配置されている。ドレイン信号線、データ信号線また
は垂直信号線とも称す。薄膜トランジスタのドレイン電
極を兼ねる）との交差領域内に、透明画素電極およびス
イッチング素子としての薄膜トランジスタとが各画素毎
に形成されている。なお、交差とは実際に接して交わっ
ているのではなく、基板と垂直方向から見た場合に交差
している意味で、両者の間には絶縁膜が介在する。

【０００５】

【発明が解決しようとする課題】各画素毎に形成される
保持（付加）容量素子は、液晶の寿命を縮小し、液晶表
示画面の切り替え時に前の画像が残るいわゆる焼き付き
の原因となる、液晶に印加される直流成分を低減すると
共に、放電時間を長くし、薄膜トランジスタがオフした
後の映像情報を長く蓄積する役目がある。保持容量素子
は、走査信号線の上に画素電極の一部を誘電体膜を介し
て重ね合わせ、この重ね合わせた部分において、走査信
号線の一部を一方の電極とし、画素電極の一部を他方の
画素電極とする。しかし、従来は、画素電極の一部の他
方の電極が乗り越える部分で、該他方の電極に段切れが
生じやすい問題がある。

【０００６】また、最近、液晶表示パネルの高精細化が
進み、１画素の大きさが小さくなっており、保持容量素
子の形成に割ける面積が小さくなっている。このため、
小面積の保持容量素子、すなわち、小容量の保持容量素
子が必要となっている。また、１画素の選択期間中に画
素電極が設定電位となるように、１画素当りの負荷は極
力小さくしなければならないので、負荷の１つである保
持容量素子の容量を小さくする必要がある。

【０００７】本発明の目的は、保持容量素子の一方の電
極を他方の電極が乗り越える部分で生じる段切れを防止
すると共に、高精細化に必要な小容量の保持容量素子を
実現するという２つの課題を解決できる液晶表示装置を
提供することにある。

【０００８】

【課題を解決するための手段】前記の目的を達成するた
めに、本発明は、水平方向に延在し、かつ垂直方向に複
数本それぞれ平行に配置された走査信号線と、垂直方向
に延在し、かつ水平方向に複数本それぞれ平行に配置さ
れた映像信号線と、隣接する２本の前記走査信号線と隣
接する２本の前記映像信号線との交差領域内にそれぞれ
配置された第１の画素電極と薄膜トランジスタとを設け
た第１の絶縁基板と、前記第１の画素電極に対向して第
２の画素電極を設けた第２の絶縁基板とを所定の間隙を
隔てて重ね合わせ、前記両基板間に液晶を封止して成る
液晶表示パネルを有する液晶表示装置において、前記走
査信号線の一部に凸部を設け、該凸部上に前記第１の画
素電極の一部を誘電体膜を介して重ね合わせ、前記凸部
を一方の電極、前記第１の画素電極の一部を他方の電極
とする保持容量素子を構成したことを特徴とする。

【０００９】また、前記他方の電極が前記一方の電極を
乗り越える部分に補助電極を設け、前記補助電極の両端
部を、前記他方の電極と前記第１の画素電極とにそれぞ
れ接続し、前記補助電極の中間部と、前記他方の電極お
よび前記第１の画素電極との間に介在膜を設けたことを
特徴とする。

【００１０】また、前記補助電極が、前記薄膜トランジ
スタのソース、ドレイン電極と同時に形成されることを
特徴とする。

【００１１】また、前記介在膜が、前記薄膜トランジス
タのゲート絶縁膜、チャネル形成用半導体膜の少なくと
も一方と同時に形成されることを特徴とする。

【００１２】また、前記他方の電極が、前記第１の画素
電極の一部に設けた凸部からなることを特徴とする。

【００１３】さらに、前記誘電体膜が、前記走査信号線
の陽極酸化膜単層からなることを特徴とする。

【００１４】

【作用】本発明では、走査信号線の一部に設けた凸部上
に、第１の画素電極の一部を誘電体膜を介して重ね合わ
せ、該凸部を保持容量素子の一方の電極、該第１の画素
電極の一部を他方の電極とすることにより、一方の電極
上への他方の電極の乗り上げ幅を減少することなく、２
つの電極の重なる面積、すなわち、保持容量素子の面積
を縮小できる。したがって、他方の電極の段切れを防止
できると共に、小容量の保持容量素子を実現できる。

【００１５】図５（Ａ）〜（Ｄ）を用いて、本発明の優
位性を従来と比較して説明する。

【００１６】（Ａ）は本発明による走査信号線ＧＬを凸
形にした例、（Ｂ）は本発明による走査信号線ＧＬを凸
形にし、かつ、画素電極ＩＴＯ１をも凸形にした例、
（Ｃ）は従来の画素電極ＩＴＯ１を凸形にした例、
（Ｄ）は従来の走査信号線ＧＬを凹形にし、かつ、画素
電極ＩＴＯ１を凸形にした例を示す。（Ａ）〜（Ｄ）図
において、左側は走査信号線ＧＬと画素電極ＩＴＯ１の
形状を示す平面図である。右上がりの斜線は走査信号線
ＧＬ、右下がりの斜線は画素電極ＩＴＯ１、格子状の線
は保持容量素子Ｃａｄｄを示す。右側は画素電極ＩＴＯ
１の走査信号線ＧＬへの乗り上げ幅（〜の総計で示
す）、補助電極の画素電極ＩＴＯ１との接続部（細かい
格子状の線で示す）、および保持容量素子Ｃａｄｄの面
積（左側の図の格子状の線で示す部分の面積）を示す図
である。

【００１７】ここで、他方の電極である画素電極ＩＴＯ
１の段切れ防止のため、必要な乗り上げ幅を３０μｍと
する。なお、乗り上げ幅を延長すると、段切れは乗り上
げ部の両端部のみで生じ、その他の部分は確実に乗り上
げることができ、断線が防止できる。また、本発明で
は、乗り上げ部で画素電極ＩＴＯ１に段切れが生じた場
合でも、画素電極ＩＴＯ１の乗り上げない部分と乗り上
げた部分とが電気的に接続されるようにするために補助
電極を設けるが、該補助電極の画素電極ＩＴＯ１との接
続に必要な寸法を１０μｍ×１０μｍとする。

【００１８】（Ａ）〜（Ｄ）において、図から明らかな
ように、画素電極ＩＴＯ１の乗り上げ幅はすべて３０μ
ｍ、補助電極の画素電極ＩＴＯ１との接続部の寸法はす
べて１０μｍ×１０μｍであるが、保持容量素子Ｃａｄ
ｄの面積については、（Ａ）は１００μｍ²、（Ｂ）は
１５０μｍ²、（Ｃ）は３００μｍ²、（Ｄ）は２５０μ
ｍ²である。すなわち、従来の保持容量素子では、前記
乗り上げ幅を大きくすると、保持容量素子の面積が拡大
し、逆に小さくすると、乗り上げ部での段切れが生じ、
他方の電極の断線が引き起こされた。このため、小容量
の保持容量素子を断線なく実現できなかった。これに対
して、本発明によれば、補助電極の他方の電極にコンタ
クトできるだけの面積を走査信号線の凸部上に作ること
により、保持容量素子の面積を小さくでき、他方の電極
の段切れを防止できると共に、小容量の保持容量素子を
実現できることがわかる。

【００１９】

【実施例】本発明の目的および特徴は図面を参照した以
下の説明から明らかとなるであろう。

【００２０】《アクティブ・マトリクス方式の液晶表示
装置》以下、アクティブ・マトリクス方式のカラー液晶
表示装置に本発明を適用した実施例について説明する。
なお、以下で説明する図面で、同一機能を有するものは
同一符号を付け、その繰返しの説明は省略する。

【００２１】《液晶表示モジュールの全体構成》図９
は、液晶表示モジュールＭＤＬの各構成部品を示す分解
斜視図である。

【００２２】ＳＨＤは金属板から成るシールドケース
（メタルフレームとも称す）、ＷＤは表示窓、ＩＮＳ１
〜３は絶縁シート、ＰＣＢ１〜３は回路基板（ＰＣＢ１
はドレイン側回路基板、ＰＣＢ２はゲート側回路基板、
ＰＣＢ３はインターフェイス回路基板）、ＪＮは回路基
板ＰＣＢ１〜３どうしを電気的に接続するジョイナ、Ｔ
ＣＰ１、ＴＣＰ２はテープキャリアパッケージ、ＰＮＬ
は液晶表示パネル、ＧＣはゴムクッション、ＩＬＳは遮
光スペーサ、ＰＲＳはプリズムシート、ＳＰＳは拡散シ
ート、ＧＬＢは導光板、ＲＦＳは反射シート、ＭＣＡは
一体成型により形成された下側ケース（モールドケー
ス）、ＬＰは蛍光管、ＬＰＣはランプケーブル、ＧＢは
蛍光管ＬＰを支持するゴムブッシュであり、図に示すよ
うな上下の配置関係で各部材が積み重ねられて液晶表示
モジュールＭＤＬが組み立てられる。

【００２３】液晶表示モジュールＭＤＬは、下側ケース
ＭＣＡ、シールドケースＳＨＤの２種の収納・保持部材
を有する。絶縁シートＩＮＳ１〜３、回路基板ＰＣＢ１
〜３、液晶表示パネルＰＮＬを収納、固定した金属製シ
ールドケースＳＨＤと、蛍光管ＬＰ、導光板ＧＬＢ、プ
リズムシートＰＲＳ等から成るバックライトＢＬを収納
した下側ケースＭＣＡとを合体させることにより、液晶
表示モジュールＭＤＬが組み立てられる。

【００２４】［実施例１］《マトリクス部の概要》図１は本発明を適用した実施例
１のアクティブ・マトリクス方式のカラー液晶表示装置
の液晶表示パネルの一画素とその周辺を示す平面図、図
２は図１の２−２切断線における断面図（隣り合う映像
信号線と透明画素電極とを示す断面図）、図３は図１の
３−３切断線における断面図（一画素の薄膜トランジス
タとその周辺を示す断面図）、図４は図１の４−４切断
線における断面図（保持容量素子部の断面図）である。

【００２５】図１に示すように、各画素は隣接する２本
の走査信号線（ゲートラインまたは水平信号線）ＧＬ
と、隣接する２本の映像信号線（データライン、ドレイ
ンラインまたは垂直信号線）ＤＬとの交差領域内（４本
の信号線に囲まれた領域）に配置されている。各画素は
薄膜トランジスタＴＦＴ、透明画素電極ＩＴＯ１および
保持容量素子（付加容量素子）Ｃａｄｄを含む。走査信
号線ＧＬは映像信号線ＤＬとの交差付近で二股に分岐し
ている。これは、この部分の二股のラインの内の一方が
映像信号線ＤＬと短絡した場合、これをレーザを用いて
切断し、他の一方の（切断していない）ラインでライン
欠陥とならず正常に動作させるためである。

【００２６】図３に示すように、液晶層ＬＣを基準にし
て第１の透明ガラス基板ＳＵＢ１側には薄膜トランジス
タＴＦＴおよび透明画素電極ＩＴＯ１が形成され、第２
の透明ガラス基板ＳＵＢ２側にはカラーフィルタＦＩ
Ｌ、遮光用ブラックマトリクスパターンＢＭが形成され
ている。透明ガラス基板ＳＵＢ１、ＳＵＢ２の両面には
ディップ処理等により形成された酸化シリコン膜ＳＩＯ
が設けられている。

【００２７】第２の透明ガラス基板ＳＵＢ２の内側（液
晶ＬＣ側）の表面には、遮光膜ＢＭ、カラーフィルタＦ
ＩＬ、保護膜ＰＳＶ２、共通透明画素電極ＩＴＯ２（Ｃ
ＯＭ）および上部配向膜ＯＲＩ２が順次積層して設けら
れている。ＰＯＬ１、ＰＯＬ２はそれぞれ透明ガラス基
板ＳＵＢ１、ＳＵＢ２の外側の表面に形成された偏光板
である。

【００２８】《薄膜トランジスタＴＦＴ》次に、図１〜
４を用いて、第１の透明ガラス基板ＳＵＢ１側の構成を
詳しく説明する。走査信号線ＧＬに正のバイアスを印加
すると、ソース−ドレイン間のチャネル抵抗が小さくな
り、バイアスをゼロにすると、チャネル抵抗は大きくな
るように動作する。

【００２９】各画素には１個の薄膜トランジスタＴＦＴ
が設けられている。薄膜トランジスタＴＦＴは、図１に
示すように、走査信号線ＧＬ上に形成されている。薄膜
トランジスタＴＦＴはゲート電極（走査信号線ＧＬ）、
走査信号線ＧＬの陽極酸化膜ＡＯＦと窒化シリコンの絶
縁膜ＧＩが被覆されており、このＡＯＦとＧＩがゲート
絶縁膜を構成している。その上部にｉ型（真性、intrin
sic、導電型決定不純物がドープされていない）非晶質
シリコン（Ｓｉ）からなるｉ型半導体層ＡＳ、一対のソ
ース電極ＳＤ１、ドレイン電極ＳＤ２を有す。なお、ソ
ース、ドレインは本来その間のバイアス極性によって決
まるもので、この液晶表示装置の回路ではその極性は動
作中反転するので、ソース、ドレインは動作中入れ替わ
ると理解されたい。しかし、以下の説明では、便宜上一
方をソース、他方をドレインと固定して表現する。

【００３０】《ゲート電極（走査信号線ＧＬ）》本例で
は、走査信号線ＧＬは、単層の第１導電膜ｇ１で形成さ
れている。第１導電膜ｇ１としては例えばスパッタで形
成されたアルミニウム（Ａｌ）膜が用いられ、その上に
はＡｌの陽極酸化膜ＡＯＦが自己整合的に設けられてい
る。

【００３１】《絶縁膜ＧＩ》絶縁膜ＧＩは、薄膜トラン
ジスタＴＦＴにおいて、陽極酸化膜ＡＯＦと共に半導体
層ＡＳに走査信号線ＧＬからの電界を与えるためのゲー
ト絶縁膜として使用される。絶縁膜ＧＩとしては例えば
プラズマＣＶＤで形成された窒化シリコン膜が選ばれ、
１２００〜２７００Åの厚さに（本例では、２０００Å
程度）形成される。絶縁膜ＧＩは、本例では薄膜トラン
ジスタＴＦＴ部、保持容量素子Ｃａｄｄ部、およびソー
ス電極ＳＤ１、ドレイン電極ＳＤ２部、および走査信号
線ＧＬと交差する近傍の映像信号線ＤＬ部に形成され、
保持容量素子Ｃａｄｄ部が独立した島状になり、また、
ドレイン電極ＳＤ２および映像信号線ＤＬの一部に沿っ
た形状にパターニングされている。一方、走査信号線Ｇ
Ｌ上すべてを絶縁膜ＧＩが被覆しておらず、以下に示す
半導体層ＡＳと同様にパターニング除去されている。絶
縁膜ＧＩが被覆されていない走査信号線ＧＬには、陽極
酸化膜ＡＯＦが被覆している。

【００３２】《ｉ型半導体層ＡＳ》ｉ型半導体層ＡＳ
は、本例では薄膜トランジスタＴＦＴ部、保持容量素子
Ｃａｄｄ部、およびソース電極ＳＤ１、ドレイン電極Ｓ
Ｄ２部に形成され、保持容量素子Ｃａｄｄ部が独立した
島状になり、また、ドレイン電極ＳＤ２および映像信号
線ＤＬの一部に沿った形状にパターニングされている。
一方、走査信号線ＧＬ上すべてを半導体層ＡＳが被覆し
ておらず、保持容量素子Ｃａｄｄと隣接する映像信号線
ＤＬおよびソース電極ＳＤ１が上記に示す絶縁膜ＧＩと
同様にパターニング除去されている。半導体層ＡＳは、
非晶質シリコンで、２００〜２２００Åの厚さ（本例で
は、２０００Å程度）で形成される。層ｄ０はオーミッ
クコンタクト用のリン（Ｐ）をドープしたＮ⁺型非晶質
シリコン半導体層であり、下側にｉ型半導体層ＡＳが存
在し、上側に導電層ｄ２（ｄ３）が存在するところのみ
に残されている。

【００３３】ｉ型半導体層ＡＳは走査信号線ＧＬと映像
信号線ＤＬとの交差部、走査信号線ＧＬとソース電極Ｓ
Ｄ１、ドレイン電極ＳＤ２および保持容量素子Ｃａｄｄ
の交差部における絶縁分離をするために陽極酸化膜ＡＯ
Ｆ、絶縁膜ＧＩと共に短絡に伴う線欠陥を低減する。ま
た、ソース電極ＳＤ１下部から透明導電膜ＩＴＯ１（ｄ
１）上に延在して、Ｎ⁺型非晶質シリコンｄ０、このｉ
型半導体層ＡＳ、絶縁膜ＧＩが形成されているが、これ
により、後述するようにソース電極ＳＤ１が断線するこ
となく透明導電膜ＩＴＯ１（ｄ１）に接続される。さら
に、ソース電極ＳＤ１およびドレイン電極ＳＤ２が正常
にパターニングされず、走査信号線ＧＬ上に陽極酸化膜
ＡＯＦのみの部分にこれらの電極が残った場合でも、陽
極酸化膜ＡＯＦ単層でも所定の絶縁耐圧があり、短絡が
防止できる。

【００３４】一方、本実施例では、走査信号線ＧＬと映
像信号線ＤＬとの交差部、および薄膜トランジスタＴＦ
Ｔ部の映像信号線ＤＬ下部の半導体層ＡＳおよび絶縁膜
ＧＩは透明画素電極ＩＴＯ１上に延在し、映像信号線Ｄ
Ｌと透明画素電極ＩＴＯ１を絶縁分離する役目を果た
す。したがって、映像信号線ＤＬと透明画素電極ＩＴＯ
１の距離を狭くして、高開口率で明るい液晶表示装置を
構成しても、映像信号線ＤＬと透明画素電極ＩＴＯ１
（ｄ１）との短絡による点欠陥を防止できる。

【００３５】半導体層ＡＳと絶縁膜ＧＩは同じホトレジ
ストパターンを用いて加工されているので、半導体層Ａ
Ｓと絶縁膜ＧＩを異なるホトレジストパターンにより加
工していた工法に比べてホト工程を削減できる。また、
映像信号線ＤＬと透明画素電極ＩＴＯ１（ｄ１）との短
絡防止を絶縁膜ＧＩのみでおこなった場合よりも短絡確
立は小さい。これは、半導体層ＡＳと絶縁膜ＧＩのホト
エッチング工程を分けて、透明導電膜ＩＴＯ１（ｄ１）
上に映像信号線ＤＬ下部から延在するｉ型半導体層ＡＳ
を設けない場合、半導体層ＡＳエッチングにおける絶縁
膜ＧＩの選択比が十分でないため、この絶縁膜ＧＩの耐
圧が低下するためである。

【００３６】《透明画素電極ＩＴＯ１》透明画素電極Ｉ
ＴＯ１は液晶表示部の画素電極の一方を構成する。透明
画素電極ＩＴＯ１は薄膜トランジスタＴＦＴのソース電
極ＳＤ１に接続されている。この透明画素電極ＩＴＯ１
は第１導電膜ｄ１によって構成されており、この第１導
電膜ｄ１はスパッタリングで形成された透明導電膜（In
dium-Tin-Oxide ＩＴＯ：ネサ膜）からなり、１０００
〜２０００Åの厚さに（本例では、１４００Å程度）形
成される。

【００３７】《ソース電極ＳＤ１、ドレイン電極ＳＤ
２》ソース電極ＳＤ１、ドレイン電極ＳＤ２のそれぞれ
は、Ｎ⁺型半導体層ｄ０に接触する第２導電膜ｄ２とそ
の上に形成された第３導電膜ｄ３から構成されている。

【００３８】第２導電膜ｄ２はスパッタで形成したクロ
ム（Ｃｒ）膜を用い、５００〜１０００Åの厚さに（本
例では、６００Å程度）で形成される。Ｃｒ膜はＮ⁺型
半導体層ｄ０との密着性を良好にし、第３導電膜ｄ３の
ＡｌがＮ⁺型半導体層ｄ０に拡散することを防止する
（いわゆるバリヤ層の）目的で使用される。第２導電膜
ｄ２として、Ｃｒ膜の他に高融点金属（Ｍｏ、Ｔｉ、Ｔ
ａ、Ｗ）膜、高融点金属シリサイド（ＭｏＳｉ₂、Ｔｉ
Ｓｉ₂、ＴａＳｉ₂、ＷＳｉ₂）膜を用いても良い。

【００３９】第３導電膜ｄ３はＡｌのスパッタリングで
３０００〜５０００Åの厚さに（本例では、４０００Å
程度）形成される。Ａｌ膜はＣｒ膜に比べてストレスが
小さく、厚い膜厚に形成することが可能で、ソース電極
ＳＤ１、ドレイン電極ＳＤ２および映像信号線ＤＬの抵
抗値を低減したり、走査信号線ＧＬに起因する段差乗り
越えを確実にする（ステップカバレッジを良くする）働
きがある。

【００４０】上記ソース電極ＳＤ１およびドレイン電極
ＳＤ２は第２導電膜ｄ２および第３導電膜ｄ３の積層膜
であるが、比較的小型の液晶表示装置の場合、Ｃｒ膜を
初めとする高融点金属である第２の導電膜のみでも良
い。その場合は膜厚を１８００Å程度に厚くする必要が
ある。

【００４１】第２導電膜ｄ２、第３導電膜ｄ３を同じマ
スクパターンでパターニングした後、同じマスクを用い
て、あるいは第２導電膜ｄ２、第３導電膜ｄ３をマスク
として、Ｎ⁺型半導体層ｄ０が除去される。つまり、ｉ
型半導体層ＡＳ上に残っていたＮ⁺半導体層ｄ０は第２
導電膜ｄ２、第３導電膜ｄ３以外の部分がセルフアライ
ンで除去される。このとき、Ｎ⁺型半導体層ｄ０はその
厚さ分はすべて除去されるようにエッチングされるの
で、ｉ型半導体層ＡＳも若干その表面部分がエッチング
されるが、その程度はエッチング時間で制御すればよ
い。

【００４２】《映像信号線（データライン）ＤＬ》映像
信号線ＤＬはソース電極ＳＤ１、ドレイン電極ＳＤ２と
同層の第２導電膜ｄ２、第３導電膜ｄ３で構成される
か、あるいは、第２導電膜ｄ２のみで構成されている。

【００４３】《保護膜ＰＳＶ１》薄膜トランジスタＴＦ
Ｔおよび透明画素電極ＩＴＯ１上には保護膜ＰＳＶ１が
設けられている。保護膜ＰＳＶ１は主に薄膜トランジス
タＴＦＴを湿気等から保護するために形成されており、
透明性が高くしかも対湿性の良いものを使用する。保護
膜ＰＳＶ１は例えばプラズマＣＶＤ装置で形成した酸化
シリコン膜や窒化シリコン膜で形成されており、１μｍ
程度の膜厚で形成する。上記保護膜は一般にプラズマＣ
ＶＤを初めとする真空装置で形成するが、これはエポキ
シ樹脂を初めとする有機系材料の塗布で形成した場合ス
ループットが向上する。

【００４４】《遮光膜ＢＭ》第２の透明ガラス基板ＳＵ
Ｂ２側には、外部光またはバックライト光がｉ型半導体
層ＡＳに入射しないように遮光膜ＢＭが設けられてい
る。図１に示す遮光膜ＢＭの閉じた多角形の輪郭線は、
その内側が遮光膜ＢＭが形成されない開口を示してい
る。遮光膜ＢＭは光に対する遮光性が高い例えばアルニ
ウム膜やクロム膜等で形成されており、本実施例ではク
ロム膜がスパッタリングで１３００Å程度の厚さに形成
される。

【００４５】したがって、薄膜トランジスタＴＦＴのi
型半導体層ＡＳのなかで少なくともソース電極ＳＤ１と
ドレイン電極ＳＤ２間のいわゆるチャネル領域には上下
にある遮光膜ＢＭおよび大き目の走査信号線ＧＬによっ
てサンドイッチされ、外部の自然光やバックライト光が
当たらなくなる。遮光膜ＢＭは各画素の周囲に格子状に
形成され（いわゆるブラックマトリクス）、この格子で
一画素の有効表示領域が仕切られている。したがって、
各画素の輪郭が遮光膜ＢＭによってはっきりとし、コン
トラストが向上する。つまり、遮光膜ＢＭはｉ型半導体
層ＡＳに対する遮光とブラックマトリクスとの２つの機
能をもつ。

【００４６】遮光膜ＢＭは液晶表示パネルの周辺部にも
額縁状に形成され、そのパターンはドット状に複数の開
口を設けた図１に示すマトリクス部のパターンと連続し
て形成されている。周辺部の遮光膜ＢＭは、シール部Ｓ
Ｌの外側に延長され、パソコン等の実装機に起因する反
射光等の漏れ光がマトリクス部に入り込むのを防いでい
る。他方、この遮光膜ＢＭは基板ＳＵＢ２の縁よりも約
０．３〜１ｍｍほど内側に留められ、基板ＳＵＢ２の切
断領域を避けて形成されている。

【００４７】《カラーフィルタＦＩＬ》カラーフィルタ
ＦＩＬ（図２、３参照）は画素に対する位置に赤、緑、
青の繰返しでストライプ状に形成される。カラーフィル
タＦＩＬは透明画素電極ＩＴＯ１の全てを覆うように大
きめに形成され、遮光膜ＢＭはカラーフィルタＦＩＬお
よび透明画素電極ＩＴＯ１のエッジ部分と重なるよう透
明画素電極ＩＴＯ１の周縁部より内側に形成されてい
る。

【００４８】カラーフィルタＦＩＬは次のように形成す
ることができるまず第２の透明ガラス基板ＳＵＢ２の表
面にアクリル系樹脂等の染色基材を除去する。この後、
染色基材を赤色染料で染め、固着処理を施し、赤色フィ
ルタＲを形成する。つぎに、同様な工程を施すことによ
って、緑色フィルタＧ、青色フィルタＢを順次形成す
る。

【００４９】《保護膜ＰＳＶ２》保護膜ＰＳＶ２はカラ
ーフィルタＦＩＬの染料が液晶ＬＣに漏れることを防止
するために設けられている。保護膜ＰＳＶ２は例えばア
クリル樹脂、エポキシ樹脂等の透明樹脂材料で形成され
ている。

【００５０】《共通透明画素電極ＩＴＯ２》共通透明電
極ＩＴＯ２（図２、３参照）は、第１の透明ガラス基板
ＳＵＢ１側に画素ごとに設けられた透明画素電極ＩＴＯ
１に対向し、液晶ＬＣの光学的な状態は各画素電極ＩＴ
Ｏ１と共通透明画素電極ＩＴＯ２との電位差（電界）に
応答して変化する。この共通透明画素電極ＩＴＯ２には
コモン電圧Ｖcomが印加されるように構成されている。
本実施例では、コモン電圧Ｖcomは映像信号線ＤＬに印
加される最少レベルの駆動電圧Ｖdminと最大レベルの駆
動電圧Ｖdmaxとの中間直流電位に設定されるが、映像信
号駆動回路で使用される集積回路の電源電圧を約半分に
低減したい場合は、交流電圧を印加すれば良い。

【００５１】《保持容量素子Ｃａｄｄの構造》透明画素
電極ＩＴＯ１は、薄膜トランジスタＴＦＴと接続される
端部と反対側の端部において、隣の走査信号線ＧＬと重
なるように形成されている。この重ね合わせにより、図
４からも明らかなように、隣の走査信号線ＧＬの一部に
設けた凸部を一方の電極（下部電極）ＰＬ１とし、透明
画素電極ＩＴＯ１の一部に設けた凸部を一方の電極（上
部電極）ＰＬ２とする保持容量素子Ｃａｄｄを形成して
いる。この保持容量素子Ｃａｄｄの誘電体膜は、保持容
量素子の一方の電極である走査信号線ＧＬの酸化膜、す
なわち、薄膜トランジスタＴＦＴのゲート絶縁膜として
使用される陽極酸化膜ＡＯＦ単層で構成されている。

【００５２】また、本実施例においては、他方の電極Ｐ
Ｌ２が、走査信号線ＧＬの凸部の一方の電極ＰＬ１を乗
り越える部分に補助電極ＳＥ（ｄ２、ｄ３）を設け、透
明画素電極ＩＴＯ１の走査信号線ＧＬとオーバラップす
る部分（ＰＬ２）とオーバラップしない部分とを電気的
に接続しているので、透明画素電極ＩＴＯ１が走査信号
線ＧＬを乗り越える部分で断線しても、他方の電極ＰＬ
２が電気的に透明画素電極ＩＴＯ１と断線することがな
い。

【００５３】したがって、本実施例では、保持容量素子
Ｃａｄｄの液晶ＬＣ側に形成される他方の電極ＰＬ２に
透明電極（ＩＴＯ）を用いる液晶表示装置において、段
差の部分に形成される透明電極のステップカバレッジ不
良に起因する、保持容量電極ＰＬ２の断線が確実に防止
できるので、保持容量素子の断線に起因する点欠陥が防
止できる。

【００５４】このように補助電極ＳＥの両端部は、他方
の電極ＰＬ２と画素電極ＩＴＯ１とに接続され、補助電
極ＳＥの中間部と、他方の電極ＰＬ２および画素電極Ｉ
ＴＯ１との間に設けられた介在膜は、絶縁膜ＧＩ、ｉ型
半導体層ＡＳおよびＮ⁺型半導体層ｄ０で構成されてい
る。なお、この介在膜がない場合は、補助電極ＳＥ（ｄ
２、ｄ３）は透明画素電極ＩＴＯ１の乗り上げない部分
と乗り上げる部分とに沿って形成されるので、乗り上げ
部での透明画素電極ＩＴＯ１の断線が生じた場合、いっ
しょに断線してしまう。

【００５５】本実施例では、走査信号線ＧＬの一部に設
けた凸部上に、画素電極ＩＴＯ１の一部を誘電体膜ＡＯ
Ｆを介して重ね合わせ、該凸部を保持容量素子Ｃａｄｄ
の一方の電極ＰＬ１、該画素電極ＩＴＯ１の一部を他方
の電極ＰＬ２とすることにより、図５（Ａ）〜（Ｄ）を
用いて説明したように、一方の電極上ＰＬ１への他方の
電極ＰＬ１の乗り上げ幅を減少することなく、２つの電
極の重なる面積、すなわち、保持容量素子Ｃａｄｄの面
積を縮小できる。したがって、他方の電極ＰＬ２の段切
れを防止できると共に、小容量の保持容量素子Ｃａｄｄ
を実現できる。例えば１００ｆＦの保持容量を得ようと
する場合、従来構造（図５の（Ｄ）の構造）では前記乗
り上げ幅が約２４μｍであったが、本実施例では、約４
３μｍであった。なお、走査信号線ＧＬの凸部の縦、横
の寸法を変更することにより、走査信号線ＧＬへの他方
の電極ＰＬ２の乗り上げ幅を柔軟に制御することができ
る。

【００５６】また、ゲート電極（走査信号線ＧＬ）とド
レイン電極ＳＤ２の交差部分、走査信号線ＧＬと映像信
号線ＤＬの交差部、および走査信号線ＧＬとソース電極
ＳＤ１の交差部に陽極酸化膜ＡＯＦ、絶縁膜ＧＩ、ｉ型
半導体層ＡＳおよびＮ⁺型半導体層ｄ０が積層されてい
る。これにより、プラズマＣＶＤ法で連続的に形成され
た絶縁膜ＧＩ、ｉ型半導体層ＡＳおよびＮ⁺型半導体層
ｄ０がエッチング除去されることなく形成されているの
で短絡欠陥（点欠陥モード）が低減される。

【００５７】例えば、保持容量素子の誘電体膜をｉ型半
導体層ＡＳ、Ｎ⁺型非晶質シリコン層ｄ０、陽極酸化膜
ＡＯＦおよび絶縁膜ＧＩで構成する場合、このような保
持容量素子では、誘電体膜がこれらの多層膜で形成され
ているため、一方の電極ＰＬ１と他方の電極ＰＬ２との
絶縁耐圧が良好であり、また、多層膜を一度にエッチン
グできるため、工程が簡略化されるというメリットはあ
る。しかし、誘電体膜の中にｉ型半導体層ＡＳおよびＮ
⁺型非晶質シリコンｄ０等の半導体層があるため、保持
容量素子がＭＩＳ（金属、絶縁膜、半導体）容量とな
り、正電圧を印加した場合と負電圧を印加した場合とで
容量値が異なる非対称特性を有するデメリットがあるこ
とがわかった。

【００５８】アクティブ・マトリクス方式の液晶表示装
置では、保持容量素子は対応する透明画素電極ＩＴＯ１
に書き込まれた表示データ（電荷）を、次に書き込まれ
るまでの期間、保持する機能を果している。

【００５９】また、液晶表示装置では、液晶ＬＣに直流
電界がかかることにより液晶ＬＣの寿命が低下すること
を防止するために、液晶表示電極すなわち透明画素電極
ＩＴＯ１に正電圧と負電圧を交互に印加する、液晶の交
流駆動を行っている。

【００６０】したがって、保持容量素子Ｃａｄｄにも液
晶の交流駆動に伴い正電圧、負電圧の交流電圧が印加さ
れるので、保持容量素子Ｃａｄｄに保持される表示デー
タ（電荷）は正電圧印加期間と負電圧印加期間とで異な
る現象が生じる。上記保持される表示データが正、負電
圧で異なる現象は、液晶表示装置では、液晶ＬＣに直流
電界がかかる現象となり、液晶ＬＣの寿命が向上できな
い課題として現れる。

【００６１】しかし、絶縁膜ＧＩとｉ型半導体膜ＡＳを
同時加工して工程の簡略化を図る技術において、保持容
量素子Ｃａｄｄの誘電体膜に絶縁膜ＧＩを用いるために
は必然的にｉ型半導体層ＡＳも誘電体膜に入らなければ
ならない状況にあった。

【００６２】本実施例では、上記課題を解決することが
できる。すなわち、上記課題は、図４に示すように、保
持容量素子の誘電体膜に、保持容量素子の一方の電極Ｐ
Ｌ１の自己酸化膜すなわち陽極酸化膜ＡＯＦを用いるこ
とにより解決された。

【００６３】図４に示す保持容量素子において、一方の
電極の表面に陽極酸化膜ＡＯＦを形成することにより、
透明画素電極ＩＴＯ１を一方の電極ＰＬ１にオーバラッ
プさせて保持容量素子の他方の電極ＰＬ２が形成される
ので、透明画素電極ＩＴＯ１を形成した後に形成される
ｉ型半導体層ＡＳが保持容量素子Ｃａｄｄの誘電体膜に
なることはない。したがって、このような保持容量素子
Ｃａｄｄを用いれば、簡略化プロセスを用いた液晶表示
装置の寿命を大幅に改善することができる。

【００６４】保持容量素子は、図１に示すように、他方
の電極ＰＬ２が透明画素電極ＩＴＯ１から伸び走査信号
線ＧＬに重ね合せる形で形成されている。このように透
明画素電極ＩＴＯ１と走査信号線ＧＬとの重ね合さる部
分に保持容量素子Ｃａｄｄを形成することにより、保持
容量素子のためのスペースが不要となり、液晶画素の開
口率が向上し、表示画面を明るくすることができる。

【００６５】《保持容量素子Ｃaddの働き》保持容量素
子Ｃaddは、薄膜トランジスタＴＦＴがスイッチングす
るとき、中点電位（画素電極電位）Ｖlcに対するゲート
電位変化ΔＶgの影響を低減するように働く。この様子
を式で表すと、次のようになる。

【００６６】 ΔＶlc＝{Ｃgs/(Ｃgs+Ｃadd+Ｃpix)}×ΔＶg ここで、Ｃgsは薄膜トランジスタＴＦＴのゲート電極Ｇ
Ｔとソース電極ＳＤ１との間に形成される寄生容量、Ｃ
pixは透明画素電極ＩＴＯ１（ＰＩＸ）と共通透明画素
電極ＩＴＯ２（ＣＯＭ）との間に形成される容量、ΔＶ
lcはΔＶgによる画素電極電位の変化分を表わす。この
変化分ΔＶlcは液晶ＬＣに加わる直流成分の原因となる
が、保持容量Ｃaddを大きくすればする程、その値を小
さくすることができる。また、前述のように、保持容量
素子Ｃaddは放電時間を長くする作用もあり、薄膜トラ
ンジスタＴＦＴがオフした後の映像情報を長く蓄積す
る。液晶ＬＣに印加される直流成分の低減は、液晶ＬＣ
の寿命を向上し、液晶表示画面の切り替え時に前の画像
が残るいわゆる焼き付きを低減することができる。

【００６７】前述したように、ゲート電極ＧＴはｉ型半
導体層ＡＳを完全に覆うよう大きくされている分、ソー
ス電極ＳＤ１、ドレイン電極ＳＤ２とのオーバラップ面
積が増え、従って寄生容量Ｃgsが大きくなり、中点電位
Ｖlcはゲート（走査）信号Ｖgの影響を受け易くなると
いう逆効果が生じる。しかし、保持容量素子Ｃaddを設
けることによりこのデメリットも解消することができ
る。

【００６８】保持容量素子Ｃaddの保持容量は、画素の
書込特性から、液晶容量Ｃpixに対して４〜８倍（４・Ｃ
pix＜Ｃadd＜８・Ｃpix）、寄生容量Ｃgsに対して８〜３
２倍（８・Ｃgs＜Ｃadd＜３２・Ｃgs）程度の値に設定す
る。

【００６９】保持容量電極線としてのみ使用される初段
の走査信号線ＧＬ（Ｙ₀）は共通透明画素電極ＩＴＯ２
（Ｖcom）と同じ電位にする。例えば、初段の走査信号
線は端子ＧＴ０、引出線ＩＮＴ、端子ＤＴ０及び外部配
線を通じて共通電極ＣＯＭに短絡される。あるいは、初
段の保持容量電極線Ｙ₀は最終段の走査信号線Ｙendに接
続、Ｖcom以外の直流電位点（交流接地点）に接続する
かまたは垂直走査回路Ｖから１つ余分に走査パルスＹ₀
を受けるように接続してもよい。

【００７０】《画素の開口率の増大化》透明ガラス基板
ＳＵＢ１上に順次、ゲート電極ＧＬ、ゲート絶縁膜Ｇ
Ｉ、チャネル形成用ｉ型半導体層ＡＳ、ソース・ドレイ
ン電極ＳＤ１、ＳＤ２が形成された逆スタガ構造を採る
薄膜トランジスタＴＦＴを有するアクティブ・マトリク
ス方式の液晶表示パネルＰＮＬにおいて、図１、２に示
すように、映像信号線ＤＬと透明ガラス基板ＳＵＢ１と
の間には、従来存在した映像信号線ＤＬより幅広の、薄
膜トランジスタＴＦＴの非晶質シリコンからなるチャネ
ル形成用のｉ型半導体層ＡＳと同時に同一材料で形成さ
れる半導体層ＡＳと、薄膜トランジスタＴＦＴのゲート
絶縁膜ＧＩと同時に同一材料で形成される絶縁膜ＧＩが
映像信号線ＤＬに沿って存在しない。したがって、映像
信号線ＤＬと透明画素電極ＩＴＯ１との間隔を狭くする
ことができるため、透明画素電極ＩＴＯ１の幅（図面の
左右方向の幅）を広げることができる。すなわち、第２
の透明ガラス基板ＳＵＢ２側に設けた遮光膜（ブラック
マトリクス）ＢＭの開口部の幅を広げることができる。
したがって、寄生容量を増加させることなく、画素の開
口率を増大することができる。その結果、明るい表示が
得られるとともに、バックライトの消費電力を低減する
ことができる。

【００７１】《製造方法》次に、実施例１の液晶表示装
置の第１の透明ガラス基板ＳＵＢ１側の製造方法につい
て図６〜図８を参照して説明する。なお、同図におい
て、中央の文字は工程名の略称であり、左側は図３に示
した画素部分、右側は図４に示した保持容量素子Ｃａｄ
ｄ付近の断面形状でみた加工の流れを示す。工程Ｂおよ
びＤを除き、工程Ａ〜Ｇは各写真（ホト）処理に対応し
て区分けしたもので、各工程のいずれの断面図もホト処
理後の加工が終わり、ホトレジストを除去した段階を示
している。なお、上記写真処理とは本説明ではホトレジ
ストの塗布からマスクを使用した選択露光を経てそれを
現像するまでの一連の作業を示すものとし、繰り返しの
説明は避ける。以下区分した工程にしたがって、説明す
る。

【００７２】工程Ａ、図６７０５９ガラス（商品名）からなる第１の透明ガラス基
板ＳＵＢ１の両面に酸化シリコン膜ＳＩＯをディップ処
理により設けた後、５００℃、６０分間のベークを行
う。なお、このＳＩＯ膜はガラス基板ＳＵＢ１の表面凹
凸を緩和するために形成するが、凹凸が少ない場合省略
できる工程である。膜厚が２８００ÅのＡｌ−Ｔａ、Ａ
ｌ−Ｔｉ−Ｔａ、Ａｌ−Ｐｄ等からなる第２導電膜ｇ２
をスパッタリングにより設ける。ホト処理後リン酸と硝
酸と氷酢酸との混酸液で第１導電膜ｇ１を選択的にエッ
チングし、薄膜トランジスＴＦＴのゲート電極（ＧＬ）
および保持容量素子Ｃａｄｄの一方の電極ＰＬ１を形成
する。

【００７３】工程Ｂ、図６レジスト直描後（前述した陽極酸化パターンＡＯ形成
後）、３％酒石酸をアンモニヤによりＰＨ６．２５±
０．０５に調整した溶液をエチレングリコール液で１：
９に稀釈した液からなる陽極酸化液中に基板ＳＵＢ１に
浸せきし、化成電流密度が０．５ｍＡ／ｃｍ²になるよ
うに調整する（定電流化成）。次に所定のＡｌ₂Ｏ₃膜厚
が得られるのに必要な化成電圧１２５Ｖに達するまで陽
極酸化を行う。その後この状態で数１０分保持すること
が望ましい（定電圧化成）。これは均一なＡｌ₂Ｏ₃膜を
得る上で大事なことである。それによって、導電膜ｇ１
を陽極酸化され、走査信号線（ゲートライン）ＧＬおよ
び保持容量素子Ｃａｄｄの一方の電極ＰＬ１（ｇ１）上
およびそれぞれの電極の側面に自己整合的に膜厚が１８
００Åの陽極酸化膜ＡＯＦが形成され、薄膜トランジス
タＴＦＴのゲート絶縁膜の一部および保持容量素子Ｃａ
ｄｄの誘電体膜となる。

【００７４】工程Ｃ、図６膜厚が１４００ÅのＩＴＯ膜からなる導電膜ｄ１をスパ
ッタリングにより設ける。ホト処理後、エッチング液と
して塩酸と硝酸の混酸液で導電膜ｄ１を選択的にエッチ
ングすることにより、ゲート端子ＧＴＭ、ドレイン端子
ＤＴＭの最上層、透明画素電極ＩＴＯ１および保持容量
素子Ｃａｄｄの他方の電極ＰＬ２（ｄ１）を形成する。

【００７５】工程Ｄ、図７プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚２０００Åの窒化Ｓｉ膜を設
け、プラズマＣＶＤ装置にシランガス、水素ガスを導入
して、膜厚が２０００Åのｉ型非晶質Ｓｉ膜を設けたの
ち、プラズマＣＶＤ装置に水素ガス、ホスフィンガスを
導入して膜厚が３００ÅのＮ⁺型の非晶質Ｓｉ膜を設け
る。この成膜は同一ＣＶＤ装置で反応室を変え連続して
行う。

【００７６】工程Ｅ、図７ホト処理後、ドライエッチングガスとしてＳＦ₆、ＣＣ
ｌ₄を使用してＮ⁺型非晶質Ｓｉ膜、ｉ型非晶質Ｓｉ膜を
エッチングする。続けて、ＳＦ₆を使用して窒化Ｓｉ膜
をエッチングする。もちろん、ＳＦ₆ガスでＮ⁺型非晶質
Ｓｉ膜、ｉ型非晶質Ｓｉ膜および窒化Ｓｉ膜を連続して
エッチングしても良い。

【００７７】本例では、この時点で、図１に示すよう
に、映像信号線が設けられる部分で画素電極に隣接する
部分のＮ⁺型非晶質Ｓｉ膜、ｉ型非晶質Ｓｉ膜および窒
化Ｓｉ膜を除去する。

【００７８】このように３層のＣＶＤ膜をＳＦ₆を主成
分とするガスで連続的にエッチングすることが本例の製
造工程の特徴である。すなわち、ＳＦ₆ガスに対するエ
ッチング速度はＮ⁺型非晶質Ｓｉ膜、ｉ型非晶質Ｓｉ
膜、窒化Ｓｉ膜の順に大きい。したがって、Ｎ⁺型非晶
質Ｓｉ膜がエッチング完了し、ｉ型非晶質Ｓｉ膜がエッ
チングされ始めると上部のＮ⁺型非晶質Ｓｉ膜がサイド
エッチされ結果的にｉ型非晶質Ｓｉ膜が約７０度のテー
パに加工される。また、ｉ型非晶質Ｓｉ膜がエッチング
が完了し、窒化Ｓｉ膜がエッチングされ始めると上部の
Ｎ⁺型非晶質Ｓｉ膜、ｉ型非晶質Ｓｉ膜の順にサイドエ
ッチされ、結果的にｉ型非晶質Ｓｉ膜が約５０度、窒化
シリコン膜が２０度のテーパ加工される。上記テーパ形
状のためその上部にソース電極ＳＤ１が形成された場合
も断線の確率は著しく低減される。また、図１に示すよ
うに、映像信号線ＤＬがＮ⁺型非晶質Ｓｉ膜（ｄ０）、
ｉ型非晶質Ｓｉ膜（ＡＳ）、窒化Ｓｉ膜（ＧＩ）のパタ
ーン上を乗り越える部分でも、上記テーパにより、映像
信号線が断線することがなく、製造歩留りが向上する。
Ｎ⁺型非晶質Ｓｉ膜はテーパ角度は９０度に近いが厚さ
が３００Åと薄いためにこの段差での断線の確率は非常
に小さい。したがって、Ｎ⁺型非晶質Ｓｉ膜、ｉ型非晶
質Ｓｉ膜、窒化Ｓｉ膜の平面パターンは厳密には同一パ
ターンではなく断面が順テーパ形状となるためＮ⁺型非
晶質Ｓｉ膜、ｉ型非晶質Ｓｉ膜、窒化Ｓｉ膜の順に大き
なパターンとなる。また、このとき同時に、保持容量素
子Ｃａｄｄの他方の電極ＰＬ２上で、かつ、一方の電極
ＰＬ１を乗り越える部分に、絶縁膜ＧＩ、ｉ型半導体層
ＡＳおよびＮ⁺型非晶質Ｓｉ層ｄ０から成る島状のパタ
ーンＩＬを設ける。

【００７９】工程Ｆ、図８膜厚が６００ÅのＣｒからなる第２導電膜ｄ２をスパッ
タリングにより設け、さらに膜厚が４０００ÅのＡｌ−
Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔａ、Ａｌ−Ｔｉ−Ｔａ等か
らなる第３導電膜ｄ３をスパッタリングにより設ける。
ホト処理後、第３導電膜ｄ３を工程Ａと同様な液でエッ
チングし、第２導電膜ｄ２を硝酸第２セリウムアンモニ
ウム溶液でエッチングし、映像信号線ＤＬ、ソース電極
ＳＤ１、ドレイン電極ＳＤ２を形成する。また、これと
同時に保持容量素子Ｃａｄｄの他方の電極ＰＬ２上で、
かつ、一方の電極ＰＬ１を乗り越える部分に、ＡｌとＣ
ｒから成る補助電極ＳＥを設ける。また、補助電極ＳＥ
と電極ＰＬ２との間に、絶縁膜ＧＩ、ｉ型半導体層ＡＳ
およびＮ⁺型非晶質Ｓｉ層ｄ０から成る島状のパターン
ＩＬを設けるので、電極ＰＬ２が電極ＰＬ１を乗り越え
る部分で、電極ＰＬ２が断線した際、電極ＰＬ１と補助
電極ＳＥとがショートする確率が低下する。また、電極
ＰＬ２が断線を起こした部分で、陽極酸化膜ＡＯがエッ
チング液によりエッチングされることはないので、絶縁
耐圧が向上する。

【００８０】ここで、本例では工程Ｅに示すようにＮ⁺
型非晶質Ｓｉ膜、ｉ型非晶質Ｓｉ膜、窒化Ｓｉ膜が順テ
ーパとなっているため、映像信号線ＤＬの抵抗の許容度
の大きい液晶表示装置では第２導電膜ｄ２のみで形成す
ることも可能である。また、補助電極ＳＥの乗り越える
島状パターンＩＬも、Ｎ⁺型非晶質Ｓｉ層ｄ０、ｉ型非
晶質Ｓｉ層ＡＳ、窒化Ｓｉ膜ＧＩの順にエッチングされ
て形成されるので、断面がテーパ形状となり、補助電極
ＳＥがステップカバレッジ不良により断線を起こすこと
がなく、点欠陥を防止することができる。

【００８１】つぎに、ドライエッチング装置にＳＦ₆、
ＣＣｌ₄を導入して、Ｎ⁺型非晶質Ｓｉ膜をエッチングす
ることにより、ソースとドレイン間のＮ⁺型半導体層ｄ
０を選択的に除去する。

【００８２】工程Ｇ、図８プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が１μｍの窒化Ｓｉ膜を設け
る。ホト処理後、ドライエッチングガスとしてＳＦ₆を
使用しエッチングすることにより、保護膜ＰＳＶ１を形
成する。保護膜としてはＣＶＤで形成したＳｉＮ膜のみ
ならず有機材料を用いたものも使用できる。

【００８３】なお、先に述べた補助電極ＳＥと島状のパ
ターンＩＬの平面的な関係は、図１に示す通り、透明電
極ＩＴＯ１が走査信号線ＧＬ（ＰＬ１）を乗り越える部
分で、補助電極ＳＥが島状パターンＩＬの領域に形成さ
れ、しかも補助電極ＳＥの幅は島状パターンＩＬの幅よ
りも細く形成されている。

【００８４】これは補助電極ＳＥと島状パターンＩＬの
合せ裕度を保つためである。

【００８５】したがって、図１に示す実施例１によれば
補助電極ＳＥと走査信号線ＧＬが確実に絶縁されるの
で、保持容量素子Ｃａｄｄのショートに起因する液晶表
示装置の製造歩留りの低下を防止することができる。

【００８６】［実施例２〜６］図１０〜図１４はそれぞ
れ、図１の実施例１とは異なる保持容量素子パターンを
有する、本発明を適用した実施例２〜６のアクティブ・
マトリクス方式のカラー液晶表示装置の液晶表示パネル
の一画素とその周辺を示す平面図である。

【００８７】これらの実施例２〜６においても、図１０
〜図１４に示すように、走査信号線ＧＬの一部に設けた
凸部上に、画素電極ＩＴＯ１の一部を誘電体膜ＡＯＦを
介して重ね合わせ、該凸部を保持容量素子Ｃａｄｄの一
方の電極ＰＬ１、該画素電極ＩＴＯ１の一部を他方の電
極ＰＬ２としたので、図５（Ａ）〜（Ｄ）を用いて説明
したように、一方の電極上ＰＬ１への他方の電極ＰＬ１
の乗り上げ幅を減少することなく、２つの電極の重なる
面積、すなわち、保持容量素子Ｃａｄｄの面積を縮小で
きる。したがって、他方の電極ＰＬ２の段切れを防止で
きると共に、小容量の保持容量素子Ｃａｄｄを実現でき
る。

【００８８】なお、図１０〜図１２に示す実施例２〜
４、および図１４に示す実施例６では、走査信号線ＧＬ
を凸形にし、かつ、画素電極ＩＴＯ１をも凸形にした例
を示したが、図１３に示す実施例５では、走査信号線Ｇ
Ｌのみ凸形にした。画素の開口率を増大する上では、実
施例２〜４および実施例６の方が望ましい。

【００８９】以上本発明を実施例に基づいて具体的に説
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。例えば、保持容量素子Ｃａｄｄ
部における、走査信号線ＧＬ、画素電極ＩＴＯ１、補助
電極ＳＥ、および補助電極ＳＥと画素電極ＩＴＯ１との
間の介在膜（ＧＩ、ＡＳ）のパターンは、図１、図１０
〜１４に示したものに限定されず、種々のバリエーショ
ンがあることは言うまでもない。

【００９０】

【発明の効果】以上説明したように、本発明によれば、
保持容量素子の一方の電極を他方の電極が乗り越える部
分で生じる段切れを防止すると共に、高精細化に必要な
小容量の保持容量素子を実現するという２つの課題を解
決でき、製造歩留りも向上できる。

【図面の簡単な説明】

【図１】本発明を適用した実施例１のアクティブ・マト
リクス方式のカラー液晶表示装置の液晶表示パネルの一
画素とその周辺を示す要部平面図である。

【図２】図１の２−２切断線における隣り合う映像信号
線（データライン）ＤＬと透明画素電極ＩＴＯ１を示す
断面図である。

【図３】図１の３−３切断線における一画素の薄膜トラ
ンジスタＴＦＴとその周辺を示す断面図である。

【図４】図１の４−４切断線における保持容量素子Ｃａ
ｄｄ部の断面図である。

【図５】（ａ）〜（ｃ）は本発明の優位性を従来と比較
して説明するための図である。

【図６】本発明を適用した実施例１の透明ガラス基板Ｓ
ＵＢ１側の工程Ａ〜Ｃの製造工程を示す画素部と保持容
量素子部の断面図のフローチャートである。

【図７】本発明を適用した実施例１の透明ガラス基板Ｓ
ＵＢ１側の工程Ｄ〜Ｅの製造工程を示す画素部と保持容
量素子部の断面図のフローチャートである。

【図８】本発明を適用した実施例１の透明ガラス基板Ｓ
ＵＢ１側の工程Ｆ〜Ｇの製造工程を示す画素部と保持容
量素子部の断面図のフローチャートである。

【図９】液晶表示モジュールＭＤＬの分解斜視図であ
る。

【図１０】本発明を適用した実施例２のアクティブ・マ
トリクス方式のカラー液晶表示装置の液晶表示パネルの
一画素とその周辺を示す要部平面図である。

【図１１】本発明を適用した実施例３のアクティブ・マ
トリクス方式のカラー液晶表示装置の液晶表示パネルの
一画素とその周辺を示す要部平面図である。

【図１２】本発明を適用した実施例４のアクティブ・マ
トリクス方式のカラー液晶表示装置の液晶表示パネルの
一画素とその周辺を示す要部平面図である。

【図１３】本発明を適用した実施例５のアクティブ・マ
トリクス方式のカラー液晶表示装置の液晶表示パネルの
一画素とその周辺を示す要部平面図である。

【図１４】本発明を適用した実施例６のアクティブ・マ
トリクス方式のカラー液晶表示装置の液晶表示パネルの
一画素とその周辺を示す要部平面図である。

【符号の説明】

ＳＵＢ１、ＳＵＢ２…透明ガラス基板、ＧＬ…走査信号
線（ゲートライン）、ＤＬ…映像信号線（データライ
ン）、ＩＴＯ１…透明画素電極、Ｃａｄｄ…保持容量素
子、ＰＬ１…保持容量素子の一方の電極、ＰＬ２…保持
容量素子の他方の電極、ＡＯＦ…保持容量素子の誘電体
膜（走査信号線の陽極酸化膜）、ＳＥ…補助電極、ＧＩ
…絶縁膜、ＡＳ…ｉ型半導体層、ｄ０…Ｎ⁺型半導体
層、ＳＤ１、ＳＤ２…ソース電極またはドレイン電極、
ＴＦＴ…薄膜トランジスタ、ｇ１、ｄ１、ｄ２、ｄ３…
導電膜、ＰＮＬ…液晶表示パネル。

フロントページの続き (72)発明者扇一公俊千葉県茂原市早野3300番地株式会社日立製作所電子デバイス事業部内 (72)発明者大和田淳一千葉県茂原市早野3300番地株式会社日立製作所電子デバイス事業部内 (72)発明者小川和宏千葉県茂原市早野3300番地株式会社日立製作所電子デバイス事業部内 (72)発明者佐藤努千葉県茂原市早野3300番地株式会社日立製作所電子デバイス事業部内

Claims

【特許請求の範囲】

【請求項１】水平方向に延在し、かつ垂直方向に複数本
それぞれ平行に配置された走査信号線と、垂直方向に延
在し、かつ水平方向に複数本それぞれ平行に配置された
映像信号線と、隣接する２本の前記走査信号線と隣接す
る２本の前記映像信号線との交差領域内にそれぞれ配置
された第１の画素電極と薄膜トランジスタとを設けた第
１の絶縁基板と、前記第１の画素電極に対向して第２の
画素電極を設けた第２の絶縁基板とを所定の間隙を隔て
て重ね合わせ、前記両基板間に液晶を封止して成る液晶
表示パネルを有する液晶表示装置において、前記走査信
号線の一部に凸部を設け、該凸部上に前記第１の画素電
極の一部を誘電体膜を介して重ね合わせ、前記凸部を一
方の電極、前記第１の画素電極の一部を他方の電極とす
る保持容量素子を構成したことを特徴とする液晶表示装
置。
【請求項２】前記他方の電極が前記一方の電極を乗り越
える部分に、補助電極を設けたことを特徴とする請求項
１記載の液晶表示装置。
【請求項３】前記他方の電極が前記一方の電極を乗り越
える部分に補助電極を設け、前記補助電極の両端部を、
前記他方の電極と前記第１の画素電極とにそれぞれ接続
し、前記補助電極の中間部と、前記他方の電極および前
記第１の画素電極との間に介在膜を設けたことを特徴と
する請求項１記載の液晶表示装置。
【請求項４】前記補助電極が、前記薄膜トランジスタの
ソース、ドレイン電極と同時に形成されることを特徴と
する請求項２または３記載の液晶表示装置。
【請求項５】前記介在膜が、前記薄膜トランジスタのゲ
ート絶縁膜、チャネル形成用半導体膜の少なくとも一方
と同時に形成されることを特徴とする請求項３記載の液
晶表示装置。
【請求項６】前記他方の電極が、前記第１の画素電極の
一部に設けた凸部からなることを特徴とする請求項１記
載の液晶表示装置。
【請求項７】前記誘電体膜が、前記走査信号線の酸化膜
からなることを特徴とする請求項１記載の液晶表示装
置。
【請求項８】前記誘電体膜が、前記走査信号線の陽極酸
化膜単層からなることを特徴とする請求項１記載の液晶
表示装置。