JPH08234231A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH08234231A JPH08234231A JP3862295A JP3862295A JPH08234231A JP H08234231 A JPH08234231 A JP H08234231A JP 3862295 A JP3862295 A JP 3862295A JP 3862295 A JP3862295 A JP 3862295A JP H08234231 A JPH08234231 A JP H08234231A
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Abstract
(57)【要約】
【目的】画素の開口率を増大させ、表示品質を向上す
る。 【構成】映像信号線ＤＬと透明ガラス基板ＳＵＢ１との
間に、薄膜トランジスタＴＦＴのチャネル形成用非晶質
半導体膜ＡＳと同時に同一材料で形成される半導体膜Ａ
Ｓと、薄膜トランジスタＴＦＴのゲート絶縁膜ＧＩと同
時に同一材料で形成される絶縁膜ＧＩとが存在しない構
成。
る。 【構成】映像信号線ＤＬと透明ガラス基板ＳＵＢ１との
間に、薄膜トランジスタＴＦＴのチャネル形成用非晶質
半導体膜ＡＳと同時に同一材料で形成される半導体膜Ａ
Ｓと、薄膜トランジスタＴＦＴのゲート絶縁膜ＧＩと同
時に同一材料で形成される絶縁膜ＧＩとが存在しない構
成。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ（Ｔ
ＦＴ）をスイッチング素子として使用したアクティブ・
マトリクス方式の液晶表示装置に関する。
ＦＴ）をスイッチング素子として使用したアクティブ・
マトリクス方式の液晶表示装置に関する。
【０００２】
【従来の技術】例えば、アクティブ・マトリクス方式の
液晶表示装置は、マトリクス状に配列された複数の画素
電極のそれぞれに対応して非線形素子（スイッチング素
子）を設けたものである。各画素における液晶は理論的
には常時駆動（デューティ比 1.0）されているので、時
分割駆動方式を採用している、いわゆる単純マトリクス
方式と比べてアクティブ方式はコントラストが良く、特
にカラー液晶表示装置では欠かせない技術となりつつあ
る。スイッチング素子として代表的なものとしては薄膜
トランジスタ（ＴＦＴ）がある。
液晶表示装置は、マトリクス状に配列された複数の画素
電極のそれぞれに対応して非線形素子（スイッチング素
子）を設けたものである。各画素における液晶は理論的
には常時駆動（デューティ比 1.0）されているので、時
分割駆動方式を採用している、いわゆる単純マトリクス
方式と比べてアクティブ方式はコントラストが良く、特
にカラー液晶表示装置では欠かせない技術となりつつあ
る。スイッチング素子として代表的なものとしては薄膜
トランジスタ（ＴＦＴ）がある。
【０００３】液晶表示装置は、例えば、透明導電膜から
成る表示用画素電極と配向膜等をそれぞれ積層した面が
対向するように所定の間隙を隔てて２枚の透明ガラス基
板を重ね合わせ、該両基板間の周縁部近傍に枠状に設け
たシール材により、両基板を貼り合わせると共に、シー
ル材の一部に設けた液晶封入口から両基板間のシール材
の内側に液晶を封入、封止し、さらに両基板の外側に偏
光板を設けて成る液晶表示パネル（液晶表示素子）と、
液晶表示パネルの下に配置され、液晶表示パネルに光を
供給するバックライトと、液晶表示パネルの外周部の外
側に配置された液晶駆動用回路基板と、これらの各部材
を保持するモールド成形品である枠状体と、これらの各
部材を収納し、液晶表示窓があけられた金属製フレーム
等を含んで構成されている。
成る表示用画素電極と配向膜等をそれぞれ積層した面が
対向するように所定の間隙を隔てて２枚の透明ガラス基
板を重ね合わせ、該両基板間の周縁部近傍に枠状に設け
たシール材により、両基板を貼り合わせると共に、シー
ル材の一部に設けた液晶封入口から両基板間のシール材
の内側に液晶を封入、封止し、さらに両基板の外側に偏
光板を設けて成る液晶表示パネル（液晶表示素子）と、
液晶表示パネルの下に配置され、液晶表示パネルに光を
供給するバックライトと、液晶表示パネルの外周部の外
側に配置された液晶駆動用回路基板と、これらの各部材
を保持するモールド成形品である枠状体と、これらの各
部材を収納し、液晶表示窓があけられた金属製フレーム
等を含んで構成されている。
【０００４】液晶表示パネルを構成する２枚の透明ガラ
ス基板のうち、第１の透明ガラス基板の面上に形成され
た透明画素電極は、隣接する２本の走査信号線（左右方
向に延在し、上下方向に複数本それぞれ平行に配置され
ている。ゲート信号線または水平信号線とも称す。スイ
ッチング素子としての薄膜トランジスタのゲート電極を
兼ねる）と、隣接する２本の映像信号線（上下方向に延
在し、左右方向に複数本それぞれ平行に配置されてい
る。ドレイン信号線、データ信号線または垂直信号線と
も称す。薄膜トランジスタのドレイン電極を兼ねる）と
の交差領域内にスイッチング素子としての薄膜トランジ
スタと共に各画素に対応して各画素毎に形成されてい
る。なお、交差とは実際に接して交わっているのではな
く、基板と垂直方向から見た場合に交差している意味
で、両者の間には絶縁膜が介在する。
ス基板のうち、第１の透明ガラス基板の面上に形成され
た透明画素電極は、隣接する２本の走査信号線（左右方
向に延在し、上下方向に複数本それぞれ平行に配置され
ている。ゲート信号線または水平信号線とも称す。スイ
ッチング素子としての薄膜トランジスタのゲート電極を
兼ねる）と、隣接する２本の映像信号線（上下方向に延
在し、左右方向に複数本それぞれ平行に配置されてい
る。ドレイン信号線、データ信号線または垂直信号線と
も称す。薄膜トランジスタのドレイン電極を兼ねる）と
の交差領域内にスイッチング素子としての薄膜トランジ
スタと共に各画素に対応して各画素毎に形成されてい
る。なお、交差とは実際に接して交わっているのではな
く、基板と垂直方向から見た場合に交差している意味
で、両者の間には絶縁膜が介在する。
【０００５】
【発明が解決しようとする課題】図９（ａ）は特開昭６
２−２８５４６４号公報に記載された従来のアクティブ
・マトリクス方式の液晶表示パネルの一画素とその周辺
を示す要部平面図、図９（ｂ）は従来の保持容量素子を
示す平面図、図１０は図９（ａ）のａ−ａ′、ｂ−ｂ′
切断線における断面図である。なお、図９、図１０の符
号は、本発明と比較するため、後述する本発明の実施例
と対応している。
２−２８５４６４号公報に記載された従来のアクティブ
・マトリクス方式の液晶表示パネルの一画素とその周辺
を示す要部平面図、図９（ｂ）は従来の保持容量素子を
示す平面図、図１０は図９（ａ）のａ−ａ′、ｂ−ｂ′
切断線における断面図である。なお、図９、図１０の符
号は、本発明と比較するため、後述する本発明の実施例
と対応している。
【０００６】従来の液晶表示パネルでは、製造工程簡略
化のため、図１０に示すように、映像信号線ＤＬと下部
透明ガラス基板ＳＵＢ１との間に、映像信号線ＤＬに沿
って、薄膜トランジスタＴＦＴのチャネル形成用非晶質
半導体膜ＡＳと同時に同一材料で形成される半導体膜Ａ
Ｓと、薄膜トランジスタＴＦＴのゲート絶縁膜ＧＩと同
時に同一材料で形成される絶縁膜ＧＩを、映像信号線Ｄ
Ｌの幅より広い幅で設けていた。
化のため、図１０に示すように、映像信号線ＤＬと下部
透明ガラス基板ＳＵＢ１との間に、映像信号線ＤＬに沿
って、薄膜トランジスタＴＦＴのチャネル形成用非晶質
半導体膜ＡＳと同時に同一材料で形成される半導体膜Ａ
Ｓと、薄膜トランジスタＴＦＴのゲート絶縁膜ＧＩと同
時に同一材料で形成される絶縁膜ＧＩを、映像信号線Ｄ
Ｌの幅より広い幅で設けていた。
【０００７】従来の液晶表示パネルでは、図１０に示す
ように、映像信号線ＤＬ下の半導体層ＡＳ／絶縁膜ＧＩ
と、隣接する透明画素電極ＩＴＯ１とが重ね合さると、
映像信号線ＤＬと、透明画素電極ＩＴＯ１との間の寄生
容量が増大し、駆動に対する負担が増大し、その結果、
表示特性が低下する。また、非晶質半導体膜ＡＳが導電
膜として働き、寄生容量が増加し、同様の問題が起き
る。したがって、これを防止するため、半導体層ＡＳ／
絶縁膜ＧＩと、透明画素電極ＩＴＯ１とを重ね合さない
ために、マスク合せ余裕を考慮し、両者の間隔を大きく
取る必要があるので、画素の開口率（すなわち、開口部
の面積／一画素の総面積）が低下し、その結果、光透過
率が減少し、表示が暗くなるという問題が生じる。
ように、映像信号線ＤＬ下の半導体層ＡＳ／絶縁膜ＧＩ
と、隣接する透明画素電極ＩＴＯ１とが重ね合さると、
映像信号線ＤＬと、透明画素電極ＩＴＯ１との間の寄生
容量が増大し、駆動に対する負担が増大し、その結果、
表示特性が低下する。また、非晶質半導体膜ＡＳが導電
膜として働き、寄生容量が増加し、同様の問題が起き
る。したがって、これを防止するため、半導体層ＡＳ／
絶縁膜ＧＩと、透明画素電極ＩＴＯ１とを重ね合さない
ために、マスク合せ余裕を考慮し、両者の間隔を大きく
取る必要があるので、画素の開口率（すなわち、開口部
の面積／一画素の総面積）が低下し、その結果、光透過
率が減少し、表示が暗くなるという問題が生じる。
【０００８】本発明の目的は、映像信号線と透明画素電
極との間の寄生容量を増加させることなく、画素の開口
率を増大することができ、表示品質を向上することがで
きる液晶表示装置を提供することにある。
極との間の寄生容量を増加させることなく、画素の開口
率を増大することができ、表示品質を向上することがで
きる液晶表示装置を提供することにある。
【０００９】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明は、水平方向に延在し、かつ垂直方向に複
数本それぞれ平行に配置された走査信号線と、垂直方向
に延在し、かつ水平方向に複数本それぞれ平行に配置さ
れた映像信号線と、隣接する２本の前記走査信号線と隣
接する２本の前記映像信号線との交差領域内にそれぞれ
配置された第１の画素電極と薄膜トランジスタとを設け
た第１の絶縁基板と、前記第１の画素電極に対向して第
２の画素電極を設けた第２の絶縁基板とを所定の間隙を
隔てて重ね合わせ、前記両基板間に液晶を封止して成る
液晶表示パネルを有する液晶表示装置において、前記映
像信号線と前記第１の絶縁基板との間に、前記薄膜トラ
ンジスタのチャネル形成用半導体膜と同一形成工程によ
り（すなわち、同時に）同一材料で形成される半導体膜
と、前記薄膜トランジスタのゲート絶縁膜と同一形成工
程により同一材料で形成される絶縁膜とが存在しないこ
とを特徴とする。なお、走査信号線と映像信号線との交
差とは、接触して交差する意ではなく、基板面と垂直方
向に見た場合に交差する意で、両者間には絶縁膜が介在
されている。
めに、本発明は、水平方向に延在し、かつ垂直方向に複
数本それぞれ平行に配置された走査信号線と、垂直方向
に延在し、かつ水平方向に複数本それぞれ平行に配置さ
れた映像信号線と、隣接する２本の前記走査信号線と隣
接する２本の前記映像信号線との交差領域内にそれぞれ
配置された第１の画素電極と薄膜トランジスタとを設け
た第１の絶縁基板と、前記第１の画素電極に対向して第
２の画素電極を設けた第２の絶縁基板とを所定の間隙を
隔てて重ね合わせ、前記両基板間に液晶を封止して成る
液晶表示パネルを有する液晶表示装置において、前記映
像信号線と前記第１の絶縁基板との間に、前記薄膜トラ
ンジスタのチャネル形成用半導体膜と同一形成工程によ
り（すなわち、同時に）同一材料で形成される半導体膜
と、前記薄膜トランジスタのゲート絶縁膜と同一形成工
程により同一材料で形成される絶縁膜とが存在しないこ
とを特徴とする。なお、走査信号線と映像信号線との交
差とは、接触して交差する意ではなく、基板面と垂直方
向に見た場合に交差する意で、両者間には絶縁膜が介在
されている。
【００１０】また、前記半導体膜が非晶質シリコン膜で
あることを特徴とする。
あることを特徴とする。
【００１１】また、前記走査信号線と前記映像信号線と
の交差部において、前記半導体膜、前記絶縁膜の両方、
またはいずれか一方が、前記走査信号線と前記映像信号
線との間に形成されていることを特徴とする。
の交差部において、前記半導体膜、前記絶縁膜の両方、
またはいずれか一方が、前記走査信号線と前記映像信号
線との間に形成されていることを特徴とする。
【００１２】また、前記絶縁膜、または前記半導体膜お
よび前記絶縁膜が保持容量素子部に形成されていること
を特徴とする。
よび前記絶縁膜が保持容量素子部に形成されていること
を特徴とする。
【００１３】また、前記保持容量素子の誘電体膜に、前
記保持容量素子の一方の電極の酸化膜を用いることを特
徴とする。
記保持容量素子の一方の電極の酸化膜を用いることを特
徴とする。
【００１４】また、前記一方の電極の酸化膜を保持容量
素子の誘電体膜に用いる液晶表示装置において、前記保
持容量素子の他方の電極上で、前記他方の電極が前記一
方の電極を乗り越える部分に補助電極を設けたことを特
徴とする。
素子の誘電体膜に用いる液晶表示装置において、前記保
持容量素子の他方の電極上で、前記他方の電極が前記一
方の電極を乗り越える部分に補助電極を設けたことを特
徴とする。
【００１５】さらに、前記薄膜トランジスタが、前記第
１の絶縁基板上に順次、ゲート電極、前記ゲート絶縁
膜、前記チャネル形成用半導体膜、ソース・ドレイン電
極が形成された逆スタガ構造を採っていることを特徴と
する。
１の絶縁基板上に順次、ゲート電極、前記ゲート絶縁
膜、前記チャネル形成用半導体膜、ソース・ドレイン電
極が形成された逆スタガ構造を採っていることを特徴と
する。
【００１６】
【作用】本発明の液晶表示装置では、映像信号線の下、
すなわち、映像信号線と前記第１の絶縁基板との間に、
従来存在した映像信号線より幅の広い半導体膜および絶
縁膜がない。したがって、映像信号線と第１の画素電極
との間隔を狭くすることができるため、前記第１の画素
電極の幅を広げることができる。すなわち、前記第２の
絶縁基板側に設けた遮光膜（ブラックマトリクス）の開
口部の幅を広げることができる。したがって、寄生容量
を増加させることなく、画素の開口率を増大することが
できる。その結果、明るい表示が得られるとともに、バ
ックライトの消費電力を低減することができる。
すなわち、映像信号線と前記第１の絶縁基板との間に、
従来存在した映像信号線より幅の広い半導体膜および絶
縁膜がない。したがって、映像信号線と第１の画素電極
との間隔を狭くすることができるため、前記第１の画素
電極の幅を広げることができる。すなわち、前記第２の
絶縁基板側に設けた遮光膜（ブラックマトリクス）の開
口部の幅を広げることができる。したがって、寄生容量
を増加させることなく、画素の開口率を増大することが
できる。その結果、明るい表示が得られるとともに、バ
ックライトの消費電力を低減することができる。
【００１７】
【実施例】本発明の目的および特徴は図面を参照した以
下の説明から明らかとなるであろう。
下の説明から明らかとなるであろう。
【００１８】《アクティブ・マトリクス方式の液晶表示
装置》以下、アクティブ・マトリクス方式のカラー液晶
表示装置にこの発明を適用した実施例を説明する。な
お、以下で説明する図面で、同一機能を有するものは同
一符号を付け、その繰返しの説明は省略する。
装置》以下、アクティブ・マトリクス方式のカラー液晶
表示装置にこの発明を適用した実施例を説明する。な
お、以下で説明する図面で、同一機能を有するものは同
一符号を付け、その繰返しの説明は省略する。
【００１９】《液晶表示モジュールの全体構成》図５
は、液晶表示モジュールＭＤＬの各構成部品を示す分解
斜視図である。
は、液晶表示モジュールＭＤＬの各構成部品を示す分解
斜視図である。
【００２０】ＳＨＤは金属板から成るシールドケース
（メタルフレームとも称す）、ＷＤは表示窓、ＩＮＳ１
〜３は絶縁シート、ＰＣＢ１〜３は回路基板（ＰＣＢ１
はドレイン側回路基板、ＰＣＢ２はゲート側回路基板、
ＰＣＢ３はインターフェイス回路基板）、ＪＮは回路基
板ＰＣＢ１〜３どうしを電気的に接続するジョイナ、Ｔ
ＣＰ１、ＴＣＰ２はテープキャリアパッケージ、ＰＮＬ
は液晶表示パネル、ＧＣはゴムクッション、ＩＬＳは遮
光スペーサ、ＰＲＳはプリズムシート、ＳＰＳは拡散シ
ート、ＧＬＢは導光板、ＲＦＳは反射シート、ＭＣＡは
一体成型により形成された下側ケース（モールドケー
ス）、ＬＰは蛍光管、ＬＰＣはランプケーブル、ＧＢは
蛍光管ＬＰを支持するゴムブッシュであり、図に示すよ
うな上下の配置関係で各部材が積み重ねられて液晶表示
モジュールＭＤＬが組み立てられる。
（メタルフレームとも称す）、ＷＤは表示窓、ＩＮＳ１
〜３は絶縁シート、ＰＣＢ１〜３は回路基板（ＰＣＢ１
はドレイン側回路基板、ＰＣＢ２はゲート側回路基板、
ＰＣＢ３はインターフェイス回路基板）、ＪＮは回路基
板ＰＣＢ１〜３どうしを電気的に接続するジョイナ、Ｔ
ＣＰ１、ＴＣＰ２はテープキャリアパッケージ、ＰＮＬ
は液晶表示パネル、ＧＣはゴムクッション、ＩＬＳは遮
光スペーサ、ＰＲＳはプリズムシート、ＳＰＳは拡散シ
ート、ＧＬＢは導光板、ＲＦＳは反射シート、ＭＣＡは
一体成型により形成された下側ケース（モールドケー
ス）、ＬＰは蛍光管、ＬＰＣはランプケーブル、ＧＢは
蛍光管ＬＰを支持するゴムブッシュであり、図に示すよ
うな上下の配置関係で各部材が積み重ねられて液晶表示
モジュールＭＤＬが組み立てられる。
【００２１】モジュールＭＤＬは、下側ケースＭＣＡ、
シールドケースＳＨＤの２種の収納・保持部材を有す
る。絶縁シートＩＮＳ１〜３、回路基板ＰＣＢ１〜３、
液晶表示パネルＰＮＬを収納、固定した金属製シールド
ケースＳＨＤと、蛍光管ＬＰ、導光板ＧＬＢ、プリズム
シートＰＲＳ等から成るバックライトＢＬを収納した下
側ケースＭＣＡとを合体させることにより、モジュール
ＭＤＬが組み立てられる。
シールドケースＳＨＤの２種の収納・保持部材を有す
る。絶縁シートＩＮＳ１〜３、回路基板ＰＣＢ１〜３、
液晶表示パネルＰＮＬを収納、固定した金属製シールド
ケースＳＨＤと、蛍光管ＬＰ、導光板ＧＬＢ、プリズム
シートＰＲＳ等から成るバックライトＢＬを収納した下
側ケースＭＣＡとを合体させることにより、モジュール
ＭＤＬが組み立てられる。
【００２２】［実施例１］ 《マトリクス部の概要》図１は本発明を適用したアクテ
ィブ・マトリクス方式のカラー液晶表示装置の液晶表示
パネルの一画素とその周辺を示す平面図、図２は図１の
２−２切断線における断面を示す図（隣り合う映像信号
線と透明画素電極とを示す断面図）、図３は図１の３−
３切断線における断面を示す図（一画素の薄膜トランジ
スタとその周辺を示す断面図）、図４は図１の４−４切
断線における断面を示す図（保持容量素子部の断面図）
である。
ィブ・マトリクス方式のカラー液晶表示装置の液晶表示
パネルの一画素とその周辺を示す平面図、図２は図１の
２−２切断線における断面を示す図（隣り合う映像信号
線と透明画素電極とを示す断面図）、図３は図１の３−
３切断線における断面を示す図（一画素の薄膜トランジ
スタとその周辺を示す断面図）、図４は図１の４−４切
断線における断面を示す図（保持容量素子部の断面図）
である。
【００２３】図１に示すように、各画素は隣接する２本
の走査信号線（ゲートラインまたは水平信号線）ＧＬ
と、隣接する２本の映像信号線（データライン、ドレイ
ンラインまたは垂直信号線）ＤＬとの交差領域内（４本
の信号線に囲まれた領域）に配置されている。各画素は
薄膜トランジスタＴＦＴ、透明画素電極ＩＴＯ１および
保持容量素子（付加容量素子）Ｃａｄｄを含む。走査信
号線ＧＬは映像信号線ＤＬとの交差付近で二俣に分岐し
ている。これは、この部分の二俣のラインの内の一方が
映像信号線ＤＬと短絡した場合、これをレーザを用いて
切断し、他の一方の（切断していない）ラインでライン
欠陥とならず正常に動作させるためである。
の走査信号線（ゲートラインまたは水平信号線）ＧＬ
と、隣接する２本の映像信号線（データライン、ドレイ
ンラインまたは垂直信号線）ＤＬとの交差領域内（４本
の信号線に囲まれた領域）に配置されている。各画素は
薄膜トランジスタＴＦＴ、透明画素電極ＩＴＯ１および
保持容量素子（付加容量素子）Ｃａｄｄを含む。走査信
号線ＧＬは映像信号線ＤＬとの交差付近で二俣に分岐し
ている。これは、この部分の二俣のラインの内の一方が
映像信号線ＤＬと短絡した場合、これをレーザを用いて
切断し、他の一方の（切断していない）ラインでライン
欠陥とならず正常に動作させるためである。
【００２４】図３に示すように、液晶層ＬＣを基準にし
て第１の透明ガラス基板ＳＵＢ１側には薄膜トランジス
タＴＦＴおよび透明画素電極ＩＴＯ１が形成され、第２
の透明ガラス基板ＳＵＢ２側にはカラーフィルタＦＩ
Ｌ、遮光用ブラックマトリクスパターンＢＭが形成され
ている。透明ガラス基板ＳＵＢ１、ＳＵＢ２の両面には
ディップ処理等により形成された酸化シリコン膜ＳＩＯ
が設けられている。
て第１の透明ガラス基板ＳＵＢ１側には薄膜トランジス
タＴＦＴおよび透明画素電極ＩＴＯ１が形成され、第２
の透明ガラス基板ＳＵＢ２側にはカラーフィルタＦＩ
Ｌ、遮光用ブラックマトリクスパターンＢＭが形成され
ている。透明ガラス基板ＳＵＢ１、ＳＵＢ２の両面には
ディップ処理等により形成された酸化シリコン膜ＳＩＯ
が設けられている。
【００２５】第２の透明ガラス基板ＳＵＢ２の内側（液
晶ＬＣ側）の表面には、遮光膜ＢＭ、カラーフィルタＦ
ＩＬ、保護膜ＰＳＶ２、共通透明画素電極ＩＴＯ２（Ｃ
ＯＭ）および上部配向膜ＯＲＩ２が順次積層して設けら
れている。ＰＯＬ１、ＰＯＬ２はそれぞれ透明ガラス基
板ＳＵＢ１、ＳＵＢ２の外側の表面に形成された偏光板
である。
晶ＬＣ側）の表面には、遮光膜ＢＭ、カラーフィルタＦ
ＩＬ、保護膜ＰＳＶ２、共通透明画素電極ＩＴＯ２（Ｃ
ＯＭ）および上部配向膜ＯＲＩ２が順次積層して設けら
れている。ＰＯＬ１、ＰＯＬ２はそれぞれ透明ガラス基
板ＳＵＢ１、ＳＵＢ２の外側の表面に形成された偏光板
である。
【００２６】《薄膜トランジスタＴＦＴ》次に、図１〜
３を用いて、第１の透明ガラス基板ＳＵＢ１側の構成を
詳しく説明する。走査信号線ＧＬに正のバイアスを印加
すると、ソース−ドレイン間のチャネル抵抗が小さくな
り、バイアスをゼロにすると、チャネル抵抗は大きくな
るように動作する。
３を用いて、第１の透明ガラス基板ＳＵＢ１側の構成を
詳しく説明する。走査信号線ＧＬに正のバイアスを印加
すると、ソース−ドレイン間のチャネル抵抗が小さくな
り、バイアスをゼロにすると、チャネル抵抗は大きくな
るように動作する。
【００２７】各画素には１個の薄膜トランジスタＴＦＴ
が設けられている。薄膜トランジスタＴＦＴは、図１に
示すように、走査信号線ＧＬ上に形成されている。薄膜
トランジスタＴＦＴはゲート電極（走査信号線ＧＬ）、
走査信号線ＧＬの陽極酸化膜ＡＯＦと窒化シリコンの絶
縁膜ＧＩが被服されており、このＡＯＦとＧＩがゲート
絶縁膜を構成している。その上部にｉ型（真性、intrin
sic、導電型決定不純物がドープされていない）非晶質
シリコン（Ｓｉ）からなるｉ型半導体層ＡＳ、一対のソ
ース電極ＳＤ１、ドレイン電極ＳＤ２を有す。なお、ソ
ース、ドレインは本来その間のバイアス極性によって決
まるもので、この液晶表示装置の回路ではその極性は動
作中反転するので、ソース、ドレインは動作中入れ替わ
ると理解されたい。しかし、以下の説明では、便宜上一
方をソース、他方をドレインと固定して表現する。
が設けられている。薄膜トランジスタＴＦＴは、図１に
示すように、走査信号線ＧＬ上に形成されている。薄膜
トランジスタＴＦＴはゲート電極（走査信号線ＧＬ）、
走査信号線ＧＬの陽極酸化膜ＡＯＦと窒化シリコンの絶
縁膜ＧＩが被服されており、このＡＯＦとＧＩがゲート
絶縁膜を構成している。その上部にｉ型（真性、intrin
sic、導電型決定不純物がドープされていない）非晶質
シリコン（Ｓｉ）からなるｉ型半導体層ＡＳ、一対のソ
ース電極ＳＤ１、ドレイン電極ＳＤ２を有す。なお、ソ
ース、ドレインは本来その間のバイアス極性によって決
まるもので、この液晶表示装置の回路ではその極性は動
作中反転するので、ソース、ドレインは動作中入れ替わ
ると理解されたい。しかし、以下の説明では、便宜上一
方をソース、他方をドレインと固定して表現する。
【００２８】《ゲート電極（走査信号線ＧＬ）》本例で
は、走査信号線ＧＬは、単層の第１導電膜ｇ１で形成さ
れている。第１導電膜ｇ１としては例えばスパッタで形
成されたアルミニウム（Ａｌ）膜が用いられ、その上に
はＡｌの陽極酸化膜ＡＯＦが自己整合的に設けられてい
る。
は、走査信号線ＧＬは、単層の第１導電膜ｇ１で形成さ
れている。第１導電膜ｇ１としては例えばスパッタで形
成されたアルミニウム（Ａｌ）膜が用いられ、その上に
はＡｌの陽極酸化膜ＡＯＦが自己整合的に設けられてい
る。
【００２９】《絶縁膜ＧＩ》絶縁膜ＧＩは、薄膜トラン
ジスタＴＦＴにおいて、陽極酸化膜ＡＯＦと共に半導体
層ＡＳに走査信号線ＧＬからの電界を与えるためのゲー
ト絶縁膜として使用される。絶縁膜ＧＩとしては例えば
プラズマＣＶＤで形成された窒化シリコン膜が選ばれ、
１２００〜２７００Åの厚さに（本実施例では、２００
０Å程度）形成される。絶縁膜ＧＩは、本例では薄膜ト
ランジスタＴＦＴ部分、保持容量Ｃａｄｄ、およびソー
ス電極ＳＤ１、ドレイン電極ＳＤ２部分、および映像信
号線ＤＬ部分に形成され、保持容量Ｃａｄｄ部分のみが
独立した島状になり、また、ドレイン電極ＳＤ２および
映像信号線ＤＬの一部に沿った形状にパターニングされ
ている。これは本発明の特徴の一つである。一方、走査
信号線ＧＬ上すべてを絶縁膜ＧＩが被覆しておらず、保
持容量Ｃａｄｄと隣接する映像信号線ＤＬおよびソ−ス
電極ＳＤ１が以下に示す半導体層ＡＳと同様にパターニ
ング除去している。絶縁膜ＧＩが被覆されていない走査
信号線ＧＬは陽極酸化膜ＡＯＦが被覆している。
ジスタＴＦＴにおいて、陽極酸化膜ＡＯＦと共に半導体
層ＡＳに走査信号線ＧＬからの電界を与えるためのゲー
ト絶縁膜として使用される。絶縁膜ＧＩとしては例えば
プラズマＣＶＤで形成された窒化シリコン膜が選ばれ、
１２００〜２７００Åの厚さに（本実施例では、２００
０Å程度）形成される。絶縁膜ＧＩは、本例では薄膜ト
ランジスタＴＦＴ部分、保持容量Ｃａｄｄ、およびソー
ス電極ＳＤ１、ドレイン電極ＳＤ２部分、および映像信
号線ＤＬ部分に形成され、保持容量Ｃａｄｄ部分のみが
独立した島状になり、また、ドレイン電極ＳＤ２および
映像信号線ＤＬの一部に沿った形状にパターニングされ
ている。これは本発明の特徴の一つである。一方、走査
信号線ＧＬ上すべてを絶縁膜ＧＩが被覆しておらず、保
持容量Ｃａｄｄと隣接する映像信号線ＤＬおよびソ−ス
電極ＳＤ１が以下に示す半導体層ＡＳと同様にパターニ
ング除去している。絶縁膜ＧＩが被覆されていない走査
信号線ＧＬは陽極酸化膜ＡＯＦが被覆している。
【００３０】《ｉ型半導体層ＡＳ》ｉ型半導体層ＡＳ
は、本例では薄膜トランジスタＴＦＴ部分、保持容量Ｃ
ａｄｄ、およびソース電極ＳＤ１、ドレイン電極ＳＤ２
部分に形成され、保持容量Ｃａｄｄ部分のみが独立した
島状になり、また、ドレイン電極ＳＤ２および映像信号
線ＤＬの一部に沿った形状にパターニングされている。
一方、走査信号線ＧＬ上すべてを半導体層ＡＳが被覆し
ておらず、保持容量Ｃａｄｄと隣接する映像信号線ＤＬ
およびソース電極ＳＤ１が上記に示す絶縁膜ＧＩと同様
にパターニング除去している。半導体層ＡＳは、非晶質
シリコンで、２００〜２２００Åの厚さ（本実施例で
は、２０００Å程度）で形成される。層ｄ０はオーミッ
クコンタクト用のリン（Ｐ）をドープしたＮ+型非晶質
シリコン半導体層であり、下側にｉ型半導体層ＡＳが存
在し、上側に導電層ｄ２（ｄ３）が存在するところのみ
に残されている。
は、本例では薄膜トランジスタＴＦＴ部分、保持容量Ｃ
ａｄｄ、およびソース電極ＳＤ１、ドレイン電極ＳＤ２
部分に形成され、保持容量Ｃａｄｄ部分のみが独立した
島状になり、また、ドレイン電極ＳＤ２および映像信号
線ＤＬの一部に沿った形状にパターニングされている。
一方、走査信号線ＧＬ上すべてを半導体層ＡＳが被覆し
ておらず、保持容量Ｃａｄｄと隣接する映像信号線ＤＬ
およびソース電極ＳＤ１が上記に示す絶縁膜ＧＩと同様
にパターニング除去している。半導体層ＡＳは、非晶質
シリコンで、２００〜２２００Åの厚さ（本実施例で
は、２０００Å程度）で形成される。層ｄ０はオーミッ
クコンタクト用のリン（Ｐ）をドープしたＮ+型非晶質
シリコン半導体層であり、下側にｉ型半導体層ＡＳが存
在し、上側に導電層ｄ２（ｄ３）が存在するところのみ
に残されている。
【００３１】ｉ型半導体層ＡＳは走査信号線ＧＬと映像
信号線ＤＬとの交差部、ＧＬとソース電極ＳＤ１、ドレ
イン電極ＳＤ２および保持容量Ｃａｄｄの交差部におけ
る絶縁分離をするために陽極酸化膜ＡＯＦ、絶縁膜ＧＩ
と共に短絡に伴う線欠陥を低減する。また、ソース電極
ＳＤ１下部から透明導電膜ＩＴＯ１（ｄ１）上に延在し
て、Ｎ+型非晶質シリコンｄ０、このｉ型半導体層Ａ
Ｓ、絶縁膜ＧＩが形成されているが、これは本発明の特
徴の一つであり、これにより、後述するようにソース電
極ＳＤ１が断線することなく透明導電膜ＩＴＯ１（ｄ
１）に接続される。さらに、ソース電極ＳＤ１およびド
レイン電極ＳＤ２が正常にパターニングされず、走査信
号線ＧＬ上に陽極酸化膜ＡＯＦのみの部分にこれらの電
極が残った場合でも、陽極酸化膜ＡＯＦ単膜でも所定の
絶縁耐圧があり短絡が防止できる。これも本発明の特徴
の一つである。
信号線ＤＬとの交差部、ＧＬとソース電極ＳＤ１、ドレ
イン電極ＳＤ２および保持容量Ｃａｄｄの交差部におけ
る絶縁分離をするために陽極酸化膜ＡＯＦ、絶縁膜ＧＩ
と共に短絡に伴う線欠陥を低減する。また、ソース電極
ＳＤ１下部から透明導電膜ＩＴＯ１（ｄ１）上に延在し
て、Ｎ+型非晶質シリコンｄ０、このｉ型半導体層Ａ
Ｓ、絶縁膜ＧＩが形成されているが、これは本発明の特
徴の一つであり、これにより、後述するようにソース電
極ＳＤ１が断線することなく透明導電膜ＩＴＯ１（ｄ
１）に接続される。さらに、ソース電極ＳＤ１およびド
レイン電極ＳＤ２が正常にパターニングされず、走査信
号線ＧＬ上に陽極酸化膜ＡＯＦのみの部分にこれらの電
極が残った場合でも、陽極酸化膜ＡＯＦ単膜でも所定の
絶縁耐圧があり短絡が防止できる。これも本発明の特徴
の一つである。
【００３２】一方、本実施例では、走査信号線ＧＬと映
像信号線ＤＬとの交差部、および薄膜トランジスタＴＦ
Ｔ部の映像信号線ＤＬ下部の半導体層ＡＳおよび絶縁膜
ＧＩは透明画素電極ＩＴＯ１上に延在し、映像信号線Ｄ
Ｌと透明画素電極ＩＴＯ１を絶縁分離する役目を果た
す。これも本発明の特徴の一つである。したがって、映
像信号線ＤＬと透明画素電極ＩＴＯ１の距離を狭くし
て、高開口率で明るい液晶表示装置を構成しても、映像
信号線ＤＬと透明画素電極ＩＴＯ１（ｄ１）との短絡に
よる点欠陥を防止できる。
像信号線ＤＬとの交差部、および薄膜トランジスタＴＦ
Ｔ部の映像信号線ＤＬ下部の半導体層ＡＳおよび絶縁膜
ＧＩは透明画素電極ＩＴＯ１上に延在し、映像信号線Ｄ
Ｌと透明画素電極ＩＴＯ１を絶縁分離する役目を果た
す。これも本発明の特徴の一つである。したがって、映
像信号線ＤＬと透明画素電極ＩＴＯ１の距離を狭くし
て、高開口率で明るい液晶表示装置を構成しても、映像
信号線ＤＬと透明画素電極ＩＴＯ１（ｄ１）との短絡に
よる点欠陥を防止できる。
【００３３】本半導体層ＡＳと絶縁膜ＧＩは同じホトレ
ジストパターンを用いて加工されているので、半導体層
ＡＳと絶縁膜ＧＩを異なるホトレジストパターンにより
加工していた工法に比べてホト工程を削減できる。ま
た、映像信号線ＤＬと透明画素電極ＩＴＯ１（ｄ１）と
の短絡防止を絶縁膜ＧＩのみでおこなった場合よりも短
絡確立は小さい。これは、半導体層ＡＳと絶縁膜ＧＩの
ホトエッチング工程を分けて、透明導電膜ＩＴＯ１（ｄ
１）上に映像信号線ＤＬ下部から延在するｉ型半導体層
ＡＳを設けない場合、半導体層ＡＳエッチングにおける
絶縁膜ＧＩの選択比が十分でないためこの絶縁膜ＧＩの
耐圧が低下するためである。
ジストパターンを用いて加工されているので、半導体層
ＡＳと絶縁膜ＧＩを異なるホトレジストパターンにより
加工していた工法に比べてホト工程を削減できる。ま
た、映像信号線ＤＬと透明画素電極ＩＴＯ１（ｄ１）と
の短絡防止を絶縁膜ＧＩのみでおこなった場合よりも短
絡確立は小さい。これは、半導体層ＡＳと絶縁膜ＧＩの
ホトエッチング工程を分けて、透明導電膜ＩＴＯ１（ｄ
１）上に映像信号線ＤＬ下部から延在するｉ型半導体層
ＡＳを設けない場合、半導体層ＡＳエッチングにおける
絶縁膜ＧＩの選択比が十分でないためこの絶縁膜ＧＩの
耐圧が低下するためである。
【００３４】《透明画素電極ＩＴＯ１》透明画素電極Ｉ
ＴＯ１は液晶表示部の画素電極の一方を構成する。透明
画素電極ＩＴＯ１は薄膜トランジスタＴＦＴのソース電
極ＳＤ１に接続されている。この透明画素電極ＩＴＯ１
は第１導電膜ｄ１によって構成されており、この第１導
電膜ｄ１はスパッタリングで形成された透明導電膜（In
dium-Tin-Oxide ＩＴＯ：ネサ膜）からなり、１０００
〜２０００Åの厚さに（本実施例では、１４００Å程
度）形成される。
ＴＯ１は液晶表示部の画素電極の一方を構成する。透明
画素電極ＩＴＯ１は薄膜トランジスタＴＦＴのソース電
極ＳＤ１に接続されている。この透明画素電極ＩＴＯ１
は第１導電膜ｄ１によって構成されており、この第１導
電膜ｄ１はスパッタリングで形成された透明導電膜（In
dium-Tin-Oxide ＩＴＯ：ネサ膜）からなり、１０００
〜２０００Åの厚さに（本実施例では、１４００Å程
度）形成される。
【００３５】《ソース電極ＳＤ１、ドレイン電極ＳＤ
２》ソース電極ＳＤ１、ドレイン電極ＳＤ２のそれぞれ
は、Ｎ+型半導体層ｄ０に接触する第２導電膜ｄ２とそ
の上に形成された第３導電膜ｄ３から構成されている。
２》ソース電極ＳＤ１、ドレイン電極ＳＤ２のそれぞれ
は、Ｎ+型半導体層ｄ０に接触する第２導電膜ｄ２とそ
の上に形成された第３導電膜ｄ３から構成されている。
【００３６】第２導電膜ｄ２はスパッタで形成したクロ
ム（Ｃｒ）膜を用い、５００〜１０００Åの厚さに（本
実施例では、６００Å程度）で形成される。Ｃｒ膜はＮ
+型半導体層ｄ０との密着性を良好にし、第３導電膜ｄ
３のＡｌがＮ+型半導体層ｄ０に拡散することを防止す
る（いわゆるバリヤ層の）目的で使用される。第２導電
膜ｄ２として、Ｃｒ膜の他に高融点金属（Ｍｏ、Ｔｉ、
Ｔａ、Ｗ）膜、高融点金属シリサイド（ＭｏＳｉ2、Ｔ
ｉＳｉ2、ＴａＳｉ2、ＷＳｉ2）膜を用いても良い。
ム（Ｃｒ）膜を用い、５００〜１０００Åの厚さに（本
実施例では、６００Å程度）で形成される。Ｃｒ膜はＮ
+型半導体層ｄ０との密着性を良好にし、第３導電膜ｄ
３のＡｌがＮ+型半導体層ｄ０に拡散することを防止す
る（いわゆるバリヤ層の）目的で使用される。第２導電
膜ｄ２として、Ｃｒ膜の他に高融点金属（Ｍｏ、Ｔｉ、
Ｔａ、Ｗ）膜、高融点金属シリサイド（ＭｏＳｉ2、Ｔ
ｉＳｉ2、ＴａＳｉ2、ＷＳｉ2）膜を用いても良い。
【００３７】第３導電膜ｄ３はＡｌのスパッタリングで
３０００〜５０００Åの厚さに（本実施例では、４００
０Å程度）形成される。Ａｌ膜はＣｒ膜に比べてストレ
スが小さく、厚い膜厚に形成することが可能で、ソース
電極ＳＤ１、ドレイン電極ＳＤ２および映像信号線ＤＬ
の抵抗値を低減したり、走査信号線ＧＬに起因する段差
乗り越えを確実にする（ステップカバレジを良くする）
働きがある。
３０００〜５０００Åの厚さに（本実施例では、４００
０Å程度）形成される。Ａｌ膜はＣｒ膜に比べてストレ
スが小さく、厚い膜厚に形成することが可能で、ソース
電極ＳＤ１、ドレイン電極ＳＤ２および映像信号線ＤＬ
の抵抗値を低減したり、走査信号線ＧＬに起因する段差
乗り越えを確実にする（ステップカバレジを良くする）
働きがある。
【００３８】上記ソース電極ＳＤ１およびドレイン電極
ＳＤ２は第２導電膜ｄ２および第３導電膜ｄ３の積層膜
であるが、比較的小型の液晶表示装置の場合Ｃｒ膜を初
めとする高融点金属である第２の導電膜のみでも良い。
その場合は膜厚を１８００Å程度に厚くする必要があ
る。
ＳＤ２は第２導電膜ｄ２および第３導電膜ｄ３の積層膜
であるが、比較的小型の液晶表示装置の場合Ｃｒ膜を初
めとする高融点金属である第２の導電膜のみでも良い。
その場合は膜厚を１８００Å程度に厚くする必要があ
る。
【００３９】第２導電膜ｄ２、第３導電膜ｄ３を同じマ
スクパターンでパターニングした後、同じマスクを用い
て、あるいは第２導電膜ｄ２、第３導電膜ｄ３をマスク
として、Ｎ+型半導体層ｄ０が除去される。つまり、ｉ
型半導体層ＡＳ上に残っていたＮ+半導体層ｄ０は第２
導電膜ｄ２、第３導電膜ｄ３以外の部分がセルフアライ
ンで除去される。このとき、Ｎ+型半導体層ｄ０はその
厚さ分はすべて除去されるようにエッチングされるの
で、ｉ型半導体層ＡＳも若干その表面部分がエッチング
されるが、その程度はエッチング時間で制御すればよ
い。
スクパターンでパターニングした後、同じマスクを用い
て、あるいは第２導電膜ｄ２、第３導電膜ｄ３をマスク
として、Ｎ+型半導体層ｄ０が除去される。つまり、ｉ
型半導体層ＡＳ上に残っていたＮ+半導体層ｄ０は第２
導電膜ｄ２、第３導電膜ｄ３以外の部分がセルフアライ
ンで除去される。このとき、Ｎ+型半導体層ｄ０はその
厚さ分はすべて除去されるようにエッチングされるの
で、ｉ型半導体層ＡＳも若干その表面部分がエッチング
されるが、その程度はエッチング時間で制御すればよ
い。
【００４０】《映像信号線（データライン）ＤＬ》映像
信号線ＤＬはソース電極ＳＤ１、ドレイン電極ＳＤ２と
同層の第２導電膜ｄ２、第３導電膜ｄ３で構成される
か、あるいは、第２導電膜ｄ２のみで構成されている。
信号線ＤＬはソース電極ＳＤ１、ドレイン電極ＳＤ２と
同層の第２導電膜ｄ２、第３導電膜ｄ３で構成される
か、あるいは、第２導電膜ｄ２のみで構成されている。
【００４１】《保護膜ＰＳＶ１》薄膜トランジスタＴＦ
Ｔおよび透明画素電極ＩＴＯ１上には保護膜ＰＳＶ１が
設けられている。保護膜ＰＳＶ１は主に薄膜トランジス
タＴＦＴを湿気等から保護するために形成されており、
透明性が高くしかも対湿性の良いものを使用する。保護
膜ＰＳＶ１は例えばプラズマＣＶＤ装置で形成した酸化
シリコン膜や窒化シリコン膜で形成されており、１μｍ
程度の膜厚で形成する。上記保護膜は一般にプラズマＣ
ＶＤを初めとする真空装置で形成するが、これはエポキ
シ樹脂を初めとする有機系材料の塗布で形成した場合ス
ループットが向上する。
Ｔおよび透明画素電極ＩＴＯ１上には保護膜ＰＳＶ１が
設けられている。保護膜ＰＳＶ１は主に薄膜トランジス
タＴＦＴを湿気等から保護するために形成されており、
透明性が高くしかも対湿性の良いものを使用する。保護
膜ＰＳＶ１は例えばプラズマＣＶＤ装置で形成した酸化
シリコン膜や窒化シリコン膜で形成されており、１μｍ
程度の膜厚で形成する。上記保護膜は一般にプラズマＣ
ＶＤを初めとする真空装置で形成するが、これはエポキ
シ樹脂を初めとする有機系材料の塗布で形成した場合ス
ループットが向上する。
【００４２】《遮光膜ＢＭ》第２の透明ガラス基板ＳＵ
Ｂ２側には、外部光またはバックライト光がｉ型半導体
層ＡＳに入射しないように遮光膜ＢＭが設けられてい
る。図１に示す遮光膜ＢＭの閉じた多角形の輪郭線は、
その内側が遮光膜ＢＭが形成されない開口を示してい
る。遮光膜ＢＭは光に対する遮光性が高い例えばアルニ
ウム膜やクロム膜等で形成されており、本実施例ではク
ロム膜がスパッタリングで１３００Å程度の厚さに形成
される。
Ｂ２側には、外部光またはバックライト光がｉ型半導体
層ＡＳに入射しないように遮光膜ＢＭが設けられてい
る。図１に示す遮光膜ＢＭの閉じた多角形の輪郭線は、
その内側が遮光膜ＢＭが形成されない開口を示してい
る。遮光膜ＢＭは光に対する遮光性が高い例えばアルニ
ウム膜やクロム膜等で形成されており、本実施例ではク
ロム膜がスパッタリングで１３００Å程度の厚さに形成
される。
【００４３】したがって、薄膜トランジスタＴＦＴのi
型半導体層ＡＳのなかで少なくともソース電極ＳＤ１と
ドレイン電極ＳＤ２間のいわゆるチャネル領域には上下
にある遮光膜ＢＭおよび大き目の走査信号線ＧＬによっ
てサンドイッチされ外部の自然光やバックライト光が当
たらなくなる。遮光膜ＢＭは各画素の周囲に格子状に形
成され（いわゆるブラックマトリクス）、この格子で一
画素の有効表示領域が仕切られている。したがって、各
画素の輪郭が遮光膜ＢＭによってはっきりとし、コント
ラストが向上する。つまり、遮光膜ＢＭはｉ型半導体層
ＡＳに対する遮光とブラックマトリクスとの２つの機能
をもつ。
型半導体層ＡＳのなかで少なくともソース電極ＳＤ１と
ドレイン電極ＳＤ２間のいわゆるチャネル領域には上下
にある遮光膜ＢＭおよび大き目の走査信号線ＧＬによっ
てサンドイッチされ外部の自然光やバックライト光が当
たらなくなる。遮光膜ＢＭは各画素の周囲に格子状に形
成され（いわゆるブラックマトリクス）、この格子で一
画素の有効表示領域が仕切られている。したがって、各
画素の輪郭が遮光膜ＢＭによってはっきりとし、コント
ラストが向上する。つまり、遮光膜ＢＭはｉ型半導体層
ＡＳに対する遮光とブラックマトリクスとの２つの機能
をもつ。
【００４４】透明画素電極ＩＴＯ１のラビング方向の根
本側のエッジ部分（図１右下部分）も遮光膜ＢＭによっ
て遮光されているので、上記部分にドメインが発生した
としてもドメインが見えないので、表示特性が劣化する
ことがない。
本側のエッジ部分（図１右下部分）も遮光膜ＢＭによっ
て遮光されているので、上記部分にドメインが発生した
としてもドメインが見えないので、表示特性が劣化する
ことがない。
【００４５】遮光膜ＢＭは液晶表示パネルの周辺部にも
額縁状に形成され、そのパターンはドット状に複数の開
口を設けた図１に示すマトリクス部のパターンと連続し
て形成されている。周辺部の遮光膜ＢＭは、シール部Ｓ
Ｌの外側に延長され、パソコン等の実装機に起因する反
射光等の漏れ光がマトリクス部に入り込むのを防いでい
る。他方、この遮光膜ＢＭは基板ＳＵＢ２の縁よりも約
０．３〜１ｍｍほど内側に留められ、基板ＳＵＢ２の切
断領域を避けて形成されている。
額縁状に形成され、そのパターンはドット状に複数の開
口を設けた図１に示すマトリクス部のパターンと連続し
て形成されている。周辺部の遮光膜ＢＭは、シール部Ｓ
Ｌの外側に延長され、パソコン等の実装機に起因する反
射光等の漏れ光がマトリクス部に入り込むのを防いでい
る。他方、この遮光膜ＢＭは基板ＳＵＢ２の縁よりも約
０．３〜１ｍｍほど内側に留められ、基板ＳＵＢ２の切
断領域を避けて形成されている。
【００４６】《カラーフィルタＦＩＬ》カラーフィルタ
ＦＩＬ（図２、３参照）は画素に対する位置に赤、緑、
青の繰返しでストライプ状に形成される。カラーフィル
タＦＩＬは透明画素電極ＩＴＯ１の全てを覆うように大
きめに形成され、遮光膜ＢＭはカラーフィルタＦＩＬお
よび透明画素電極ＩＴＯ１のエッジ部分と重なるよう透
明画素電極ＩＴＯ１の周縁部より内側に形成されてい
る。
ＦＩＬ（図２、３参照）は画素に対する位置に赤、緑、
青の繰返しでストライプ状に形成される。カラーフィル
タＦＩＬは透明画素電極ＩＴＯ１の全てを覆うように大
きめに形成され、遮光膜ＢＭはカラーフィルタＦＩＬお
よび透明画素電極ＩＴＯ１のエッジ部分と重なるよう透
明画素電極ＩＴＯ１の周縁部より内側に形成されてい
る。
【００４７】カラーフィルタＦＩＬは次のように形成す
ることができるまず第２の透明ガラス基板ＳＵＢ２の表
面にアクリル系樹脂等の染色基材を除去する。この後、
染色基材を赤色染料で染め、固着処理を施し、赤色フィ
ルタＲを形成する。つぎに、同様な工程を施すことによ
って、緑色フィルタＧ、青色フィルタＢを順次形成す
る。
ることができるまず第２の透明ガラス基板ＳＵＢ２の表
面にアクリル系樹脂等の染色基材を除去する。この後、
染色基材を赤色染料で染め、固着処理を施し、赤色フィ
ルタＲを形成する。つぎに、同様な工程を施すことによ
って、緑色フィルタＧ、青色フィルタＢを順次形成す
る。
【００４８】《保護膜ＰＳＶ２》保護膜ＰＳＶ２はカラ
ーフィルタＦＩＬの染料が液晶ＬＣに漏れることを防止
するために設けられている。保護膜ＰＳＶ２は例えばア
クリル樹脂、エポキシ樹脂等の透明樹脂材料で形成され
ている。
ーフィルタＦＩＬの染料が液晶ＬＣに漏れることを防止
するために設けられている。保護膜ＰＳＶ２は例えばア
クリル樹脂、エポキシ樹脂等の透明樹脂材料で形成され
ている。
【００４９】《共通透明画素電極ＩＴＯ２》共通透明電
極ＩＴＯ２（図２、３参照）は、第１の透明ガラス基板
ＳＵＢ１側に画素ごとに設けられた透明画素電極ＩＴＯ
１に対向し、液晶ＬＣの光学的な状態は各画素電極ＩＴ
Ｏ１と共通透明画素電極ＩＴＯ２との電位差（電界）に
応答して変化する。この共通透明画素電極ＩＴＯ２には
コモン電圧Ｖcomが印加されるように構成されている。
本実施例では、コモン電圧Ｖcomは映像信号線ＤＬに印
加される最少レベルの駆動電圧Ｖdminと最大レベルの駆
動電圧Ｖdmaxとの中間直流電位に設定されるが、映像信
号駆動回路で使用される集積回路の電源電圧を約半分に
低減したい場合は、交流電圧を印加すれば良い。
極ＩＴＯ２（図２、３参照）は、第１の透明ガラス基板
ＳＵＢ１側に画素ごとに設けられた透明画素電極ＩＴＯ
１に対向し、液晶ＬＣの光学的な状態は各画素電極ＩＴ
Ｏ１と共通透明画素電極ＩＴＯ２との電位差（電界）に
応答して変化する。この共通透明画素電極ＩＴＯ２には
コモン電圧Ｖcomが印加されるように構成されている。
本実施例では、コモン電圧Ｖcomは映像信号線ＤＬに印
加される最少レベルの駆動電圧Ｖdminと最大レベルの駆
動電圧Ｖdmaxとの中間直流電位に設定されるが、映像信
号駆動回路で使用される集積回路の電源電圧を約半分に
低減したい場合は、交流電圧を印加すれば良い。
【００５０】《保持容量素子Ｃａｄｄの構造》透明画素
電極ＩＴＯ１は、薄膜トランジスタＴＦＴと接続される
短部と反対側の短部において、隣の走査信号線ＧＬと重
なるように形成されている。この重ね合わせは、図４か
らも明らかなように、透明画素電極ＩＴＯ１に接続され
たソース電極ＳＤ１とドレイン電極ＳＤ２の材料である
第２導電膜ｄ２および第３導電膜ｄ３の積層電極を一方
の電極ＰＬ２とし、隣の走査信号線ＧＬを他方の電極Ｐ
Ｌ１とする保持容量素子Ｃａｄｄを形成する。この保持
容量素子Ｃａｄｄの誘電体膜は、薄膜トランジスタＴＦ
Ｔのゲート絶縁膜として使用される陽極酸化膜ＡＯＦ、
絶縁膜ＧＩ、ｉ型半導体層ＡＳおよびＮ+型半導体層ｄ
０で構成されている。これは、本実施例の大きな特徴の
一つになっている。すなわち、ゲート電極（走査信号線
ＧＬ）とドレイン電極ＳＤ２の交差部分、走査信号線Ｇ
Ｌと映像信号線ＤＬの交差部分、走査信号線ＧＬとソー
ス電極の交差部分および前記のＣａｄｄの交差部分の上
下方向の電極間に陽極酸化膜ＡＯＦ、絶縁膜ＧＩ、ｉ型
半導体層ＡＳおよびＮ+型半導体層ｄ０が積層されてい
る。これにより、前記保持容量素子の電極間に、プロズ
マＣＶＤ法で連続的に形成された絶縁膜ＧＩ、ｉ型半導
体層ＡＳおよびＮ+型半導体層ｄ０がエッチング除去さ
れることなく形成されているので短絡欠陥（点欠陥モー
ド）が低減される。
電極ＩＴＯ１は、薄膜トランジスタＴＦＴと接続される
短部と反対側の短部において、隣の走査信号線ＧＬと重
なるように形成されている。この重ね合わせは、図４か
らも明らかなように、透明画素電極ＩＴＯ１に接続され
たソース電極ＳＤ１とドレイン電極ＳＤ２の材料である
第２導電膜ｄ２および第３導電膜ｄ３の積層電極を一方
の電極ＰＬ２とし、隣の走査信号線ＧＬを他方の電極Ｐ
Ｌ１とする保持容量素子Ｃａｄｄを形成する。この保持
容量素子Ｃａｄｄの誘電体膜は、薄膜トランジスタＴＦ
Ｔのゲート絶縁膜として使用される陽極酸化膜ＡＯＦ、
絶縁膜ＧＩ、ｉ型半導体層ＡＳおよびＮ+型半導体層ｄ
０で構成されている。これは、本実施例の大きな特徴の
一つになっている。すなわち、ゲート電極（走査信号線
ＧＬ）とドレイン電極ＳＤ２の交差部分、走査信号線Ｇ
Ｌと映像信号線ＤＬの交差部分、走査信号線ＧＬとソー
ス電極の交差部分および前記のＣａｄｄの交差部分の上
下方向の電極間に陽極酸化膜ＡＯＦ、絶縁膜ＧＩ、ｉ型
半導体層ＡＳおよびＮ+型半導体層ｄ０が積層されてい
る。これにより、前記保持容量素子の電極間に、プロズ
マＣＶＤ法で連続的に形成された絶縁膜ＧＩ、ｉ型半導
体層ＡＳおよびＮ+型半導体層ｄ０がエッチング除去さ
れることなく形成されているので短絡欠陥（点欠陥モー
ド）が低減される。
【００５１】《画素の開口率の増大化》透明ガラス基板
ＳＵＢ１上に順次、ゲート電極ＧＬ、ゲート絶縁膜Ｇ
Ｉ、チャネル形成用ｉ型半導体層ＡＳ、ソース・ドレイ
ン電極ＳＤ１、ＳＤ２が形成された逆スタガ構造を採る
薄膜トランジスタＴＦＴを有するアクティブ・マトリク
ス方式の液晶表示パネルＰＮＬにおいて、図１、２に示
すように、映像信号線ＤＬと透明ガラス基板ＳＵＢ１と
の間には、従来存在した映像信号線ＤＬより幅広の（図
９、１０参照）、薄膜トランジスタＴＦＴの非晶質シリ
コンからなるチャネル形成用のｉ型半導体層ＡＳと同時
に同一材料で形成される半導体層ＡＳと、薄膜トランジ
スタＴＦＴのゲート絶縁膜ＧＩと同時に同一材料で形成
される絶縁膜ＧＩが映像信号線ＤＬに沿って存在しな
い。したがって、映像信号線ＤＬと透明画素電極ＩＴＯ
１との間隔を狭くすることができるため、透明画素電極
ＩＴＯ１の幅（図面の左右方向の幅）を広げることがで
きる。すなわち、第２の透明ガラス基板ＳＵＢ２側に設
けた遮光膜（ブラックマトリクス）ＢＭの開口部の幅を
広げることができる。したがって、寄生容量を増加させ
ることなく、画素の開口率を増大することができる。そ
の結果、明るい表示が得られるとともに、バックライト
の消費電力を低減することができる。
ＳＵＢ１上に順次、ゲート電極ＧＬ、ゲート絶縁膜Ｇ
Ｉ、チャネル形成用ｉ型半導体層ＡＳ、ソース・ドレイ
ン電極ＳＤ１、ＳＤ２が形成された逆スタガ構造を採る
薄膜トランジスタＴＦＴを有するアクティブ・マトリク
ス方式の液晶表示パネルＰＮＬにおいて、図１、２に示
すように、映像信号線ＤＬと透明ガラス基板ＳＵＢ１と
の間には、従来存在した映像信号線ＤＬより幅広の（図
９、１０参照）、薄膜トランジスタＴＦＴの非晶質シリ
コンからなるチャネル形成用のｉ型半導体層ＡＳと同時
に同一材料で形成される半導体層ＡＳと、薄膜トランジ
スタＴＦＴのゲート絶縁膜ＧＩと同時に同一材料で形成
される絶縁膜ＧＩが映像信号線ＤＬに沿って存在しな
い。したがって、映像信号線ＤＬと透明画素電極ＩＴＯ
１との間隔を狭くすることができるため、透明画素電極
ＩＴＯ１の幅（図面の左右方向の幅）を広げることがで
きる。すなわち、第２の透明ガラス基板ＳＵＢ２側に設
けた遮光膜（ブラックマトリクス）ＢＭの開口部の幅を
広げることができる。したがって、寄生容量を増加させ
ることなく、画素の開口率を増大することができる。そ
の結果、明るい表示が得られるとともに、バックライト
の消費電力を低減することができる。
【００５２】《製造方法》次に、上述した液晶表示装置
の第１の透明ガラス基板ＳＵＢ１側の製造方法について
図６〜図８を参照して説明する。なお、同図において、
中央の文字は工程名の略称であり、左側は図３に示す画
素部分、右側はゲート端子付近の断面形状でみた加工の
流れを示す。工程ＢおよびＤを除き工程Ａ〜Ｇ工程は各
写真（ホト）処理に対応して区分けしたもので、各工程
のいずれの断面図もホト処理後の加工が終わりホトレジ
ストを除去した段階を示している。なお、上記写真（ホ
ト）処理とは本説明ではホトレジストの塗布からマスク
を使用した選択露光を経てそれを現像するまでの一連の
作業を示すものとし、繰り返しの説明は避ける。以下区
分した工程にしたがって、説明する。
の第１の透明ガラス基板ＳＵＢ１側の製造方法について
図６〜図８を参照して説明する。なお、同図において、
中央の文字は工程名の略称であり、左側は図３に示す画
素部分、右側はゲート端子付近の断面形状でみた加工の
流れを示す。工程ＢおよびＤを除き工程Ａ〜Ｇ工程は各
写真（ホト）処理に対応して区分けしたもので、各工程
のいずれの断面図もホト処理後の加工が終わりホトレジ
ストを除去した段階を示している。なお、上記写真（ホ
ト）処理とは本説明ではホトレジストの塗布からマスク
を使用した選択露光を経てそれを現像するまでの一連の
作業を示すものとし、繰り返しの説明は避ける。以下区
分した工程にしたがって、説明する。
【００５３】工程Ａ、図６ ７０５９ガラス（商品名）からなる第１の透明ガラス基
板ＳＵＢ１の両面に酸化シリコン膜ＳＩＯをディップ処
理により設けた後、５００℃、６０分間のベークを行
う。なお、このＳＩＯ膜はガラス基板ＳＵＢ１の表面凹
凸を緩和するために形成するが、凹凸が少ない場合省略
できる工程である。膜厚が２８００ÅのＡｌ−Ｔａ、Ａ
ｌ−Ｔｉ−Ｔａ、Ａｌ−Ｐｄ等からなる第２導電膜ｇ２
をスパッタリングにより設ける。ホト処理後リン酸と硝
酸と氷酢酸との混酸液で第１導電膜ｇ１を選択的にエッ
チングする。
板ＳＵＢ１の両面に酸化シリコン膜ＳＩＯをディップ処
理により設けた後、５００℃、６０分間のベークを行
う。なお、このＳＩＯ膜はガラス基板ＳＵＢ１の表面凹
凸を緩和するために形成するが、凹凸が少ない場合省略
できる工程である。膜厚が２８００ÅのＡｌ−Ｔａ、Ａ
ｌ−Ｔｉ−Ｔａ、Ａｌ−Ｐｄ等からなる第２導電膜ｇ２
をスパッタリングにより設ける。ホト処理後リン酸と硝
酸と氷酢酸との混酸液で第１導電膜ｇ１を選択的にエッ
チングする。
【００５４】工程Ｂ、図６ レジスト直描後（前述した陽極酸化パターンＡＯ形成
後）、３％酒石酸をアンモニヤによりＰＨ６．２５±
０．０５に調整した溶液をエチレングリコール液で１：
９に稀釈した液からなる陽極酸化液中に基板ＳＵＢ１に
浸せきし、化成電流密度が０．５ｍＡ／ｃｍ2になるよ
うに調整する（定電流化成）。次に所定のＡｌ2Ｏ3膜厚
が得られるのに必要な化成電圧１２５Ｖに達するまで陽
極酸化を行う。その後この状態で数１０分保持すること
が望ましい（定電圧化成）。これは均一なＡｌ2Ｏ3膜を
得る上で大事なことである。それによって、導電膜ｇ１
を陽極酸化され、走査信号線（ゲートライン）ＧＬ上お
よび側面に自己整合的に膜厚が１８００Åの陽極酸化膜
ＡＯＦが形成され、薄膜トランジスタＴＦＴのゲート絶
縁膜の一部となる。
後）、３％酒石酸をアンモニヤによりＰＨ６．２５±
０．０５に調整した溶液をエチレングリコール液で１：
９に稀釈した液からなる陽極酸化液中に基板ＳＵＢ１に
浸せきし、化成電流密度が０．５ｍＡ／ｃｍ2になるよ
うに調整する（定電流化成）。次に所定のＡｌ2Ｏ3膜厚
が得られるのに必要な化成電圧１２５Ｖに達するまで陽
極酸化を行う。その後この状態で数１０分保持すること
が望ましい（定電圧化成）。これは均一なＡｌ2Ｏ3膜を
得る上で大事なことである。それによって、導電膜ｇ１
を陽極酸化され、走査信号線（ゲートライン）ＧＬ上お
よび側面に自己整合的に膜厚が１８００Åの陽極酸化膜
ＡＯＦが形成され、薄膜トランジスタＴＦＴのゲート絶
縁膜の一部となる。
【００５５】工程Ｃ、図６ 膜厚が１４００ÅのＩＴＯ膜からなる導電膜ｄ１をスパ
ッタリングにより設ける。ホト処理後、エッチング液と
して塩酸と硝酸の混酸液で導電膜ｄ１を選択的にエッチ
ングすることにより、ゲート端子ＧＴＭ、ドレイン端子
ＤＴＭの最上層および透明画素電極ＩＴＯ１を形成す
る。
ッタリングにより設ける。ホト処理後、エッチング液と
して塩酸と硝酸の混酸液で導電膜ｄ１を選択的にエッチ
ングすることにより、ゲート端子ＧＴＭ、ドレイン端子
ＤＴＭの最上層および透明画素電極ＩＴＯ１を形成す
る。
【００５６】工程Ｄ、図７ プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚２０００Åの窒化Ｓｉ膜を設
け、プラズマＣＶＤ装置にシランガス、水素ガスを導入
して、膜厚が２０００Åのｉ型非晶質Ｓｉ膜を設けたの
ち、プラズマＣＶＤ装置に水素ガス、ホスフィンガスを
導入して膜厚が３００ÅのＮ+型の非晶質Ｓｉ膜を設け
る。この成膜は同一ＣＶＤ装置で反応室を変え連続して
行う。
素ガスを導入して、膜厚２０００Åの窒化Ｓｉ膜を設
け、プラズマＣＶＤ装置にシランガス、水素ガスを導入
して、膜厚が２０００Åのｉ型非晶質Ｓｉ膜を設けたの
ち、プラズマＣＶＤ装置に水素ガス、ホスフィンガスを
導入して膜厚が３００ÅのＮ+型の非晶質Ｓｉ膜を設け
る。この成膜は同一ＣＶＤ装置で反応室を変え連続して
行う。
【００５７】工程Ｅ、図７ ホト処理後、ドライエッチングガスとしてＳＦ6、ＣＣ
ｌ4を使用してＮ+型非晶質Ｓｉ膜、ｉ型非晶質Ｓｉ膜を
エッチングする。続けて、ＳＦ6を使用して窒化Ｓｉ膜
をエッチングする。もちろん、ＳＦ6ガスでＮ+型非晶質
Ｓｉ膜、ｉ型非晶質Ｓｉ膜および窒化Ｓｉ膜を連続して
エッチングしても良い。
ｌ4を使用してＮ+型非晶質Ｓｉ膜、ｉ型非晶質Ｓｉ膜を
エッチングする。続けて、ＳＦ6を使用して窒化Ｓｉ膜
をエッチングする。もちろん、ＳＦ6ガスでＮ+型非晶質
Ｓｉ膜、ｉ型非晶質Ｓｉ膜および窒化Ｓｉ膜を連続して
エッチングしても良い。
【００５８】本実施例では、この時点で、図１に示すよ
うに、映像信号線が設けられる部分で画素電極に隣接す
る部分のＮ+型非晶質Ｓｉ膜、ｉ型非晶質Ｓｉ膜および
窒化Ｓｉ膜を除去する。
うに、映像信号線が設けられる部分で画素電極に隣接す
る部分のＮ+型非晶質Ｓｉ膜、ｉ型非晶質Ｓｉ膜および
窒化Ｓｉ膜を除去する。
【００５９】このように３層のＣＶＤ膜をＳＦ6を主成
分とするガスで連続的にエッチングすることが本実施例
の製造工程の特徴である。すなわち、ＳＦ6ガスに対す
るエッチング速度はＮ+型非晶質Ｓｉ膜、ｉ型非晶質Ｓ
ｉ膜、窒化Ｓｉ膜の順に大きい。したがって、Ｎ+型非
晶質Ｓｉ膜がエッチング完了し、ｉ型非晶質Ｓｉ膜がエ
ッチングされ始めると上部のＮ+型非晶質Ｓｉ膜がサイ
ドエッチされ結果的にｉ型非晶質Ｓｉ膜が約７０度のテ
ーパに加工される。また、ｉ型非晶質Ｓｉ膜がエッチン
グが完了し、窒化Ｓｉ膜がエッチングされ始めると上部
のＮ+型非晶質Ｓｉ膜、ｉ型非晶質Ｓｉ膜の順にサイド
エッチされ、結果的にｉ型非晶質Ｓｉ膜が約５０度、窒
化シリコン膜が２０度のテーパ加工される。上記テーパ
形状のためその上部にソース電極ＳＤ１が形成された場
合も断線の確率は著しく低減される。また、図１に示す
ように、映像信号線がＮ+型非晶質Ｓｉ膜（ｄ０）、ｉ
型非晶質Ｓｉ膜（ＡＳ）、窒化Ｓｉ膜（ＧＩ）のパター
ン上を乗り越える部分でも、上記テーパにより、映像信
号線が断線することがなく、製造歩留りが向上する。Ｎ
+型非晶質Ｓｉ膜はテーパ角度は９０度に近いが厚さが
３００Åと薄いためにこの段差での断線の確率は非常に
小さい。したがって、Ｎ+型非晶質Ｓｉ膜、ｉ型非晶質
Ｓｉ膜、窒化Ｓｉ膜の平面パターンは厳密には同一パタ
ーンではなく断面が順テーパ形状となるためＮ+型非晶
質Ｓｉ膜、ｉ型非晶質Ｓｉ膜、窒化Ｓｉ膜の順に大きな
パターンとなる。
分とするガスで連続的にエッチングすることが本実施例
の製造工程の特徴である。すなわち、ＳＦ6ガスに対す
るエッチング速度はＮ+型非晶質Ｓｉ膜、ｉ型非晶質Ｓ
ｉ膜、窒化Ｓｉ膜の順に大きい。したがって、Ｎ+型非
晶質Ｓｉ膜がエッチング完了し、ｉ型非晶質Ｓｉ膜がエ
ッチングされ始めると上部のＮ+型非晶質Ｓｉ膜がサイ
ドエッチされ結果的にｉ型非晶質Ｓｉ膜が約７０度のテ
ーパに加工される。また、ｉ型非晶質Ｓｉ膜がエッチン
グが完了し、窒化Ｓｉ膜がエッチングされ始めると上部
のＮ+型非晶質Ｓｉ膜、ｉ型非晶質Ｓｉ膜の順にサイド
エッチされ、結果的にｉ型非晶質Ｓｉ膜が約５０度、窒
化シリコン膜が２０度のテーパ加工される。上記テーパ
形状のためその上部にソース電極ＳＤ１が形成された場
合も断線の確率は著しく低減される。また、図１に示す
ように、映像信号線がＮ+型非晶質Ｓｉ膜（ｄ０）、ｉ
型非晶質Ｓｉ膜（ＡＳ）、窒化Ｓｉ膜（ＧＩ）のパター
ン上を乗り越える部分でも、上記テーパにより、映像信
号線が断線することがなく、製造歩留りが向上する。Ｎ
+型非晶質Ｓｉ膜はテーパ角度は９０度に近いが厚さが
３００Åと薄いためにこの段差での断線の確率は非常に
小さい。したがって、Ｎ+型非晶質Ｓｉ膜、ｉ型非晶質
Ｓｉ膜、窒化Ｓｉ膜の平面パターンは厳密には同一パタ
ーンではなく断面が順テーパ形状となるためＮ+型非晶
質Ｓｉ膜、ｉ型非晶質Ｓｉ膜、窒化Ｓｉ膜の順に大きな
パターンとなる。
【００６０】工程Ｆ、図８ 膜厚が６００ÅのＣｒからなる第２導電膜ｄ２をスパッ
タリングにより設け、さらに膜厚が４０００ÅのＡｌ−
Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔａ、Ａｌ−Ｔｉ−Ｔａ等か
らなる第３導電膜ｄ３をスパッタリングにより設ける。
ホト処理後、第３導電膜ｄ３を工程Ａと同様な液でエッ
チングし、第２導電膜ｄ２を硝酸第２セリウムアンモニ
ウム溶液でエッチングし、映像信号線ＤＬ、ソース電極
ＳＤ１、ドレイン電極ＳＤ２を形成する。
タリングにより設け、さらに膜厚が４０００ÅのＡｌ−
Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｔａ、Ａｌ−Ｔｉ−Ｔａ等か
らなる第３導電膜ｄ３をスパッタリングにより設ける。
ホト処理後、第３導電膜ｄ３を工程Ａと同様な液でエッ
チングし、第２導電膜ｄ２を硝酸第２セリウムアンモニ
ウム溶液でエッチングし、映像信号線ＤＬ、ソース電極
ＳＤ１、ドレイン電極ＳＤ２を形成する。
【００６１】ここで、本実施例では工程Ｅに示すように
Ｎ+型非晶質Ｓｉ膜、ｉ型非晶質Ｓｉ膜、窒化Ｓｉ膜が
順テーパとなっているため、映像信号線ＤＬの抵抗の許
容度の大きい液晶表示装置では第２導電膜ｄ２のみで形
成することも可能である。
Ｎ+型非晶質Ｓｉ膜、ｉ型非晶質Ｓｉ膜、窒化Ｓｉ膜が
順テーパとなっているため、映像信号線ＤＬの抵抗の許
容度の大きい液晶表示装置では第２導電膜ｄ２のみで形
成することも可能である。
【００６２】つぎに、ドライエッチング装置にＳＦ6、
ＣＣｌ4を導入して、Ｎ+型非晶質Ｓｉ膜をエッチングす
ることにより、ソースとドレイン間のＮ+型半導体層ｄ
０を選択的に除去する。
ＣＣｌ4を導入して、Ｎ+型非晶質Ｓｉ膜をエッチングす
ることにより、ソースとドレイン間のＮ+型半導体層ｄ
０を選択的に除去する。
【００６３】工程Ｇ、図８ プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が１μｍの窒化Ｓｉ膜を設け
る。ホト処理後、ドライエッチングガスとしてＳＦ6を
使用しエッチングすることにより、保護膜ＰＳＶ１を形
成する。保護膜としてはＣＶＤで形成したＳｉＮ膜のみ
ならず有機材料を用いたものも使用できる。
素ガスを導入して、膜厚が１μｍの窒化Ｓｉ膜を設け
る。ホト処理後、ドライエッチングガスとしてＳＦ6を
使用しエッチングすることにより、保護膜ＰＳＶ１を形
成する。保護膜としてはＣＶＤで形成したＳｉＮ膜のみ
ならず有機材料を用いたものも使用できる。
【００６４】［実施例２］次に、本発明の変形例とし
て、保持容量素子の誘電体膜に保持容量素子の一方の電
極の酸化膜を用いた例を以下に述べる。
て、保持容量素子の誘電体膜に保持容量素子の一方の電
極の酸化膜を用いた例を以下に述べる。
【００６５】図１１は本発明を適用した実施例２のアク
ティブ・マトリクス方式のカラー液晶表示装置の液晶表
示パネルの一画素とその周辺を示す要部平面図である。
ティブ・マトリクス方式のカラー液晶表示装置の液晶表
示パネルの一画素とその周辺を示す要部平面図である。
【００６６】図１２は図１１の５−５切断線における保
持容量素子Ｃａｄｄ部の断面図である。
持容量素子Ｃａｄｄ部の断面図である。
【００６７】図１１および図１２の各符号は実施例１の
図１および図２の符号に対応している。
図１および図２の符号に対応している。
【００６８】また、各部の説明において、実施例１と同
じ部分は、重複をさけるため、ここでは省略する。した
がって、以下では実施例１と異なる部分のみ説明する。
じ部分は、重複をさけるため、ここでは省略する。した
がって、以下では実施例１と異なる部分のみ説明する。
【００６９】実施例１の保持容量素子は、図４に示す通
り、誘電体膜がｉ型半導体層ＡＳ、Ｎ+型非晶質シリコ
ン層ｄ０、陽極酸化膜ＡＯＦおよび絶縁膜ＧＩで構成さ
れている。したがって、実施例１の保持容量素子は誘電
体膜がそれらの多層膜で形成されているため、一方の電
極ＰＬ１と他方の電極ＰＬ２の絶縁耐圧が良好である、
多層膜を一度にエッチングできるため、工程が簡略化さ
れるというメリットはあるものの、誘電体膜の中にｉ型
半導体層ＡＳおよびＮ+型非晶質シリコンｄ０等の半導
体層があるため、保持容量素子がＭＩＳ（金属、絶縁
膜、半導体）容量となり、正電圧を印加した場合と負電
圧を印加した場合とで容量値が異なる非対称特性を有す
るデメリットがあることを発見した。
り、誘電体膜がｉ型半導体層ＡＳ、Ｎ+型非晶質シリコ
ン層ｄ０、陽極酸化膜ＡＯＦおよび絶縁膜ＧＩで構成さ
れている。したがって、実施例１の保持容量素子は誘電
体膜がそれらの多層膜で形成されているため、一方の電
極ＰＬ１と他方の電極ＰＬ２の絶縁耐圧が良好である、
多層膜を一度にエッチングできるため、工程が簡略化さ
れるというメリットはあるものの、誘電体膜の中にｉ型
半導体層ＡＳおよびＮ+型非晶質シリコンｄ０等の半導
体層があるため、保持容量素子がＭＩＳ（金属、絶縁
膜、半導体）容量となり、正電圧を印加した場合と負電
圧を印加した場合とで容量値が異なる非対称特性を有す
るデメリットがあることを発見した。
【００７０】アクティブ・マトリクス方式の液晶表示装
置では、保持容量素子は対応する透明画素電極ＩＴＯ１
に書き込まれた表示データ（電荷）を、次に書き込まれ
るまでの期間、保持する機能を果している。
置では、保持容量素子は対応する透明画素電極ＩＴＯ１
に書き込まれた表示データ（電荷）を、次に書き込まれ
るまでの期間、保持する機能を果している。
【００７１】また、液晶表示装置では、液晶ＬＣに直流
電界がかかることにより液晶ＬＣの寿命が低下すること
を防止するために、液晶表示電極すなわち透明画素電極
ＩＴＯ１に正電圧と負電圧を交互に印加する、液晶の交
流駆動を行っている。
電界がかかることにより液晶ＬＣの寿命が低下すること
を防止するために、液晶表示電極すなわち透明画素電極
ＩＴＯ１に正電圧と負電圧を交互に印加する、液晶の交
流駆動を行っている。
【００７２】したがって、保持容量素子Ｃａｄｄにも液
晶の交流駆動に伴い正電圧、負電圧の交流電圧が印加さ
れるので、保持容量素子Ｃａｄｄに保持される表示デー
タ（電荷）は正電圧印加期間と負電圧印加期間とで異な
る現象が生じる。上記保持される表示データが正、負電
圧で異なる現象は、液晶表示装置では、液晶ＬＣに直流
電界がかかる現象となり、液晶ＬＣの寿命が向上できな
い課題として現れる。
晶の交流駆動に伴い正電圧、負電圧の交流電圧が印加さ
れるので、保持容量素子Ｃａｄｄに保持される表示デー
タ（電荷）は正電圧印加期間と負電圧印加期間とで異な
る現象が生じる。上記保持される表示データが正、負電
圧で異なる現象は、液晶表示装置では、液晶ＬＣに直流
電界がかかる現象となり、液晶ＬＣの寿命が向上できな
い課題として現れる。
【００７３】しかし、絶縁膜ＧＩとｉ型半導体膜ＡＳを
同時加工して工程の簡略化を図る技術では、保持容量素
子Ｃａｄｄの誘電体膜に絶縁膜ＧＩを用いるためには必
然的にｉ型半導体層ＡＳも誘電体膜に入らなければなら
ない状況にあった。
同時加工して工程の簡略化を図る技術では、保持容量素
子Ｃａｄｄの誘電体膜に絶縁膜ＧＩを用いるためには必
然的にｉ型半導体層ＡＳも誘電体膜に入らなければなら
ない状況にあった。
【００７４】実施例２は実施例１の上記課題を解決する
ものであり、上記課題は、図１２に示すように、保持容
量素子Ｃａｄｄの誘電体膜に、保持容量素子の一方の電
極ＰＬ１の自己酸化膜すなわち陽極酸化膜ＡＯＦを用い
ることにより解決される。
ものであり、上記課題は、図１２に示すように、保持容
量素子Ｃａｄｄの誘電体膜に、保持容量素子の一方の電
極ＰＬ１の自己酸化膜すなわち陽極酸化膜ＡＯＦを用い
ることにより解決される。
【００７５】図に示す保持容量素子において、一方の電
極の表面に陽極酸化膜ＡＯＦを形成することにより、透
明画素電極ＩＴＯ１を一方の電極ＰＬ１にオーバラップ
させて保持容量素子の他方の電極ＰＬ２が形成されるの
で、透明画素電極ＩＴＯ１を形成した後に形成されるｉ
型半導体層ＡＳが保持容量素子Ｃａｄｄの誘電体膜にな
ることは無い。したがって、図１２に示す実施例２の保
持容量素子Ｃａｄｄを用いれば、簡略化プロセスを用い
た液晶表示装置の寿命を大幅に改善することができる。
極の表面に陽極酸化膜ＡＯＦを形成することにより、透
明画素電極ＩＴＯ１を一方の電極ＰＬ１にオーバラップ
させて保持容量素子の他方の電極ＰＬ２が形成されるの
で、透明画素電極ＩＴＯ１を形成した後に形成されるｉ
型半導体層ＡＳが保持容量素子Ｃａｄｄの誘電体膜にな
ることは無い。したがって、図１２に示す実施例２の保
持容量素子Ｃａｄｄを用いれば、簡略化プロセスを用い
た液晶表示装置の寿命を大幅に改善することができる。
【００７６】図１２に示す保持容量素子Ｃａｄｄの平面
的パターンを図１１に示す。
的パターンを図１１に示す。
【００７７】図１１に示す保持容量素子は、他方の電極
ＰＬ２が透明画素電極ＩＴＯ１から伸び走査信号線ＧＬ
に重ね合せる形で形成されている。このように透明画素
電極ＩＴＯ１と走査信号線ＧＬとの重ね合さる部分に保
持容量素子を形成することにより、保持容量素子のため
のスペースが不要となり、液晶画素の開口率が向上し、
表示画面を明るくすることができる。
ＰＬ２が透明画素電極ＩＴＯ１から伸び走査信号線ＧＬ
に重ね合せる形で形成されている。このように透明画素
電極ＩＴＯ１と走査信号線ＧＬとの重ね合さる部分に保
持容量素子を形成することにより、保持容量素子のため
のスペースが不要となり、液晶画素の開口率が向上し、
表示画面を明るくすることができる。
【００７８】また、図１１に示す実施例２においては、
他方の電極ＰＬ２が、一方の電極ＰＬ１となる走査信号
線ＧＬを乗り越える部分に補助電極ＳＥ（ｄ３）を設
け、透明画素電極ＩＴＯ１が走査信号線ＧＬとオーバラ
ップする部分（ＰＬ２）とオーバラップしない部分とを
電気的に接続しているので、透明画素電極ＩＴＯ１が走
査信号線ＧＬを乗り越える部分で断線をしても、他方の
電極（ＰＬ２）が電気的に液晶電極と断線することがな
い。
他方の電極ＰＬ２が、一方の電極ＰＬ１となる走査信号
線ＧＬを乗り越える部分に補助電極ＳＥ（ｄ３）を設
け、透明画素電極ＩＴＯ１が走査信号線ＧＬとオーバラ
ップする部分（ＰＬ２）とオーバラップしない部分とを
電気的に接続しているので、透明画素電極ＩＴＯ１が走
査信号線ＧＬを乗り越える部分で断線をしても、他方の
電極（ＰＬ２）が電気的に液晶電極と断線することがな
い。
【００７９】したがって、図１１に示す実施例２では、
保持容量素子Ｃａｄｄの液晶ＬＣ側に形成される電極
（ＰＬ２）に透明電極（ＩＴＯ）を用いる液晶表示装置
において、段差の部分に形成される透明電極のステップ
カバレッジ不良に起因する、保持容量電極（ＰＬ２）の
断線が確実に防止できるので、保持容量素子の断線に起
因する点欠陥が防止できる。
保持容量素子Ｃａｄｄの液晶ＬＣ側に形成される電極
（ＰＬ２）に透明電極（ＩＴＯ）を用いる液晶表示装置
において、段差の部分に形成される透明電極のステップ
カバレッジ不良に起因する、保持容量電極（ＰＬ２）の
断線が確実に防止できるので、保持容量素子の断線に起
因する点欠陥が防止できる。
【００８０】《製造方法》次に、実施例２の液晶表示装
置の第１の透明ガラス基板ＳＵＢ１側の製造方法につい
て図１３〜図１５を参照して説明する。なお、同図にお
いて、中央の文字は工程名の略称であり、左側は図３に
示す画素部分、右側は保持容量素子Ｃａｄｄ付近の断面
形状でみた加工の流れを示す。工程ＢおよびＤを除き工
程Ａ〜Ｇ工程は各写真（ホト）処理に対応して区分けし
たもので、各工程のいずれの断面図もホト処理後の加工
が終わりホトレジストを除去した段階を示している。な
お、上記写真（ホト）処理とは本説明ではホトレジスト
の塗布からマスクを使用した選択露光を経てそれを現像
するまでの一連の作業を示すものとし、繰り返しの説明
は避ける。以下区分した工程にしたがって、説明する。
置の第１の透明ガラス基板ＳＵＢ１側の製造方法につい
て図１３〜図１５を参照して説明する。なお、同図にお
いて、中央の文字は工程名の略称であり、左側は図３に
示す画素部分、右側は保持容量素子Ｃａｄｄ付近の断面
形状でみた加工の流れを示す。工程ＢおよびＤを除き工
程Ａ〜Ｇ工程は各写真（ホト）処理に対応して区分けし
たもので、各工程のいずれの断面図もホト処理後の加工
が終わりホトレジストを除去した段階を示している。な
お、上記写真（ホト）処理とは本説明ではホトレジスト
の塗布からマスクを使用した選択露光を経てそれを現像
するまでの一連の作業を示すものとし、繰り返しの説明
は避ける。以下区分した工程にしたがって、説明する。
【００８１】工程Ａ、図１３ ７０５９ガラス（商品名）からなる第１の透明ガラス基
板ＳＵＢ１の両面に酸化シリコン膜ＳＩＯをディップ処
理により設けた後、５００℃、６０分間のベークを行
う。なお、このＳＩＯ膜はガラス基板ＳＵＢ１の表面凹
凸を緩和するために形成するが、凹凸が少ない場合省略
できる工程である。膜厚が２８００ÅのＡｌ−Ｔａ、Ａ
ｌ−Ｔｉ−Ｔａ、Ａｌ−Ｐｄ等からなる第２導電膜ｇ２
をスパッタリングにより設ける。ホト処理後リン酸と硝
酸と氷酢酸との混酸液で第１導電膜ｇ１を選択的にエッ
チングし、薄膜トランジスＴＦＴのゲート電極（ＧＬ）
および保持容量素子Ｃａｄｄの一方の電極ＰＬ１を形成
する。
板ＳＵＢ１の両面に酸化シリコン膜ＳＩＯをディップ処
理により設けた後、５００℃、６０分間のベークを行
う。なお、このＳＩＯ膜はガラス基板ＳＵＢ１の表面凹
凸を緩和するために形成するが、凹凸が少ない場合省略
できる工程である。膜厚が２８００ÅのＡｌ−Ｔａ、Ａ
ｌ−Ｔｉ−Ｔａ、Ａｌ−Ｐｄ等からなる第２導電膜ｇ２
をスパッタリングにより設ける。ホト処理後リン酸と硝
酸と氷酢酸との混酸液で第１導電膜ｇ１を選択的にエッ
チングし、薄膜トランジスＴＦＴのゲート電極（ＧＬ）
および保持容量素子Ｃａｄｄの一方の電極ＰＬ１を形成
する。
【００８２】工程Ｂ、図１３ レジスト直描後（前述した陽極酸化パターンＡＯ形成
後）、３％酒石酸をアンモニヤによりＰＨ６．２５±
０．０５に調整した溶液をエチレングリコール液で１：
９に稀釈した液からなる陽極酸化液中に基板ＳＵＢ１に
浸せきし、化成電流密度が０．５ｍＡ／ｃｍ2になるよ
うに調整する（定電流化成）。次に所定のＡｌ2Ｏ3膜厚
が得られるのに必要な化成電圧１２５Ｖに達するまで陽
極酸化を行う。その後この状態で数１０分保持すること
が望ましい（定電圧化成）。これは均一なＡｌ2Ｏ3膜を
得る上で大事なことである。それによって、導電膜ｇ１
を陽極酸化され、走査信号線（ゲートライン）ＧＬおよ
び保持容量素子Ｃａｄｄの一方の電極ＰＬ１（ｇ１）上
およびそれぞれの電極の側面に自己整合的に膜厚が１８
００Åの陽極酸化膜ＡＯＦが形成され、薄膜トランジス
タＴＦＴのゲート絶縁膜の一部および保持容量素子Ｃａ
ｄｄの誘電体膜となる。
後）、３％酒石酸をアンモニヤによりＰＨ６．２５±
０．０５に調整した溶液をエチレングリコール液で１：
９に稀釈した液からなる陽極酸化液中に基板ＳＵＢ１に
浸せきし、化成電流密度が０．５ｍＡ／ｃｍ2になるよ
うに調整する（定電流化成）。次に所定のＡｌ2Ｏ3膜厚
が得られるのに必要な化成電圧１２５Ｖに達するまで陽
極酸化を行う。その後この状態で数１０分保持すること
が望ましい（定電圧化成）。これは均一なＡｌ2Ｏ3膜を
得る上で大事なことである。それによって、導電膜ｇ１
を陽極酸化され、走査信号線（ゲートライン）ＧＬおよ
び保持容量素子Ｃａｄｄの一方の電極ＰＬ１（ｇ１）上
およびそれぞれの電極の側面に自己整合的に膜厚が１８
００Åの陽極酸化膜ＡＯＦが形成され、薄膜トランジス
タＴＦＴのゲート絶縁膜の一部および保持容量素子Ｃａ
ｄｄの誘電体膜となる。
【００８３】工程Ｃ、図１３ 膜厚が１４００ÅのＩＴＯ膜からなる導電膜ｄ１をスパ
ッタリングにより設ける。ホト処理後、エッチング液と
して塩酸と硝酸の混酸液で導電膜ｄ１を選択的にエッチ
ングすることにより、ゲート端子ＧＴＭ、ドレイン端子
ＤＴＭの最上層、透明画素電極ＩＴＯ１および保持容量
素子Ｃａｄｄの他方の電極ＰＬ２（ｄ１）を形成する。
ッタリングにより設ける。ホト処理後、エッチング液と
して塩酸と硝酸の混酸液で導電膜ｄ１を選択的にエッチ
ングすることにより、ゲート端子ＧＴＭ、ドレイン端子
ＤＴＭの最上層、透明画素電極ＩＴＯ１および保持容量
素子Ｃａｄｄの他方の電極ＰＬ２（ｄ１）を形成する。
【００８４】工程Ｄ、図１４ プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚２０００Åの窒化Ｓｉ膜を設
け、プラズマＣＶＤ装置にシランガス、水素ガスを導入
して、膜厚が２０００Åのｉ型非晶質Ｓｉ膜を設けたの
ち、プラズマＣＶＤ装置に水素ガス、ホスフィンガスを
導入して膜厚が３００ÅのＮ+型の非晶質Ｓｉ膜を設け
る。この成膜は同一ＣＶＤ装置で反応室を変え連続して
行う。
素ガスを導入して、膜厚２０００Åの窒化Ｓｉ膜を設
け、プラズマＣＶＤ装置にシランガス、水素ガスを導入
して、膜厚が２０００Åのｉ型非晶質Ｓｉ膜を設けたの
ち、プラズマＣＶＤ装置に水素ガス、ホスフィンガスを
導入して膜厚が３００ÅのＮ+型の非晶質Ｓｉ膜を設け
る。この成膜は同一ＣＶＤ装置で反応室を変え連続して
行う。
【００８５】工程Ｅ、図１４ ホト処理後、ドライエッチングガスとしてＳＦ6、ＣＣ
ｌ4を使用してＮ+型非晶質Ｓｉ膜、ｉ型非晶質Ｓｉ膜を
エッチングする。続けて、ＳＦ6を使用して窒化Ｓｉ膜
をエッチングする。もちろん、ＳＦ6ガスでＮ+型非晶質
Ｓｉ膜、ｉ型非晶質Ｓｉ膜および窒化Ｓｉ膜を連続して
エッチングしても良い。
ｌ4を使用してＮ+型非晶質Ｓｉ膜、ｉ型非晶質Ｓｉ膜を
エッチングする。続けて、ＳＦ6を使用して窒化Ｓｉ膜
をエッチングする。もちろん、ＳＦ6ガスでＮ+型非晶質
Ｓｉ膜、ｉ型非晶質Ｓｉ膜および窒化Ｓｉ膜を連続して
エッチングしても良い。
【００８６】本実施例では、この時点で、図１１に示す
ように、映像信号線が設けられる部分で画素電極に隣接
する部分のＮ+型非晶質Ｓｉ膜、ｉ型非晶質Ｓｉ膜およ
び窒化Ｓｉ膜を除去する。
ように、映像信号線が設けられる部分で画素電極に隣接
する部分のＮ+型非晶質Ｓｉ膜、ｉ型非晶質Ｓｉ膜およ
び窒化Ｓｉ膜を除去する。
【００８７】このように３層のＣＶＤ膜をＳＦ6を主成
分とするガスで連続的にエッチングすることが本実施例
の製造工程の特徴である。すなわち、ＳＦ6ガスに対す
るエッチング速度はＮ+型非晶質Ｓｉ膜、ｉ型非晶質Ｓ
ｉ膜、窒化Ｓｉ膜の順に大きい。したがって、Ｎ+型非
晶質Ｓｉ膜がエッチング完了し、ｉ型非晶質Ｓｉ膜がエ
ッチングされ始めると上部のＮ+型非晶質Ｓｉ膜がサイ
ドエッチされ結果的にｉ型非晶質Ｓｉ膜が約７０度のテ
ーパに加工される。また、ｉ型非晶質Ｓｉ膜がエッチン
グが完了し、窒化Ｓｉ膜がエッチングされ始めると上部
のＮ+型非晶質Ｓｉ膜、ｉ型非晶質Ｓｉ膜の順にサイド
エッチされ、結果的にｉ型非晶質Ｓｉ膜が約５０度、窒
化シリコン膜が２０度のテーパ加工される。上記テーパ
形状のためその上部にソース電極ＳＤ１が形成された場
合も断線の確率は著しく低減される。また、図１１に示
すように、映像信号線がＮ+型非晶質Ｓｉ膜（ｄ０）、
ｉ型非晶質Ｓｉ膜（ＡＳ）、窒化Ｓｉ膜（ＧＩ）のパタ
ーン上を乗り越える部分でも、上記テーパにより、映像
信号線が断線することがなく、製造歩留りが向上する。
Ｎ+型非晶質Ｓｉ膜はテーパ角度は９０度に近いが厚さ
が３００Åと薄いためにこの段差での断線の確率は非常
に小さい。したがって、Ｎ+型非晶質Ｓｉ膜、ｉ型非晶
質Ｓｉ膜、窒化Ｓｉ膜の平面パターンは厳密には同一パ
ターンではなく断面が順テーパ形状となるためＮ+型非
晶質Ｓｉ膜、ｉ型非晶質Ｓｉ膜、窒化Ｓｉ膜の順に大き
なパターンとなる。また、このとき同時に、保持容量素
子Ｃａｄｄの他方の電極ＰＬ２上で、かつ、一方の電極
ＰＬ１を乗り越える部分に、絶縁膜ＧＩ、ｉ型半導体層
ＡＳおよびＮ+型非晶質Ｓｉ層ｄ０から成る島状のパタ
ーンＩＬを設ける。
分とするガスで連続的にエッチングすることが本実施例
の製造工程の特徴である。すなわち、ＳＦ6ガスに対す
るエッチング速度はＮ+型非晶質Ｓｉ膜、ｉ型非晶質Ｓ
ｉ膜、窒化Ｓｉ膜の順に大きい。したがって、Ｎ+型非
晶質Ｓｉ膜がエッチング完了し、ｉ型非晶質Ｓｉ膜がエ
ッチングされ始めると上部のＮ+型非晶質Ｓｉ膜がサイ
ドエッチされ結果的にｉ型非晶質Ｓｉ膜が約７０度のテ
ーパに加工される。また、ｉ型非晶質Ｓｉ膜がエッチン
グが完了し、窒化Ｓｉ膜がエッチングされ始めると上部
のＮ+型非晶質Ｓｉ膜、ｉ型非晶質Ｓｉ膜の順にサイド
エッチされ、結果的にｉ型非晶質Ｓｉ膜が約５０度、窒
化シリコン膜が２０度のテーパ加工される。上記テーパ
形状のためその上部にソース電極ＳＤ１が形成された場
合も断線の確率は著しく低減される。また、図１１に示
すように、映像信号線がＮ+型非晶質Ｓｉ膜（ｄ０）、
ｉ型非晶質Ｓｉ膜（ＡＳ）、窒化Ｓｉ膜（ＧＩ）のパタ
ーン上を乗り越える部分でも、上記テーパにより、映像
信号線が断線することがなく、製造歩留りが向上する。
Ｎ+型非晶質Ｓｉ膜はテーパ角度は９０度に近いが厚さ
が３００Åと薄いためにこの段差での断線の確率は非常
に小さい。したがって、Ｎ+型非晶質Ｓｉ膜、ｉ型非晶
質Ｓｉ膜、窒化Ｓｉ膜の平面パターンは厳密には同一パ
ターンではなく断面が順テーパ形状となるためＮ+型非
晶質Ｓｉ膜、ｉ型非晶質Ｓｉ膜、窒化Ｓｉ膜の順に大き
なパターンとなる。また、このとき同時に、保持容量素
子Ｃａｄｄの他方の電極ＰＬ２上で、かつ、一方の電極
ＰＬ１を乗り越える部分に、絶縁膜ＧＩ、ｉ型半導体層
ＡＳおよびＮ+型非晶質Ｓｉ層ｄ０から成る島状のパタ
ーンＩＬを設ける。
【００８８】工程Ｆ、図１５膜厚が６００ÅのＣｒから
なる第２導電膜ｄ２をスパッタリングにより設け、さら
に膜厚が４０００ÅのＡｌ−Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−
Ｔａ、Ａｌ−Ｔｉ−Ｔａ等からなる第３導電膜ｄ３をス
パッタリングにより設ける。ホト処理後、第３導電膜ｄ
３を工程Ａと同様な液でエッチングし、第２導電膜ｄ２
を硝酸第２セリウムアンモニウム溶液でエッチングし、
映像信号線ＤＬ、ソース電極ＳＤ１、ドレイン電極ＳＤ
２を形成する。また、これと同時に保持容量素子Ｃａｄ
ｄの他方の電極ＰＬ２上で、かつ、一方の電極ＰＬ１を
乗り越える部分に、ＡｌとＣｒから成る補助電極ＳＥを
設ける。また、補助電極ＳＥと電極ＰＬ２との間に、絶
縁膜ＧＩ、ｉ型半導体層ＡＳおよびＮ+型非晶質Ｓｉ層
ｄ０から成る島状のパターンＩＬを設けるので、電極Ｐ
Ｌ２が電極ＰＬ１を乗り越える部分で、電極ＰＬ２が断
線した際、電極ＰＬ１と補助電極ＳＥとがショートする
確率が低下する。また、電極ＰＬ２が断線を起こした部
分で、陽極酸化膜ＡＯがエッチング液によりエッチング
されることはないので、絶縁耐圧が向上する。
なる第２導電膜ｄ２をスパッタリングにより設け、さら
に膜厚が４０００ÅのＡｌ−Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−
Ｔａ、Ａｌ−Ｔｉ−Ｔａ等からなる第３導電膜ｄ３をス
パッタリングにより設ける。ホト処理後、第３導電膜ｄ
３を工程Ａと同様な液でエッチングし、第２導電膜ｄ２
を硝酸第２セリウムアンモニウム溶液でエッチングし、
映像信号線ＤＬ、ソース電極ＳＤ１、ドレイン電極ＳＤ
２を形成する。また、これと同時に保持容量素子Ｃａｄ
ｄの他方の電極ＰＬ２上で、かつ、一方の電極ＰＬ１を
乗り越える部分に、ＡｌとＣｒから成る補助電極ＳＥを
設ける。また、補助電極ＳＥと電極ＰＬ２との間に、絶
縁膜ＧＩ、ｉ型半導体層ＡＳおよびＮ+型非晶質Ｓｉ層
ｄ０から成る島状のパターンＩＬを設けるので、電極Ｐ
Ｌ２が電極ＰＬ１を乗り越える部分で、電極ＰＬ２が断
線した際、電極ＰＬ１と補助電極ＳＥとがショートする
確率が低下する。また、電極ＰＬ２が断線を起こした部
分で、陽極酸化膜ＡＯがエッチング液によりエッチング
されることはないので、絶縁耐圧が向上する。
【００８９】ここで、本実施例では工程Ｅに示すように
Ｎ+型非晶質Ｓｉ膜、ｉ型非晶質Ｓｉ膜、窒化Ｓｉ膜が
順テーパとなっているため、映像信号線ＤＬの抵抗の許
容度の大きい液晶表示装置では第２導電膜ｄ２のみで形
成することも可能である。また、補助電極ＳＥの乗り越
える島状パターンＩＬも、Ｎ+型非晶質Ｓｉ層ｄ０、ｉ
型非晶質Ｓｉ層ＡＳ、窒化Ｓｉ膜ＧＩの順にエッチング
されて形成されるので、断面がテーパ形状となり、補助
電極ＳＥがステップカバレッジ不良により断線を起こす
ことがなく、点欠陥を防止することができる。
Ｎ+型非晶質Ｓｉ膜、ｉ型非晶質Ｓｉ膜、窒化Ｓｉ膜が
順テーパとなっているため、映像信号線ＤＬの抵抗の許
容度の大きい液晶表示装置では第２導電膜ｄ２のみで形
成することも可能である。また、補助電極ＳＥの乗り越
える島状パターンＩＬも、Ｎ+型非晶質Ｓｉ層ｄ０、ｉ
型非晶質Ｓｉ層ＡＳ、窒化Ｓｉ膜ＧＩの順にエッチング
されて形成されるので、断面がテーパ形状となり、補助
電極ＳＥがステップカバレッジ不良により断線を起こす
ことがなく、点欠陥を防止することができる。
【００９０】つぎに、ドライエッチング装置にＳＦ6、
ＣＣｌ4を導入して、Ｎ+型非晶質Ｓｉ膜をエッチングす
ることにより、ソースとドレイン間のＮ+型半導体層ｄ
０を選択的に除去する。
ＣＣｌ4を導入して、Ｎ+型非晶質Ｓｉ膜をエッチングす
ることにより、ソースとドレイン間のＮ+型半導体層ｄ
０を選択的に除去する。
【００９１】工程Ｇ、図１５ プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が１μｍの窒化Ｓｉ膜を設け
る。ホト処理後、ドライエッチングガスとしてＳＦ6を
使用しエッチングすることにより、保護膜ＰＳＶ１を形
成する。保護膜としてはＣＶＤで形成したＳｉＮ膜のみ
ならず有機材料を用いたものも使用できる。
素ガスを導入して、膜厚が１μｍの窒化Ｓｉ膜を設け
る。ホト処理後、ドライエッチングガスとしてＳＦ6を
使用しエッチングすることにより、保護膜ＰＳＶ１を形
成する。保護膜としてはＣＶＤで形成したＳｉＮ膜のみ
ならず有機材料を用いたものも使用できる。
【００９２】なお、先に述べた補助電極ＳＥと島状のパ
ターンＩＬの平面的な関係は、図１１に示す通り、透明
電極ＩＴＯ１が走査信号線ＧＬ（ＰＬ１）を乗り越える
部分で、補助電極ＳＥが島状パターンＩＬの領域に形成
され、しかも補助電極ＳＥの幅は島状パターンＩＬの幅
よりも細く形成されている。
ターンＩＬの平面的な関係は、図１１に示す通り、透明
電極ＩＴＯ１が走査信号線ＧＬ（ＰＬ１）を乗り越える
部分で、補助電極ＳＥが島状パターンＩＬの領域に形成
され、しかも補助電極ＳＥの幅は島状パターンＩＬの幅
よりも細く形成されている。
【００９３】これは補助電極ＳＥと島状パターンＩＬの
合せ裕度を保つためである。
合せ裕度を保つためである。
【００９４】したがって、図１１に示す実施例２によれ
ば補助電極ＳＥと走査信号線ＧＬが確実に絶縁されるの
で、保持容量素子Ｃａｄｄのショートに起因する液晶表
示装置の歩留りの低下を防止することができる。
ば補助電極ＳＥと走査信号線ＧＬが確実に絶縁されるの
で、保持容量素子Ｃａｄｄのショートに起因する液晶表
示装置の歩留りの低下を防止することができる。
【００９５】以上本発明を実施例に基づいて具体的に説
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。例えば、非晶質Ｓｉからなるｉ
型半導体層ＡＳ、およびその下層の絶縁膜ＧＩのパター
ンは、図１に示したものに限定されないことは言うまで
もない。
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。例えば、非晶質Ｓｉからなるｉ
型半導体層ＡＳ、およびその下層の絶縁膜ＧＩのパター
ンは、図１に示したものに限定されないことは言うまで
もない。
【００９６】
【発明の効果】以上説明したように、本発明によれば、
寄生容量を増加させることなく、画素の開口率を増大す
ることができ、表示品質を向上することができるととも
に、バックライトの消費電力を低減することができる。
寄生容量を増加させることなく、画素の開口率を増大す
ることができ、表示品質を向上することができるととも
に、バックライトの消費電力を低減することができる。
【図１】本発明を適用した実施例１のアクティブ・マト
リクス方式のカラー液晶表示装置の液晶表示パネルの一
画素とその周辺を示す要部平面図である。
リクス方式のカラー液晶表示装置の液晶表示パネルの一
画素とその周辺を示す要部平面図である。
【図２】本発明の実施例１の図２の１−１切断線におけ
る隣り合う映像信号線（データライン）ＤＬと透明画素
電極ＩＴＯ１を示す断面図である。
る隣り合う映像信号線（データライン）ＤＬと透明画素
電極ＩＴＯ１を示す断面図である。
【図３】図１の３−３切断線における一画素の薄膜トラ
ンジスタＴＦＴとその周辺を示す断面図である。
ンジスタＴＦＴとその周辺を示す断面図である。
【図４】図１の４−４切断線における保持容量素子Ｃａ
ｄｄ部の断面図である。
ｄｄ部の断面図である。
【図５】液晶表示モジュールＭＤＬの分解斜視図であ
る。
る。
【図６】透明ガラス基板ＳＵＢ１側の工程Ａ〜Ｃの製造
工程を示す画素部とゲート端子部の断面図のフローチャ
ートである。
工程を示す画素部とゲート端子部の断面図のフローチャ
ートである。
【図７】透明ガラス基板ＳＵＢ１側の工程Ｄ〜Ｅの製造
工程を示す画素部とゲート端子部の断面図のフローチャ
ートである。
工程を示す画素部とゲート端子部の断面図のフローチャ
ートである。
【図８】透明ガラス基板ＳＵＢ１側の工程Ｆ〜Ｇの製造
工程を示す画素部とゲート端子部の断面図のフローチャ
ートである。
工程を示す画素部とゲート端子部の断面図のフローチャ
ートである。
【図９】（ａ）は従来のアクティブ・マトリクス方式の
カラー液晶表示装置の液晶表示パネルの一画素とその周
辺を示す要部平面図、（ｂ）は従来の保持容量素子を示
す平面図である。
カラー液晶表示装置の液晶表示パネルの一画素とその周
辺を示す要部平面図、（ｂ）は従来の保持容量素子を示
す平面図である。
【図１０】（ａ）は図９（ａ）のａ−ａ′切断線におけ
る断面図、（ｂ）は図９（ａ）のｂ−ｂ′切断線におけ
る断面図である。
る断面図、（ｂ）は図９（ａ）のｂ−ｂ′切断線におけ
る断面図である。
【図１１】本発明を適用した実施例２のアクティブ・マ
トリクス方式のカラー液晶表示装置の液晶表示パネルの
一画素とその周辺を示す要部平面図である。
トリクス方式のカラー液晶表示装置の液晶表示パネルの
一画素とその周辺を示す要部平面図である。
【図１２】図１１の４−４切断線における保持容量素子
Ｃａｄｄ部分の断面図である。
Ｃａｄｄ部分の断面図である。
【図１３】本発明を適用した実施例２の透明ガラス基板
ＳＵＢ１側の工程Ａ〜Ｃの製造工程を示す画素部と保持
容量素子部の断面図のフローチャートである。
ＳＵＢ１側の工程Ａ〜Ｃの製造工程を示す画素部と保持
容量素子部の断面図のフローチャートである。
【図１４】本発明を適用した実施例２の透明ガラス基板
ＳＵＢ１側の工程Ｄ〜Ｅの製造工程を示す画素部と保持
容量素子部の断面図のフローチャートである。
ＳＵＢ１側の工程Ｄ〜Ｅの製造工程を示す画素部と保持
容量素子部の断面図のフローチャートである。
【図１５】本発明を適用した実施例２の透明ガラス基板
ＳＵＢ１側の工程Ｆ〜Ｇの製造工程を示す画素部と保持
容量素子部の断面図のフローチャートである。
ＳＵＢ１側の工程Ｆ〜Ｇの製造工程を示す画素部と保持
容量素子部の断面図のフローチャートである。
ＳＵＢ１、ＳＵＢ２…透明ガラス基板、ＧＬ…走査信号
線（ゲートライン）、ＤＬ…映像信号線（データライ
ン）、ＧＩ…絶縁膜、ＡＳ…ｉ型半導体層、ＳＤ１、Ｓ
Ｄ２…ソース電極またはドレイン電極、ＢＭ…遮光膜
（ブラックマトリクス）、ＬＣ…液晶、ＴＦＴ…薄膜ト
ランジスタ、ＩＴＯ１…透明画素電極、ｇ１、ｄ１、ｄ
２、ｄ３…導電膜、ＰＮＬ…液晶表示パネル、ＢＬ…バ
ックライト。
線（ゲートライン）、ＤＬ…映像信号線（データライ
ン）、ＧＩ…絶縁膜、ＡＳ…ｉ型半導体層、ＳＤ１、Ｓ
Ｄ２…ソース電極またはドレイン電極、ＢＭ…遮光膜
（ブラックマトリクス）、ＬＣ…液晶、ＴＦＴ…薄膜ト
ランジスタ、ＩＴＯ１…透明画素電極、ｇ１、ｄ１、ｄ
２、ｄ３…導電膜、ＰＮＬ…液晶表示パネル、ＢＬ…バ
ックライト。
Claims (7)
- 【請求項１】水平方向に延在し、かつ垂直方向に複数本
それぞれ平行に配置された走査信号線と、垂直方向に延
在し、かつ水平方向に複数本それぞれ平行に配置された
映像信号線と、隣接する２本の前記走査信号線と隣接す
る２本の前記映像信号線との交差領域内にそれぞれ配置
された第１の画素電極と薄膜トランジスタとを設けた第
１の絶縁基板と、前記第１の画素電極に対向して第２の
画素電極を設けた第２の絶縁基板とを所定の間隙を隔て
て重ね合わせ、前記両基板間に液晶を封止して成る液晶
表示パネルを有する液晶表示装置において、前記映像信
号線と前記第１の絶縁基板との間に、前記薄膜トランジ
スタのチャネル形成用半導体膜と同一形成工程により同
一材料で形成される半導体膜と、前記薄膜トランジスタ
のゲート絶縁膜と同一形成工程により同一材料で形成さ
れる絶縁膜とが存在しないことを特徴とする液晶表示装
置。 - 【請求項２】前記半導体膜が非晶質シリコン膜であるこ
とを特徴とする請求項１記載の液晶表示装置。 - 【請求項３】前記走査信号線と前記映像信号線との交差
部において、前記半導体膜、前記絶縁膜の両方、または
いずれか一方が、前記走査信号線と前記映像信号線との
間に形成されていることを特徴とする請求項１記載の液
晶表示装置。 - 【請求項４】前記絶縁膜、または前記半導体膜および前
記絶縁膜が保持容量素子部に形成されていることを特徴
とする請求項１記載の液晶表示装置。 - 【請求項５】前記第１の画素電極には保持容量素子が形
成され、前記保持容量素子の誘電体膜は前記保持容量素
子の一方の電極の酸化膜から成ることを特徴とする請求
項１記載の液晶表示装置。 - 【請求項６】前記保持容量素子の他方の電極には、該他
方の電極が前記一方の電極を乗り越える部分に、前記薄
膜トランジスタのソース、ドレイン電極と同時形成され
る、補助電極を設けたことを特徴とする請求項５記載の
液晶表示装置。 - 【請求項７】前記薄膜トランジスタが、前記第１の絶縁
基板上に順次、ゲート電極、前記ゲート絶縁膜、前記チ
ャネル形成用半導体膜、ソース・ドレイン電極が形成さ
れた逆スタガ構造を採っていることを特徴とする請求項
１記載の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3862295A JPH08234231A (ja) | 1995-02-27 | 1995-02-27 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3862295A JPH08234231A (ja) | 1995-02-27 | 1995-02-27 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08234231A true JPH08234231A (ja) | 1996-09-13 |
Family
ID=12530347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3862295A Pending JPH08234231A (ja) | 1995-02-27 | 1995-02-27 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08234231A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007074556A1 (ja) * | 2005-12-26 | 2007-07-05 | Sharp Kabushiki Kaisha | アクティブマトリクス基板、表示装置、テレビジョン受像機、アクティブマトリクス基板の欠陥修正方法 |
| US9496415B1 (en) | 2015-12-02 | 2016-11-15 | International Business Machines Corporation | Structure and process for overturned thin film device with self-aligned gate and S/D contacts |
-
1995
- 1995-02-27 JP JP3862295A patent/JPH08234231A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007074556A1 (ja) * | 2005-12-26 | 2007-07-05 | Sharp Kabushiki Kaisha | アクティブマトリクス基板、表示装置、テレビジョン受像機、アクティブマトリクス基板の欠陥修正方法 |
| JPWO2007074556A1 (ja) * | 2005-12-26 | 2009-06-04 | シャープ株式会社 | アクティブマトリクス基板、液晶パネル、液晶表示装置、テレビジョン受像機 |
| US7583354B2 (en) | 2005-12-26 | 2009-09-01 | Sharp Kabushiki Kaisha | Active matrix substrate, display device, television receiver, and method for repairing defects of active matrix substrate |
| US8045076B2 (en) | 2005-12-26 | 2011-10-25 | Sharp Kabushiki Kaisha | Active matrix substrate, display device, television receiver, and method for repairing defects of active matrix substrate |
| US9496415B1 (en) | 2015-12-02 | 2016-11-15 | International Business Machines Corporation | Structure and process for overturned thin film device with self-aligned gate and S/D contacts |
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