JPH09160786A

JPH09160786A - マイクロプロセッサ

Info

Publication number: JPH09160786A
Application number: JP31501995A
Authority: JP
Inventors: Yuji Miyashita; 裕治宮下
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 1995-12-04
Filing date: 1995-12-04
Publication date: 1997-06-20

Abstract

(57)【要約】【課題】割り込み処理に伴う各種レジスタの内容退避
中の時間を有効に利用し、割り込み先アドレスのセット
を行うことで、割り込み処理時間の短縮を図る。【解決手段】割り込み制御部３は周辺機器２からの割
り込み要求を受け、その割り込み要求を処理し、割り込
みベクタ番号をＣＰＵ１へ与える。ベクタ・テーブル制
御部５は、この割り込み制御部３より出力されるベクタ
番号により、ベクタ・テーブルアドレス１３と制御信号
１２をベクタ・テーブル記憶部５へ出力する。ラッチ回
路７は、レジスタの内容退避が終了するまで、ベクタ・
テーブル記憶部５からのデータ（割り込み先アドレス）
を保持する。セレクタ６は、ラッチ回路７への書き込
み、読み出し制御を、ソフトウェアで行うか、ハードウ
ェアで行うかの選択フラグによりデータバス１０，１１
の切り替えを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマイクロプロッサに
関し、特に、ベクタモードでの割り込み処理に関する。

【０００２】

【従来の技術】マイクロプロセッサの割り込み制御で
は、割り込みが受け付けられると、スタックポインタに
よって、マイクロプロセッサ内の各種レジスタに保持さ
れているデータを、主記憶等の記憶装置にプッシュダウ
ンして、退避させる。この処理が終わると、入力された
ベクタ番号によって決定されるベクタ・アドレスによ
り、ベクタ・テーブルから割り込み先を読み出し、その
アドレスをプログラムカウタに転送する。プログラムカ
ウンタにロードされたアドレスからプログラムの実行を
行う。

【０００３】図２に従来のマイクロプロセッサにおける
割り込み方法を説明するための概念図を示す。図２は特
開昭６１−４６５３１号公報（以下、先行技術１と呼
ぶ）に開示されているもので、ラッチ回路によりベクタ
発生回路を構成し、ソフトウェアにより任意の割り込み
先を直接指定して、割り込み処理機能の向上を図ってい
る。

【０００４】図２において、破線で囲まれた部分は、マ
イクロプロセッサＣＰＵと、メモリエリアＭＡである。
このメモリエリアＭＡには、ＲＡＭ（ランダム・アクセ
ス・メモリ）やＲＯＭ（リード・オンリ・メモリ）等に
割り当てられたアドレス空間が含まれるものである。

【０００５】マイクロプロセッサＣＰＵは、情報処理の
ための算術論理演算回路（図示せず）、アキュムレータ
（図示せず）などの各種レジスタや、タイミング制御回
路（図示せず）を有するものであるが、この例では、割
り込み動作に直接関係のあるプログラムカウンタＰＣ、
スタックポインタＳＰ、状態レジスタＣＣ、命令レジス
タＩＲ、およびデコータＤＣＲが、例示的に示されてい
る。

【０００６】また、割り込み先を指定するベクタ発生回
路は、内部データバスＤ−ＢＵＳとのデータの授受を行
う。言い換えるなれば、ベクタ発生回路は書き込み／読
み出しを行うことのできるラッチ回路ＦＦにより構成さ
れる。このようなラッチ回路ＦＦによりベクタ発生回路
を構成するものであるので、そのプログラムの実行に先
立って、上記ラッチ回路ＦＦには、初期値が書き込まれ
る。

【０００７】次に、この例の割り込み動作について説明
する。

【０００８】マイクロプロセッサＣＰＵがあるプログラ
ムの処理中に、割り込み信号ＩＱＲが入力されると、状
態レジスタＣＣの特定ビットに論理“１”レベルの信号
が書き込まれる。このとき、その割り込みを無効にする
ようなビット情報が書き込まれていないならば、その情
報処理が中断され、スタックポインタＳＰにより構成さ
れるスタック、すなわち、スタックポインタＳＰが指示
するアドレス、例えば１６進数でＦ０００（Ｈ）から現
在処理中の各種レジスタに保持されているデータがプロ
グラムカウンタＰＣ（下位Ｌ、上位Ｕ以下同様）、Ｕレ
ジスタ（Ｌ，Ｕ）〜状態レジスタＣＣの順で、プッシュ
ダウンされる。これにより、中断されるプログラムの状
態が退避される。

【０００９】この後、状態レジスタＣＣには、割り込み
処理中を示す特定のビットに論理“１”レベルの信号が
書き込まれる。

【００１０】そして、プログラムカウンタＰＣには、上
記ベクタ発生回路としてラッチ回路ＦＦに保持されてい
る特定のアドレスＸＸＸＸ（Ｈ）が転送される。このア
ドレスＸＸＸＸ（Ｈ）は、上記割り込み要因によって処
理すべき割り込みプログラムの先頭アドレスである。こ
れにより、直ちに割り込み先であるアドレスＸＸＸＸ
（Ｈ）に格納されているプログラムが順次命令レジスタ
ＩＲに読み出されて、デコーダＣＤＲがこれを解読し
て、そのプログラムの中で、必要ならば上記ラッチ回路
ＦＦの内容の書き換えが行われる。すなわち、次の同じ
割り込み要因によって、次に処理すべき割り込み処理が
異なる場合には、それが格納されたプログラムの先頭ア
ドレスが書き込まれる。このような割り込み先の変更
は、任意の情報処理の中で任意の時に行うことができる
ものである。例えば、プロセス制御などにあっては、一
定の手順で情報処理が行われるものであるから、同一要
因の複数の割り込み処理を行う場合、ある情報処理の中
で割り込みが発生する原因は予め判るので、それに応じ
たベクタの設定がソフトウェアにより行われるものであ
る。

【００１１】尚、上記割り込み処理プログラムの最後の
リターン命令の実行により、スタック領域に退避された
データがプッシュアップされて各レジスタに再び戻され
るので、上記中断された元のプログラムが再開されるも
のとなる。

【００１２】尚、本発明に関連する他の先行技術として
次のものが知られている。例えば、特開昭６１−８４９
号公報（以下、先行技術２と呼ぶ）には、マイクロプロ
セッサユニットにレジスタを付加し、ベクタ番号をこの
レジスタに設定することにより、コンパクトかつ高速な
割り込み処理手続きを作成する「マイクロコンピュータ
の割込制御方式」が開示されている。

【００１３】

【発明が解決しようとする課題】図２に示した先行技術
１では、割り込み先アドレスを保持するためのラッチ回
路ＦＦは内部データバスに接続されているので、割り込
み先アドレスのセットと割り込み処理に伴う各種レジス
タの内容の退避は、排他的に行わなければならない。プ
ログラムの状態保持のためのレジスタの内容退避にかか
る時間的問題は、割り込みを頻繁に使用するシステムで
は、その処理時間のオーバーヘッドにより性能が低下す
ることである。特に通信回線などの送受信処理を割り込
みで行う場合、通信速度を速めたときにマイクロプロセ
ッサＣＰＵが割り込みをサービス中に、次に送信あるい
は受信するデータに対して、処理の長引きによるアンダ
ーラン、オーバーランを起こしてしまう等の欠点があ
る。先に述べたように、先行技術１では、割り込み先ア
ドレスのセットと割り込み処理に伴う各種レジスタの内
容退避は、排他的に行わなければならないため、割り込
み処理に伴う各種レジスタの内容退避中の時間を有効に
利用ができない欠点がある。

【００１４】本発明の課題は、上記の問題を解決し、割
り込み処理に伴う各種レジスタの内容退避中の時間を有
効に利用し、割り込み先アドレスのセットを行うこと
で、割り込み処理時間の短縮を図ったマイクロプロセッ
サを提供することにある。

【００１５】本発明の他の課題は、ベクタモードでの割
り込み処理について、ベクタ番号が入力されると、ベク
タ・テーブルアドレスと制御信号をベクタ・テーブル記
憶部へ出力し、ＣＰＵが割り込み処理に伴う各種レジス
タの内容退避を行っている間に、割り込み先アドレスの
確定を可能とするマイクロプロセッサを提供することに
ある。

【００１６】尚、先行技術２では、外部機器が印加する
ベクタ番号を記憶し、割り込みを処理する手続きより読
み出すことのできるレジスタを備えたマイクロコンピュ
ータユニットを開示しているに過ぎす、割り込み処理に
伴う各種レジスタの内容退避中の時間を有効に利用する
技術とは全く異なるものである。

【００１７】

【課題を解決するための手段】上記の課題を解決するた
めに、本発明によるマイクロプロセッサは、割り込み要
求を発生する周辺機器と、割り込み処理を行う際、各種
レジスタのデータを退避させておくための主記憶部と、
割り込みベクタ・テーブルを記憶しておくベクタ・テー
ブル記憶部とに接続され、ＣＰＵを備えたマイクロプロ
セッサにおいて、周辺機器からの割り込み要求を受け、
その割り込み要求を処理し、割り込みベクタ番号をＣＰ
Ｕへ与える割り込み制御部と、この割り込み制御部より
出力されるベクタ番号により、ベクタ・テーブルアドレ
スと制御信号をベクタ・テーブル記憶部へ出力するベク
タ・テーブル制御部と、レジスタの内容の退避の終了を
知らせる終了フラグと、レジスタの内容の退避が終了す
るまで、ベクタ・テーブル記憶部からのデータ（割り込
み先アドレス）を保持するラッチ回路と、を備えたこと
を特徴とする。

【００１８】上記マイクロプロセッサにおいて、ラッチ
回路への書き込み、読み出し制御を、ソフトウェアで行
うか、ハードウェアで行うかの選択フラグと、その選択
フラグによりデータバスの切り替えを行うセレクタとを
有しても良い。

【００１９】

【作用】本発明では、割り込み制御部は、ＣＰＵが割り
込み要求を受け付けたことを確認した後、ベクタ番号を
ベクタ・テーブル制御部へ出力する。

【００２０】ＣＰＵでは、割り込みを受け付けると、割
り込み処理が終了した後に割り込みを受け付けた時点の
状態を復元できるように、各種レジスタの内容を退避す
る。

【００２１】ＣＰＵが各種レジスタの内容の退避を行っ
ている間に、ベクタ・テーブル制御部では、入力された
ベクタ番号に従い、ベクタ・テーブルアドレスと制御信
号とをベクタ・テーブル記憶部へ出力する。ベクタ・テ
ーブル記憶部では、入力されたベクタ・テーブルのアド
レスに従い、割り込み先のアドレスをラッチ回路へセッ
トする。

【００２２】その後、レジスタの内容の退避が完了した
時点で、終了フラグに論理“１”レベルの信号が書き込
まれ、ラッチ回路に保持されたアドレスがＰＣ（プログ
ラムカウンタ）へセットされる。

【００２３】このように、ＣＰＵが主記憶部へ各種レジ
スタの内容の退避を行う間、割り込み先アドレスの確定
ができるため、割り込み処理時間の短縮ができる。

【００２４】また、割り込み先アドレスを保持するラッ
チ回路への書き込みをハードウェア的に行うか、ソフト
ウェア的に行うかの選択フラグによりデータバスの切り
替えを行うことで、上記先行技術１でのソフトウェアに
より割り込み先アドレスの設定も可能となり、状況に応
じて効率よく書き込み制御を切り替えることで、より一
層割り込み機能の向上を図ることができる。

【００２５】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態について詳細に説明する。

【００２６】図１を参照すると、本発明の一実施形態に
係るマイクロプロセッサが適用される情報処理システム
は、ＣＰＵ１と、周辺機器２と、割り込み制御部３と、
ベクタ・テーブル制御部４と、ベクタ・テーブル記憶部
５と、主記憶部８と備えている。ＣＰＵ１と割り込み制
御部３とベクタ・テーブル制御部４とによってマイクロ
プロセッサが構成されている。ＣＰＵ１は、セレクタ６
と、ラッチ回路７と、プログラムカウンタ（ＰＣ）９と
を含む。主記憶部８はスタックエリアを含む。

【００２７】周辺機器２より割り込み制御部３へ割り込
み要求が入力されると、割り込み制御部３はＣＰＵ１へ
割り込み要求を出し、割り込みの受付許可が出るのを待
つ。ＣＰＵ１が割り込み要求を受け付けたことを確認し
た後、割り込み制御部３はベクタ番号をベクタ・テーブ
ル制御部４へ出力する。

【００２８】一方、ＣＰＵ１では、割り込み処理ルーチ
ンの実行が終了したときに割り込みを受け付けた時点の
状態を完全に復元できるように、主記憶部８内にスタッ
クポインタより構成されるスタックへ、現在処理中の各
種レジスタに保持されているデータを退避させる。

【００２９】ベクタ・テーブル制御部４では、ＣＰＵ１
がレジスタの内容の退避を行っている間、入力されたベ
クタ番号をデコードし、ベクタ・テーブルアドレス１３
を生成する。ベクタ・テーブルアドレス１３の生成方法
として、例えば、ｎである割り込みベクタの割り込み先
アドレスは、（４×ｎ）番地から始まるという具合で算
出される。

【００３０】ベクタ・テーブル記憶部５には、割り込み
処理ルーチンの先頭アドレスが、割り込みベクタによっ
て決定されるアドレスに格納されており、ベクタ・テー
ブル制御部４は、ベクタ・テーブルアドレス１３の生成
が完了すると、ベクタ・テーブル記憶部５へベクタ・テ
ーブルアドレス１３及び制御信号１２を出力する。

【００３１】ベクタ・テーブル記憶部５は、入力された
ベクタ・テーブルアドレス１３に対応する割り込み先ア
ドレスをラッチ回路７へセットしておく。

【００３２】この後、各種レジスタの内容の退避が完了
した時点で、終了フラグ（図示せず）に論理“１”レベ
ルの信号が書き込まれ、ラッチ回路７に保持された割り
込みアドレスをＰＣ９へ転送することで、割り込み先プ
ログラムが実行され、割り込み処理が行われる。

【００３３】内容が退避された各種レジスタ類は、割り
込み処理ルーチンの最後で、リターン命令などを実行す
ることにより、元の状態に戻されるので、中断されたプ
ログラムが再開されることになる。

【００３４】また、ラッチ回路７への書き込みをソフト
ウェアで行うか、ハードウェアで行うかの選択フラグ
（図示せず）の設定内容により、ソフトウェア設定用デ
ータバス１０とハードウェア設定用データバス１１の切
り替えがセレクタ６によって行われる。

【００３５】これにより、ソフトウェアとハードウェア
のどちらかでも割り込み先アドレスの設定が可能とな
る。

【００３６】

【発明の効果】以上のように本発明によれば、ＣＰＵが
主記憶部へ各種レジスタの退避を行う時間を利用し、ベ
クタ・テーブルから割り込み先アドレスを読み出し、ラ
ッチ回路にセットしておくことで、割り込み処理時間を
短縮することができる。ソフトウェア設定かハードウェ
ア設定かのフラグにより切り替わるセレクタを設けるこ
とで、割り込みの種類によって、効率のいい方で制御す
ることができる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るマイクロプロサッサ
を含む情報処理システムを示すブロック図である。

【図２】従来のマイクロプロサッサにおける割り込み方
法を説明するための概念図である。

【符号の説明】

１ＣＰＵ２周辺機器３割り込み制御部４ベクタ・テーブル制御部５ベクタ・テーブル記憶部６セレクタ７ラッチ回路８主記憶部９プログラムカウンタ（ＰＣ）

Claims

【特許請求の範囲】

【請求項１】割り込み要求を発生する周辺機器と、割
り込み処理を行う際、各種レジスタのデータを退避させ
ておくための主記憶部と、割り込みベクタ・テーブルを
記憶しておくベクタ・テーブル記憶部とに接続され、Ｃ
ＰＵを備えたマイクロプロセッサにおいて、前記周辺機器からの前記割り込み要求を受け、その割り
込み要求を処理し、割り込みベクタ番号を前記ＣＰＵへ
与える割り込み制御部と、前記割り込み制御部より出力されるベクタ番号により、
ベクタ・テーブルアドレスと制御信号とを前記ベクタ・
テーブル記憶部へ出力するベクタ・テーブル制御部と、レジスタの内容退避の終了を知らせる終了フラグと、レジスタの内容の退避が終了するまで、前記ベクタ・テ
ーブル記憶部からのデータを保持するラッチ回路とを含
むマイクロプロセッサ。
【請求項２】前記ラッチ回路への書き込み、読み出し
制御を、ソフトウェアで行うか、ハードウェアで行うか
の選択フラグと、該選択フラグによりデータバスの切り
替えを行うセレクタとを更に含む、請求項１に記載のマ
イクロプロセッサ。
【請求項３】前記ベクタ・テーブル記憶部からのデー
タが割り込み先アドレスを含む、請求項１に記載のマイ
クロプロセッサ。