JPH09160824A - 読み出し専用記憶装置 - Google Patents
読み出し専用記憶装置Info
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- JPH09160824A JPH09160824A JP7320499A JP32049995A JPH09160824A JP H09160824 A JPH09160824 A JP H09160824A JP 7320499 A JP7320499 A JP 7320499A JP 32049995 A JP32049995 A JP 32049995A JP H09160824 A JPH09160824 A JP H09160824A
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- 230000003068 static effect Effects 0.000 claims abstract description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 ＲＯＭのアクセスタイムより高速に読み出し
できるようにする。 【解決手段】 ＲＯＭ４ａの他にＲＡＭ４ｂと制御回路
２０等を設ける。ＲＯＭ４ａに予めデータを格納してお
き、イニシャライズ時に、制御回路２０はＲＯＭ４ａの
データをＲＡＭ４ｂに比較的低速で転送させるように制
御し、通常動作時には、アドレス入力ＡＳに応じてＲＡ
Ｍ４ｂに転送されたデータが高速で読み出される。ＲＡ
Ｍ４ｂとしては高速動作の可能なスタティックＲＡＭを
用いるのが望ましい。制御回路２０のアドレス発生器２
２は、データ転送時にＲＯＭとＲＡＭにアドレス信号ａ
ｓを供給する。また制御回路のタイミング発生器２１
は、アドレス発生器２２にクロックｃｌｋを、ＲＡＭに
ライトイネーブル信号Ｓｗｅを、マルチプレクサ２３に
セレクト信号Ｓｅをそれぞれ供給する。マルチプレクサ
２３ではイニシャライズ時か通常動作時かによって入力
端子ＢまたはＡが選択される。
できるようにする。 【解決手段】 ＲＯＭ４ａの他にＲＡＭ４ｂと制御回路
２０等を設ける。ＲＯＭ４ａに予めデータを格納してお
き、イニシャライズ時に、制御回路２０はＲＯＭ４ａの
データをＲＡＭ４ｂに比較的低速で転送させるように制
御し、通常動作時には、アドレス入力ＡＳに応じてＲＡ
Ｍ４ｂに転送されたデータが高速で読み出される。ＲＡ
Ｍ４ｂとしては高速動作の可能なスタティックＲＡＭを
用いるのが望ましい。制御回路２０のアドレス発生器２
２は、データ転送時にＲＯＭとＲＡＭにアドレス信号ａ
ｓを供給する。また制御回路のタイミング発生器２１
は、アドレス発生器２２にクロックｃｌｋを、ＲＡＭに
ライトイネーブル信号Ｓｗｅを、マルチプレクサ２３に
セレクト信号Ｓｅをそれぞれ供給する。マルチプレクサ
２３ではイニシャライズ時か通常動作時かによって入力
端子ＢまたはＡが選択される。
Description
【０００１】
【発明の属する技術分野】この発明は読み出し専用の記
憶装置に関し、特にその読み出し速度の高速化に関す
る。
憶装置に関し、特にその読み出し速度の高速化に関す
る。
【０００２】
【従来の技術】従来の読み出し専用記憶装置を図４のブ
ロック図及び図５のタイムチャートを参照して説明す
る。Ｄ形フリップフロップ回路（以下Ｆ／Ｆと言う）３
では、外部のアドレス発生器１より入力されるｎビット
並列のアドレス信号ＡＳが外部のクロック発生器２より
供給されるクロックＣＬＫに同期して書き込まれると同
時に出力される。
ロック図及び図５のタイムチャートを参照して説明す
る。Ｄ形フリップフロップ回路（以下Ｆ／Ｆと言う）３
では、外部のアドレス発生器１より入力されるｎビット
並列のアドレス信号ＡＳが外部のクロック発生器２より
供給されるクロックＣＬＫに同期して書き込まれると同
時に出力される。
【０００３】ＲＯＭ（リード・オンリ・メモリ）４で
は、Ｆ／Ｆ３よりｎビット並列のアドレス信号ＡＳ´が
アドレス入力端子Ａ０〜Ａｎ−１に入力されると、比較
的長いアクセスタイムＴａ後にそのアドレスに対応する
メモリセルに予め格納されていたｍビットのデータＤＡ
がデータ出力端子Ｄ０〜Ｄｍ−１より並列に出力され
る。Ｆ／Ｆ５では、１クロック周期Ｔだけ遅れた次のク
ロックＣＬＫに同期してＲＯＭ４の出力データＤＡが書
き込まれると同時に出力される。
は、Ｆ／Ｆ３よりｎビット並列のアドレス信号ＡＳ´が
アドレス入力端子Ａ０〜Ａｎ−１に入力されると、比較
的長いアクセスタイムＴａ後にそのアドレスに対応する
メモリセルに予め格納されていたｍビットのデータＤＡ
がデータ出力端子Ｄ０〜Ｄｍ−１より並列に出力され
る。Ｆ／Ｆ５では、１クロック周期Ｔだけ遅れた次のク
ロックＣＬＫに同期してＲＯＭ４の出力データＤＡが書
き込まれると同時に出力される。
【０００４】図５において、Ｔｄ１，Ｔｄ２はそれぞれ
Ｆ／Ｆ３及び５の動作遅れ時間である。
Ｆ／Ｆ３及び５の動作遅れ時間である。
【０００５】
【発明が解決しようとする課題】図５においてＦ／Ｆ３
及び５の動作遅れ時間Ｔｄ１，Ｔｄ２はほぼ等しいので
Ｔｄで表すと、ＣＬＫの周期Ｔは、 Ｔ＞Ｔｄ＋Ｔａ ………… （１） でなければならないことが判る。
及び５の動作遅れ時間Ｔｄ１，Ｔｄ２はほぼ等しいので
Ｔｄで表すと、ＣＬＫの周期Ｔは、 Ｔ＞Ｔｄ＋Ｔａ ………… （１） でなければならないことが判る。
【０００６】ＲＯＭ４のアクセスタイムＴａは１５０ns
前後であり、Ｆ／Ｆの動作遅れ時間Ｔｄ（数ns）よりき
わめて大きいので、ＣＬＫの速度、つまりＲＯＭ４の読
み出し速度はＲＯＭ４のアクセスタイムＴａによりほぼ
決定される。従って、従来の読み出し専用記憶装置は、
使用するＲＯＭ４のアクセスタイムＴａにより制限され
て、それ以上高速に読み出すことができない欠点があっ
た。
前後であり、Ｆ／Ｆの動作遅れ時間Ｔｄ（数ns）よりき
わめて大きいので、ＣＬＫの速度、つまりＲＯＭ４の読
み出し速度はＲＯＭ４のアクセスタイムＴａによりほぼ
決定される。従って、従来の読み出し専用記憶装置は、
使用するＲＯＭ４のアクセスタイムＴａにより制限され
て、それ以上高速に読み出すことができない欠点があっ
た。
【０００７】この発明の目的は、上記従来の欠点を解決
して、使用するＲＯＭのアクセスタイムより高速に読み
出すことのできる読み出し専用の記憶装置を提供しよう
とするものである。
して、使用するＲＯＭのアクセスタイムより高速に読み
出すことのできる読み出し専用の記憶装置を提供しよう
とするものである。
【０００８】
（１）請求項１の読み出し専用記憶装置は、ＲＯＭ（リ
ード・オンリ・メモリ）と、ＲＡＭ（ランダム・アクセ
ス・メモリ）と、制御回路とを有し、ＲＯＭに予めデー
タを格納し、制御回路が、インシャライズ時に、ＲＯＭ
のデータをＲＡＭに転送させるように制御し、通常動作
時には、アドレス入力に応じてＲＡＭに転送されたデー
タを出力するものである。
ード・オンリ・メモリ）と、ＲＡＭ（ランダム・アクセ
ス・メモリ）と、制御回路とを有し、ＲＯＭに予めデー
タを格納し、制御回路が、インシャライズ時に、ＲＯＭ
のデータをＲＡＭに転送させるように制御し、通常動作
時には、アドレス入力に応じてＲＡＭに転送されたデー
タを出力するものである。
【０００９】（２）請求項２の発明では、前記（１）に
おいて、ＲＡＭとしてＳＲＡＭ（スタティックＲＡＭ）
を用いる。 （３）請求項３の発明では、前記（１）において、制御
回路が、ＲＯＭの格納データをＲＡＭに転送させる際
に、ＲＯＭとＲＡＭにアドレス信号を供給するアドレス
発生器と、そのアドレス発生器にクロック信号を供給す
ると共に、ＲＡＭにライト・イネーブル信号を供給する
タイミング発生器とを具備するものである。
おいて、ＲＡＭとしてＳＲＡＭ（スタティックＲＡＭ）
を用いる。 （３）請求項３の発明では、前記（１）において、制御
回路が、ＲＯＭの格納データをＲＡＭに転送させる際
に、ＲＯＭとＲＡＭにアドレス信号を供給するアドレス
発生器と、そのアドレス発生器にクロック信号を供給す
ると共に、ＲＡＭにライト・イネーブル信号を供給する
タイミング発生器とを具備するものである。
【００１０】
【発明の実施の形態】図１の実施例を参照して発明の実
施の形態を説明する。図１には図４と対応する部分に同
じ符号を付けてある。この発明では、読み出し専用記憶
装置に従来のＲＯＭ４ａの他に少なくともＲＡＭ（ラン
ダム・アクセス・メモリ）４ｂと制御回路２０とを設け
る。ＲＯＭ４ａに予めデータを格納しておくのは従来と
同じであるが、イニシャライズ時に、制御回路２０がＲ
ＯＭ４ａのデータをＲＡＭ４ｂに比較的低速で転送させ
るように制御し、通常動作時には、アドレスＡＳに応じ
てＲＡＭ４ｂのデータを高速で出力するようにしている
点が異なる。
施の形態を説明する。図１には図４と対応する部分に同
じ符号を付けてある。この発明では、読み出し専用記憶
装置に従来のＲＯＭ４ａの他に少なくともＲＡＭ（ラン
ダム・アクセス・メモリ）４ｂと制御回路２０とを設け
る。ＲＯＭ４ａに予めデータを格納しておくのは従来と
同じであるが、イニシャライズ時に、制御回路２０がＲ
ＯＭ４ａのデータをＲＡＭ４ｂに比較的低速で転送させ
るように制御し、通常動作時には、アドレスＡＳに応じ
てＲＡＭ４ｂのデータを高速で出力するようにしている
点が異なる。
【００１１】ＲＡＭ４ｂとしてはＲＡＭの中でも高速動
作（'9５現在、そのアクセスタイムは５ns前後）の可能
なＳＲＡＭ（スタティックＲＡＭ）を用いるのが望まし
い。ＲＯＭのアクセスタイムは１５０ns前後であるの
で、従来よりほぼ３０倍も高速に動作させることができ
る。次に図１の動作を図２及び図３のタイムチャートを
併用して説明しよう。
作（'9５現在、そのアクセスタイムは５ns前後）の可能
なＳＲＡＭ（スタティックＲＡＭ）を用いるのが望まし
い。ＲＯＭのアクセスタイムは１５０ns前後であるの
で、従来よりほぼ３０倍も高速に動作させることができ
る。次に図１の動作を図２及び図３のタイムチャートを
併用して説明しよう。
【００１２】装置のイニシャライズ（初期化）時に、外
部よりスタート信号Ｓｔが制御回路２０のタイミング発
生器２１に与えられると（図２Ａ）、タイミング発生器
２１から比較的低速のクロックｃｌｋ（図２Ｂ）が制御
回路２０内のアドレス発生器（例えばカウンタ等により
構成される）２２に与えられると共に、Ｈレベルのセレ
クト信号Ｓｅがマルチプレクサ（ＭＵＸ）２３のセレク
ト端子Ｓに与えられる（図２Ｃ）。マルチプレクサ２３
では、セレクト信号ＳｅのＨまたはＬレベルに応じて、
入力端子ＢまたはＡがそれぞれ出力端子Ｃに切替え接続
される。
部よりスタート信号Ｓｔが制御回路２０のタイミング発
生器２１に与えられると（図２Ａ）、タイミング発生器
２１から比較的低速のクロックｃｌｋ（図２Ｂ）が制御
回路２０内のアドレス発生器（例えばカウンタ等により
構成される）２２に与えられると共に、Ｈレベルのセレ
クト信号Ｓｅがマルチプレクサ（ＭＵＸ）２３のセレク
ト端子Ｓに与えられる（図２Ｃ）。マルチプレクサ２３
では、セレクト信号ＳｅのＨまたはＬレベルに応じて、
入力端子ＢまたはＡがそれぞれ出力端子Ｃに切替え接続
される。
【００１３】アドレス発生器２２から入力されたクロッ
クｃｌｋに同期して、ｎビット並列のアドレス信号ａｓ
がＲＯＭ４ａ及びＲＡＭ４ｂのアドレス入力端子Ａ０〜
Ａｎ−１に供給される（図２Ｄ）。ＲＯＭ４ａのアドレ
ス入力ａｓが立上ってからアクセスタイムＴａ後に、Ｒ
ＯＭ４ａよりデータｄａが出力され、ＲＡＭ４ｂに入力
される（図２Ｅ）。出力データｄａが確定した後、ｃｌ
ｋの立上りよりｔｅ時間後に、タイミング発生器２１よ
りライトイネーブル信号ＳｗｅがＲＡＭ４ｂに供給され
（図２Ｆ）、その時点の入力データｄａが、アドレス入
力ａｓに対応する番地のメモリセルに書き込まれる。イ
ニシャライズ時のＲＯＭ４ａからＲＡＭ４ｂへのデータ
転送が全て完了すると、タイミング発生器２１のセレク
ト信号ＳｅがＨからＬレベルに変化し、マルチプレクサ
２３の入力端子Ａが出力端子Ｃに切替接続される。従っ
て、通常動作時にはアドレス発生器１から入力されるア
ドレス信号ＡＳ′に従って、対応する番地のデータがＲ
ＡＭ４ｂより出力される。
クｃｌｋに同期して、ｎビット並列のアドレス信号ａｓ
がＲＯＭ４ａ及びＲＡＭ４ｂのアドレス入力端子Ａ０〜
Ａｎ−１に供給される（図２Ｄ）。ＲＯＭ４ａのアドレ
ス入力ａｓが立上ってからアクセスタイムＴａ後に、Ｒ
ＯＭ４ａよりデータｄａが出力され、ＲＡＭ４ｂに入力
される（図２Ｅ）。出力データｄａが確定した後、ｃｌ
ｋの立上りよりｔｅ時間後に、タイミング発生器２１よ
りライトイネーブル信号ＳｗｅがＲＡＭ４ｂに供給され
（図２Ｆ）、その時点の入力データｄａが、アドレス入
力ａｓに対応する番地のメモリセルに書き込まれる。イ
ニシャライズ時のＲＯＭ４ａからＲＡＭ４ｂへのデータ
転送が全て完了すると、タイミング発生器２１のセレク
ト信号ＳｅがＨからＬレベルに変化し、マルチプレクサ
２３の入力端子Ａが出力端子Ｃに切替接続される。従っ
て、通常動作時にはアドレス発生器１から入力されるア
ドレス信号ＡＳ′に従って、対応する番地のデータがＲ
ＡＭ４ｂより出力される。
【００１４】即ち、アドレス発生器１よりｎビット並列
のアドレス信号ＡＳがＦ／Ｆ３に入力されると（図３
Ｂ）、Ｆ／Ｆ３ではクロック発生器２より供給されるク
ロックＣＬＫ（図３Ａ）の立上りに同期して、その時点
の入力アドレス信号ＡＳが遅延時間Ｔｄ１後に書き込ま
れると同時に出力され、その出力アドレス信号ＡＳ′が
マルチプレクサ２３を経由してＲＡＭ４ｂのアドレス入
力端子Ａ０〜Ａｎ−１に供給される（図３Ｃ）。ＲＡＭ
４ｂでは、アドレス入力ＡＳ′が立上ってよりアクセス
タイムＴａ（ＲＯＭのアクセスタイムの数１０分の１）
後に、対応する番地のデータが出力され、ｍビット並列
の出力データＤＡがＦ／Ｆ５に供給される（図３Ｄ）。
Ｆ／Ｆ５では、クロックＣＬＫの立上りに同期して、そ
の時点の入力データＤＡが遅延時間Ｔｄ２後に書き込ま
れると同時に出力されて出力データＤＡ′とされる（図
３Ｅ）。
のアドレス信号ＡＳがＦ／Ｆ３に入力されると（図３
Ｂ）、Ｆ／Ｆ３ではクロック発生器２より供給されるク
ロックＣＬＫ（図３Ａ）の立上りに同期して、その時点
の入力アドレス信号ＡＳが遅延時間Ｔｄ１後に書き込ま
れると同時に出力され、その出力アドレス信号ＡＳ′が
マルチプレクサ２３を経由してＲＡＭ４ｂのアドレス入
力端子Ａ０〜Ａｎ−１に供給される（図３Ｃ）。ＲＡＭ
４ｂでは、アドレス入力ＡＳ′が立上ってよりアクセス
タイムＴａ（ＲＯＭのアクセスタイムの数１０分の１）
後に、対応する番地のデータが出力され、ｍビット並列
の出力データＤＡがＦ／Ｆ５に供給される（図３Ｄ）。
Ｆ／Ｆ５では、クロックＣＬＫの立上りに同期して、そ
の時点の入力データＤＡが遅延時間Ｔｄ２後に書き込ま
れると同時に出力されて出力データＤＡ′とされる（図
３Ｅ）。
【００１５】なお、イニシャライズ時のスタート信号Ｓ
ｔとして、装置の動作電源の投入時にパワーオン検出信
号を発生させ、これを用いてもよい。またＲＯＭのデー
タ転送時にアドレス発生器２２よりＲＯＭ４ａとＲＡＭ
４ｂに共通のアドレスａｓを供給するものとしたが、互
いに対応する異なるアドレスを用いてもよい。
ｔとして、装置の動作電源の投入時にパワーオン検出信
号を発生させ、これを用いてもよい。またＲＯＭのデー
タ転送時にアドレス発生器２２よりＲＯＭ４ａとＲＡＭ
４ｂに共通のアドレスａｓを供給するものとしたが、互
いに対応する異なるアドレスを用いてもよい。
【００１６】
【発明の効果】以上述べたように、この発明ではＲＯＭ
に比べて極めて高速に読み出すことのできるＲＡＭをＲ
ＯＭと併用し、イニシャライズ時にＲＯＭのデータをＲ
ＡＭに転送しておくので、通常動作時にはＲＡＭに転送
されたデータをＲＯＭのアクセスタイムより極めて高速
に読み出すことができる。
に比べて極めて高速に読み出すことのできるＲＡＭをＲ
ＯＭと併用し、イニシャライズ時にＲＯＭのデータをＲ
ＡＭに転送しておくので、通常動作時にはＲＡＭに転送
されたデータをＲＯＭのアクセスタイムより極めて高速
に読み出すことができる。
【図１】この発明の実施例を示すブロック図。
【図２】図１のイニシャライズ時の要部のタイムチャー
ト。
ト。
【図３】図１の通常動作時の要部のタイムチャート。
【図４】従来の読み出し専用記憶装置のブロック図。
【図５】図４の要部のタイムチャート。
Claims (3)
- 【請求項１】 ＲＯＭ（リード・オンリ・メモリ）と、
ＲＡＭ（ランダム・アクセス・メモリ）と、制御回路と
を有し、 前記ＲＯＭに予めデータを格納し、 前記制御回路が、インシャライズ時に、前記ＲＯＭのデ
ータを前記ＲＡＭに転送させるように制御し、 通常動作時には、アドレス入力に応じて前記ＲＡＭに転
送されたデータを出力することを特徴とする読み出し専
用記憶装置。 - 【請求項２】 請求項１において、前記ＲＡＭがＳＲＡ
Ｍ（スタティックＲＡＭ）であることを特徴とする読み
出し専用記憶装置。 - 【請求項３】 請求項１において、前記制御回路が、 前記ＲＯＭの格納データを前記ＲＡＭに転送させる際
に、前記ＲＯＭとＲＡＭにアドレス信号を供給するアド
レス発生器と、 そのアドレス発生器にクロック信号を供給すると共に、
前記ＲＡＭにライト・イネーブル信号を供給するタイミ
ング発生器とを具備することを特徴とする読み出し専用
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7320499A JPH09160824A (ja) | 1995-12-08 | 1995-12-08 | 読み出し専用記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7320499A JPH09160824A (ja) | 1995-12-08 | 1995-12-08 | 読み出し専用記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09160824A true JPH09160824A (ja) | 1997-06-20 |
Family
ID=18122138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7320499A Pending JPH09160824A (ja) | 1995-12-08 | 1995-12-08 | 読み出し専用記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09160824A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6397317B1 (en) | 1998-09-04 | 2002-05-28 | Sharp Kabushiki Kaisha | Data processing method and apparatus having address conversion |
| KR100469387B1 (ko) * | 1997-12-16 | 2005-05-20 | 엘지전자 주식회사 | 롬액세스회로 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03121545A (ja) * | 1989-10-04 | 1991-05-23 | Nec Ic Microcomput Syst Ltd | Ｉｃメモリカード |
-
1995
- 1995-12-08 JP JP7320499A patent/JPH09160824A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03121545A (ja) * | 1989-10-04 | 1991-05-23 | Nec Ic Microcomput Syst Ltd | Ｉｃメモリカード |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100469387B1 (ko) * | 1997-12-16 | 2005-05-20 | 엘지전자 주식회사 | 롬액세스회로 |
| US6397317B1 (en) | 1998-09-04 | 2002-05-28 | Sharp Kabushiki Kaisha | Data processing method and apparatus having address conversion |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980616 |