JPH0283642A - メモリ制御方式 - Google Patents
メモリ制御方式Info
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- JPH0283642A JPH0283642A JP23600388A JP23600388A JPH0283642A JP H0283642 A JPH0283642 A JP H0283642A JP 23600388 A JP23600388 A JP 23600388A JP 23600388 A JP23600388 A JP 23600388A JP H0283642 A JPH0283642 A JP H0283642A
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- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
本発明はメモリ制御方式に関し、
読出し専用メモリ（ＲＯＭ＞について各アドレスに対応
するデータ領域のビット幅を拡張することを目的とし、 固定ビット幅の複数個の読出し専用メモリ・チップを同
一パッケージ内に設け、これらの読出し専用メモリ・チ
ップに同一のアドレス信号を印加すると共に、チップ・
セレクト信号によってそれぞれの読出し専用メモリ・チ
ップよりのデータ出力シーケンスを制御することにより
、読出し専用メモリ・チップの増加分に相当するビット
幅の拡張を行なうように構成する。
するデータ領域のビット幅を拡張することを目的とし、 固定ビット幅の複数個の読出し専用メモリ・チップを同
一パッケージ内に設け、これらの読出し専用メモリ・チ
ップに同一のアドレス信号を印加すると共に、チップ・
セレクト信号によってそれぞれの読出し専用メモリ・チ
ップよりのデータ出力シーケンスを制御することにより
、読出し専用メモリ・チップの増加分に相当するビット
幅の拡張を行なうように構成する。
［産業上の利用分野］
本発明は、固定ビット幅の複数の読出し専用メモリ・チ
ップを同一のメモリ・パッケージ内に設けて、ビット幅
の長いデータの読出しを行なわせるメモリ制御方式に関
する。
ップを同一のメモリ・パッケージ内に設けて、ビット幅
の長いデータの読出しを行なわせるメモリ制御方式に関
する。
読出し専用メモリ（ＲＯＭ＞はマイクロプロセッサ等の
中央処理装＠ （ＣＰＵ）の出換え不要なプログラムや
データ等を永久的に記憶する等に使用される。
中央処理装＠ （ＣＰＵ）の出換え不要なプログラムや
データ等を永久的に記憶する等に使用される。
近年、ビット幅を拡張して処理能力の向上を図った中央
処理装置が開発され、それに対応するようにビット幅の
拡張した読出し専用メモリの開発が望まれている。
処理装置が開発され、それに対応するようにビット幅の
拡張した読出し専用メモリの開発が望まれている。
［従来の技術］
第４図はビット幅の拡張した中央処理装置に対応するた
めの続出し専用メモリの構成例を示す。
めの続出し専用メモリの構成例を示す。
同図はビット幅を２倍に拡張するために同一構造の２個
の読出し専用メモリ１，２を使用した場合を示してあり
、各続出し専用メモリ１，２は各アドレス毎に固定ビッ
ト幅の記憶領域を有する。
の読出し専用メモリ１，２を使用した場合を示してあり
、各続出し専用メモリ１，２は各アドレス毎に固定ビッ
ト幅の記憶領域を有する。
各続出し専用メモリボ、２には中央処理装置からの共通
の２ｎビツト・アドレス信号△ＤＲＯ〜△ＤＲ２ｎ−１
とチップ・セレクト信号Ｃ８が印加され、読出し専用メ
モリ］は対応するメモリ・アドレス領域から下位ｎビッ
トのデータ［）ｏ−［）ｎ−１を出力し、同時に読出し
専用メモリ２は上位ｎビットのデータＤｎ〜Ｄ ２ｎ−
１を出力する。したがって、それぞれの読出し専用メモ
リ１．２はｎビットの固有ビット幅を有するが、２個を
同一のアドレス信号ＡＤＲｏ〜Ａ Ｄ Ｒ２ｎ−１で読
出し動作させることで、２ｎビツト幅に拡張することが
できる。
の２ｎビツト・アドレス信号△ＤＲＯ〜△ＤＲ２ｎ−１
とチップ・セレクト信号Ｃ８が印加され、読出し専用メ
モリ］は対応するメモリ・アドレス領域から下位ｎビッ
トのデータ［）ｏ−［）ｎ−１を出力し、同時に読出し
専用メモリ２は上位ｎビットのデータＤｎ〜Ｄ ２ｎ−
１を出力する。したがって、それぞれの読出し専用メモ
リ１．２はｎビットの固有ビット幅を有するが、２個を
同一のアドレス信号ＡＤＲｏ〜Ａ Ｄ Ｒ２ｎ−１で読
出し動作させることで、２ｎビツト幅に拡張することが
できる。
［発明が解決しようとする課題］
しかしながら、このような従来のメモリ１７１１２１方
式によれば、拡張ビット幅の分だけの読出し専用メモリ
を増設する必要がおるので、メモリ実装基板の大型化等
を招来し、中央処理装置の性能向上に応じた有効なメモ
リ容量の拡大を図るのに障害となっていた。
式によれば、拡張ビット幅の分だけの読出し専用メモリ
を増設する必要がおるので、メモリ実装基板の大型化等
を招来し、中央処理装置の性能向上に応じた有効なメモ
リ容量の拡大を図るのに障害となっていた。
本発明はこのような課題に鑑みて成されたものであり、
ビット幅を拡張し且つ続出し専用メ［りの実装個数を減
らすことのできるメモリ制御方式を提供することを目的
とする。
ビット幅を拡張し且つ続出し専用メ［りの実装個数を減
らすことのできるメモリ制御方式を提供することを目的
とする。
〔課題を解決するための手段］
第１図は本発明の原理説明図である。
まず本発明は、複数の読出し専用メモリ・チップ３，４
を同一のパッケージ５内に設けた単体の読出し専用メモ
リを形成し、アドレス信号ＡＤＲＯ〜Ａ Ｄ Ｒ２ｎ−
１及びチップ・セレクト信号Ｃ８を印加することにより
、拡張されたビット幅のデータ出力を行なわせるメモリ
制御方式を対象とする。
を同一のパッケージ５内に設けた単体の読出し専用メモ
リを形成し、アドレス信号ＡＤＲＯ〜Ａ Ｄ Ｒ２ｎ−
１及びチップ・セレクト信号Ｃ８を印加することにより
、拡張されたビット幅のデータ出力を行なわせるメモリ
制御方式を対象とする。
このようなメモリ制御方式に対し本発明にあっては、同
一のアドレス信号ＡＤＲＯ〜△Ｄ Ｒ２ｎ−１がメモリ
・チップ３，４のアドレス入力接点に印加されるように
パッケージ５のアドレス入力端子に接続し、メモリ・チ
ップ３，４の出力接点をデータ・セレクト回路６に接続
する。データ・セレクト回路６は第１のメモリ・チップ
３よりの出力データをパッケージ５の出力端子に直接出
力するか若しくは第２のメモリ・チップ４よりの出力デ
ータをデータ・ラッチ回路７を介して出力端子へ出力す
るかのデータ転送切り換えをチップ・セレクト信号Ｃ８
に基づいて行なう、データ・ラッチ回路７はラッチ・ク
ロック信号発生回路８て形成されたラッチ・クロック信
号ＬＨに同期してラッチ動作を行なうように構成されて
いる。
一のアドレス信号ＡＤＲＯ〜△Ｄ Ｒ２ｎ−１がメモリ
・チップ３，４のアドレス入力接点に印加されるように
パッケージ５のアドレス入力端子に接続し、メモリ・チ
ップ３，４の出力接点をデータ・セレクト回路６に接続
する。データ・セレクト回路６は第１のメモリ・チップ
３よりの出力データをパッケージ５の出力端子に直接出
力するか若しくは第２のメモリ・チップ４よりの出力デ
ータをデータ・ラッチ回路７を介して出力端子へ出力す
るかのデータ転送切り換えをチップ・セレクト信号Ｃ８
に基づいて行なう、データ・ラッチ回路７はラッチ・ク
ロック信号発生回路８て形成されたラッチ・クロック信
号ＬＨに同期してラッチ動作を行なうように構成されて
いる。
［作用］
このような構成を備えた本発明のメモリ制御方式にあっ
ては、アドレス信ＱＡＤＲＯ〜ＡＤＲ２ｎ１をアドレス
入力端子に供給すると、第１のメモリ・チップ３からｎ
ビットに相当するデータｌ）。
ては、アドレス信ＱＡＤＲＯ〜ＡＤＲ２ｎ１をアドレス
入力端子に供給すると、第１のメモリ・チップ３からｎ
ビットに相当するデータｌ）。
〜［）ｎ−１が出力され、更に第２のメモリ・チップ４
からはｎビットに相当するデータ［）ｎ〜Ｄ２ｎ−１が
データ・ラッチ回路７にラッチされた後にデータ出力端
子に出力される。したがって、固定ビット幅の複数のメ
モリ・チップ３，４を内蔵して形成した単体の読出し専
用メモリに通常のメモリを使用するのと同様のアドレス
指定を行なうことで拡張されたビット幅のデータ出力が
可能となる。
からはｎビットに相当するデータ［）ｎ〜Ｄ２ｎ−１が
データ・ラッチ回路７にラッチされた後にデータ出力端
子に出力される。したがって、固定ビット幅の複数のメ
モリ・チップ３，４を内蔵して形成した単体の読出し専
用メモリに通常のメモリを使用するのと同様のアドレス
指定を行なうことで拡張されたビット幅のデータ出力が
可能となる。
［実施例］
第２図は本発明の一実施例を示した実施例植成図である
。
。
第２図において、２点鎖線９の領域内が本発明によって
構成された単体の読出し専用メモリをポす。同一パッケ
ージ内に２個の読出し専用メモリ・チップ１０．１１が
設けられ、パッケージに設けられている２ｎ個のアドレ
ス入力端子にこれらのメモリ・チップ１０．１１のアド
レス入力接点が並列に接続している。第１の読出し専用
メモリ１０のｎ個のデータ出力接点はｎ個の特定のＡＮ
Ｄ回路Ｑｏ−Ｑｎ−１の一方の入力接点に接続し、ＡＮ
Ｄ回路（３ｏ−Ｑｎ−１の他方の入力接点はインバータ
回路１２の出力接点に共通接続している。
構成された単体の読出し専用メモリをポす。同一パッケ
ージ内に２個の読出し専用メモリ・チップ１０．１１が
設けられ、パッケージに設けられている２ｎ個のアドレ
ス入力端子にこれらのメモリ・チップ１０．１１のアド
レス入力接点が並列に接続している。第１の読出し専用
メモリ１０のｎ個のデータ出力接点はｎ個の特定のＡＮ
Ｄ回路Ｑｏ−Ｑｎ−１の一方の入力接点に接続し、ＡＮ
Ｄ回路（３ｏ−Ｑｎ−１の他方の入力接点はインバータ
回路１２の出力接点に共通接続している。
そして、ＡＮＤ回路Ｑｏ−Ｑｎ−１のそれぞれの出力接
点はパッケージに形成されている下位ｎビットのデータ
出力を行なうためのｎ個のデータ出力端子に接続してい
る。
点はパッケージに形成されている下位ｎビットのデータ
出力を行なうためのｎ個のデータ出力端子に接続してい
る。
一方、第２の読出し専用メモリ１１のｎ個のデータ出力
接点はｎ個の所定のＡＮＤ回路ＧｎりＧ２ｎ−１の一方
の入力接点に接続し、ＡＮＤ回路ＧｎりＧ２ｎ−１の他
方の入力接点は遅延素子１３の出力接点に共通接続して
いる。そして、ＡＮＤ回路ＧｎりＧ２ｎ−１のそれぞれ
の出力接点はデータ・ラッチ回路１５のｎ個の入力接点
に接続し、データ・ラッチ回路１５のｎ個の出力接点が
パッケージに形成されている上位ｎビットのデータ出力
を行なうためのｎ個のデータ出力端子に接続している。
接点はｎ個の所定のＡＮＤ回路ＧｎりＧ２ｎ−１の一方
の入力接点に接続し、ＡＮＤ回路ＧｎりＧ２ｎ−１の他
方の入力接点は遅延素子１３の出力接点に共通接続して
いる。そして、ＡＮＤ回路ＧｎりＧ２ｎ−１のそれぞれ
の出力接点はデータ・ラッチ回路１５のｎ個の入力接点
に接続し、データ・ラッチ回路１５のｎ個の出力接点が
パッケージに形成されている上位ｎビットのデータ出力
を行なうためのｎ個のデータ出力端子に接続している。
インバータ回路１２の入力接点はパッケージのチップセ
レクト入力端子に接続しチップ・セレクト信号Ｃ８が供
給されるようになっている。
レクト入力端子に接続しチップ・セレクト信号Ｃ８が供
給されるようになっている。
遅延素子１３．１４は相互に直列接続し、チップセレク
ト入力端子よりのチップ・セレクト信号Ｃ８を所定の遅
延時間Δτだけ遅延させた信号Ｃ３Ｄを発生する。
ト入力端子よりのチップ・セレクト信号Ｃ８を所定の遅
延時間Δτだけ遅延させた信号Ｃ３Ｄを発生する。
１６はインバータ回路、１７はＡＮＤ回路でおり、ＡＮ
Ｄ回路１７は遅延素子１３の出力信号Ｃ３Ｄとインバー
タ回路１６によって反転されたチップ・セレクト信号Ｏ
８が印加され、論理積演算結果によるラッチ・クロック
信号ＬＨをデータ・ラッチ回路１５のタイミング信号と
して出力する。
Ｄ回路１７は遅延素子１３の出力信号Ｃ３Ｄとインバー
タ回路１６によって反転されたチップ・セレクト信号Ｏ
８が印加され、論理積演算結果によるラッチ・クロック
信号ＬＨをデータ・ラッチ回路１５のタイミング信号と
して出力する。
次に、かかる構成の読出し専用メモリの作動を第３図と
共に説明する。
共に説明する。
同図に示すようなタイミングで、中央処理装置から所定
アドレスを示すアドレス信号ＡＤＲＯ〜Ａ Ｄ Ｒ２ｎ
−１及びチップ・セレクト信号Ｃ８が印加されると、チ
ップ・セレクト信号Ｃ８がＬ ＩＩレベルに反転してい
る期間に読出し専用メモリ１０゜１１からそれぞれｎビ
ット幅のデータ［）ｏ −［）ｎ−１と［）ｎ〜［）２
ｎ−１が出力される。
アドレスを示すアドレス信号ＡＤＲＯ〜Ａ Ｄ Ｒ２ｎ
−１及びチップ・セレクト信号Ｃ８が印加されると、チ
ップ・セレクト信号Ｃ８がＬ ＩＩレベルに反転してい
る期間に読出し専用メモリ１０゜１１からそれぞれｎビ
ット幅のデータ［）ｏ −［）ｎ−１と［）ｎ〜［）２
ｎ−１が出力される。
即ち、ある１サイクル期間について述べれば、アドレス
信＠Ａ Ｄ Ｒｏ 〜Ａ Ｄ Ｒ２ｎ−１が時刻ｔｏｈ
ｔら印加され、時刻ｔ１で確定するのに合わせてチップ
・セレクト信号Ｃ８が“Ｌ ＩＴレベルに反転すると、
第２図中のインバータ回路１２の出力信号Ｏ８が“′ト
ドルーベルに反転し、第１の読出し専用メモリ１０の出
力データ［）０〜［）ｎ−１がＡＮＤ回路Ｑｏ〜Ｇｎ−
１を介して下位ｎビットの出力端子に出力される。また
、遅延素子１３．１４によって所定の遅延時間Δτだけ
遅れた信号Ｃ３Ｄが１１ ＨＩＴレベルとなる時点ｔ２
において、第２の読出し専用メモリ１１から出力された
出力データＤｎ −［）２ｎ−１がＡＮＤ回路Ｇｎ −
Ｇ２ｎ−１ヲ介シテテータ・ラッチ回路１５へ転送され
、更に、ＡＮＤ回路１７が信＠ ＣＳ Ｄと信号Ｏ８と
の論理積によって発生したラッチ・クロック信号ＬＨが
“Ｈ１ルベルになる時点ｔ２に同期して、データ・ラッ
チ回路１５が出力データ［）ｎ〜Ｄ ２ｎ−１をラッチ
し、同時に上位ｎビットの出力端子に出力する。即ち、
ＡＮＤ回路ＧＯ〜Ｇ２ｎ−１と遅延素子１３．１４及び
インバータ回路１２が第１図のデータ・セレクト回路６
に相当し、ＡＮＤ回路１７がラッチ・クロック回路８に
相当し、第１．第２の読出し専用メモリから出力する出
力データＤＯ〜Ｄ ｎ−１とＤｎ−［）２ｎ−１の出力
シーケンスを制御する。そして、チップ・セレクト信号
Ｃ８が時刻ｔ３において“′Ｈ′ルベルに反転すると読
出しの１サイクルが完了する。
信＠Ａ Ｄ Ｒｏ 〜Ａ Ｄ Ｒ２ｎ−１が時刻ｔｏｈ
ｔら印加され、時刻ｔ１で確定するのに合わせてチップ
・セレクト信号Ｃ８が“Ｌ ＩＴレベルに反転すると、
第２図中のインバータ回路１２の出力信号Ｏ８が“′ト
ドルーベルに反転し、第１の読出し専用メモリ１０の出
力データ［）０〜［）ｎ−１がＡＮＤ回路Ｑｏ〜Ｇｎ−
１を介して下位ｎビットの出力端子に出力される。また
、遅延素子１３．１４によって所定の遅延時間Δτだけ
遅れた信号Ｃ３Ｄが１１ ＨＩＴレベルとなる時点ｔ２
において、第２の読出し専用メモリ１１から出力された
出力データＤｎ −［）２ｎ−１がＡＮＤ回路Ｇｎ −
Ｇ２ｎ−１ヲ介シテテータ・ラッチ回路１５へ転送され
、更に、ＡＮＤ回路１７が信＠ ＣＳ Ｄと信号Ｏ８と
の論理積によって発生したラッチ・クロック信号ＬＨが
“Ｈ１ルベルになる時点ｔ２に同期して、データ・ラッ
チ回路１５が出力データ［）ｎ〜Ｄ ２ｎ−１をラッチ
し、同時に上位ｎビットの出力端子に出力する。即ち、
ＡＮＤ回路ＧＯ〜Ｇ２ｎ−１と遅延素子１３．１４及び
インバータ回路１２が第１図のデータ・セレクト回路６
に相当し、ＡＮＤ回路１７がラッチ・クロック回路８に
相当し、第１．第２の読出し専用メモリから出力する出
力データＤＯ〜Ｄ ｎ−１とＤｎ−［）２ｎ−１の出力
シーケンスを制御する。そして、チップ・セレクト信号
Ｃ８が時刻ｔ３において“′Ｈ′ルベルに反転すると読
出しの１サイクルが完了する。
このように、複数個の読出し専用メモリ・チップを同一
パッケージ内に設けた単体の読出し専用メモリを形成し
、これらの読出し専用メモリ・チップに同一のアドレス
信号を印加すると共に、チップ・セレクト信号によって
それぞれの読出し専用メモリ・チップよりのデータ出力
シーケンスを制御することにより、読出し専用メモリ・
チップの増加分に相当するビット幅の拡張を行なうこと
ができる。この結果、従来のような多数の読出し専用メ
モリを増設することなくデータ幅の拡張を達成すること
ができる。
パッケージ内に設けた単体の読出し専用メモリを形成し
、これらの読出し専用メモリ・チップに同一のアドレス
信号を印加すると共に、チップ・セレクト信号によって
それぞれの読出し専用メモリ・チップよりのデータ出力
シーケンスを制御することにより、読出し専用メモリ・
チップの増加分に相当するビット幅の拡張を行なうこと
ができる。この結果、従来のような多数の読出し専用メ
モリを増設することなくデータ幅の拡張を達成すること
ができる。
尚、この実施例において、ＡＮＤ回路Ｇｏ〜Ｇ２ｎ−１
及びデータ・ラッチ回路１５は出力電力容量の大ぎなも
のにすることか好ましい。
及びデータ・ラッチ回路１５は出力電力容量の大ぎなも
のにすることか好ましい。
「発明の効果コ
以上説明したように本発明によれば、複数の固定ビット
幅のメモリ・チップを内蔵した単体の読出し専用メモリ
を形成して、該単体の読出し専用メモリにアドレス信号
とチップ・セレクト信号を印加するだけで、メモリ・チ
ップの数に比例して拡張したビット幅を得ることができ
、従来のような多数の読出し専用メモリを増設しなくて
済む。
幅のメモリ・チップを内蔵した単体の読出し専用メモリ
を形成して、該単体の読出し専用メモリにアドレス信号
とチップ・セレクト信号を印加するだけで、メモリ・チ
ップの数に比例して拡張したビット幅を得ることができ
、従来のような多数の読出し専用メモリを増設しなくて
済む。
第１図は本発明の原理構成図；
第２図は本発明の実施例構成図；
第３図は第２図に示す実施例の作動を説明するためのタ
イミングチャート； 第４図は従来例を示す構成図でおる。 図中、 ３．１０：第１の読出し専用メモリ ４．１１：第２の読出し専用メモ１ノ ５．９：パッケージ ６：データ・セレクト回路 ７．１５：データ・ラッチ回路 ８：ラッチ・クロック回路 １２：インハータ回路 １３．１４：遅延素子 １７ ：ＡＮＤ回路
イミングチャート； 第４図は従来例を示す構成図でおる。 図中、 ３．１０：第１の読出し専用メモリ ４．１１：第２の読出し専用メモ１ノ ５．９：パッケージ ６：データ・セレクト回路 ７．１５：データ・ラッチ回路 ８：ラッチ・クロック回路 １２：インハータ回路 １３．１４：遅延素子 １７ ：ＡＮＤ回路
Claims (2)
- （１）固定ビット幅の複数個の読出し専用メモリ・チッ
プ（３、４）を同一パッケージ（５）内に設け、それぞ
れの読出し専用メモリ・チップに同一のアドレス信号（
ＡＤＲ０−ＡＤＲ２ｎ−１）及びチップ・セレクト信号
（ＣＳ）を印加することにより読出し専用メモリ・チッ
プ数に比例した拡張ビット幅のデータ（Ｄ０〜Ｄ２ｎ−
１）を出力させることを特徴とするメモリ制御方式。 - （２）前記読出し専用メモリ・チップ（１０、１１）を
同一パッケージ内に２個設け、一方の読出し専用メモリ
・チップ（１１）の出力データ（Ｄｎ〜Ｄ２ｎ−１）を
チップ・セレクト信号（ＣＳ）に同期して保持するラッ
チ回路（１５）を介して出力し、他方の読出し専用メモ
リ・チップ（１０）の出力データ（Ｄ０〜Ｄｎ−１）を
チップ・セレクト信号（ＣＳ）に同期して出力すること
を特徴とする特許請求の範囲第１項記載のメモリ制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23600388A JPH0283642A (ja) | 1988-09-20 | 1988-09-20 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23600388A JPH0283642A (ja) | 1988-09-20 | 1988-09-20 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0283642A true JPH0283642A (ja) | 1990-03-23 |
Family
ID=16994357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23600388A Pending JPH0283642A (ja) | 1988-09-20 | 1988-09-20 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0283642A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009523399A (ja) * | 2006-01-13 | 2009-06-18 | 宇太光▲電▼科技股▲分▼有限公司 | 携帯式装置複合電気供給システム |
-
1988
- 1988-09-20 JP JP23600388A patent/JPH0283642A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009523399A (ja) * | 2006-01-13 | 2009-06-18 | 宇太光▲電▼科技股▲分▼有限公司 | 携帯式装置複合電気供給システム |
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