JPH09160862A - ローカル・サイド及びホスト・サイドの間でデータ・ブロックを転送するためのステータス処理システム - Google Patents

Abstract

(57)【要約】 【課題】ホスト処理サイド及びローカル処理サイドの間
でデータ・ブロックを転送する情報処理システムを提供
する。 【解決手段】ホスト処理サイド１１０はホスト処理装置
１０３及びホスト・メモリ１０７を有し、ローカル処理
サイド１２０はローカル処理装置２０１及びローカル・
メモリ２０３を有する。ホスト・メモリは、複数のステ
ータス待ち行列イメージを有するステータス待ち行列メ
モリ部分４０２を含む。それらの各イメージは対応する
データ転送に関するステータス情報を記憶する。データ
・ブロック転送に関するステータス情報はホスト処理サ
イドに通知される。ホスト処理装置は、システム初期設
定時に、ステータス待ち行列パラメータを定義するステ
ータス待ち行列レジスタ・セット４３１を設定する。そ
のステータス待ち行列パラメータは、ホスト・メモリに
おけるステータス待ち行列メモリ部分のロケーション、
及びステータス待ち行列イメージが記憶されるべき場所
及びステータス待ち行列イメージが検索されるべき場所
を指すポインタ値を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータ・シ
ステムの分野に関するものであり、更に詳しく云えば、
２つの処理装置相互間のデータ・ブロックの転送に関連
したステータス情報の処理に関するものである。

【０００２】

【従来の技術】今日の社会におけるパーソナル・コンピ
ュータの広範囲の普及によって、そのシステムの種々な
コンポーネント相互間で大きなデータ・ブロックを高い
信頼性をもって転送することが常に必要である。ネット
ワーク化されたパーソナル・コンピュータ（ＰＣ）は、
相互に大きなデータ・ブロックを受信及び送信すること
をいつも必要としている。更に、大きなデータ・ブロッ
クを転送する必要性は、益々人気のあるクライアント／
サーバ情報処理環境において特に重要である。そのよう
な環境では、複数のクライアント・ワークステーション
がネットワーク化され、そして１つ又は複数のサーバ・
システムに結合され、従って、クライアント・ステーシ
ョンがファイル、プリンタ、及びアプリケーションのよ
うなシステム資源を共用することを可能にする。その結
果、サーバ・システムは、非常に大きいデータ・ブロッ
クを記憶装置からクライアント・ステーションに転送す
る必要が頻繁に生じる。データの保全性を保証するため
に、データ・ブロック転送の終了時に、転送エラー状態
がある場合にそれを表すステータス信号を発生すること
が通例である。

【０００３】一般的には、１つのシステムから他のシス
テムへのデータ転送は、入出力（Ｉ／Ｏ）拡張バスを通
してホスト・システム装置に結合されたローカル・イン
ターフェース・コントローラを介して処理される。その
インターフェース・コントローラは、小型コンピュータ
・システム・インターフェース（ＳＣＳＩ）コントロー
ラのような記憶装置インターフェース、或いは、イーサ
ネット又はトークン・リング・ローカル・エリア・ネッ
トワーク（ＬＡＮ）コントローラのような通信インター
フェースでもよい。或Ｉ／Ｏ拡張バス・プロトコルは、
インターフェース・コントローラがバスの制御を取るこ
と及びホスト装置との間でデータを転送することを可能
にする。そのようなインターフェース・コントローラは
バス・マスタとして知られており、バス・マスタリング
・プロトコルをサポートするＩ／Ｏバスを操作する。バ
ス・マスタリング・プロトコルをサポートする２つの例
示的Ｉ／Ｏ拡張バスは、周辺コンポーネント相互接続
（ＰＣＩ）バス及びマイクロチャネルＩ／Ｏバスであ
る。

【０００４】メモリ装置との間でデータを効率的に転送
するための種々の技法が長年にわたって考案されてき
た。連続したデータの大きなブロックをダイレクト・ア
クセス記憶装置（ＤＡＳＤ）からシステム・メモリに、
又はその逆に転送するために、ダイレクト・メモリ・ア
クセス（ＤＭＡ）技法が広範囲で使用されている。ＤＭ
Ａ機能を持ったコンピュータ・システムでは、ＣＰＵ
は、開始アドレス及びブロック・カウントをＤＭＡコン
トローラに送るだけで、大量のデータを転送することに
関連したオーバヘッドから開放される。システムＣＰＵ
は、指定されたＤＭＡ転送を行うように開始アドレス及
びバイト・カウントでもってＤＭＡコントローラを簡単
にプログラムする。ステート・マシーンとして実施可能
なＤＭＡコントローラは、ＣＰＵによって送られた開始
アドレス情報及びブロック・カウントを受け取り、それ
を内部レジスタに記憶する。しかる後、ＣＰＵによって
信号されたデータの転送方向に従って、ＤＭＡコントロ
ーラはシステム・メモリとローカル・インターフェース
・コントローラの間でＩ／Ｏ拡張バスを介してデータを
直列的に転送する。各データ転送の終了時に、ＤＭＡコ
ントローラは、ＤＭＡ転送中に何らかの転送エラー状態
が生じたかどうかを表すステータス信号の他に、そのデ
ータ転送の終了をＣＰＵに知らせる信号を発生する。転
送エラー状態及び制御ソフトウエアに従って、ＣＰＵは
ＤＭＡサイクルを再試行することが可能である。

【０００５】通常、コンピュータ・システムを制御する
或オペレーティング・システム（ＯＳ）は、結果として
非連続的なメモリ部分の発生を生じるようにシステム・
メモリを割振ることがよく知られている。従って、その
割振られたメモリ部分の間に、種々なサイズの割振りさ
れてないメモリ部分が生ずることがある。しかし、シス
テム・メモリに向けられた連続的データ・ブロックが１
つ又は複数のその割振りされてない部分に適合しない場
合がしばしばある。従って、オペレーティング・システ
ムは、そのような大きいデータ・ブロックを収容するよ
うに連続したメモリ領域を割振ることを強いられる。そ
のため、システム・メモリの一部分は割振りされずに残
り、その結果、システム・メモリの非効率的な使用を生
じることがある。

【０００６】この問題を克服するために、コンピュータ
・システムは、連続したデータ・ブロックが非連続的な
メモリ部分に適合するように細分される（即ち、分散さ
れる）分散／収集オペレーションとして知られたデータ
転送技法を利用してきた。システム読取オペレーション
時に、連続したデータ・ブロックはシステム・メモリの
非連続の部分に分散される。逆に、書込オペレーション
時には、分散したデータ・ブロックが非連続のメモリ部
分から収集され、連続したデータ・ブロックを作成する
ように整えられる。分散したメモリ部分を追跡するため
に、分散／収集リスト（ＳＧＬ）がシステム・メモリに
記憶される。ＳＧＬは、その分けられたメモリ部分の開
始アドレス及びバイト・カウントを含み、従って、それ
らのバイトは、データ・ブロックが何処に分散されるべ
きか或いはそれらが何処から収集されるべきかを追跡す
る。分散／収集機能を持ったシステムでは、ステート・
マシンのようなＤＭＡは、各データ・ブロックに対する
そのＳＧＬにより表された開始アドレス及びバイト・カ
ウント情報を受け取り、対応するデータ転送を行う。そ
の分散／収集オペレーションに関連した各データ・ブロ
ックの完成時に、ＣＰＵはデータ・ブロック転送の終
了、或いはエラー転送状態がある場合にはその状態のス
テータスを知らされる。

【０００７】

【発明が解決しようとする課題】しかし、データ・ブロ
ック転送の終了後にＣＰＵに割込を行うことはＣＰＵの
パフォーマンスを損なうことがある。それは、ＣＰＵ
が、データ・ブロック転送の終了後に発生される割込を
サービスするために、現在のタスクの遂行を停止させら
れるためである。この問題は、分散したデータ・ブロッ
クと多くの割込を関連付ける分散／収集オペレーション
を利用するシステムにおいては、大きなデータ・ブロッ
クを転送する時に特に深刻となる。従って、現在のシス
テムは、データ転送割込のサービスと関連したＣＰＵオ
ーバヘッドを減少させるために、多くの割込マスク技法
の１つを利用している。更に、或システムは、データ・
ブロックのデータ転送ステータス情報を待ち行列化し
て、ＣＰＵがデータ・ブロック転送のサービスを適当に
タイミング制御するためにデータ転送待ち行列機構を利
用している。そのような方法の１つは、「分散共用メモ
リを有するパイプ・インターフェースを持った自己記述
制御エレメントを非同期的に分配するためのシステム
（System for asynchronously delivering self-descri
bing control elements with a pipe interface having
distributed shared memory）」と題した１９９４年６
月２８日発行の米国特許第５,３２５,４９２号に開示さ
れている。

【０００８】しかし、ローカル・マスタリングを行うこ
とができるローカル・インターフェース・コントローラ
の出現によって、ホスト処理サイドとローカル処理サイ
ドとの間のデータ転送スループットを高めるためには、
ローカル処理サイドにおけるデータ転送ステータス・オ
ーバヘッドを減少させる必要がある。

【０００９】

【課題を解決するための手段】本発明によれば、ホスト
処理サイドとローカル処理サイドとの間のデータ・ブロ
ック転送を処理することができる情報処理システムは、
ホスト処理サイドにおいてホスト処理装置及びそのホス
ト処理装置によってアクセス可能なホスト・メモリを含
み、ローカル処理サイドにおいてローカル処理装置及び
ローカル・メモリを含む。すべてのデータ・ブロック転
送の開始前に、ホスト処理装置は、ステータス待ち行列
メモリ部分を定義する一組の事前定義された情報をステ
ータス待ち行列レジスタに記憶する。好ましくは、ホス
ト・メモリにおけるアドレスに置かれたステータス待ち
行列メモリ部分は複数のステータス待ち行列イメージを
含む。各ステータス待ち行列イメージは、対応するデー
タ・ブロック転送に関するステータス情報を記憶する。
ホスト処理装置は、初期設定時に、その後のステータス
待ち行列イメージが何処に記憶されるべきか及びその後
のステータス・イメージが何処から検索されるべきかを
表すそのステータス待ち行列メモリ部分内のアドレスを
指す適当なポインタ値をセットする。好ましくは、その
ステータス・レジスタ・セットはローカル処理サイドに
置かれる。ステータス転送コントローラは、ローカル処
理装置の介入なしに、ステータス待ち行列レジスタ・セ
ットに応答して、ステータス待ち行列イメージをステー
タス待ち行列部分に転送するためのものである。従っ
て、ローカル処理装置は、各データ・ブロックの終了後
にステータス情報を送信することに関するオーバヘッド
を軽減する。

【００１０】

【発明の実施の形態】図１を参照すると、本発明を組み
込んだ例示的なコンピュータ・システム１００のブロッ
ク図が示される。コンピュータ・システム１００は、Ｉ
ＢＭパーソナル・コンピュータ又はそれと互換性のある
システムのようなパーソナル・コンピュータ・システム
より成るものでよい。コンピュータ・システム１００
は、スタンドアローン・ワークステーションとして動作
するものでよく、或いはクライアント・ステーション又
はサーバ・ステーションとして動作する大きなコンピュ
ータ・ネットワークの一部分であってもよい。

【００１１】コンピュータ・システム１００は、２つの
処理サイド、即ち、オペレーティング・システム及びア
プリケーションによって指定されるような高レベルの処
理機能を遂行するホスト処理サイド１１０、及びコンピ
ュータ・システム１００に対する記憶媒体インターフェ
ース又は通信インターフェースを与えるような周辺機能
を遂行するローカル処理サイド１２０より成る。ホスト
処理サイド１１０及びローカル処理サイド１２０は入出
力（Ｉ／Ｏ）拡張バス１３０を介して相互に結合され
る。Ｉ／Ｏ拡張バス１３０は多くの適当なＩ／Ｏ拡張バ
ス・プロトコルの１つとコンプライアントである。それ
らのプロトコルは、ローカル・インターフェース・コン
トローラが、Ｉ／Ｏ拡張バス１３０を介してデータ・ブ
ロックを転送するというような指定された機能を遂行す
るためにバスの制御を取ることを可能にする。そのよう
なバス・プロトコルの例は、ＰＣＩ又はマイクロチャネ
ル仕様によって定義されたものを含む。

【００１２】ホスト処理サイド１１０は、そのコンピュ
ータ・システム１００の機能全体を制御するための単一
のホスト処理装置１０３、又はマルチ処理システムにお
いては、複数のホスト処理装置を含む。ホスト処理装置
１０３は、インテル社によって提供されるＰｅｎｔｉｕ
ｍ（商標）プロセッサ、或いはＩＢＭ社によって提供さ
れるＰｏｗｅｒＰＣ（商標）プロセッサのような多くの
商業的に入手可能なホスト処理装置の１つであってもよ
い。よく知られているように、ホスト処理装置１０３
は、先ず、読取専用メモリ（ＲＯＭ）１０１に記憶され
たファームウエア命令を実行することによって動作す
る。基本入出力システム、即ち，ＢＩＯＳとして知られ
たファームウエア命令は、接続された装置を検出するた
めの命令及び電源入力自己検査（ＰＯＳＴ）のための命
令を含む。一般には、ファームウエア命令の終了時に、
ホスト処理装置１０３は、ローカル・サイドの記憶装置
１１４からホスト・メモリ（システム・メモリ）１０７
にＯＳをロードすることによってオペレーティング・シ
ステム命令を実行する。ホスト処理装置１０３、ＲＯＭ
１０１、及びホスト・メモリ１０７の間のデータの転送
はメモリ・コントローラ１０９によって制御される。

【００１３】一方、ホスト処理サイド１１０及びＩ／Ｏ
拡張バス１３０の間のデータの転送はＩ／Ｏブリッジ・
インターフェース１１１によって制御される。プロセッ
サ・パフォーマンスを高めるために、ホスト処理装置１
０３は、最も最近使用されたデータ及び命令を記憶する
ための内部キャッシュ・メモリ（レベル１, Ｌ１）１０
４又は外部キャッシュ・メモリ（レベル２, Ｌ２）１０
５を含み、従って、システム・メモリ・サイクルを最小
にする。それらのキャッシュ・メモリは、一般に、ホス
ト処理装置１０３に近接して位置づけられた高速度の静
的ランダム・アクセス・メモリ（ＳＲＡＭ）を含む。Ｌ
２キャッシュ・メモリへの及びＬ２キャッシュ・メモリ
からのデータ転送は周知のキャッシュ・コントローラ１
０６によって制御される。Ｉ／Ｏブリッジ・インターフ
ェース１１１は、メモリ・コントローラ１０９と、外部
キャッシュ・コントローラ１０６を介したホスト処理装
置１０３と、Ｉ／Ｏ拡張バス１３０との間をインターフ
ェースするように設計される。ホスト処理装置１０３は
適当なＩ／Ｏブリッジ・インターフェース１１１を介し
てＩ／Ｏ拡張バス１３０とインターフェースし、従っ
て、ローカル処理サイド１２０とインターフェースす
る。

【００１４】詳しく後述するように、記憶装置１１４は
ローカル処理サイド１２０のローカル・インターフェー
ス・コントローラ１１３を介してＩ／Ｏ拡張バス１３０
とインターフェースする。当業者には明らかなように、
図示のホスト処理サイド１１０は単なる例示的なもので
あり、アプリケーションに従って、ホスト処理サイド１
１０の機能的要件を実現するように種々のシステム・ア
ーキテクチャが設計可能である。

【００１５】ローカル処理サイド１２０において、コン
ピュータ・システム１００は、種々の周辺装置１１５に
結合された小型コンピュータ・システム・インターフェ
ース（ＳＣＳＩ）コントローラのような複数のローカル
・インターフェース・コントローラ１１３を含むもので
よい。更に、記憶装置、通信装置、印刷装置、ネットワ
ーク装置、イメージ装置等がシステム機能性及びフィー
チャを補足するために追加可能である。例えば、コンピ
ュータ・システム１００は、記憶装置として低価格ドラ
イブの冗長配列（ＲＡＩＤ）を持った高速広範囲のＳＣ
ＳＩローカル・インターフェース・コントローラを有す
るサーバ・ステーションとして利用可能である。

【００１６】図２を参照すると、ローカル処理サイド１
２０のインターフェース・コントローラ１１３の更に詳
細なブロック図が示され、それは、Ｉ／Ｏ拡張バス１３
０を制御するためのバス・マスタとして作用するための
機能を含むローカル処理サイドの周辺機能全体を制御す
るためのローカル処理装置２０１を含む。ローカル処理
装置２０１は、前述のＰｏｗｅｒＰＣ４０３のような種
々の商業的に入手可能なプロセッサより成る。ホスト処
理サイド１１０と同様に、ローカル処理装置２０１はロ
ーカルＲＯＭ２０５に記憶されたファームウエア命令を
実行する。ローカル・インターフェース・コントローラ
１１３は、ローカル・プロセッサ・インターフェース・
ブリッジ２０７を介してローカル処理装置２０１を種々
のローカル処理サイドのエレメントとインターフェース
するためのローカル・バス２１１を含む。好ましくは、
ローカル・バス２１１はＰＣＩバスである。又、ローカ
ル・バス２１１には、ローカル・メモリ２０３への及び
ローカル・メモリ２０３からのデータの転送を制御する
ためのローカル・メモリ・コントローラ２１３が結合さ
れる。

【００１７】ローカル・バス２１１の反対側には、ロー
カル・バス２１１及び装置バス２３１（例えば、ＳＣＳ
Ｉバス）の間に周知の装置インターフェース・ブリッジ
２１７が結合される。ローカル・インターフェース・コ
ントローラ１１３は、装置インターフェース・ブリッジ
２１７を介してＳＣＳＩ記憶装置のようなローカル装置
１１５をインターフェースする。本発明の好適な実施例
では、ローカル装置１１５は、ローカル処理サイド１２
０によって大きいデータ・ブロックを転送することがで
きるＲＡＩＤ記憶装置アレイより成る多数の装置の１つ
である。データ転送コントローラ・ブリッジ２０９は、
本発明によれば、ホスト処理サイド１１０及びローカル
処理サイド１２０の間のデータの分散／収集転送を制御
する他に、ローカル・バス２１１をＩ／Ｏ拡張バス１３
０にインターフェースする。

【００１８】本発明の好適な実施例は２つの異なるデー
タ転送モード、即ち、単一ブロック・データ転送モード
及び分散／収集（scatter/gather）データ転送モードで
データ・ブロックを転送することができる。単一ブロッ
ク・データ転送モードでは、メモリ領域におけるロケー
ションを指定する情報によって識別される１つのデータ
・ブロックだけが転送される。分散／収集データ転送モ
ードでは、メモリ領域内に分散され且つロケーション及
びサイズを指定する一組の情報によって識別される複数
のデータ・ブロックが転送される。

【００１９】本発明によれば、ホスト処理装置１０３
は、すべてのデータ・ブロック転送の前に、好ましく
は、初期設定時に、ステータス待ち行列メモリ部分を定
義する一組の情報をステータス待ち行列レジスタ・セッ
トに記憶する。好ましくは、ホスト・メモリ１０７にお
けるアドレスで位置指定されるステータス待ち行列メモ
リ部分は複数のステータス情報イメージを含む。そのス
テータス情報イメージは、対応するデータ・ブロック転
送コマンドに関連するステータス情報を記憶する。又、
ホスト処理装置は、初期設定時に、その後のステータス
・イメージが何処に記憶されるべきか及びその後のステ
ータス・イメージが何処から検索されるべきかを表すア
ドレスを指す適当なポインタ値をステータス待ち行列部
分内にセットする。好ましくは、ステータス・レジスタ
・セットがローカル処理サイド１２０内に設置され、ス
テータス転送コントローラがこのレジスタ・セットに応
答して、ローカル処理装置の介入なしに、ステータス情
報イメージをホスト処理サイド１１０におけるステータ
ス待ち行列メモリ部分に転送する。従って、ローカル処
理装置２０１は、各データ・ブロックの終了後、ステー
タス情報の送信と関連したオーバヘッドから開放され
る。

【００２０】前述のように、本発明のシステムは単一ブ
ロック・データ転送モード或いは両サイドの分散／収集
データ転送モードで動作することができる。単一ブロッ
ク・データ転送モードでは、ステータス転送コントロー
ラは、各単一ブロックのデータ転送の終了後にステータ
ス待ち行列イメージを転送する。一方、分散／収集デー
タ転送モードでは、分散／収集オペレーションに関連し
たすべての分散したデータ・ブロックの終了時に、ステ
ータス・イメージが転送される。

【００２１】両サイドの分散／収集データ転送モードを
サポートするために、ローカル処理サイド１２０及びホ
スト処理サイド１１０の各々は、両サイドにおいて収集
及び分散オペレーションを同時に行うことを可能にする
アクティブな分散／収集リストを維持する。好適な実施
例では、ローカル分散／収集リスト及びホスト分散／収
集リストは、それぞれ、ローカル・メモリ及びホスト・
メモリに記憶される。各データ・ブロック転送時に、一
方の処理サイドにおいて収集されたデータは他方の処理
サイドにおいて同時に分散される。各サイドにおける分
散／収集オペレーションは対応する分散／収集リストに
従って遂行される。従って、本発明のコンピュータ・シ
ステムは、そのデータ転送に関連した各ホスト・メモリ
部分のアドレスを表す第１セットの情報を記憶する。同
様に、第２セットの情報がそのデータ転送に関連した各
ローカル・メモリ部分のアドレスを表す。好適な実施例
では、その第１セット及び第２セットの情報は、それぞ
れ、ローカル・メモリ２０３及びホスト・メモリ１０７
において位置指定されたホスト・メモリ部分及びローカ
ル・メモリ部分の開始アドレス及びそれぞれのサイズを
含む。

【００２２】両サイドにおける分散／収集オペレーショ
ンと関連するブロック転送時に、一方のサイドにおいて
収集されるデータの量が他方のサイドにおいて分散され
るデータの量に等しくなるように、ホスト及びローカル
分散／収集リストが作成されることに留意して欲しい。
従って、大きなデータ・ブロック転送の開始時に、その
送信する処理サイド、即ち、ホスト及びローカル処理サ
イド１１０又は１２０がそのデータ・ブロックのサイズ
を他方のサイドに知らせる。ローカル処理サイドでは、
対応するファームウエア・コードを実行するローカル処
理装置２０１は、その転送に関連したデータ・ブロック
のサイズに対応するようにローカル分散／収集リストを
作成する。ホスト処理サイド１１０では、ローカル・イ
ンターフェース装置の装置ドライバ・コードがホスト分
散／収集リストを作成するために実行される。ローカル
及びホスト分散／収集リストに対する記憶領域が前述の
領域に限定されないことに留意して欲しい。ローカル及
びホスト分散／収集リストは、ローカル・メモリ、ホス
ト・メモリ、又は独立したメモリ・システムに含まれた
同じメモリ領域に記憶可能である。

【００２３】図３を参照すると、その分散／収集オペレ
ーションを表す図が、ローカル処理サイド１２０及びホ
スト処理サイド１１０における分散／収集オペレーショ
ンの同時遂行を示す。ホスト処理サイド１１０では、ホ
スト・メモリ１０７はホスト分散／収集リスト部分３０
１及び複数のデータ・ブロック部分３０７を含み、それ
らは、図示のように、ホスト・メモリ１０７内に分散さ
れ、従って、非連続のアドレス・ロケーションに設けら
れる。ホスト分散／収集リスト部分３０１は、特殊なデ
ータ・ブロック部分３０７を指す情報を含む事前定義さ
れた数のリスト・エレメント３０６を有する。各分散／
収集リスト・エレメントは２つのセクション、即ち、開
始アドレス・セクション３０８及び転送長セクション３
０９に分けられる。

【００２４】本発明の好適な実施例では、分散／収集リ
スト部分３０１は、２つの４バイト部分に細分された８
バイトのリスト・エレメントを含む。第１の４バイト
は、データ・ブロック・ロケーションの開始アドレスを
表すデータ・ブロック開始アドレス部分３０８より成
り、次の４バイトは対応するデータ・ブロックの長さを
表す転送長部分３０９より成る。矢印によって示される
ように、各分散／収集エレメント３０６は、開始アドレ
ス及びバイト・カウントを定義することによって特定の
データ・ブロックに対応する。ローカル処理サイド１２
０では、同様に、ローカル・メモリ２０３がローカル分
散／収集リスト部分３０５及び非連続のデータ・ブロッ
ク部分３２７を含む。そのリスト部分３０５における分
散／収集エレメント３２６は対応するデータ・ブロック
３２７を指す。データ・ブロックを指す情報が、データ
・ブロックの開始アドレス及び終了アドレスのようなそ
のメモリにおける対応するデータ・ブロックのロケーシ
ョンを指定する種々の情報より成ることは明らかであろ
う。

【００２５】前述のように、好適な実施例では、各サイ
ドに対応する分散／収集リストが対応のホスト・メモリ
１０７及びローカル・メモリ２０３のメモリ部分に記憶
される。ホスト処理サイド１１０では、ホスト分散／収
集リストがローカル・インターフェース・コントローラ
１１３の装置ドライバによって発生される。一方、ロー
カル分散／収集リストは、ＲＯＭ２０５に記憶されたフ
ァームウエアによって発生される。何れの処理サイド１
１０又は１２０においても、分散／収集オペレーション
時に、１つのブロックの連続したデータが、対応する分
散／収集リストに従って分散される複数の小さいデータ
・ブロックに細分される。同様に、収集オペレーション
時に、分散されたデータ・ブロックが対応するサイドに
おけるアクティブな分散／収集リストに従って収集され
る。しかる後、その収集されたデータ・ブロックは、更
なる処理のために連続したデータ・ブロックを形成する
よう統合される。大きいデータ転送は、複数の分散／収
集リスト（その各々がデータ・ブロックの特定の小さい
分散／収集リストを定義する）と関連することに留意し
て欲しい。又、ローカル処理サイド及びホスト処理サイ
ドに対する分散／収集リストは、各サイドにおけるデー
タ・ブロックの合計サイズが互いに等しくなるように作
成される。

【００２６】図４を参照すると、本発明の好適な実施例
を具体化するホスト処理サイド１１０及びローカル処理
サイド１２０の関連部分の更に詳細なブロック図が示さ
れる。ローカル処理サイド１２０では、データ転送コン
トローラ２０９は、Ｉ／Ｏ拡張バス１３０を介してホス
ト・メモリに及びホスト・メモリからデータ・ブロック
を転送するためのホストＤＭＡステート・マシン４２２
を含む。又、そのデータ転送コントローラ２０９は、ロ
ーカル・メモリ・コントローラ２１３を介してローカル
・メモリ２０３に及びローカル・メモリ２０３からデー
タ・ブロックを転送するためのローカルＤＭＡステート
・マシン４２４を含む。データ転送と関連したデータ・
ブロックを一時的に記憶するためにデータ転送コントロ
ーラ２０９にはＤＭＡステート・マシン４２２及び４２
４の間に結合された先入れ先出し（ＦＩＦＯ）バッファ
４２６が配置される。ホスト処理サイド１１０からロー
カル処理サイド１２０へのデータ転送時に、そのＦＩＦ
Ｏバッファ４２６は、ホストＤＭＡステート・マシン４
２２からの収集されたホスト・データを一時的に記憶
し、分散されるべきローカルＤＭＡステート・マシン４
２４にそのような一時的に記憶されたデータを与える。
逆に、ローカル処理サイド１２０からホスト処理サイド
１１０へのデータ転送時に、ＦＩＦＯバッファ４２６
は、ローカルＤＭＡステート・マシン４２４からの収集
されたローカル・データを受信し、そして一時的に記憶
し、ホスト処理サイド１１０上に分散させるためのその
ような一時的に記憶されたデータをホストＤＭＡステー
ト・マシン４２２に与える。

【００２７】ＲＡＩＤ記憶装置に記憶されたデータ・ブ
ロックのような大きいデータ・ブロックを転送する時、
小さいデータ・ブロックのグループをカバーする単一の
データ転送コマンドを開始させることは有益である。即
ち、一群のデータ・ブロックの各々に対して複数のデー
タ転送コマンドを開始させるのとは対照的に、ホスト処
理装置が一群のデータ・ブロックに対して単一のデータ
転送コマンドを開始させる場合、データ転送のスループ
ットは大いに増加する。例えば、データ・ブロックを転
送するためのＤＭＡコマンドと同様に、データ・ブロッ
クの開始アドレス及びバイト・カウントを指定すること
によって単一のコマンドを開始させることは有益であ
る。それとは別に、大きいデータ・ブロックを４つの小
さいメモリ部分に分散する必要がある場合、分散される
べき各ブロックに対して４つの別々のデータ転送コマン
ドを開始させる代わりに、単一のデータ転送コマンドを
使用してそのようなデータ転送を行うことが望ましい。
従って、本発明は、多数の分散／収集リスト・エレメン
ト（例えば、図３のエレメント３０６及び３０７）がグ
ループ分けされそして単一の転送コマンド・オペレーシ
ョン時に転送されることを可能にするデータ・チャネル
を利用する。好適な実施例では、データ・チャネルは、
ローカル・メモリ２０３に記憶された１つ又は複数のデ
ータ・チャネル制御ブロック（ＤＣＢ）イメージより成
る。従って、データ転送コントローラ２０９は、５つの
３２ビット・レジスタ４１７より成るＤＣＢレジスタ・
セット４１１を有する。後述するように、各ＤＣＢイメ
ージは、分散／収集リストの開始アドレス及び処理され
るべきその後の分散／収集エレメントのカウントを定義
する事前定義された構造を有する。

【００２８】本発明は、データ転送に関連する殆どのデ
ータ・ブロックがエラー状態に遭遇しそうもないという
仮定を利用する。従って、ローカル・メモリは、複数の
ＤＣＢイメージより成るＤＣＢメモリ部分を含む。ＤＣ
Ｂイメージは、エラー状態がないことを表すデフォルト
・ステータス情報を記憶する。データ転送ステータス・
デテクタは、エラー状態なしのデフォルトが真であるか
どうかを決定する。それが真である場合、デフォルト・
ステータス情報は、ローカル処理装置の介入なしに対応
するステータス・イメージに転送される。しかし、エラ
ー状態が検出される場合、ローカル処理装置は、適正に
発生したエラー割込を処理することによってエラー・ス
テータス情報の転送と関連付けられる。

【００２９】図５を参照すると、本発明の好適な実施例
に従ってＤＣＢレジスタ・セット４１１を定義する図５
００が示される。ＤＣＢレジスタ・セット４１１は５つ
の３２ビット・レジスタより成る。データ転送モード、
即ち、単一ブロック・データ転送モードか或いは分配／
収集データ転送モードかに依って、３２ビット・レジス
タの内容は単一データ・ブロックのアドレス或いは分散
／収集リスト部分のアドレスを指定する。単一ブロック
・データ転送モードでは、３２ビットのデータ・チャネ
ル・ホスト・アドレス・レジスタ（ＤＣＨＡＲ）５１０
が連続したデータ・ブロックのホスト・メモリ開始アド
レスを含む。しかし、分散／収集データ転送モードで
は、ＤＣＨＡＲ５１０は、ホスト・メモリ２０７に記憶
された分散／収集リストのホスト・メモリ開始アドレス
を含む。同様に、単一ブロック・データ転送モードで
は、３２ビットのデータ・チャネル・ローカル・アドレ
ス・レジスタ（ＤＣＬＡＲ）５２０は連続したデータ・
ブロックのローカル・メモリ開始アドレスを含む。一
方、分散／収集データ転送モードでは、ＤＣＬＡＲ５２
０は、ローカル・メモリ２０３に記憶された分散／収集
リストのローカル・メモリ開始アドレスを含む。

【００３０】転送モードに従って、３２ビットのデータ
・チャネル・ローカル・カウント・レジスタ（ＤＣＬＣ
Ｒ）５３０はデータ・ブロック・カウント値又はローカ
ル分散／収集リストのカウント値を含む。同様に、３２
ビットのデータ・チャネル・ホスト・カウント・レジス
タ（ＤＣＨＣＲ）５４０はデータ・ブロック・カウント
値又はホスト分散／収集リストのカウント値を含む。３
２ビットのデータ・チャネル制御レジスタ（ＤＣＣＲ）
５５０は、単一バイトの制御情報５５２と、ＤＣＢオペ
レーションのエラーなし終了ステータスを表すための３
バイトのステータス・フィールド５５４とを含む。詳し
く後述するように、ステータス・フィールド５５４は、
エラーなしの状態の存在を表すデフォルト・データ転送
状態を記憶する。それは、データ転送エラー状態が検出
されない場合、ホスト・メモリにおけるステータス待ち
行列部分に自動的に転送される。

【００３１】図６を参照すると、ＤＣＣＲ５５０の詳細
図が示される。制御レジスタ５５２は、次のように定義
された８個のビットより成る。即ち、 ビット０：予約済み。 ビット１：１にセットされる時、現在のデータ・ブロッ
ク転送のためのデータ・チャネル・オペレーションを開
始する。 ビット２：１にセットされる時、ホスト処理サイドから
ローカル処理サイドへのデータ転送方向を表す。０にセ
ットされる時、データ転送方向はローカル処理サイドか
らホスト処理サイドである。 ビット３：未定。 ビット４：１にセットされる時、現在のデータ・ブロッ
ク転送の終了時にデータ・チャネル割込をセットさせる
であろう。 ビット５：ＤＣＣＲビット２が０にセットされた場合に
これが１にセットされる時、自動ステータス・イネーブ
ル・ビット（ＡＳＥ）は、現在のデータ転送の終了時に
ホスト・メモリにおけるステータス待ち行列上にＤＣＣ
Ｒステータス・バイトの自動転送を開始させるであろ
う。 ビット６：１にセットされる時、ローカル・メモリから
の分散／収集処理を可能にする。 ビット７：１にセットされる時、ホスト・メモリからの
分散／収集処理を可能にする。

【００３２】本発明の好適な実施例は、一方のサイド又
は両方のサイドにおいて分散／収集データ転送を可能に
することに留意して欲しい。デュアル・サイド分散／収
集モードを可能にするためには、ビット６及びビット７
の両方がセットされなければならない。前述のように、
分散／収集データ転送モードは、ビット６及び７の両方
がセットされた場合に可能にされる。

【００３３】ステータス・バイト１、２、及び３は３バ
イトのステータス・ブロックを含む。ローカル・インタ
ーフェース・コントローラによって与えられる機能に従
って、これらのバイトは種々のステータス状態を表すよ
うに定義可能である。

【００３４】更に、本発明は、ローカル処理装置オーバ
ヘッドを最小にすることによって一連のＤＣＢが処理さ
れることを可能にするために多数のＤＣＢの待ち行列化
を行うことを意図する。従って、データ転送コントロー
ラ２０９は、３２ビット・レジスタ４１９及び４３９よ
り成るＤＣＢ待ち行列レジスタ・セット４１３及びステ
ータス待ち行列レジスタ・セット４３１を含む。

【００３５】図７を参照すると、ＤＣＢ待ち行列レジス
タ・セット４１３を定義する図７００が示される。ＤＣ
Ｂ待ち行列開始レジスタ（ＤＱＳＲ）７１０は、ＤＣＢ
待ち行列メモリ部分の開始のローカル・メモリ・アドレ
スであるＤＣＢ開始ポインタを含む。ＤＣＢ待ち行列ヘ
ッド・レジスタ（ＤＱＨＲ）７２０は、ローカル処理装
置２０１が次のＤＣＢイメージを記憶するローカル・メ
モリ・アドレスであるＤＣＢ待ち行列ヘッド・ポインタ
を含む。ＤＣＢ待ち行列テイル・レジスタ（ＤＱＴＲ）
７３０は、データ転送コントローラ２０９が次のＤＣＢ
イメージをフェッチするローカル・メモリ・アドレスで
あるＤＣＢテイル・ポインタを含む。ＤＣＢ待ち行列エ
ンド・レジスタ（ＤＱＥＲ）７４０は、ＤＣＢ待ち行列
メモリ部分の終端のローカル・メモリ・アドレスである
ＤＣＢエンド・ポインタを含む。

【００３６】図８を参照すると、ステータス待ち行列レ
ジスタ・セット４３１を定義する図が示される。ステー
タス待ち行列開始レジスタ（ＳＱＳＲ）８１０は、ステ
ータス待ち行列メモリ部分の開始を表すシステム・メモ
リ・アドレスを指すステータス待ち行列開始ポインタを
含む。ステータス待ち行列ヘッド・レジスタ（ＳＱＨ
Ｒ）８２０は、データ転送コントローラ２０９が次にス
テータス待ち行列イメージを記憶するホスト・メモリ・
アドレスを指すステータス待ち行列ヘッド・ポインタを
含む。ステータス待ち行列テイル・レジスタ（ＳＱＴ
Ｒ）８３０は、ホスト処理装置１０３が次にステータス
待ち行列イメージをフェッチ又は検索する場所を表すホ
スト・メモリ・アドレスを指すステータス・テイル・ポ
インタを含む。ステータス待ち行列エンド・レジスタ
（ＳＱＥＲ）８４０は、ステータス待ち行列メモリ部分
の終端を表すホスト・メモリ・アドレスを指すステータ
ス待ち行列エンド・ポインタを含む。

【００３７】図４を再び参照すると、レジスタ・セット
４１１の５つのレジスタ４１７は、それぞれ、図５に示
された５つの３２ビット・レジスタ、即ち、ＤＣＢ５０
０のＤＣＨＡＲ５１０、ＤＣＬＡＲ５２０、ＤＣＬＣＲ
５３０、ＤＣＨＣＲ５４０、及びＤＣＣＲ５５０に対応
する。同様に、ＤＣＢ待ち行列レジスタ・セット４１３
のレジスタ４１９は、図７のレジスタＤＱＳＲ７１０、
ＤＱＨＲ７２０、ＤＱＴＲ７３０、及びＤＱＥＲ７４０
に対応し、ステータス待ち行列レジスタ・セット４３１
のレジスタ４３９は図８のＳＱＳＲ８１０、ＳＱＨＲ８
２０、ＳＱＴＲ８３０、及びＳＱＥＲ８４０に対応す
る。本発明の好適な実施例では、レジスタ・セット４１
１、４１３、及び４３１はデータ転送コントローラ２０
９に組み込まれる。

【００３８】図示のように、ローカル・メモリ２０３
は、１つ又は複数のＤＣＢイメージ４０９を記憶するた
めのＤＣＢ待ち行列メモリ部分４０７、及び複数の分散
／収集リスト４０４を記憶するための図３の部分３０５
に対応するローカル分散／収集リスト（ＬＳＧＬ）部分
４０５に分けられる。前述のように、ローカルＤＭＡス
テート・マシン４２４は、ＤＣＢ部分４０７及びＬＳＧ
Ｌ部分４０５に記憶されたデータを含むローカル・デー
タをデータ転送コントローラ２０９に転送するのを制御
する。又、図３に示されたメモリ部分３２７に対応する
非連続のデータ・ブロックを記憶するための複数の分散
したローカル・メモリ部分４２７が示される。

【００３９】ホスト処理サイド１１０において、ホスト
・メモリ１０７は、ステータス待ち行列メモリ部分４０
２及び図３の部分３０５に対応するホスト分散／収集リ
スト（ＨＳＧＬ）部分４０１を含むように区切られる。
前述のように、ホスト・メモリ・コントローラ１０９は
ホスト・メモリ１０７（ステータス待ち行列部分４０２
及びＨＳＧＬ部分４０１を含む）、ホスト・プロセッサ
１０３、及びＩ／Ｏブリッジ・インターフェース１１１
の間のデータの転送を制御する。一方、ホストＤＭＡス
テート・マシーン４２２はホスト処理サイド１１０及び
ローカル処理サイド１２０の間のデータの転送を制御す
る。又、図３に示されたメモリ部分３０７に対応する分
散したデータ・ブロックを記憶するための多数の分散し
たホスト・メモリ部分１０７が示される。

【００４０】動作的には、システム開始時又は初期設定
時に、ローカル処理装置２０１は、ＤＣＢに対して指定
されたローカル・メモリ２０３のＤＣＢ待ち行列メモリ
部分４０７の開始アドレスを表す事前定義された値をＤ
ＱＳＲ７１０、ＤＱＨＲ７２０、及びＤＱＴＲ７３０に
ロードする。先ず、ＤＱＳＲ７１０、ＤＱＨＲ７２０、
ＤＱＴＲ７３０は、ローカル・メモリ２０３の指定され
たＤＣＢ待ち行列部分４０７の開始アドレスを表す同じ
値をロードされる。従って、ＤＱＨＲ７２０及びＤＱＴ
Ｒ７３０における値は、その後のＤＣＢイメージが記憶
され且つその後のＤＣＢイメージが検索されるＤＣＢイ
メージを指す同じアドレスを表す。ＤＱＥＲ７４０は、
指定されたＤＣＢ待ち行列部分４０７の終了アドレスを
表す値をロードされる。

【００４１】同様に、システムの初期設定時に、ホスト
処理装置１０３は、ステータス待ち行列メモリ部分４０
２の境界を設定するＳＱＳＲ８１０，ＳＱＨＲ８２０、
及びＳＱＴＲ８３０に事前定義された値を書込み、その
後のステータス待ち行列イメージが何処に記憶されるか
及びそれが何処から検索されるかを表すためにステータ
ス・ヘッド・ポインタ及びステータス・テイル・ポイン
タに対するデフォルト値を記憶する。ＳＱＥＲ７４０
は、指定されたステータス待ち行列部分４０７の終了ア
ドレスを表す値をロードされる。

【００４２】ＤＣＢは、ホスト処理サイドにおいて走る
装置ドライバ・コードによって発生される読取／書込コ
マンドに基づいて、ローカル処理サイドのファームウエ
アによって作成される。ＤＣＢイメージが作成される
時、ＤＱＨＲは次のＤＣＢエレメント・アドレスにイン
クリメントされる。従って、ＤＱＨＲヘッド・ポインタ
は、最早ＤＱＴＲテイル・ポインタに等しくない。ＤＣ
Ｂイメージ４０９を形成する時、ローカル処理装置は、
その作成されたＤＣＢイメージが分散／収集データ転送
モードの一部分であるか、或いは単一ブロック・データ
転送モードの一部分であるかを表すようにＤＣＣＲワー
ドにおける対応するビットを適当にセットする。又、Ｄ
ＣＣＲワードのビット２は、データ転送の方向を、即
ち、そのデータ転送がホスト処理サイド１１０からロー
カル処理サイド１２０への転送であるか、又はその逆で
あるかを表すように適正にセットされる。

【００４３】一旦ＤＣＢイメージがローカル処理装置２
０１によってローカル・メモリにおいてアセンブルされ
てしまいそしてＤＱＨＲがＤＱＴＲに等しくないように
インクリメントされてしまうと、ローカルＤＭＡステー
ト・マシン４２４は、ＤＱＴＲにおけるアドレスで開始
するＤＣＢイメージを読み取り、それをＤＣＢレジスタ
・セット４１１にロードするであろう。そこで、ローカ
ルＤＭＡステート・マシン４２４はＤＣＢイメージの長
さだけＤＱＴＲをインクリメントするであろう。一旦Ｄ
ＣＢがＤＣＢレジスタ・セットにロードされると、デー
タ転送コントローラ２０９は、ＤＣＣＲ制御レジスタ５
５２の分散／収集イネーブル・ビットをデコードするこ
とによって転送モードを決定する。単一ブロック・デー
タ転送モードでは、ＤＣＨＡＲ及びＤＣＨＣＲにおける
値がホスト・メモリ・ブロックの開始アドレス及びそれ
の対応するバイト・カウントとして解釈される。同様
に、ＤＣＬＡＲ及びＤＣＬＣＲは、ローカル・メモリ・
ブロックの開始アドレス及びそれの対応するバイト・カ
ウントとして解釈される。しかし、分散／収集データ転
送モードでは、ＤＣＨＡＲ及びＤＣＨＣＲは、ホスト・
メモリ１０７又はローカル・メモリ２０３の対応する部
分４０１又は４０４における別個の分散／収集リストに
対するポインタとして解釈される。ＤＣＬＡＲ及びＤＣ
ＬＣＲは、それぞれ、分散／収集リストの開始及びロー
カル・メモリのＬＳＧＬ部分４０４における対応するリ
スト・カウントを指すものとして解釈される。同様に、
リストＤＣＨＡＲ及びＤＣＨＣＲは、ホスト分散／収集
リスト及びホスト・メモリ１０７のＨＳＧＬ部分４０１
における対応するカウントとして解釈される。

【００４４】しかる後、ローカルＤＭＡステート・マシ
ン４２４は、ＤＣＬＡＲによって表されたアドレスでも
って開始し且つＤＣＬＣＲによって指定されたエレメン
ト・カウントでもって終了するＬＳＧＬをフェッチ及び
デコードし、各分散／収集リスト・エレメントに対して
関連するデータ・ブロックの開始アドレス及びローカル
・メモリにおけるそれのバイト・カウントを決定するよ
うに進行する。同様に、ＤＣＨＡＲによって表されたア
ドレスで開始し、ＤＣＨＣＲによって指定されたエレメ
ント・カウントでもって終了するＨＳＧＬエレメントが
ホストＤＭＡステート・マシン４２２によってフェッチ
及びデコードされる。

【００４５】各ＤＣＢに対するＤＣＣＲの方向ビットに
従って、データはローカル処理サイド１２０における対
応するローカル・メモリ部分から収集され、ホスト処理
サイドのホスト・メモリにおける対応するメモリ部分に
分散される。それとは別に、データはホスト処理サイド
１２０における指定されたホスト・メモリ部分から収集
され、ローカル処理サイド１２０における対応するロー
カル・メモリ部分に分散されてもよい。

【００４６】上記の分散／収集オペレーションはホスト
ＤＭＡステート・マシン４２２及びローカルＤＭＡステ
ート・マシン４２４によって遂行される。データ転送に
関連するデータは先入れ先出しに基づくＦＩＦＯバッフ
ァ４２６に一時的に記憶される。即ち、ローカル処理サ
イド１２０からホスト処理サイド１１０へのデータ転送
時に、ローカルＤＭＡステート・マシン４２４は、分散
／収集リスト・エレメントによって定義されたデータ・
ブロックを検索し、それらをＦＩＦＯバッファ４２６に
与える。ＦＩＦＯバッファ４２６はローカルＤＭＡステ
ート・マシン４２４からそのデータ・ブロックを受け取
り、ホストＤＭＡステート・マシン４２２によってフェ
ッチされるようにそのようなデータを一時的に記憶す
る。それと同時に、ホストＤＭＡコントローラ４２２
は、ホスト処理サイド１１０に送信するためのデータ・
ブロックをそのＦＩＦＯバッファ４２６からフェッチす
る。同様に、ホスト処理サイド１１０からローカル処理
サイド１２０にデータを転送する時、ＦＩＦＯバッファ
４２６はホストＤＭＡステート・マシン４２２からデー
タを受け取り、それをローカルＤＭＡステート・マシン
４２４に与える。ローカル処理サイド１２０及びホスト
処理サイド１１０の両方におけるデータは、対応するホ
スト及びローカル処理サイドの分散／収集リスト・エレ
メントによって表される適当なメモリ部分から収集及び
分散される。前述のように、ローカル及びホスト処理サ
イドの分散／収集リストは、各サイドにおける分散／収
集オペレーションに関連した集合的なデータ・ブロック
がデータ転送に関連したデータの総量に等しくなるよう
に作成される。

【００４７】データ転送コントローラ２０９は、ローカ
ル・メモリのＤＣＢ部分４０７における待ち行列化され
た各ＤＣＢイメージ４０９に対して上記のステップを遂
行する。各ＤＣＢイメージを処理する時、データ転送コ
ントローラ２０９はＤＱＴＲにおけるテイル・ポインタ
をインクリメントする。各ＤＣＢの終了時に、データ転
送コントローラ２０９はＤＱＨＲに記憶されたヘッド・
ポインタ値とＤＱＴＲに記憶されたテイル・ポインタ値
とを比較する。ＤＣＢ待ち行列解除オペレーションは、
そのヘッド・ポインタ値がテイル・ポインタ値に等しく
ない限り、連続的に行われる。しかし、ヘッド・ポイン
タ値がテイル・ポインタ値に等しくなる時、そのような
状態はすべての待ち行列化されたＤＣＢイメージ４０９
の終了を表すので、データ転送コントローラ２０９はＤ
ＣＢデータ転送を終了させるであろう。

【００４８】本発明はＤＣＢ待ち行列の長さ（ＤＱＥＲ
に記憶されたエンド・ポインタ値によって表される）よ
りも多くの多数のＤＣＢイメージ４０９を待ち行列化す
ることを意図するので、ラップ・アラウンド・フィーチ
ャが与えられる。待ち行列化されたＤＣＢイメージ４０
９の数がＤＱＨＲヘッド・ポインタ値にＤＱＥＲエンド
・ポインタ値を越えさせる時、ヘッド・ポインタは開始
ポインタに等しい値を持つようにラップされ、更なるＤ
ＣＢイメージ４０９の待ち行列化の時にインクリメント
される。しかし、この状況において、ローカル処理装置
は、そのラップされたＤＱＨＲヘッド・ポインタがＤＱ
ＴＲテイル・ポインタを越えない限り、更なるＤＣＢイ
メージ４０９を待ち行列化するであろう。データ転送時
におけるデータの喪失を防ぐために、一旦そのラップさ
れたＤＱＨＲヘッド・ポインタが［ＤＱＴＲテイル・ポ
インタ］−［ＤＣＢイメージ・サイズ］に等しくなる
と、ローカル処理装置２０１は、ＤＱＴＲテイル・ポイ
ンタによってアドレスされたＤＣＢイメージが待ち行列
解除されるまで、更なるＤＣＢイメージ４０９の待ち行
列化を終了させる。

【００４９】本発明は最小のローカル処理装置介入でも
って特定のデータ・ブロック転送に関するステータス情
報を転送することを意図するので、データ転送の終了時
に、ＤＣＣＲのビット５は、自動ステータス転送機能が
可能にされるかどうかを決定するために調べられる。そ
れが可能にされる場合、データ転送コントローラ２０９
は、現在のデータ転送の終了時に、ステータス待ち行列
メモリ部分４０２へのＤＣＣＲステータス・バイトの自
動転送を開始する。データ・ブロック転送時に、データ
転送コントローラ２０９は、パリティ・エラーのような
エラー状態が生じたかどうかをそのエラー状態を検出す
ることによって決定する。エラー・チェック・オペレー
ションはＤＭＡステート・マシン４２２及び４２４内で
遂行可能であるので、ステータス転送コントローラはＤ
ＭＡステート・マシン４２２及び４２４に配置可能であ
る。エラー状態が表示されない場合、即ち、ステータス
・イメージ情報に対するデフォルト状態が真である場
合、ホストＤＭＡステート・マシン４２２は、対応する
ステータス・バイト５５４に含まれたステータス情報
を、ＳＱＨＲにおけるヘッド・ポインタ値によって表さ
れたステータス待ち行列イメージに転送する。

【００５０】ホスト処理サイドへのステータス情報の転
送時に、ホストＤＭＡステート・マシン４２２が未サー
ビスのステータス・イメージ４０２の存在をホスト処理
装置１０３に信号することによって、ハードウエア割込
信号がＩ／Ｏ拡張バス１３０を介して表明される。デー
タ・ブロック転送が終了する時、ステータス待ち行列イ
メージ４０２は待ち行列化される。未サービスのステー
タス待ち行列イメージ４０２の存在を信号する時、ホス
ト処理装置１０３は、ＳＱＴＲにおけるポインタ値によ
って表されたステータス待ち行列イメージをサービスす
るように指示される。ＳＱＨＲに記憶されたヘッド・ポ
インタ値は、ステータス待ち行列メモリ部分４０１にお
いて待ち行列化された各ステータス待ち行列イメージ４
０２に対してインクリメントされる。逆に、ＳＱＴＲに
記憶されたテイル・ポインタ値は、ホスト処理装置１０
３によってサービスされた各ステータス待ち行列イメー
ジ４０２に対してインクリメントされる。各ステータス
・イメージ４０２をサービスする時、ホスト処理装置１
０３はＳＱＴＲにおけるテイル・ポインタをインクリメ
ントする。

【００５１】処理された各ステータス・イメージに対し
て、ホスト処理装置１０３はＳＱＨＲに記憶されたヘッ
ド・ポインタ値とＳＱＴＲに記憶されたテイル・ポイン
タ値とを比較する。ＳＱＨＲにおけるヘッド・ポインタ
値が［ＳＱＴＲにおけるテイル・ポインタ値］＋［ステ
ータス・イメージのサイズ］に等しくない限り、ステー
タス・イメージ待ち行列化オペレーションは連続的に遂
行される。しかし、ＳＱＨＲ値がステータス・イメージ
のサイズだけＳＱＴＲ値よりも大きい場合、そのような
状態がすべての未決のステータス待ち行列イメージ４０
２の終了を表すので、ホスト処理装置１０３はステータ
ス待ち行列のサービスを終了する。

【００５２】本発明はステータス待ち行列の長さ（ＳＱ
ＥＲに記憶されたエンド・ポインタ値によって表され
る）よりも大きい多数のステータス待ち行列イメージ４
０２を待ち行列化することを意図しているので、待ち行
列化されたステータス待ち行列イメージ４０２の数がＳ
ＱＨＲにおけるヘッド・ポインタ値にＳＱＥＲエンド・
ポインタ値を越えさせる時の状況に適応するように、ラ
ップ・アラウンド・フィーチャが与えられる。そのよう
な場合、ヘッド・ポインタは、開始ポインタに等しい値
を有するようにラップされ、そして更なるステータス待
ち行列イメージ４０２の待ち行列化の時にインクリメン
トされる。しかし、この状況では、ラップされたＤＱＨ
Ｒヘッド・ポインタがＳＱＴＲテイル・ポインタに等し
くない限り、更なるステータス待ち行列イメージ４０２
が待ち行列化される。データ転送時のステータス待ち行
列イメージの喪失を防ぐために、一旦そのラップされた
ＳＱＨＲヘッド・ポインタが［ＳＱＴＲテイル・ポイン
タ］−［ステータス待ち行列イメージ］に等しくなる
と、ＳＱＴＲテイル・ポインタによってアドレスされた
ステータス待ち行列イメージが待ち行列解除されるま
で、更なるステータス待ち行列イメージ４０２の待ち行
列化は終了させられる。

【００５３】ステータス待ち行列イメージの待ち行列化
及び待ち行列解除を同時に行うホスト処理装置及びロー
カル処理装置の間で生じる競合状態を回避するために、
データ転送コントローラ２０９が待ち行列化されたステ
ータスを有する時、それは、割込を設定することによっ
てこの事象を信号する。そこで、ホスト・ステータス割
込解除コードがＳＱＨＲにおけるステータス待ち行列ヘ
ッド・ポインタ値を読み取る。好ましくは、そのホスト
・ステータス割込解除コードは、ステータス待ち行列を
サービスしている間、ホスト・バス・オペレーションの
数を最小にするようにステータス待ち行列テイル・ポイ
ンタのソフトウエア・バージョンを保持する。そこで、
このコードはステータス待ち行列テイル・ポインタのソ
フトウエア・コピーをインクリメントし、ステータス・
イメージを待ち行列解除する。ステータス待ち行列テイ
ル・ポインタのソフトウエア・コピーが［ステータス待
ち行列ヘッド・ポインタ］−［ステータス待ち行列イメ
ージのサイズ］に等しくない場合、それは、その待ち行
列に更なるステータス・イメージがあることを意味す
る。

【００５４】このシーケンスは、ステータス待ち行列テ
イル・ポインタのソフトウエア・コピーが［ステータス
待ち行列ヘッド・ポインタ］−［ステータス・イメージ
のサイズ］に等しくなるまで継続する。この状態が満足
される時、ソフトウエア・ステータス待ち行列テイル・
ポインタがＳＱＴＲにコピーされる。ステータス待ち行
列テイル・ポインタがＳＱＴＲにコピーされる時、デー
タ転送コントローラ２０９はその新しい値とステータス
待ち行列ヘッド・ポインタとを比較する。そして、ＳＱ
ＴＲが［ＳＱＨＲ］−［ステータス・イメージのサイ
ズ］に等しい場合、割込はリセットされる。そうでない
場合、ＳＱＴＲが読み取られた時以来、少なくとも１つ
のステータス・イメージの存在が待ち行列化されてお
り、従って、割込はリセットされないであろう。

【００５５】前述のように、本発明はローカル及びホス
ト・メモリの利用をかなり改善し、ローカル処理サイド
からホスト処理サイドへの及びその逆のデータ転送を、
その両サイドにおいて分散／収集同時オペレーションを
与えることによって及びデータ・ブロック転送における
ローカル処理装置の介入を最小にすることによって容易
にする。

【００５６】前述の両サイドの分散／収集オペレーショ
ンにおける対称性のために、ホスト処理サイド及びロー
カル処理サイドのうちの一方の処理サイドは第１処理サ
イドと呼ばれ、他方の処理サイドは第２処理サイドと呼
ばれる。本発明は第１処理サイド又は第２処理サイドを
相互交換可能に使用することを意図する。データ転送の
方向に従って、一方のサイドにおける詳述した分散（又
は、収集）オペレーションは、本発明が教示したことを
使用して、他方のサイドにおいても遂行可能である。

【００５７】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００５８】（１）Ｉ／Ｏ拡張データ・バスを介して第
１処理サイド及び第２処理サイドの間でデータ・ブロッ
クを転送するための情報処理システムにして、ホスト処
理装置と、前記第１処理サイド及び第２処理サイドの間
のデータ・ブロック転送に関連した第１データ・ブロッ
クを記憶するための第１メモリ部分を含み、前記ホスト
処理装置によってアクセス可能な第１メモリと、複数の
ステータス待ち行列イメージを含む転送ステータス待ち
行列メモリ部分であって、前記ステータス待ち行列イメ
ージの各々は対応するデータ・ブロック転送に関するス
テータス情報を記憶するものと、ローカル処理装置と、
前記第１処理サイド及び第２処理サイドの間のデータ・
ブロック転送に関連した第２データ・ブロックを記憶す
るための第２メモリ部分を含み、前記ローカル処理装置
によってアクセス可能な第２メモリと、複数のＤＣＢイ
メージを含むデータ・チャネル・ブロック（ＤＣＢ）メ
モリ部分と、前記ＤＣＢイメージの各々は、データ・ブ
ロック転送に関連した第１メモリ部分に対応する第１ア
ドレス情報と、データ・ブロック転送に関連した第２メ
モリ部分に対応する第２アドレス情報とを記憶すること
と、すべてのデータ・ブロック転送の開始前に、前記転
送ステータス待ち行列メモリ部分に対する事前定義され
たアドレスをセットするための、及びその後のステータ
ス情報が何処に記憶されるべきかを表すデフォルト・ス
テータス待ち行列イメージを指すヘッド・ポインタ値及
びその後のステータス情報が何処から検索されるべきか
を表すデフォルト・ステータス待ち行列イメージを指す
テイル・ポインタ値を記憶するための前記ホスト処理装
置によってプログラム可能なステータス待ち行列レジス
タ・セットと、前記第１アドレス情報に応答して、対応
する第１メモリ部分をアクセスするための第１メモリ・
アクセス・コントローラと、前記第２アドレス情報に応
答して、対応する第２メモリ部分をアクセスするための
第２メモリ・アクセス・コントローラと、前記ステータ
ス待ち行列レジスタ・セットに応答して、前記ローカル
処理装置の介入なしに、ステータス待ち行列イメージを
前記転送ステータス待ち行列メモリ部分に転送するため
のデータ転送ステータス・コントローラと、を含む情報
処理システム。 （２）前記第１メモリ部分は分散したデータのブロック
を記憶すること、前記分散したデータのブロックは前記
第１処理サイドと前記第２処理サイドとの間で転送され
るべきデータ・ブロックを集合的に表すこと、第１分散
／収集リスト・メモリ部分は複数の第１リスト・エレメ
ントを含むこと、前記第１リスト・エレメントの各々は
前記第１メモリ部分の各々に対するアドレスを表す第１
セットの情報を記憶すること、前記第１メモリ・アクセ
ス・コントローラは前記第１分散／収集リストに応答し
て前記分散したデータを前記第１メモリ部分から収集す
ることを特徴とする上記（１）に記載の情報処理システ
ム。 （３）前記第２メモリ部分は前記第１処理サイドからの
前記収集されたデータを記憶すること、第２分散／収集
リスト・メモリ部分は複数の第２リスト・エレメントを
含むこと、前記第２リスト・エレメントの各々は前記第
２メモリ部分の各々に対するアドレスを表す第２セット
の情報を記憶すること、前記第２メモリ・アクセス・コ
ントローラは前記第２分散／収集リスト・メモリ部分に
応答して、前記第１処理サイドからの前記収集されたデ
ータを前記第２メモリ部分に分散することを特徴とする
上記（２）に記載の情報処理システム。 （４）前記第１メモリ・アクセス・コントローラは、前
記第２メモリ・アクセス・コントローラが前記データを
前記第２メモリに分散するのと同時に前記第１メモリか
ら前記分散したデータを収集することを特徴とする上記
（３）に記載の情報処理システム。 （５）前記第１メモリ・アクセス・コントローラと前記
第２メモリ・アクセス・コントローラとの間に接続さ
れ、前記ローカル処理サイド及び前記ホスト処理サイド
の間のデータ・ブロック転送に関連したデータを受け取
り且つ先入れ先出しに基づいて一時的に記憶するための
ＦＩＦＯレジスタを含むことを特徴とする上記（５）に
記載の情報処理システム。 （６）前記第１セットの情報は前記第１メモリ部分の開
始アドレス及びそれぞれのサイズ含むことを特徴とする
上記（２）に記載の情報処理システム。 （７）前記第２セットの情報は前記第２メモリ部分の開
始アドレス及びそれぞれのサイズ含むことを特徴とする
上記（３）に記載の情報処理システム。 （８）前記第２処理サイドにおける収集されたデータの
集合的な量は前記第２処理サイドにおける分散されたデ
ータの集合的な量に等しいことを特徴とする上記（３）
に記載の情報処理システム。 （９）前記第１処理サイドはホスト・システムより成る
こと、及び前記第２処理サイドはローカル・インターフ
ェース・コントローラより成ること、を特徴とする上記
（１）に記載の情報処理システム。 （１０）前記第１分散／収集リスト・メモリ部分は前記
第１メモリの一部分であることを特徴とする上記（２）
に記載の情報処理システム。 （１１）前記第２分散／収集リスト・メモリ部分は前記
第２メモリの一部分であることを特徴とする上記（２）
に記載の情報処理システム。 （１２）前記ＤＣＢメモリ部分は前記第２メモリの一部
分であることを特徴とする上記（１）に記載の情報処理
システム。 （１３）前記ステータス待ち行列メモリ部分は前記第１
メモリ内にあることを特徴とする上記（１）に記載の情
報処理システム。

【図面の簡単な説明】

【図１】本発明を組み込んだ例示的なコンピュータ・シ
ステムのブロック図である。

【図２】図１におけるローカル・インターフェース・コ
ントローラのブロック図である。

【図３】本発明に従って分散・収集同時オペレーション
示す図である

【図４】図１のコンピュータ・システムの更に詳細なブ
ロック図である。

【図５】図４のブロックに示されたＤＣＢレジスタ・セ
ットを示す図である。

【図６】図５に示されたＤＣＣＲレジスタを示す図であ
る。

【図７】図４のブロック図に示されたＤＣＢ待ち行列レ
ジスタを示す図である。

【図８】図４のブロック図に示されたステータス待ち行
列レジスタ・セットを示す図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ギャリー・ホッチ アメリカ合衆国フロリダ州、コーラル・ス プリングス、エヌ・ダブリュ・フィフティ ーンス・ストリート 11062 (72)発明者 ティモシー・ヴィンセント・リー アメリカ合衆国ノースカロライナ州、ラー レイ、コーブ・ポイント・ドライブ 7500 −33 (72)発明者 アンドリュ・ボイス・マックネイル、ジュ ニア アメリカ合衆国ノースカロライナ州、アペ ックス、スワンズボロウ・ドライブ 107 (72)発明者 エド・ワッチェル アメリカ合衆国ニューヨーク州、ニューヨ ーク、サード・アベニュー 290、ナンバ ー・19・エフ

Claims (13)

【特許請求の範囲】
1. 【請求項１】Ｉ／Ｏ拡張データ・バスを介して第１処理
   サイド及び第２処理サイドの間でデータ・ブロックを転
   送するための情報処理システムにして、 ホスト処理装置と、 前記第１処理サイド及び第２処理サイドの間のデータ・
   ブロック転送に関連した第１データ・ブロックを記憶す
   るための第１メモリ部分を含み、前記ホスト処理装置に
   よってアクセス可能な第１メモリと、 複数のステータス待ち行列イメージを含む転送ステータ
   ス待ち行列メモリ部分であって、前記ステータス待ち行
   列イメージの各々は対応するデータ・ブロック転送に関
   するステータス情報を記憶するものと、 ローカル処理装置と、 前記第１処理サイド及び第２処理サイドの間のデータ・
   ブロック転送に関連した第２データ・ブロックを記憶す
   るための第２メモリ部分を含み、前記ローカル処理装置
   によってアクセス可能な第２メモリと、 複数のＤＣＢイメージを含むデータ・チャネル・ブロッ
   ク（ＤＣＢ）メモリ部分と、 前記ＤＣＢイメージの各々は、データ・ブロック転送に
   関連した第１メモリ部分に対応する第１アドレス情報
   と、データ・ブロック転送に関連した第２メモリ部分に
   対応する第２アドレス情報とを記憶することと、 すべてのデータ・ブロック転送の開始前に、前記転送ス
   テータス待ち行列メモリ部分に対する事前定義されたア
   ドレスをセットするための、及びその後のステータス情
   報が何処に記憶されるべきかを表すデフォルト・ステー
   タス待ち行列イメージを指すヘッド・ポインタ値及びそ
   の後のステータス情報が何処から検索されるべきかを表
   すデフォルト・ステータス待ち行列イメージを指すテイ
   ル・ポインタ値を記憶するための前記ホスト処理装置に
   よってプログラム可能なステータス待ち行列レジスタ・
   セットと、 前記第１アドレス情報に応答して、対応する第１メモリ
   部分をアクセスするための第１メモリ・アクセス・コン
   トローラと、 前記第２アドレス情報に応答して、対応する第２メモリ
   部分をアクセスするための第２メモリ・アクセス・コン
   トローラと、 前記ステータス待ち行列レジスタ・セットに応答して、
   前記ローカル処理装置の介入なしに、ステータス待ち行
   列イメージを前記転送ステータス待ち行列メモリ部分に
   転送するためのデータ転送ステータス・コントローラ
   と、 を含む情報処理システム。
2. 【請求項２】前記第１メモリ部分は分散したデータのブ
   ロックを記憶すること、 前記分散したデータのブロックは前記第１処理サイドと
   前記第２処理サイドとの間で転送されるべきデータ・ブ
   ロックを集合的に表すこと、 第１分散／収集リスト・メモリ部分は複数の第１リスト
   ・エレメントを含むこと、 前記第１リスト・エレメントの各々は前記第１メモリ部
   分の各々に対するアドレスを表す第１セットの情報を記
   憶すること、 前記第１メモリ・アクセス・コントローラは前記第１分
   散／収集リストに応答して前記分散したデータを前記第
   １メモリ部分から収集することを特徴とする請求項１に
   記載の情報処理システム。
3. 【請求項３】前記第２メモリ部分は前記第１処理サイド
   からの前記収集されたデータを記憶すること、 第２分散／収集リスト・メモリ部分は複数の第２リスト
   ・エレメントを含むこと、 前記第２リスト・エレメントの各々は前記第２メモリ部
   分の各々に対するアドレスを表す第２セットの情報を記
   憶すること、 前記第２メモリ・アクセス・コントローラは前記第２分
   散／収集リスト・メモリ部分に応答して、前記第１処理
   サイドからの前記収集されたデータを前記第２メモリ部
   分に分散することを特徴とする請求項２に記載の情報処
   理システム。
4. 【請求項４】前記第１メモリ・アクセス・コントローラ
   は、前記第２メモリ・アクセス・コントローラが前記デ
   ータを前記第２メモリに分散するのと同時に前記第１メ
   モリから前記分散したデータを収集することを特徴とす
   る請求項３に記載の情報処理システム。
5. 【請求項５】前記第１メモリ・アクセス・コントローラ
   と前記第２メモリ・アクセス・コントローラとの間に接
   続され、前記ローカル処理サイド及び前記ホスト処理サ
   イドの間のデータ・ブロック転送に関連したデータを受
   け取り且つ先入れ先出しに基づいて一時的に記憶するた
   めのＦＩＦＯレジスタを含むことを特徴とする請求項４
   に記載の情報処理システム。
6. 【請求項６】前記第１セットの情報は前記第１メモリ部
   分の開始アドレス及びそれぞれのサイズ含むことを特徴
   とする請求項２に記載の情報処理システム。
7. 【請求項７】前記第２セットの情報は前記第２メモリ部
   分の開始アドレス及びそれぞれのサイズ含むことを特徴
   とする請求項３に記載の情報処理システム。
8. 【請求項８】前記第２処理サイドにおける収集されたデ
   ータの集合的な量は前記第２処理サイドにおける分散さ
   れたデータの集合的な量に等しいことを特徴とする請求
   項３に記載の情報処理システム。
9. 【請求項９】前記第１処理サイドはホスト・システムよ
   り成ること、及び前記第２処理サイドはローカル・イン
   ターフェース・コントローラより成ること、 を特徴とする請求項１に記載の情報処理システム。
10. 【請求項１０】前記第１分散／収集リスト・メモリ部分
    は前記第１メモリの一部分であることを特徴とする請求
    項２に記載の情報処理システム。
11. 【請求項１１】前記第２分散／収集リスト・メモリ部分
    は前記第２メモリの一部分であることを特徴とする請求
    項２に記載の情報処理システム。
12. 【請求項１２】前記ＤＣＢメモリ部分は前記第２メモリ
    の一部分であることを特徴とする請求項１に記載の情報
    処理システム。
13. 【請求項１３】前記ステータス待ち行列メモリ部分は前
    記第１メモリ内にあることを特徴とする請求項１に記載
    の情報処理システム。