JPH11259372A

JPH11259372A - 二重化メモリ制御装置

Info

Publication number: JPH11259372A
Application number: JP10057266A
Authority: JP
Inventors: Miharu Kato; 美治加藤; Akira Takamiko; 亮高実子; Hidetoshi Iwasa; 英敏岩佐; Kiyobumi Mise; 清文三瀬
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-03-09
Filing date: 1998-03-09
Publication date: 1999-09-24
Also published as: US6546019B1

Abstract

(57)【要約】【課題】従来に比べてより速く各記憶装置の記憶内容を
一致させることができる二重化メモリ制御装置を提供す
ること。【解決手段】制御装置１０ａでは、ＣＰＵ１ａがバスＢ
１を用いてメモリ６ａへデータを書き込む場合には、ア
ービタ１１ａによってＤＭＡＣ２ａのバスＢ１の使用が
制限される。また、二重化制御部４ａがメモリ６ａに書
き込まれるデータを取得し、そのデータが以前に取得し
たデータから特定できる場合には、このデータに代えて
特定データを制御装置１０ｂへ送信する。制御装置１０
ｂでは、二重化制御部４ｂが二重化制御部４ａから受け
取った特定データから元のデータを作成する。そして、
ＤＭＡＣ第２ｂが二重化制御部４ｂによって生成された
データをメモリ６ｂに書き込む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、データ交
換機等について使用される二重化メモリ制御回路に関す
る。

【０００２】

【従来の技術】従来、データ通信の分野においては、複
数の端末装置が交換機に接続され、端末装置間を伝送さ
れるデータは交換機によって中継される。このため、通
信中における交換機のシステムダウンは、通信の中断に
直結する。従って、交換機のシステムダウンは可能な限
り避けなければならない。

【０００３】そこで、交換機には、メイン系(運用系)と
サブ系(予備系)との二つの制御装置にデータ伝送経路が
設けられ、通常時にはメイン系のデータ伝送経路を用い
てデータが中継される。そして、メイン系に障害が生じ
た場合には、データ伝送経路がメイン系からサブ系に瞬
時に切り替えられ、サブ系のデータ伝送経路を用いてデ
ータの中継が継続される。このようにして、交換機のシ
ステムダウンによる通信の中断が防止されている。

【０００４】このため、交換機には、メイン系とサブ系
との各データ伝送路に係る制御を行うための二つの制御
装置が設けられている。そして、各制御装置は、データ
伝送路がメイン系からサブ系に切り替わった際に、サブ
系の制御装置がメイン系の制御装置として動作を行う。
このため、各制御装置が備えるメモリには、常時同一の
データが記憶される(二重化メモリ)。

【０００５】図８は、上述した二重化メモリの構成を有
するメイン系の制御装置Ｘとサブ系の制御装置Ｙ(「二
重化メモリ制御装置」と称する)との構成例を示す図で
ある。図８において、制御装置Ｘは、ＣＰＵ１ａ，ＤＭ
ＡＣ(Direct Memory Access Controller)２ａ，メモリ
６ａが接続されたメモリコントローラ３ａ，及び二重化
制御部４ａを有し、これらはバスＢ１を介して相互に接
続されている。そして、ＣＰＵ１ａとＤＭＡＣ２ａと
は、別個の経路から受け取ったデータをメモリ６ａに格
納する。制御装置Ｙは、制御装置Ｘとバスを介して接続
されており、制御装置Ｘと同じ構成を有している。

【０００６】図８に示した制御装置Ｘ,Ｙによると、制
御装置ＸのバスＢ１にＣＰＵ１ａが処理すべきデータが
与えられると、ＣＰＵ１ａは、メモリコントローラ３ａ
に書き込み命令を与える。すると、メモリコントローラ
３ａは、当該データをメモリ６ａに書き込む。一方、二
重化制御部４ａは、バスＢ１から上記した書き込み命令
を検出し、当該データとそのアドレス(書き込み位置)と
をＴｘＦＩＦＯ５ａに蓄積し、制御装置Ｙの二重化制御
部４ｂへ転送する。

【０００７】二重化制御部４ｂは、二重化制御部４ａか
ら受け取ったデータとアドレスとをＲｘＦＩＦＯ５ｂに
蓄積する。すると、ＤＭＡＣ２ｂが起動し、ＲｘＦＩＦ
Ｏ５ｂに蓄積されたデータの書き込み命令をメモリコン
トローラ３ｂに与える。すると、メモリコントローラ３
ｂが、ＲｘＦＩＦＯに蓄積されたアドレスに従って当該
データをメモリ６ｂに書き込む。このようにして、各メ
モリ６ａ,６ｂには、同じデータが同じ位置に書き込ま
れる。

【０００８】

【発明が解決しようとする課題】しかしながら、図８に
示した二重化メモリ装置(制御装置Ｘ,Ｙ)には以下の問
題があった。即ち、図８に示した制御装置Ｘ,Ｙでは、
ＣＰＵ１ａに対してデータの書き込み命令が発生した場
合に、ＤＭＡＣ２ａがバスＢ１を使用していると、ＣＰ
Ｕ１ａは、データの書き込み処理を待機しなければなら
ない場合があった。また、ＣＰＵ１ａによるデータの書
き込み処理中にＤＭＡＣ２ａがバスＢ１にアクセスし、
ＣＰＵ１ａがデータの書き込み処理を中断しなければな
らない場合があった。このため、メモリ６ａにデータが
格納され、且つそのデータが制御装置Ｙへ伝送されるま
でに時間を要する場合があった。

【０００９】また、制御装置Ｙにおいても、ＣＰＵ１ｂ
とＤＭＡＣ２ｂとがバスＢ２を共通して使用しているた
め、制御装置Ｘと同様に、ＤＭＡＣ２ｂによるデータの
書き込み処理の待機や中断が発生することがあった。こ
のため、制御装置１０ｂにデータが伝送されてからその
データがメモリ６ａに格納されるまでに時間を要する場
合があった。即ち、メモリ６ａとメモリ６ｂとの内容が
一致するまでに時間を要することがあった。

【００１０】ところが、両メモリ６ａ,６ｂの記憶内容
が一致するまでに時間を要していると、系がメイン系か
らサブ系に切り替わった場合に、メモリ６ａには格納さ
れているがメモリ６ｂには未だ格納されていないデータ
が生じ得る。そして、このメモリ６ｂにデータが格納さ
れていないことを起因としてサブ系に通信障害が発生す
る可能性があった。

【００１１】本発明は、上述した問題に鑑みなされたも
のであり、従来に比べてより速く各記憶装置の記憶内容
を一致させることができる二重化メモリ制御装置を提供
することを課題とする。

【００１２】

【課題を解決するための手段】本発明は、上述した課題
を解決するために以下の構成を採用する。すなわち、請
求項１の発明は、バスを介して相互に接続された第１制
御装置と第２制御装置とからなる二重化メモリ制御装置
である。この二重化メモリ制御装置は、第１制御装置
が、中央処理装置，第１メモリ，及び中央処理装置によ
って第１メモリに書き込まれるデータを取得しこのデー
タが以前に取得したデータから特定可能である場合に当
該データの特定データを当該データに代えて第２制御装
置へ送信する送信部とを相互に接続する第１バスと、第
１メモリに保持されたデータを第１バスを用いて読み出
す第１ダイレクトメモリアクセス装置が接続された第２
バスと、第１バスと第２バスとに接続され前記中央処理
装置が前記第１バスを使用している場合に第１ダイレク
トメモリアクセス装置の第１バスの使用を制限するアク
セス制限部とを備える。また、第２制御装置が、送信部
から特定データを受け取りこの特定データから前記デー
タを生成するデータ生成部と、第２メモリと、データ生
成部によって生成された前記データを第２メモリへ書き
込む第２ダイレクトメモリアクセス装置とを備える。

【００１３】請求項１の発明によると、第１制御装置で
は、中央処理装置が第１バスを用いて第１メモリへデー
タを書き込む場合には、アクセス制限部によって第１ダ
イレクトメモリアクセス装置の第１バスの使用が制限さ
れる。また、送信部が第１メモリに書き込まれるデータ
を取得し、そのデータが以前に取得したデータから特定
できるか否かを判定する。このとき、データが特定でき
る場合には、このデータに代えて特定データを第２制御
装置へ送信する。第２制御装置では、データ生成部が送
信部から受け取った特定データから元のデータを作成す
る。そして、第２ダイレクトアクセスメモリ装置がデー
タ生成部によって生成されたデータを第２メモリへ書き
込む。

【００１４】請求項１の発明によれば、中央処理装置が
データを第１メモリへ書き込む場合に第１ダイレクトメ
モリアクセス装置が第１バスに対してアクセスすること
を防止できるので、データの書き込み処理が待機，中断
することがない。また、送信部がデータそのものに代え
て特定データを第２制御装置へ転送するので、第１制御
装置から第２制御装置へ伝送されるデータ量を減らすこ
とができる。このため、データ伝送時間を短縮できる。
これらによって、第１メモリにデータが格納されてから
第２メモリに同一のデータが格納されるまでの時間を短
縮できるので、従来に比べてより速く第１メモリと第２
メモリとの記憶内容の一致を図ることができる。

【００１５】請求項２の発明は、請求項１記載の第１制
御装置が、前記第２バスに接続され、前記第１ダイレク
トメモリアクセス装置によって書き込まれる第２データ
を保持する第３メモリと、前記第２バスに接続され前記
第３メモリに書き込まれるデータを取得しこの第２デー
タが以前に取得した第２データから特定可能である場合
に当該第２データの特定データを当該第２データに代え
て第２制御部へ送信する第２送信部とをさらに備え、前
記第２制御装置が、前記第２送信部から特定データを受
信しこの特定データから元の第２データを生成する第２
データ生成部と、第４メモリとをさらに備え、前記第２
ダイレクトメモリアクセス装置が、第２データ生成部に
よって生成された第２データを第４メモリに書き込むこ
とで特定したものである。

【００１６】請求項２の発明によれば、さらに、第３メ
モリの記憶内容と第４メモリの記憶内容との一致をより
速く行うことができる。請求項３の発明は、請求項２記
載の前記アクセス制限部が、前記ダイレクトメモリアク
セス装置が前記第２バスを使用している場合に前記中央
処理装置の第２バスの使用を制限することで特定したも
のである。

【００１７】請求項３の発明によれば、中央処理装置の
第２バスの使用を制限することで、第１ダイレクトメモ
リアクセス装置による第３メモリへのデータ書き込み処
理の遅延を防止することができる。

【００１８】請求項４の発明は、請求項２記載の前記デ
ータ生成部と前記第２メモリとが第３バスを介して相互
に接続され、前記第３バスには前記第２メモリに保持さ
れた第１データを使用する第２中央処理装置が接続さ
れ、前記第２データ生成部，前記第３メモリ，及び前記
第２ダイレクトメモリアクセス装置が第４バスを介して
相互に接続され、前記第３バスと前記第４バスとに接続
され、前記第２ダイレクトメモリアクセス装置の前記第
３バスの使用を制限するとともに、前記第２中央処理装
置の前記第４バスの使用を制限する第２アクセス制限部
をさらに備えたことで特定したものである。

【００１９】請求項４の発明によると、第２制御装置に
おけるデータ書き込み処理の遅延を防止することができ
るので、より速く第１メモリの記憶内容と第２メモリの
記憶内容，及び第３メモリの記憶内容と第４メモリの記
憶内容との一致を図ることができる。

【００２０】請求項５の発明は、運用系のデータ伝送路
と予備系のデータ伝送路とを有する通信装置に搭載さ
れ、前記運用系のデータ伝送路を制御する第１制御装置
と予備系のデータ伝送路を制御する第２制御装置とがバ
スを介して相互に接続された二重化メモリ制御装置であ
る。第１制御装置は、第１メモリ，この第１メモリに運
用系のデータ伝送路に係る運用系データを書き込む第１
中央処理装置，前記第１メモリに書き込まれる運用系デ
ータを取得しこの運用系データが以前に取得した運用系
データから特定可能である場合に当該運用系データの特
定データを当該運用系データに代えて第２制御装置へ送
信する送信部とを相互に接続する第１バスと、前記第１
メモリに保持された運用系データを前記第１バスを用い
て読み出す第１ダイレクトメモリアクセス装置が接続さ
れた第２バスと、前記第１バスと前記第２バスとが接続
され、前記第１中央処理装置が前記第１バスを使用して
いる場合に第１ダイレクトメモリアクセス装置の第１バ
スの使用を制限するアクセス制限部とを備える。第２制
御装置は、前記送信部から特定データを受け取りこの特
定データから元の運用系データを生成するデータ生成
部，このデータ生成部によって生成された運用系データ
を保持する第２メモリ，この第２メモリに保持された運
用系データを用いて前記予備系のデータ伝送路を制御す
る第２中央処理装置を相互に接続する第３バスと、前記
データ生成部によって生成された運用系データを前記第
３バスを用いて前記第２メモリへ書き込む第２ダイレク
トメモリアクセス装置が接続された第４バスと、前記第
３バスと前記第４バスとが接続され、前記第２ダイレク
トメモリアクセス装置が前記運用系データを前記第２メ
モリに書き込む場合に、前記第２中央処理装置の第３バ
スの使用を制限する第２アクセス制限部とを備える。

【００２１】請求項５の発明によれば、第１メモリの記
憶内容と第２メモリとの記憶内容との一致をより速く行
うことができるので、運用系の障害等によってデータ伝
送路が運用系から予備系に切り替わった場合における第
２メモリの記憶内容を第１メモリの記憶内容により近づ
けることができる。これによって、第２メモリに記憶さ
れているべきデータが記憶されていないことを理由とす
る予備系の通信の中断等を防止することができる。

【００２２】

【発明の実施の形態】以下、本発明の好適な実施形態を
図面を参照して説明する。〈交換機の構成〉図１は、本発明の実施形態による二重
化メモリ制御装置が実施されたパケット交換機(通信装
置)の例を示す構成図である。図１において、交換機１
００は、複数の回線を収容する複数個の集線部１０３
と、各集線部１０３に対応づけて接続された複数の制御
装置１０と、各集線部１０３と接続されたスイッチ(Ｓ
Ｗ)１０４と、各集線部１０３,各制御装置１０,及びＳ
Ｗ１０４と接続された中央制御装置(Central Controlle
r：CC)とからなる。そして、複数の加入者端末装置(以
下、「端末装置」という)１０１(但し、図１には端末装
置１０１ａ〜１０１ｄを図示)が、集線部１０３に回線
を介して接続されている。

【００２３】ここに、各集線部１０３は、自身が収容す
る回線を通じて伝送されてきたパケットに対するヘッダ
変換処理や多重化／分離処理等を、制御装置１０からの
指示に従って行う。また、各制御装置１０は、自身に割
り当てられた集線部１０３の動作を制御する。

【００２４】ＳＷ１０４には、集線部１０３からパケッ
トが入力される。すると、ＳＷ１０４は、自身に入力さ
れたパケットのヘッダ情報に従ってパケットのスイッチ
ングを行う。ＣＣ１０５は、例えば交換機１００の管理
者による設定に従って、各集線部１０３,各制御装置１
０,及びＳＷ１０４の動作を制御する。

【００２５】交換機１００は、端末装置１０１間におけ
る通信中に装置障害が生じてもその通信を円滑に継続す
べく、メイン系とサブ系との２系統の装置構成を有して
いる。即ち、図１に示す各集線部１０３ａ,各制御装置
１０ａ,ＳＷ１０４ａ,及びＣＣ１０５ａがメイン系をな
し、各集線部１０３ｂ,各制御装置１０ｂ,ＳＷ１０４
ｂ,及びＣＣ１０５ｂがサブ系をなす。そして、制御装
置１０ａと制御装置１０ｂとの各組が、本発明による二
重メモリ制御装置をなす。

【００２６】メイン系とサブ系とは、同一の構成を有し
ており、両者に障害がない場合には、メイン系のみを用
いて通信(データ中継)が行われる。これに対し、メイン
系に障害が生じた場合には、通信に使用される系がメイ
ン系からサブ系に瞬時に切り替わる。そして、サブ系
は、障害発生直前までにメイン系が行っていた動作(状
態を含む)を全て引き継ぎ、メイン系に代わって動作を
行う。これによって、通信中にメイン系に障害が生じて
も、端末装置１０１側から見れば障害が生じなかったか
のように通信が継続される。

【００２７】〈二重化メモリ制御装置の構成〉図２は、
図１に示した制御装置１０ａ,１０ｂ(本発明の実施形態
による二重化メモリ制御装置)の構成図である。図２に
示すように、二重化メモリ制御装置は、バスを介して相
互に接続された制御装置１０ａと制御装置１０ｂとから
なる。なお、図２において、従来と同様の構成について
は、同一の符号を付してある(図８参照)。

【００２８】制御装置１０ａは、ＣＰＵ(Central Proce
ssing Unit)１ａ，メモリ６ａが接続されたメモリコン
トローラ３ａ，及び二重化制御部４ａを有し、これらは
バスＢ１(ＣＰＵバス)を介して相互に接続されている。
また、制御装置１０ａは、ＤＭＡＣ(Direct Memory Acc
ess Controller)２ａ，メモリ１６ａが接続されたメモ
リコントローラ１３ａ，及び二重化制御部１４ａを有
し、これらはバスＢ３(ＤＭＡバス)を介して相互に接続
されている。

【００２９】また、制御装置１０ａは、各バスＢ１,Ｂ
３に接続されたアービタ１１ａを有する。バスＢ１は集
線部１０３ａと接続されており、パケットのヘッダ情報
を集線部１０３ａから受け取る。また、バスＢ２は、パ
ケットの情報部(ペイロード)に格納されたユーザデータ
を集線部１０３から受け取る。

【００３０】ＣＰＵ１ａは、メモリ６ａに記録された制
御プログラムを実行することによって、集線部１０３
ａ，メモリコントローラ３ａ等を制御する。例えば、Ｃ
ＰＵ１ａは、パケットのヘッダ変換処理，多重／分離処
理等の制御命令を集線部１０３ａに与える。また、ＣＰ
Ｕ１ａは、集線部１０３ａからバスＢ１へパケットのヘ
ッダ情報が伝送されてきた場合に、そのヘッダ情報の書
き込み命令をメモリコントローラ３ａに与える。また、
ＣＰＵ１ａは、メモリ６ａ,１６ａに保持されたデータ
の読み出し命令をメモリコントローラ３ａ,１３ａに与
える。

【００３１】メモリコントローラ３ａは、ＣＰＵ１ａ又
はＤＭＡＣ２ａからの命令に従って、メモリ６ａに対す
るデータの書き込み／読み出し処理を行う。メモリ６ａ
は、ＲＡＭ(Rundom Access Memory)，ＲＯＭ(Read Only
Memory)，磁気ディスク，光磁気ディスク等からなり、
ＣＰＵ１ａ用の制御プログラムやその実行に際して使用
されるデータを保持する。また、メモリ６ａは、ＣＰＵ
１ａの作業領域として使用される。さらに、メモリ６ａ
は、集線部１０３ａに入力されたパケットのヘッダ情報
の格納領域をなす。

【００３２】一方、ＤＭＡＣ２ａは、集線部１０３ａか
らバスＢ３へパケットのユーザデータが伝送されてきた
場合に、そのユーザデータの書き込み命令をメモリコン
トローラ１３ａに与える。また、ＤＭＡＣ２ａは、外部
からの命令(例えば、ＣＣ１０５ａからの命令)に応じ
て、メモリ６ａ,１６ａに格納されたデータの読み出し
命令をメモリコントローラ３ａ,１３ａに与える。

【００３３】メモリコントローラ１３ａは、ＣＰＵ１ａ
又はＤＭＡＣ２ａからの命令に従って、メモリ１６ａに
対してデータの書き込み／読み出し処理を行う。メモリ
１６ａは、主にパケットのユーザデータの格納領域とし
て使用される。

【００３４】二重化制御部４ａは、集線部１０３ａから
バスＢ１にヘッダ情報が伝送されてきた場合に発行され
る書き込み命令をモニタリングする。そして、二重化制
御部４ａは、書き込み命令を検出した場合には、バスＢ
１からヘッダ情報を取得し、制御装置１０ｂへ伝送す
る。一方、二重化制御部４ｂは、集線部１０３ａからバ
スＢ３にユーザデータが伝送されてきた場合に、そのユ
ーザデータをバスＢ３から取得し、制御装置１０ｂへ伝
送する。

【００３５】一方、制御装置１０ｂは、ＣＰＵ１ｂ，メ
モリ６ｂが接続されたメモリコントローラ３ｂ，及び二
重化制御部４ｂとを有し、これらはバスＢ２(ＣＰＵバ
ス)を介して相互に接続されている。また、制御装置１
０ｂは、ＤＭＡＣ２ｂ，メモリ１６ｂが接続されたメモ
リコントローラ１３ｂ，及び二重化制御部１４ｂとを有
し、これらはバスＢ４(ＤＭＡバス)を介して相互に接続
されている。

【００３６】また、制御装置１０ｂは、各バスＢ２,Ｂ
４に接続されたアービタ１１ｂを有する。そして、二重
化制御部４ｂは、二重化制御部４ａとバスを介して接続
され、二重化制御部１４ｂは、二重化制御部１４ａとバ
スを介して接続されている。これによって、制御部１０
ｂは制御部１０ａと接続されている。

【００３７】ＣＰＵ１ｂは、メイン系に障害が生じた場
合に集線部１０３ａに代わってメイン系となる集線部１
０３ｂを制御する。二重化制御部４ｂは、二重化制御部
４ａからヘッダ情報を受け取り、バスＢ２へ送出する。
一方、二重化制御部１４ｂは、二重化制御部１４ａから
ユーザデータを受け取り、バスＢ４へ送出する。

【００３８】ＤＭＡＣ２ｂは、二重化制御部４ｂからバ
スＢ１にヘッダ情報が送出された場合に、そのヘッダ情
報の書き込み命令をメモリコントローラ３ｂに与える。
また、ＤＭＡＣ２ｂは、二重化制御部１４ｂからバスＢ
３にユーザデータが送出された場合に、そのユーザデー
タの書き込み命令をメモリコントローラ１３ｂに与え
る。このように、ＤＭＡＣ２ｂは、ヘッダ情報及びユー
ザデータの書き込み制御を行う。

【００３９】メモリコントローラ３ｂは、ＤＭＡＣ２ｂ
からの書き込み命令に従って、ヘッダ情報をメモリ６ｂ
に書き込む。また、メモリコントローラ１３ｂは、ＤＭ
ＡＣ２ｂからの書き込み命令に従って、ユーザデータを
１６ｂに書き込む。これによって、制御装置１０ｂは、
メイン系の障害時に制御装置１０ａの代わりに動作する
ことが可能となる。

【００４０】なお、本実施形態におけるＣＰＵ１ａ,１
ｂは、いわゆる３２ビットＣＰＵであり、そのクロック
周波数は３３ＭＨｚである。各バスＢ１〜Ｂ４は、アド
レスバス(３２bit)，データバス(３２bit)，及びコント
ロールバスからなる。なお、ＣＰＵ１ａ,１ｂのクロッ
ク周波数や、各バスＢ１〜Ｂ４の伝送速度(ｂｐｓ)は問
わないが、ＣＰＵ１ａ,１ｂの処理能力と各バスＢ１〜
Ｂ４の伝送能力とのバランスを取ることが好ましい。

【００４１】《二重化制御部》次に、二重化制御部４
ａ,１４ａの詳細な構成を説明する。但し、各二重化制
御部４ａ,１４ａは同一の構成を有しているので、例と
して二重化制御部４ａについて説明する。

【００４２】図３は、二重化制御部４ａの構成図であ
る。図３において、二重化制御部４ａは、図２に示した
バスＢ１に接続されたＣＰＵインターフェイス(ＣＰＵ
Ｉ／Ｆ)２１と、このＣＰＵＩ／Ｆ２１にデータバス,ア
ドレスバス,及びコントロールバスを介して接続された
多重部２２と、この多重部２２にバスを介して接続され
たＴｘＦＩＦＯ(Tx First In First Out)５ａとからな
る。

【００４３】ＣＰＵＩ／Ｆ２１は、ＣＰＵ１ａによって
メモリ６ａに書き込まれるヘッダ情報に係るデータ
(「第１データ」と称する)をバスＢ１から取り込んでラ
ッチする。ここに、第１データは、実際にメモリ６ｂに
書き込まれるライトデータ(ヘッダ情報そのもの)Ｄ１
(３２ビット)，ライトデータＤ１の書き込み位置を示す
アドレスデータＤ２(３２ビット)，及びライトデータＤ
１についてのコントロールデータ(書き込み命令)Ｄ３か
らなる。

【００４４】多重部２２は、ＣＰＵＩ／Ｆ２１から第１
データを受け取り、その第１データを制御装置１０ｂへ
伝送するための形式に変換する。このため、多重部２２
は、図３に示すように、第１ラッチ２３と、第２ラッチ
２４と、マルチプレクサ(ＭＵＸ)２５と、比較部２６
と、エンコーダ２７とを備えている。

【００４５】第１ラッチ２３には、第１データのうち、
ライトデータＤ１とアドレスデータＤ２とがＣＰＵＩ／
Ｆ２１から入力される。第１ラッチ２３は、ライトデー
タＤ１とアドレスデータＤ２とを１ワード(ここでは、
１６ビット)毎に分割した状態で保持する。即ち、第１
ラッチ２３は、ライトデータＤ１をデータハイ(ＤＨ)と
データロー(ＤＬ)との状態で保持するとともに、アドレ
スデータＤ２をアドレスハイ(ＡＨ)とアドレスロー(Ａ
Ｌ)との状態で保持する。

【００４６】第２ラッチ２４は、第１ラッチ２３に次の
第１データをなすライトデータＤ１とアドレスデータＤ
２とが入力された際に、第１ラッチ２３から１つ前の第
１データをなすライトデータＤ１とアドレスデータＤ２
とを受け取って保持する。

【００４７】比較部２６は、第１ラッチ２３に保持され
たライトデータＤ１と第２ラッチ２４に保持されたライ
トデータＤ１とを対比する。このとき、比較部２６は、
第１ラッチ２３に保持されたライトデータＤ１が第２ラ
ッチ２４に保持されたライトデータＤ１を１インクリメ
ントしたデータ(「Ｉライトデータ」と称する)である場
合，或いは第２ラッチ２４に保持されたライトデータＤ
１を１デクリメントしたデータ(「Ｄライトデータ」と
称する)である場合には、その旨をエンコーダ２７に通
知する。

【００４８】また、比較部２６は、第１ラッチ２３に保
持されたアドレスデータＤ２と第２ラッチ２４に保持さ
れたアドレスデータＤ２とを対比する。このとき、比較
部２６は、第１ラッチ２３に保持されたアドレスデータ
Ｄ２が第２ラッチ２４に保持されたアドレスデータＤ２
を１インクリメントしたデータ(「Ｉアドレスデータ」
と称する)である場合，第２ラッチ２４に保持されたア
ドレスデータＤ２を１デクリメントしたデータ(「Ｄア
ドレスデータ」と称する)である場合，或いは第２ラン
チ２４に保持されたアドレスデータＤ２が同じデータ
(「Ｓアドレスデータ」と称する)である場合には、その
旨をエンコーダ２７に通知する。

【００４９】エンコーダ２７には、ヘッダ情報データの
うち、コントロールデータＤ３が入力される。エンコー
ダ２７は、入力されたコントロールデータＤ３を符号化
する。このとき、エンコーダ２７は、比較部２６からア
ドレスデータＤ２がＩ,Ｄ,Ｓの何れかのアドレスデータ
である旨を受け取っている場合には、これらをコントロ
ールデータＤ３に含めて符号化する。そして、エンコー
ダ２７は、符号化したコントロールデータＤ３をＭＵＸ
２５に与える。

【００５０】同様に、エンコーダ２７は、比較部２６か
らライトデータＤ１がＩライトデータ又はＤライトデー
タである旨を受け取った場合には、これらをコントロー
ルデータＤ３に含めて符号化する。そして、エンコーダ
２７は、符号化したコントロールデータＤ３をＭＵＸ２
５に与える。

【００５１】ＭＵＸ２５は、エンコーダ２７から受け取
ったコントロールデータＤ３に従って、第１ラッチ２３
からライトデータＤ１，及び／又はアドレスデータＤ２
を取り出し、これらとコントロールデータＤ３とを多重
化する。

【００５２】ここで、ＭＵＸ２５は、エンコーダ２７か
ら受け取ったコントロールデータＤ３がＣＰＵＩ／Ｆ２
１から出力されたコントロールデータＤ３のみからなる
場合には、第１ラッチ２３からライトデータＤ１及びア
ドレスデータＤ２の全てを受け取り、当該コントロール
データＤ３とともに多重化する。これによって、ＭＵＸ
２５から図３に示すデータＳ１が出力され、ＴｘＦＩＦ
Ｏ５ａに保持される。

【００５３】これに対し、ＭＵＸ２５は、エンコーダ２
７から受け取ったコントロールデータＤ３がＩ又はＤラ
イトデータである旨を含む場合には、第１ラッチ２３か
らライトデータＤ１のみを受け取り、当該コントロール
データＤ３と多重化する。これによって、ＭＵＸ２５か
ら図３に示すデータＳ２が出力され、ＴｘＦＩＦＯ５ａ
に保持される。

【００５４】一方、ＭＵＸ２５は、エンコーダ２７から
受け取ったコントロールデータＤ３がＩ,Ｄ,Ｓの何れか
のアドレスデータである旨を含む場合には、第１ラッチ
２３からアドレスデータＤ２のみを受け取り、当該コン
トロールデータＤ３と多重化する。これによって、ＭＵ
Ｘ２５から図３に示すデータＳ３が出力され、ＴｘＦＩ
ＦＯ５ａに保持される。

【００５５】これに対し、ＭＵＸ２５は、エンコーダ２
７から受け取ったコントロールデータＤ３がＩ又はＤラ
イトデータである旨及びＩ,Ｄ,Ｓの何れかのアドレスデ
ータである旨を含む場合には、第２ラッチ２３からデー
タを受け取らず、コントロールデータＤ３のみを出力す
る。即ち、ＭＵＸ２５から図３に示すデータＳ４が出力
され、ＴｘＦＩＦＯ５ａに保持される。

【００５６】ＴｘＦＩＦＯ５ａは、多重部２２のＭＵＸ
２５から受け取ったデータＳ１〜Ｓ４を保持し、各デー
タＳ１〜Ｓ４を自身に格納された順で二重化制御部４ｂ
へ送出する。これによって、メイン系の二重化制御部４
ａからサブ系の二重化制御部４ｂに対して第１データが
伝送される。

【００５７】このように、二重化制御部４ｂへ伝送され
る第１データは、１つ前の第１データから特定可能なも
のである場合には、ライトデータＤ１及び／又はアドレ
スデータＤ２が省略された状態で伝送される。従って、
メイン系からサブ系へ伝送されるデータ量を減少させる
ことができ、伝送時間の短縮化を図ることができる。

【００５８】図４は、図２に示した二重化制御部４ｂ
(１４ｂ)の構成図である。図４において、二重化制御部
４ｂは、二重化制御部４ａから伝送されてきた第１デー
タをもとの形式に復元してバスＢ２に送出する。このた
め、二重化制御部４ｂは、二重化制御部４ａと接続され
たＲｘＦＩＦＯ５ｂと、このＲｘＦＩＦＯ５ｂにバスを
介して接続された復元部３１と、この復元部３１に接続
されるとともにバスＢ２に接続されたＣＰＵＩ／Ｆ３２
とを備える。

【００５９】ＲｘＦＩＦＯ５ｂは、二重化制御部４ａか
ら伝送されてきた第１データ(データＳ１〜Ｓ４)を保持
し、その格納順で各第１データを復元部３１に与える。
復元部３１は、ＲｘＦＩＦＯ５ｂから受け取った第１デ
ータ(データＳ１〜Ｓ４)をもとのデータ形式に復元し、
ＣＰＵＩ／Ｆ３２に与える。このため、復元部３３は、
バッファ３３と、ＤＭＵＸ３４と、ジェネレータ３５
と、デコーダ３６と、ラッチ３７とを備える。

【００６０】バッファ３３には、ＲｘＦＩＦＯ５ｂから
出力されるデータＳ１〜Ｓ４のうち、データＳ１〜Ｓ３
に含まれたライトデータＤ１,アドレスデータＤ２が入
力される。バッファ３３は、これらのライトデータＤ
１,アドレスデータＤ２を保持する。

【００６１】ラッチ３７は、バッファ３３に新たなライ
トデータＤ１,アドレスデータＤ２が入力された際に、
前のライトデータＤ１,アドレスデータＤ２の内容をバ
ッファ３３から取り出して保持する。

【００６２】デコーダ３６には、ＲｘＦＩＦＯ５ｂから
出力されるデータＳ１〜Ｓ４に含まれたコントロールデ
ータＤ３が入力される。デコーダ３６は、入力されたコ
ントロールデータＤ３を復号し、その復号結果をジェネ
レータ３５に与える。

【００６３】ジェネレータ３５は、デコーダ３６からコ
ントロールデータＤ３の復号結果を受け取る。すると、
ジェネレータ３５は、その復号結果に従って、ラッチ３
７に保持された一つ前のライトデータＤ１,アドレスデ
ータＤ２の内容を参照し、ライトデータＤ１及び／又は
アドレスデータＤ２を生成し、バッファ３３に与える。

【００６４】具体的には、ジェネレータ３５は、復元部
３１に入力されたデータがデータＳ１〜Ｓ４の何れであ
るかによって異なった処理を行う。即ち、ジェネレータ
３５は、復元部３１に入力されたデータがデータＳ１
(図３参照)である場合には、データの生成処理を行わな
い。

【００６５】これに対し、ジェネレータ３５は、復元部
３１に入力されたデータがデータＳ２である場合には、
以下の処理を行う。即ち、ジェネレータ３５は、コント
ロールデータＤ３の復号結果にＩ又はＤアドレスデータ
である旨が含まれている場合には、ラッチ３７に保持さ
れたアドレスデータＤ２を参照し、当該アドレスデータ
Ｄ２を１インクリメント／デクリメントしたアドレスデ
ータＤ２を生成し、バッファ３３に与える。

【００６６】一方、ジェネレータ３５は、復元部３１に
入力されたデータがデータＳ３である場合には、以下の
処理を行う。即ち、ジェネレータ３５は、コントロール
データＤ３の復号結果にＩ又はＤライトデータである旨
が含まれている場合には、ラッチ３７に保持されたライ
トデータＤ１を参照し、当該ライトデータＤ１を１イン
クリメント／デクリメントしたライトデータＤ１を生成
し、バッファ３３に与える。

【００６７】これに対し、ジェネレータ３５は、復元部
３１に入力されたデータがデータＳ４である場合には、
以下の処理を行う。即ち、ジェネレータ３５は、コント
ロールデータＤ３の復号結果にＩアドレスデータ及びＩ
ライトデータである旨が含まれている場合には、ラッチ
３７に保持されたライトデータＤ１及びアドレスデータ
Ｄ２を夫々１インクリメントしたライトデータＤ１及び
アドレスデータＤ２を生成し、バッファ３３に与える。

【００６８】一方、ジェネレータ３５は、コントロール
データＤ３の復号結果にＤアドレスデータ及びＤライト
データである旨が含まれている場合には、ラッチ３７に
保持されたライトデータＤ１及びアドレスデータＤ２を
夫々１デクリメントしたライトデータＤ１及びアドレス
データＤ２を生成し、これらをバッファ３３に与える。

【００６９】これに対し、ジェネレータ３５は、コント
ロールデータＤ３の復号結果にＩアドレスデータ及びＤ
ライトデータである旨が含まれている場合には、ラッチ
３７に保持されたアドレスデータＤ２を１インクリメン
トしたアドレスデータＤ２とラッチ３７に保持されたラ
イトデータＤ１を１デクリメントしたライトデータＤ１
を生成し、これらをバッファ３３に与える。

【００７０】一方、ジェネレータ３５は、コントロール
データＤ３の復号結果にＤアドレスデータ及びＩライト
データである旨が含まれている場合には、ラッチ３７に
保持されたアドレスデータＤ２を１デクリメントしたア
ドレスデータＤ２とラッチ３７に保持されたライトデー
タＤ１を１インクリメントしたライトデータＤ２とを生
成し、バッファ３３に与える。

【００７１】これに対し、ジェネレータ３５は、コント
ロールデータＤ３の復号結果にＳアドレスデータ及びＤ
ライトデータである旨が含まれている場合には、ラッチ
３７に保持されたアドレスデータＤ２と、ラッチ３７に
保持されたライトデータＤ１を１デクリメントしたライ
トデータＤ２を生成し、このライトデータＤ２とラッチ
３７に保持されたアドレスデータＤ２とをバッファ３３
に与える。

【００７２】一方、ジェネレータ３５は、コントロール
データＤ３の復号結果にＳアドレスデータ及びＩライト
データである旨が含まれている場合には、ラッチ３７に
保持されたアドレスデータＤ２と、ラッチ３７に保持さ
れたライトデータＤ１を１インクリメントしたライトデ
ータＤ２を生成し、このライトデータＤ２とラッチ３７
に保持されたアドレスデータＤ２とをバッファ３３に与
える。

【００７３】従って、ジェネレータ３５による処理終了
後のバッファ３３には、多重部２２の第１ラッチ２３
(図３参照)に保持された際におけるライトデータＤ１及
びアドレスデータＤ２が復元される。そして、ラッチ３
７には、この復元されたライトデータＤ１及びアドレス
データＤ２が保持される。

【００７４】ＤＭＵＸ３４は、復元されたライトデータ
Ｄ１及びアドレスデータＤ２をバッファ３３から受け取
り、これらを分離して出力する。その後、ライトデータ
Ｄ１,アドレスデータＤ２,及びコントロールデータＤ３
がバスＢ２上に送出される。すると、ＤＭＡＣ２ｂ(図
２参照)が、コントロールデータＤ３に従ってライトデ
ータＤ１の書込命令をメモリコントローラ３ｂに与え
る。メモリコントローラ３ｂは、アドレスデータＤ２に
従って、ライトデータＤ１をメモリ６ｂに書き込む。こ
れによって、メモリ６ｂは、メイン系制御装置１０ｂの
メモリ６ａと同じアドレスに同じデータを保持する。

【００７５】二重化制御部１４ａ,１４ｂは、ＤＭＡＣ
２ａによってメモリ１６ａに書き込まれるユーザデータ
について、上述した二重化制御部４ａ,１４ａと同様の
動作を行う。これによって、メモリ１６ｂには、メモリ
１６ａと同じデータが同じアドレスに書き込まれる。
〈アービタ〉図２に示す各アービタ１１ａ,１１ｂは、
例えばＩＣ(集積回路)やＬＳＩを用いて構成されてい
る。以下、各アービタ１１ａ,１１ｂの動作を説明す
る。

【００７６】アービタ１１ａは、ＣＰＵ１ａがメモリ６
ａ(ＣＰＵバスメモリ)にアクセスしている場合には、Ｄ
ＭＡＣ２ａのバスＢ１(ＣＰＵバス)に対するアクセス，
即ちＤＭＡＣ２ａによるバスＢ１の使用を禁止する。一
方、アービタ１１ａは、ＤＭＡＣ２ａがメモリ１６ａ
(ＤＭＡバスメモリ)にアクセスしている場合には、ＣＰ
Ｕ１ａのバスＢ２(ＤＭＡバス)に対するアクセス，即ち
ＣＰＵ１ａによるバスＢ２の使用を禁止する。

【００７７】また、アービタ１１ａは、ＣＰＵ１ａのバ
スＢ３(メモリ１６ａ)に対するアクセス，及びＤＭＡＣ
２ａのバスＢ１(メモリ６ａ)に対するアクセスを制御す
る。図５(ａ)は、ＣＰＵ１ａがメモリ１６ａにアクセス
する場合の動作を示すシーケンス図であり、図５(ｂ)
は、ＤＭＡＣ２ａがメモリ６ａにアクセスする場合の動
作を示すシーケンス図である。

【００７８】図５(ａ)に示すように、ＣＰＵ１ａは、メ
モリ１６ａからデータを読み出す場合には、メモリ１６
ａに対するアクセスを要求するメッセージ“DMA Mem Re
quest”をアービタ１１ａに与える(Ｓ１)。アービタ１
１ａは、ＣＰＵ１ａから“DMAMem Request”を受け取る
と、これをＤＭＡＣ２ａに転送する(Ｓ２)。

【００７９】ＤＭＡＣ２ａは、アービタ１１ａから“DM
A Mem Request”を受け取ると、その確認メッセージ“A
CK”をアービタ１１ａに与えるとともに(Ｓ３)、ＣＰＵ
１ａがメモリ１６ａにアクセスするものとして、自身が
使用しているバスＢ４を解放し、所定時間バスＢ４の使
用を止める(処理を中断する)。アービタ１１ａは、ＤＭ
ＡＣ２ａから“ACK”を受け取ると、これをＣＰＵ１ａ
に転送する(Ｓ４)。

【００８０】ＣＰＵ１ａは、アービタ１１ａから“AC
K”を受け取ると、ＤＭＡＣ２ａがバスＢ４を使用して
いないものとして、データの読み出し命令を発行し、ア
ービタ１１ａを介してメモリコントローラ１３ａに与え
る(Ｓ５)。すると、メモリ１６ａから所望のデータが読
み出され、ＣＰＵ１ａに与えられる。

【００８１】一方、図５(ｂ)に示すように、ＤＭＡＣ２
ａは、メモリ６ａからデータを読み出す場合には、メモ
リ６ａに対するアクセスを要求するメッセージ“CPU Me
m Request”をアービタ１１ａに与える(Ｓ０１)。アー
ビタ１１ａは、ＤＭＡＣ２ａから“CPU Mem Request”
を受け取ると、“Hold Request”をＣＰＵ１ａに転送す
る(Ｓ０２)。

【００８２】ＣＰＵ１ａは、アービタ１１ａから“Hold
Request”を受け取ると、その確認メッセージ“ACK”
をアービタ１１ａに与え(Ｓ０３)、ＤＭＡＣ２ａがメモ
リ６ａにアクセスするものとして、自身が使用している
バスＢ２を解放する。アービタ１１ａは、ＣＰＵ１ａか
ら“ACK”を受け取ると、これをＤＭＡＣ２ａに転送す
る(Ｓ０４)。

【００８３】ＤＭＡＣ２ａは、アービタ１１ａから“AC
K”を受け取ると、ＣＰＵ１ａがバスＢ２を使用してい
ないものとして、データの読み出し命令を発行し、アー
ビタ１１ａを介してメモリコントローラ３ａに与える
(Ｓ０５)。すると、メモリ６ａから所望のデータが読み
出され、ＤＭＡＣ２ａに与えられる。

【００８４】このようにして、ＣＰＵ１ａによるメモリ
１６ａからのデータの読み出し処理が防止されるととも
に、ＤＭＡＣ２ａによるメモリ６ａからのデータの読み
出し処理の遅延が防止される。

【００８５】なお、制御装置１０ｂにおいて、ＣＰＵ１
ｂがメモリ１６ｂにアクセスする場合，ＤＭＡＣ２ｂが
メモリ６ｂにアクセスする場合にも図６(ａ)及び図６
(ｂ)に示した動作と同様の動作が行われ、データの読み
出し処理の遅延が防止される。

【００８６】一方、アービタ１１ｂは、ＤＭＡＣ２ｂに
よるヘッダ情報の書き込み制御の際に、ＣＰＵ１ｂの動
作を制限する。図６は、アービタ１１ｂが送受信するメ
ッセージの説明図であり、図７(ａ)は、二重化制御部４
ｂから送出された第１データ(ヘッダ情報についてのデ
ータ)をメモリ６ｂに書き込む際のアービタ１１ｂの動
作を示すシーケンス図であり、図７(ｂ)は、二重化制御
部１４ｂから送出された第２データ(ユーザデータにつ
いてのデータ)をメモリ１６ｂに書き込む際のアービタ
１１ｂの動作を示すシーケンス図である。

【００８７】図６及び図７(ａ)に示すように、二重化制
御部４ｂは、ＲｘＦＩＦＯ５ｂ(図２参照)に蓄積された
第１データをバスＢ２に送出する場合には、メモリ６ｂ
へデータを書き込む旨のメッセージ“CPU Mem Reques
t”をバスＢ２を介してアービタ１１ｂに与える(Ｓ１
１)。

【００８８】すると、アービタ１１ｂは、現在動作中の
ＣＰＵ１ｂの動作を止めるためのメッセージ“Hold Req
uest”をＣＰＵ１ｂに与える(Ｓ１２)。すると、ＣＰＵ
１ｂは、“Hold Request”に対する確認メッセージ“AC
K”をアービタ１１ｂに与え(Ｓ１３)、自身が使用して
いるバスＢ２を解放し、所定時間バスＢ２の使用を止め
る(処理を中断する)。

【００８９】アービタ１１ｂは、ＣＰＵ１ｂから“AC
K”を受け取ると、この“ACK”を二重化制御部４ｂに転
送する(Ｓ１４)。二重化制御部４ｂは、アービタ１１ｂ
から“ACK”を受け取ると、ＣＰＵ１ｂがバスＢ２を使
用していないものとして、第１データをバスＢ２に送出
する。

【００９０】すると、ＤＭＡＣ２ｂが、コントロールデ
ータＤ３(書き込み命令)をアービタ１１ｂを介して受け
取り、このコントロールデータＤ３に従ってメモリコン
トローラ３ｂにライトデータＤ１の書き込み命令を与え
る。すると、メモリコントローラ３ｂがアドレスデータ
Ｄ２に従ってライトデータＤ１をメモリ６ｂに書き込む
(Ｓ１５)。

【００９１】一方、図６及び図７(ｂ)に示すように、二
重化制御部１４ｂは、ＲｘＦＩＦＯ１５ｂ(図２参照)に
蓄積された第２データをバスＢ４に送出する場合には、
メモリ１６ｂに対するアクセスを要求するメッセージ
“DMA Mem Request”をバスＢ４を介してアービタ１１
ｂに与える(Ｓ０１１)。

【００９２】すると、アービタ１１ｂは、この“DMA Me
m Request”をＤＭＡＣ２ｂに与える(Ｓ０１２)。ＤＭ
ＡＣ２ｂは、“DMA Mem Request”を受け取ると、その
確認メッセージ“ACK”をアービタ１１ｂに与える(Ｓ０
１３)。アービタ１１ｂは、ＣＰＵ１ｂから“ACK”を受
け取ると、この“ACK”を二重化制御部４ｂに転送する
(Ｓ０１４)。二重化制御部４ｂは、アービタ１１ｂから
“ACK”を受け取ると、第２データをバスＢ４に送出す
る。

【００９３】すると、ＤＭＡＣ２ｂが、コントロールデ
ータＤ３(書き込み命令)をバスＢ４から受け取り、この
コントロールデータＤ３に従ってメモリコントローラ１
３ｂにライトデータＤ１の書き込み命令を与える。する
と、メモリコントローラ１３ｂがアドレスデータＤ２に
従ってライトデータＤ１をメモリ１６ｂに書き込む(Ｓ
０１５)。

【００９４】このように、二重化制御部４ｂ及び１４ｂ
に蓄積されたデータが、ＣＰＵ１ｂを介することなく各
メモリ６ｂ,１６ｂに格納されるので、データの書き込
み処理に要する時間を短縮することができる。

【００９５】〈実施形態の効果〉上述した二重化メモリ
制御装置(制御装置１０ａ及び制御装置１０ｂ)による
と、ＣＰＵ１ａ用のバスＢ１とＤＭＡＣ２ａ用のバスＢ
３とが設けられ、ＣＰＵ１ａのバスＢ３に対するアクセ
ス，及びＤＭＡＣ２ａのバスＢ１に対するアクセスがア
ービタ１１ａによって制御される。

【００９６】これによって、ＣＰＵ１ａがメモリ６ａに
対してアクセスする場合，即ち、ＣＰＵ１ａがバスＢ１
を使用する場合には、ＤＭＡＣ２ａによるバスＢ１の使
用が制限される。従って、ＣＰＵ１ａによるバスＢ１の
使用とＤＭＡＣ２ａによるバスＢ１の使用とが衝突し、
ＣＰＵ１ａによる処理が遅延することを防止できる。従
って、従来のようにＤＭＡＣ２ａによるバスＢ１の使用
によってＣＰＵ１ａによるデータの書き込み処理が中断
することがない。

【００９７】同様に、ＤＭＡＣ２ａがメモリ１６ａに対
してアクセスする場合，即ち、ＤＭＡＣ２ａがバスＢ３
を使用する場合にも、ＣＰＵ１ａによるバスＢ３の使用
が制限される。このため、ＣＰＵ１ａによるバスＢ３の
使用とＤＭＡＣ２ａによるバスＢ３の使用とが衝突する
ことがない。

【００９８】また、二重化制御部４ａ,１４ａが二重化
制御部４ｂ,１４ｂへライトデータＤ１及びアドレスデ
ータＤ２を転送する場合において、ライトデータＤ１が
Ｉライトデータ又はＤライトデータであるとき、或いは
アドレスデータＤ２がＩ,Ｄ,Ｓの何れかのアドレスデー
タであるときには、ライトデータＤ１,及び／又はアド
レスデータＤ２の転送が省略される。これによって、二
重化制御部４ａ(１４ａ)から二重化制御部４ｂ(１４ｂ)
へ伝送するデータ量を減らすことができる。このため、
制御装置１０ａから制御装置１０ｂへデータを伝送する
のに要する時間を短縮することができる。

【００９９】また、第１データや第２データが必ずＩ又
はＤアドレスデータを含む場合等、ライトデータＤ１又
はアドレスデータＤ２を必ず省略できる場合には、制御
装置１０ａと制御装置１０ｂとを結ぶバス幅を狭くする
ことができるので、交換機内のバスケーブルのレイアウ
ト等が容易となる。

【０１００】さらに、制御装置１０ｂでは、ＤＭＡＣ２
ｂが各ＲｘＦＩＦＯ５ｂ,１５ｂに蓄積されたデータを
メモリ３ｂ,１３ｂに記憶させる場合に、アービタ１１
ｂがＣＰＵ１ｂによるバスＢ２の利用を制限する。この
ため、ＤＭＡＣ２ｂがバスＢ２を使用する場合に、ＣＰ
Ｕ１ｂがバスＢ２を使用することがない。従って、ＣＰ
Ｕ１ｂによるバスＢ２の使用によってＤＭＡＣ２ｂによ
るデータの書き込み処理が中断・遅延することを防止で
きる。

【０１０１】以上より、実施形態による二重化メモリ制
御装置(制御装置１０ａ及び制御装置１０ｂ)によれば、
各制御装置１０ａ,１０ｂにおける書き込み処理を遅延
なく行うことができるとともに、制御装置１０ａと制御
装置１０ｂとの間のデータ伝送時間を短縮することがで
きる。これらの相乗効果によって、二重化メモリ制御装
置は、従来に比べて速くメモリ６ａとメモリ６ｂ(メモ
リ１６ａとメモリ１６ｂ)とに同一のデータを同一のア
ドレスで格納できる。

【０１０２】従って、メイン系の障害に対する制御装置
１０ｂの備えを従来に比しより適正に行うことができ
る。即ち、メイン系に障害が生じた場合におけるメモリ
６ｂ,１６ｂの記憶内容をメモリ６ａ,１６ａの記憶内容
により近づけることができる。このため、メイン系の障
害時におけるメモリ６ａとメモリ６ｂ(メモリ１６ａと
メモリ１６ｂ)との記憶内容の不一致による通信障害を
減らすことができる。

【０１０３】なお、本実施形態では二重化メモリ制御装
置を交換機１００に適用した例を示したが、本発明によ
る二重化メモリ制御装置は、データのミラーリングシス
テム等に広く適用することができる。

【０１０４】

【発明の効果】本発明による二重化メモリ制御装置によ
れば、各制御装置におけるメモリへのデータの書き込み
処理を中断することなく行うことができ、且つ制御装置
間におけるデータ伝送時間を短縮化できる。従って、各
メモリの記憶内容を従来に比べてより速く一致させるこ
とができる。

【図面の簡単な説明】

【図１】本発明の実施形態による二重化メモリ制御装置
が使用された交換機の構成図

【図２】図１に示した二重化メモリ制御装置の構成図

【図３】図２に示した二重化制御部の構成図

【図４】図２に示した二重化制御部の構成図

【図５】図２に示した制御装置の動作を示すシーケンス
図

【図６】図２に示したアービタが送受信するメッセージ
の説明図

【図７】図２に示した制御装置の動作を示すシーケンス
図

【図８】従来における二重化メモリ制御装置の構成図

【符号の説明】

Ｂ１バス(第１バス) Ｂ２バス(第２バス) Ｂ３バス(第３バス) Ｂ４バス(第４バス) １０ａ制御装置(第１制御装置) １０ｂ制御装置(第２制御装置) １ａＣＰＵ(第１中央処理装置) １ｂＣＰＵ(第２中央処理装置) ２ａＤＭＡＣ(第１ダイレクトメモリア
クセス装置) ２ｂＤＭＡＣ(第２ダイレクトメモリア
クセス装置) ４ａ二重化制御装置(送信部) ４ｂ二重化制御装置(データ生成部) ６ａメモリ(第１メモリ) ６ｂメモリ(第２メモリ) １１ａアービタ(第１アクセス制限部) １１ｂアービタ(第２アクセス制限部) １６ａメモリ(第３メモリ) １６ｂメモリ(第４メモリ) １００交換機(通信装置)

───────────────────────────────────────────────────── フロントページの続き (72)発明者岩佐英敏神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者三瀬清文神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】バスを介して相互に接続された第１制御装
置と第２制御装置とからなり、第１制御装置が、中央処理装置，第１メモリ，及び中央処理装置によって
第１メモリに書き込まれるデータを取得しこのデータが
以前に取得したデータから特定可能である場合に当該デ
ータの特定データを当該データに代えて第２制御装置へ
送信する送信部とを相互に接続する第１バスと、第１メモリに保持されたデータを第１バスを用いて読み
出す第１ダイレクトメモリアクセス装置が接続された第
２バスと、第１バスと第２バスとに接続され前記中央処理装置が前
記第１バスを使用している場合に第１ダイレクトメモリ
アクセス装置の第１バスの使用を制限するアクセス制限
部とを備え、第２制御装置が、送信部から特定データを受け取りこの特定データから元
のデータを生成するデータ生成部と、第２メモリと、データ生成部によって生成された前記データを第２メモ
リへ書き込む第２ダイレクトメモリアクセス装置とを備
えたことを特徴とする二重化メモリ制御装置。
【請求項２】前記第１制御装置が、前記第２バスに接続され、前記第１ダイレクトメモリア
クセス装置によって書き込まれる第２データを保持する
第３メモリと、前記第２バスに接続され、前記第３メモリに書き込まれ
るデータを取得しこの第２データが以前に取得した第２
データから特定可能である場合に当該第２データの特定
データを当該第２データに代えて第２制御部へ送信する
第２送信部とをさらに備え、前記第２制御装置が、前記第２送信部から特定データを受信しこの特定データ
から元の第２データを生成する第２データ生成部と、第４メモリとをさらに備え、前記第２ダイレクトメモリアクセス装置が、第２データ
生成部によって生成された第２データを第４メモリに書
き込むことを特徴とする請求項１記載の二重化メモリ制
御装置。
【請求項３】前記アクセス制限部は、前記ダイレクトメ
モリアクセス装置が前記第２バスを使用している場合に
前記中央処理装置の第２バスの使用を制限することを特
徴とする請求項２記載の二重化メモリ制御装置。
【請求項４】前記データ生成部と前記第２メモリとが第
３バスを介して相互に接続され、前記第３バスには前記第２メモリに保持された第１デー
タを使用する第２中央処理装置が接続され、前記第２データ生成部，前記第３メモリ，及び前記第２
ダイレクトメモリアクセス装置が第４バスを介して相互
に接続され、前記第３バスと前記第４バスとに接続され、前記第２ダ
イレクトメモリアクセス装置の前記第３バスの使用を制
限するとともに、前記第２中央処理装置の前記第４バス
の使用を制限する第２アクセス制限部をさらに備えたこ
とを特徴とする請求項２記載の二重化メモリ制御装置。
【請求項５】運用系のデータ伝送路と予備系のデータ伝
送路とを有する通信装置に搭載され、前記運用系のデー
タ伝送路を制御する第１制御装置と予備系のデータ伝送
路を制御する第２制御装置とがバスを介して相互に接続
された二重化メモリ制御装置であって、前記第１制御装置が、第１メモリ，この第１メモリに運用系のデータ伝送路に
係る運用系データを書き込む第１中央処理装置，前記第
１メモリに書き込まれる運用系データを取得しこの運用
系データが以前に取得した運用系データから特定可能で
ある場合に当該運用系データの特定データを当該運用系
データに代えて第２制御装置へ送信する送信部とを相互
に接続する第１バスと、前記第１メモリに保持された運用系データを前記第１バ
スを用いて読み出す第１ダイレクトメモリアクセス装置
が接続された第２バスと、前記第１バスと前記第２バスとが接続され、前記第１中
央処理装置が前記第１バスを使用している場合に第１ダ
イレクトメモリアクセス装置の第１バスの使用を制限す
るアクセス制限部とを備え、前記第２制御装置が、前記送信部から特定データを受け取りこの特定データか
ら元の運用系データを生成するデータ生成部，このデー
タ生成部によって生成された運用系データを保持する第
２メモリ，この第２メモリに保持された運用系データを
用いて前記予備系のデータ伝送路を制御する第２中央処
理装置を相互に接続する第３バスと、前記データ生成部によって生成された運用系データを前
記第３バスを用いて前記第２メモリへ書き込む第２ダイ
レクトメモリアクセス装置が接続された第４バスと、前記第３バスと前記第４バスとが接続され、前記第２ダ
イレクトメモリアクセス装置が前記運用系データを前記
第２メモリに書き込む場合に、前記第２中央処理装置の
第３バスの使用を制限する第２アクセス制限部とを備え
たことを特徴とする二重化メモリ制御装置。