JPH09161473A - 強誘電体メモリセル及びこれを用いた強誘電体メモリ - Google Patents
強誘電体メモリセル及びこれを用いた強誘電体メモリInfo
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- JPH09161473A JPH09161473A JP7321353A JP32135395A JPH09161473A JP H09161473 A JPH09161473 A JP H09161473A JP 7321353 A JP7321353 A JP 7321353A JP 32135395 A JP32135395 A JP 32135395A JP H09161473 A JPH09161473 A JP H09161473A
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Abstract
(57)【要約】
【課題】データの読み出し及び書き込みをより高速に行
う。 【解決手段】強誘電体メモリセル２３ａは、ｎＭＩＳト
ランジスタ３０のドレイン、ゲート及びソースがそれぞ
れビット線ＢＬ、ワード線ＷＬ及び強誘電体ダイオード
１０のアノードに接続され、強誘電体ダイオード１０の
カソードが基準電位Ｖcomのセルプレートに接続されて
いる。強誘電体ダイオードは、ｎ形半導体／強誘電体結
晶膜／金属電極構造である。強誘電体メモリセルを、ビ
ット線ＢＬ及び＊ＢＬについて対称構造にすれば、ノイ
ズマージンが大きくなる。他の強誘電体メモリセルで
は、強誘電体ダイオードのアノード及びカソードがそれ
ぞれｎＭＩＳトランジスタのゲート及びソースに接続さ
れ、該ｎＭＩＳトランジスタのドレイン及びソースがそ
れぞれ第１及び第２のビット線に接続されている。
う。 【解決手段】強誘電体メモリセル２３ａは、ｎＭＩＳト
ランジスタ３０のドレイン、ゲート及びソースがそれぞ
れビット線ＢＬ、ワード線ＷＬ及び強誘電体ダイオード
１０のアノードに接続され、強誘電体ダイオード１０の
カソードが基準電位Ｖcomのセルプレートに接続されて
いる。強誘電体ダイオードは、ｎ形半導体／強誘電体結
晶膜／金属電極構造である。強誘電体メモリセルを、ビ
ット線ＢＬ及び＊ＢＬについて対称構造にすれば、ノイ
ズマージンが大きくなる。他の強誘電体メモリセルで
は、強誘電体ダイオードのアノード及びカソードがそれ
ぞれｎＭＩＳトランジスタのゲート及びソースに接続さ
れ、該ｎＭＩＳトランジスタのドレイン及びソースがそ
れぞれ第１及び第２のビット線に接続されている。
Description
【０００１】
【０００２】
【従来の技術】フラッシュメモリは不揮発性であるが、
書き込み及び消去に要する時間がＤＲＡＭやＳＲＡＭに
比し著しく長く、また、書き込み及び消去時に高電圧が
必要であり、さらに、ビット単位で消去ができないとい
う欠点がある。これに対し、不揮発性である強誘電体メ
モリは、高速かつ低電圧で書き込み及び読み出しがで
き、ビット単位で消去ができるという利点を有するの
で、注目されている。
書き込み及び消去に要する時間がＤＲＡＭやＳＲＡＭに
比し著しく長く、また、書き込み及び消去時に高電圧が
必要であり、さらに、ビット単位で消去ができないとい
う欠点がある。これに対し、不揮発性である強誘電体メ
モリは、高速かつ低電圧で書き込み及び読み出しがで
き、ビット単位で消去ができるという利点を有するの
で、注目されている。
【０００３】強誘電体メモリのメモリセルには、記憶保
持用キャパシタの絶縁膜を強誘電体にしたもの、ＦＥＴ
のゲート絶縁膜を強誘電体にしたもの、及び、金属／強
誘電体／不純物半導体構造の強誘電体ダイオードを用い
たものが提案されている。強誘電体ダイオード１０を用
いた従来の強誘電体メモリセルでは、強誘電体ダイオー
ド１０のアノード及びカソードがそれぞれワード線及び
ビット線に接続されており（特開平７−１４９９０）、
メモリセルアレイがダイオードマトリックス構造になっ
ている。強誘電体メモリセルからデータを読み出す場合
には、ワード線とビット線との間に、強誘電体の分極が
１方向のしきい値電圧Ｖt1と反対方向のしきい値電圧Ｖ
t2との間の所定電圧Ｖを印加し、強誘電体ダイオード１
０に流れる電流値に基づいて記憶値を判定している。
持用キャパシタの絶縁膜を強誘電体にしたもの、ＦＥＴ
のゲート絶縁膜を強誘電体にしたもの、及び、金属／強
誘電体／不純物半導体構造の強誘電体ダイオードを用い
たものが提案されている。強誘電体ダイオード１０を用
いた従来の強誘電体メモリセルでは、強誘電体ダイオー
ド１０のアノード及びカソードがそれぞれワード線及び
ビット線に接続されており（特開平７−１４９９０）、
メモリセルアレイがダイオードマトリックス構造になっ
ている。強誘電体メモリセルからデータを読み出す場合
には、ワード線とビット線との間に、強誘電体の分極が
１方向のしきい値電圧Ｖt1と反対方向のしきい値電圧Ｖ
t2との間の所定電圧Ｖを印加し、強誘電体ダイオード１
０に流れる電流値に基づいて記憶値を判定している。
【０００４】
【発明が解決しようとする課題】このメモリセルアレイ
は、ビット線の容量に多数の強誘電体ダイオード１０の
容量が付加されるので、書き込み及び読み出しの速度が
遅くなる。データ読み出し速度を高速化するために、上
記電圧ＶをＶ２に近づけると、分極方向が反転して破壊
読み出しになる。また、ビット線の電圧を増幅しようと
すると、破壊読み出しになる。この問題は、記憶容量を
大きくしてビット線が細くかつ長くなりその抵抗及び静
電容量が大きくなった場合に著しくなる。さらに、メモ
リセルが２端子構造であるので、メモリセル間の電気的
分離が難しく、書き込み及び読み出しの動作マージンが
狭い。
は、ビット線の容量に多数の強誘電体ダイオード１０の
容量が付加されるので、書き込み及び読み出しの速度が
遅くなる。データ読み出し速度を高速化するために、上
記電圧ＶをＶ２に近づけると、分極方向が反転して破壊
読み出しになる。また、ビット線の電圧を増幅しようと
すると、破壊読み出しになる。この問題は、記憶容量を
大きくしてビット線が細くかつ長くなりその抵抗及び静
電容量が大きくなった場合に著しくなる。さらに、メモ
リセルが２端子構造であるので、メモリセル間の電気的
分離が難しく、書き込み及び読み出しの動作マージンが
狭い。
【０００５】本発明の目的は、このような問題点に鑑
み、データの読み出し及び書き込みをより高速に行うこ
とができ、かつ、非破壊で読み出すことが可能な強誘電
体メモリセル及びこれを用いた強誘電体メモリを提供す
ることにある。
み、データの読み出し及び書き込みをより高速に行うこ
とができ、かつ、非破壊で読み出すことが可能な強誘電
体メモリセル及びこれを用いた強誘電体メモリを提供す
ることにある。
【０００６】
【課題を解決するための手段及びその作用効果】第１発
明では、例えば図１、図３及び図４に示す如く、不純物
半導体と金属電極との間に強誘電体膜が介在する強誘電
体ダイオードと、ゲートにワード線が接続され、一端が
ビット線に接続され、他端が該強誘電体ダイオードの一
端に接続されたＦＥＴスイッチと、を備えた強誘電体メ
モリセルであって、該強誘電体ダイオードの他端が複数
の強誘電体メモリセルについて共通に接続され、２値の
一方のデータを該メモリセルに書き込む場合には、該Ｆ
ＥＴスイッチをオンにし、該ビット線の電位と該強誘電
体ダイオードの他端電位との差を、該強誘電体膜の分極
を反転させることができる順方向電圧Ｖw1にし、２値の
他方のデータを該メモリセルに書き込む場合には、該Ｆ
ＥＴスイッチをオンにし、該ビット線の電位と該強誘電
体ダイオードの他端電位との差を、該強誘電体膜の分極
を反転させることができる逆方向電圧Ｖw0にし、該メモ
リセルから２値データを読み出す場合には、該ＦＥＴス
イッチをオンにし、該ビット線の電位と該強誘電体ダイ
オードの他端電位との差を、該強誘電体膜の分極を反転
させることができず且つ該強誘電体膜の分極方向により
異なる電流が流れる順方向電圧Ｖrにする。
明では、例えば図１、図３及び図４に示す如く、不純物
半導体と金属電極との間に強誘電体膜が介在する強誘電
体ダイオードと、ゲートにワード線が接続され、一端が
ビット線に接続され、他端が該強誘電体ダイオードの一
端に接続されたＦＥＴスイッチと、を備えた強誘電体メ
モリセルであって、該強誘電体ダイオードの他端が複数
の強誘電体メモリセルについて共通に接続され、２値の
一方のデータを該メモリセルに書き込む場合には、該Ｆ
ＥＴスイッチをオンにし、該ビット線の電位と該強誘電
体ダイオードの他端電位との差を、該強誘電体膜の分極
を反転させることができる順方向電圧Ｖw1にし、２値の
他方のデータを該メモリセルに書き込む場合には、該Ｆ
ＥＴスイッチをオンにし、該ビット線の電位と該強誘電
体ダイオードの他端電位との差を、該強誘電体膜の分極
を反転させることができる逆方向電圧Ｖw0にし、該メモ
リセルから２値データを読み出す場合には、該ＦＥＴス
イッチをオンにし、該ビット線の電位と該強誘電体ダイ
オードの他端電位との差を、該強誘電体膜の分極を反転
させることができず且つ該強誘電体膜の分極方向により
異なる電流が流れる順方向電圧Ｖrにする。
【０００７】選択されたビット線が、選択されたワード
線でオンにされるＦＥＴスイッチのみを介し強誘電体ダ
イオードと導通されて、データの読み出し又は書き込み
が行われるので、従来のマトリックス構造の場合よりも
ビット線に付加される容量が低減され、データの読み出
し及び書き込みをより高速に行うことが可能となるとい
う効果を奏する。これにより、読み出し電圧を大きくし
て高速化を図る必要がなく、破壊読み出しが防止される
という効果を奏する。また、データ読み出しの場合に、
ＦＥＴスイッチをオフにしてビット線の電圧をセンスア
ンプで増幅することができるので、記憶容量が大きくて
ビット線が細くかつ長くなりその抵抗及び静電容量が大
きくなっても、安定かつ高速にデータを読み出すことが
できるという効果を奏する。
線でオンにされるＦＥＴスイッチのみを介し強誘電体ダ
イオードと導通されて、データの読み出し又は書き込み
が行われるので、従来のマトリックス構造の場合よりも
ビット線に付加される容量が低減され、データの読み出
し及び書き込みをより高速に行うことが可能となるとい
う効果を奏する。これにより、読み出し電圧を大きくし
て高速化を図る必要がなく、破壊読み出しが防止される
という効果を奏する。また、データ読み出しの場合に、
ＦＥＴスイッチをオフにしてビット線の電圧をセンスア
ンプで増幅することができるので、記憶容量が大きくて
ビット線が細くかつ長くなりその抵抗及び静電容量が大
きくなっても、安定かつ高速にデータを読み出すことが
できるという効果を奏する。
【０００８】第２発明では、例えば図７、図３及び図４
に示す如く、不純物半導体と金属電極との間に強誘電体
膜が介在する第１及び第２の強誘電体ダイオードと、ゲ
ートにワード線が接続され、一端が第１ビット線に接続
され、他端が該第１の強誘電体ダイオードの一端に接続
された第１ＦＥＴスイッチと、ゲートに該ワード線が接
続され、一端が第２ビット線に接続され、他端が該第２
の強誘電体ダイオードの一端に接続された第２ＦＥＴス
イッチと、を備えた強誘電体メモリセルであって、該第
１及び第２の強誘電体ダイオードの他端が複数の強誘電
体メモリセルについて共通に接続され、２値の一方のデ
ータを該メモリセルに書き込む場合には、該第１及び第
２のＦＥＴスイッチをオンにし、該第１ビット線の電位
と該第１強誘電体ダイオードの他端電位との差を、該強
誘電体膜の分極を反転させることができる順方向電圧Ｖ
w1にし、かつ、該第２ビット線の電位と該第２強誘電体
ダイオードの他端電位との差を、該強誘電体膜の分極を
反転させることができる逆方向電圧Ｖw0にし、２値の他
方のデータを該メモリセルに書き込む場合には、該第１
及び第２のＦＥＴスイッチをオンにし、該第１ビット線
の電位と該第１の強誘電体ダイオードの他端電位との差
を、該強誘電体膜の分極を反転させることができる逆方
向電圧Ｖw0にし、かつ、該第２ビット線の電位と該第２
の強誘電体ダイオードの他端電位との差を、該強誘電体
膜の分極を反転させることができる順方向電圧Ｖw1に
し、該メモリセルから２値データを読み出す場合には、
該第１及び第２のＦＥＴスイッチをオンにし、該第１ビ
ット線の電位と該第１強誘電体ダイオードの他端電位と
の差及び該第２ビット線の電位と該第２強誘電体ダイオ
ードの他端電位との差をいずれも、該強誘電体膜の分極
を反転させることができず且つ該強誘電体膜の分極方向
により異なる電流が流れる順方向電圧Ｖrにする。
に示す如く、不純物半導体と金属電極との間に強誘電体
膜が介在する第１及び第２の強誘電体ダイオードと、ゲ
ートにワード線が接続され、一端が第１ビット線に接続
され、他端が該第１の強誘電体ダイオードの一端に接続
された第１ＦＥＴスイッチと、ゲートに該ワード線が接
続され、一端が第２ビット線に接続され、他端が該第２
の強誘電体ダイオードの一端に接続された第２ＦＥＴス
イッチと、を備えた強誘電体メモリセルであって、該第
１及び第２の強誘電体ダイオードの他端が複数の強誘電
体メモリセルについて共通に接続され、２値の一方のデ
ータを該メモリセルに書き込む場合には、該第１及び第
２のＦＥＴスイッチをオンにし、該第１ビット線の電位
と該第１強誘電体ダイオードの他端電位との差を、該強
誘電体膜の分極を反転させることができる順方向電圧Ｖ
w1にし、かつ、該第２ビット線の電位と該第２強誘電体
ダイオードの他端電位との差を、該強誘電体膜の分極を
反転させることができる逆方向電圧Ｖw0にし、２値の他
方のデータを該メモリセルに書き込む場合には、該第１
及び第２のＦＥＴスイッチをオンにし、該第１ビット線
の電位と該第１の強誘電体ダイオードの他端電位との差
を、該強誘電体膜の分極を反転させることができる逆方
向電圧Ｖw0にし、かつ、該第２ビット線の電位と該第２
の強誘電体ダイオードの他端電位との差を、該強誘電体
膜の分極を反転させることができる順方向電圧Ｖw1に
し、該メモリセルから２値データを読み出す場合には、
該第１及び第２のＦＥＴスイッチをオンにし、該第１ビ
ット線の電位と該第１強誘電体ダイオードの他端電位と
の差及び該第２ビット線の電位と該第２強誘電体ダイオ
ードの他端電位との差をいずれも、該強誘電体膜の分極
を反転させることができず且つ該強誘電体膜の分極方向
により異なる電流が流れる順方向電圧Ｖrにする。
【０００９】この第２発明によれば、上記第１発明と同
一の効果を奏し、さらに、差動読み出しであるのでビッ
ト線に対する同相ノイズが相殺されてノイズマージンが
大きくなるという効果を奏する。第３発明では、例えば
図９、図３及び図４に示す如く、不純物半導体と金属電
極との間に強誘電体膜が介在する強誘電体ダイオード
と、ゲートにワード線及び該強誘電体ダイオードの一端
が接続され、一端が第１ビット線に接続され、他端が第
２ビット線及び該強誘電体ダイオードの他端に接続され
たＦＥＴスイッチと、を備えた強誘電体メモリセルであ
って、２値の一方のデータを該メモリセルに書き込む場
合には、該ワード線の電位と該第２ビット線の電位との
差を、該強誘電体膜の分極を反転させることができる順
方向電圧Ｖw1にし、２値の他方のデータを該メモリセル
に書き込む場合には、該ワード線の電位と該第２ビット
線の電位との差を、該強誘電体膜の分極を反転させるこ
とができる逆方向電圧Ｖw0にし、該メモリセルから２値
データを読み出す場合には、該ワード線の電位と該第２
ビット線の電位との差を、該強誘電体膜の分極を反転さ
せることができず且つ該強誘電体膜の分極方向により異
なる電流が流れる順方向電圧Ｖrにし、該第１ビット線
の電位を、該第２ビット線の電位に該ＦＥＴスイッチの
しきい値電圧を加えた値よりも高くする。
一の効果を奏し、さらに、差動読み出しであるのでビッ
ト線に対する同相ノイズが相殺されてノイズマージンが
大きくなるという効果を奏する。第３発明では、例えば
図９、図３及び図４に示す如く、不純物半導体と金属電
極との間に強誘電体膜が介在する強誘電体ダイオード
と、ゲートにワード線及び該強誘電体ダイオードの一端
が接続され、一端が第１ビット線に接続され、他端が第
２ビット線及び該強誘電体ダイオードの他端に接続され
たＦＥＴスイッチと、を備えた強誘電体メモリセルであ
って、２値の一方のデータを該メモリセルに書き込む場
合には、該ワード線の電位と該第２ビット線の電位との
差を、該強誘電体膜の分極を反転させることができる順
方向電圧Ｖw1にし、２値の他方のデータを該メモリセル
に書き込む場合には、該ワード線の電位と該第２ビット
線の電位との差を、該強誘電体膜の分極を反転させるこ
とができる逆方向電圧Ｖw0にし、該メモリセルから２値
データを読み出す場合には、該ワード線の電位と該第２
ビット線の電位との差を、該強誘電体膜の分極を反転さ
せることができず且つ該強誘電体膜の分極方向により異
なる電流が流れる順方向電圧Ｖrにし、該第１ビット線
の電位を、該第２ビット線の電位に該ＦＥＴスイッチの
しきい値電圧を加えた値よりも高くする。
【００１０】この第３発明によれば、データを読み出す
場合に、ＦＥＴスイッチに流れる電流Ｉが、強誘電体ダ
イオードの記憶状態に応じて強誘電体ダイオードに流れ
る電流Ｉdにより異なり、電流Ｉdを増幅したものとなる
ので、高速読み出しが可能となるという効果を奏する。
また、この増幅により、読み出し電圧を大きくして高速
化を図る必要がなく、破壊読み出しが防止され、さら
に、記憶容量が大きくてビット線が細くかつ長くなりそ
の抵抗及び静電容量が大きくなっても、安定かつ高速に
データを読み出すことができるという効果を奏する。
場合に、ＦＥＴスイッチに流れる電流Ｉが、強誘電体ダ
イオードの記憶状態に応じて強誘電体ダイオードに流れ
る電流Ｉdにより異なり、電流Ｉdを増幅したものとなる
ので、高速読み出しが可能となるという効果を奏する。
また、この増幅により、読み出し電圧を大きくして高速
化を図る必要がなく、破壊読み出しが防止され、さら
に、記憶容量が大きくてビット線が細くかつ長くなりそ
の抵抗及び静電容量が大きくなっても、安定かつ高速に
データを読み出すことができるという効果を奏する。
【００１１】第１〜３発明の一態様の強誘電体メモリで
は、半導体チップ上に、上記いずれかの強誘電体メモリ
セルがマトリックス状に配置されている。
は、半導体チップ上に、上記いずれかの強誘電体メモリ
セルがマトリックス状に配置されている。
【００１２】
【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。 ［第１実施形態］図３（Ａ）に示す如く、強誘電体ダイ
オード１０は、不純物半導体１１上に結晶薄膜の強誘電
体１２が形成され、その上に金属電極１３が形成された
サンドイッチ構造である。試作したのは、 不純物半導体１１：厚さ４００μｍのＳｒＴｉＯ3にＮ
ｂを０．５重量％ドーピングしたｎ型半導体単結晶 強誘電体１２：膜厚ｄｆ＝１００ｎｍ、比誘電率２００
のＰＺＴ 金属電極１３：膜厚１５０ｎｍのＰｔ である。
施形態を説明する。 ［第１実施形態］図３（Ａ）に示す如く、強誘電体ダイ
オード１０は、不純物半導体１１上に結晶薄膜の強誘電
体１２が形成され、その上に金属電極１３が形成された
サンドイッチ構造である。試作したのは、 不純物半導体１１：厚さ４００μｍのＳｒＴｉＯ3にＮ
ｂを０．５重量％ドーピングしたｎ型半導体単結晶 強誘電体１２：膜厚ｄｆ＝１００ｎｍ、比誘電率２００
のＰＺＴ 金属電極１３：膜厚１５０ｎｍのＰｔ である。
【００１３】強誘電体１２は、電子に対するバリアとし
て機能し、バリア高さは、図３（Ｂ）に示す如く、強誘
電体１２の自発分極方向により異なる。互いに反対の２
つの分極方向、すなわち２つのバリア高さＶＢ０及びＶ
Ｂ１（ＶＢ０＞ＶＢ１）を、強誘電体ダイオード１０の
‘０’と‘１’の記憶状態に対応させることができる。
例えば、バリア高さＶＢ０を‘０’記憶状態、バリア高
さＶＢ１を‘１’記憶状態とする。強誘電体１２近傍の
不純物半導体１１には空乏層ができ、その厚みｄｓは上
記試作例の場合、１ｎｍ程度になる。
て機能し、バリア高さは、図３（Ｂ）に示す如く、強誘
電体１２の自発分極方向により異なる。互いに反対の２
つの分極方向、すなわち２つのバリア高さＶＢ０及びＶ
Ｂ１（ＶＢ０＞ＶＢ１）を、強誘電体ダイオード１０の
‘０’と‘１’の記憶状態に対応させることができる。
例えば、バリア高さＶＢ０を‘０’記憶状態、バリア高
さＶＢ１を‘１’記憶状態とする。強誘電体１２近傍の
不純物半導体１１には空乏層ができ、その厚みｄｓは上
記試作例の場合、１ｎｍ程度になる。
【００１４】不純物半導体１１と金属電極１３との間に
抵抗Ｒを介して可変電圧源１４を接続し、可変電圧源１
４の電圧Ｖxを変化させて不純物半導体１１と金属電極
１３との間の電圧Ｖと、不純物半導体１１から金属電極
１３へ流れる電流Ｉとの関係を上記構成例の場合に実測
したところ、図５に示すような結果が得られた。図中の
矢印は、電圧Ｖを０Ｖから−５Ｖまで下降させ、次に−
５Ｖから２．５Ｖまで上昇させ、次に２．５Ｖから０Ｖ
まで下降させたときの変化の方向を示している。図５は
−４〜２Ｖの範囲を示している。図４（Ａ）は、図５を
簡略化して示す。
抵抗Ｒを介して可変電圧源１４を接続し、可変電圧源１
４の電圧Ｖxを変化させて不純物半導体１１と金属電極
１３との間の電圧Ｖと、不純物半導体１１から金属電極
１３へ流れる電流Ｉとの関係を上記構成例の場合に実測
したところ、図５に示すような結果が得られた。図中の
矢印は、電圧Ｖを０Ｖから−５Ｖまで下降させ、次に−
５Ｖから２．５Ｖまで上昇させ、次に２．５Ｖから０Ｖ
まで下降させたときの変化の方向を示している。図５は
−４〜２Ｖの範囲を示している。図４（Ａ）は、図５を
簡略化して示す。
【００１５】点Ａでの電圧Ｖw0は、強誘電体１２の分極
を反転させて‘０’の状態にすることができる電圧であ
る。この状態は、電圧Ｖを点Ｂの電圧Ｖt0まで上昇させ
ても、分極自体の作る電界により変化せず、記憶保持機
能を有する。この電圧Ｖt0は、‘０’の状態のしきい値
電圧である。さらに電圧Ｖを上昇させると分極方向が反
転し、点Ｃの電圧Ｖw1ではすでに強誘電体ダイオード１
０が‘１’の状態になっている。この反転により強誘電
体１２のバリアが低くなっているので、電圧Ｖを下降さ
せた場合の電流Ｉは‘０’の状態の時よりも大きく、点
Ｃから点Ｅへ移る。点Ｅでは、ポテンシャルバリア高さ
がバリア高さＶＢ１であるかＶＢ０であるかによらない
程度に自由電子エネルギーが低くなっている。点Ｅの電
圧Ｖt1は、‘１’の状態のしきい値電圧である。点Ｅか
ら点Ａの途中までは‘１’の状態を維持している。点Ａ
まで行くと、分極が反転して‘０’の状態になる。
を反転させて‘０’の状態にすることができる電圧であ
る。この状態は、電圧Ｖを点Ｂの電圧Ｖt0まで上昇させ
ても、分極自体の作る電界により変化せず、記憶保持機
能を有する。この電圧Ｖt0は、‘０’の状態のしきい値
電圧である。さらに電圧Ｖを上昇させると分極方向が反
転し、点Ｃの電圧Ｖw1ではすでに強誘電体ダイオード１
０が‘１’の状態になっている。この反転により強誘電
体１２のバリアが低くなっているので、電圧Ｖを下降さ
せた場合の電流Ｉは‘０’の状態の時よりも大きく、点
Ｃから点Ｅへ移る。点Ｅでは、ポテンシャルバリア高さ
がバリア高さＶＢ１であるかＶＢ０であるかによらない
程度に自由電子エネルギーが低くなっている。点Ｅの電
圧Ｖt1は、‘１’の状態のしきい値電圧である。点Ｅか
ら点Ａの途中までは‘１’の状態を維持している。点Ａ
まで行くと、分極が反転して‘０’の状態になる。
【００１６】点Ｅから点Ｂまでの間の電圧Ｖを与えれ
ば、‘０’と‘１’の状態で電流Ｉが異なるので、記憶
状態を判定できる。そこで、抵抗Ｒの負荷線が、強誘電
体ダイオード１０の点Ｅから点Ｂまでの間のＶ／Ｉ特性
線と交わるようにする。図４（Ａ）では、‘０’と
‘１’の状態での電流差をできるだけ大きくし且つ分極
が反転しないようにするために、抵抗Ｒの負荷線が
‘０’のしきい値電圧Ｖt0の点Ｂを通るように抵抗値を
選定している。
ば、‘０’と‘１’の状態で電流Ｉが異なるので、記憶
状態を判定できる。そこで、抵抗Ｒの負荷線が、強誘電
体ダイオード１０の点Ｅから点Ｂまでの間のＶ／Ｉ特性
線と交わるようにする。図４（Ａ）では、‘０’と
‘１’の状態での電流差をできるだけ大きくし且つ分極
が反転しないようにするために、抵抗Ｒの負荷線が
‘０’のしきい値電圧Ｖt0の点Ｂを通るように抵抗値を
選定している。
【００１７】この抵抗Ｒでは、可変電圧源１４の電圧Ｖ
xを０からＶrまで上昇させると、強誘電体ダイオード１
０の（Ｖ，Ｉ）は、‘０’の状態のとき点Ｂ（Ｖr0，Ｉ
r0）となり、‘１’の状態のとき点Ｄ（Ｖr1，Ｉr1）と
なる。電流Ｉr0と電流Ｉr1との平均値を電流Ｉmとする
と、Ｖx＝Ｖrとしたときの電流ＩがＩ＜Ｉmであれば
‘０’の状態、Ｉ＞Ｉmであれば‘１’の状態と判定す
ることができる。この読み出しは、状態変化を伴わず、
非破壊で行われる。
xを０からＶrまで上昇させると、強誘電体ダイオード１
０の（Ｖ，Ｉ）は、‘０’の状態のとき点Ｂ（Ｖr0，Ｉ
r0）となり、‘１’の状態のとき点Ｄ（Ｖr1，Ｉr1）と
なる。電流Ｉr0と電流Ｉr1との平均値を電流Ｉmとする
と、Ｖx＝Ｖrとしたときの電流ＩがＩ＜Ｉmであれば
‘０’の状態、Ｉ＞Ｉmであれば‘１’の状態と判定す
ることができる。この読み出しは、状態変化を伴わず、
非破壊で行われる。
【００１８】図４（Ｂ）は、強誘電体ダイオード１０に
対し、‘１’を書き込み、その記憶内容を読み出し、次
に‘０’を書き込み、その記憶内容を読み出す場合の電
圧Ｖxの変化を示している。このとき強誘電体ダイオー
ド１０に流れる電流Ｉは、図４（Ａ）から明らかなよう
に、図４（Ｃ）に示す如くなる。図４（Ａ）と図４
（Ｂ）において、Ｖ＝Ｖw1のときＶx＝Ｖxw1とし、Ｖ＝
Ｖw0のときＶx＝Ｖxw0とする。
対し、‘１’を書き込み、その記憶内容を読み出し、次
に‘０’を書き込み、その記憶内容を読み出す場合の電
圧Ｖxの変化を示している。このとき強誘電体ダイオー
ド１０に流れる電流Ｉは、図４（Ａ）から明らかなよう
に、図４（Ｃ）に示す如くなる。図４（Ａ）と図４
（Ｂ）において、Ｖ＝Ｖw1のときＶx＝Ｖxw1とし、Ｖ＝
Ｖw0のときＶx＝Ｖxw0とする。
【００１９】上記試作例で、Ｖw0＝−５Ｖ、Ｖw1＝２．
５Ｖ、Ｖr＝０．８Ｖ、Ｒ＝５１Ωとして図４（Ｂ）及
び（Ｃ）の動作を確認した。上記のような強誘電体ダイ
オード１０を用いた強誘電体メモリの全体構成を図６に
示す。この強誘電体メモリは、ワード線ＷＬ及びビット
線ＢＬの印加電圧を除き、非破壊読み出しであるＳＲＡ
Ｍと同一構成である。
５Ｖ、Ｖr＝０．８Ｖ、Ｒ＝５１Ωとして図４（Ｂ）及
び（Ｃ）の動作を確認した。上記のような強誘電体ダイ
オード１０を用いた強誘電体メモリの全体構成を図６に
示す。この強誘電体メモリは、ワード線ＷＬ及びビット
線ＢＬの印加電圧を除き、非破壊読み出しであるＳＲＡ
Ｍと同一構成である。
【００２０】アドレスＡＤは、その上位が行アドレスバ
ッファレジスタ２０で保持され、下位が列アドレスバッ
ファレジスタ２１で保持される。行アドレスバッファレ
ジスタ２０の出力が行デコーダ２２でデコードされ、１
本のワード線ＷＬが選択的にアクティブにされる。メモ
リセルアレイ２３は、ワード線ＷＬ及びビット線ＢＬが
絶縁膜を介し交差して配置され、各交差部に強誘電体メ
モリセル２３ａが形成されている。
ッファレジスタ２０で保持され、下位が列アドレスバッ
ファレジスタ２１で保持される。行アドレスバッファレ
ジスタ２０の出力が行デコーダ２２でデコードされ、１
本のワード線ＷＬが選択的にアクティブにされる。メモ
リセルアレイ２３は、ワード線ＷＬ及びビット線ＢＬが
絶縁膜を介し交差して配置され、各交差部に強誘電体メ
モリセル２３ａが形成されている。
【００２１】列アドレスバッファレジスタ２１の出力は
列デコーダ２４でデコードされ、コラムスイッチ２５内
のスイッチが選択的にオンにされてビット線ＢＬがデー
タ線ＤＬに導通される。データ読み出しの場合、ビット
線ＢＬの振幅がセンスアンプ２６で増幅され、コラムス
イッチ２５、データ線ＤＬ及びＩ／Ｏバッファ回路２７
を通り、データＤＡＴとして出力される。データ書き込
みの場合、データＤＡＴがＩ／Ｏバッファ回路２７、デ
ータ線ＤＬ及びコラムスイッチ２５を介して、選択され
たビット線ＢＬに供給され、選択されたワード線ＷＬと
の交差部の強誘電体メモリセル２３ａに書き込まれる。
列デコーダ２４でデコードされ、コラムスイッチ２５内
のスイッチが選択的にオンにされてビット線ＢＬがデー
タ線ＤＬに導通される。データ読み出しの場合、ビット
線ＢＬの振幅がセンスアンプ２６で増幅され、コラムス
イッチ２５、データ線ＤＬ及びＩ／Ｏバッファ回路２７
を通り、データＤＡＴとして出力される。データ書き込
みの場合、データＤＡＴがＩ／Ｏバッファ回路２７、デ
ータ線ＤＬ及びコラムスイッチ２５を介して、選択され
たビット線ＢＬに供給され、選択されたワード線ＷＬと
の交差部の強誘電体メモリセル２３ａに書き込まれる。
【００２２】書き込み及び読み出しの制御は、制御回路
２８により行われる。制御回路２８には、チップセレク
ト信号ＣＳ、リードライト信号Ｒ／Ｗ、アウトプットイ
ネーブル信号ＯＥ及びアドレスＡＤが供給される。制御
回路２８は、アドレスＡＤの変化を検出して内部クロッ
クを生成する。強誘電体メモリには電源電圧Ｖccが供給
され、内部に必要な電圧が電源回路２９により生成され
る。
２８により行われる。制御回路２８には、チップセレク
ト信号ＣＳ、リードライト信号Ｒ／Ｗ、アウトプットイ
ネーブル信号ＯＥ及びアドレスＡＤが供給される。制御
回路２８は、アドレスＡＤの変化を検出して内部クロッ
クを生成する。強誘電体メモリには電源電圧Ｖccが供給
され、内部に必要な電圧が電源回路２９により生成され
る。
【００２３】強誘電体メモリセル２３ａ及びメモリセル
アレイ２３の１列分の周辺回路の概略構成を図１に示
す。強誘電体メモリセル２３ａは、ｎＭＩＳトランジス
タ３０のドレイン、ゲート及びソースがそれぞれビット
線ＢＬ、ワード線ＷＬ及び強誘電体ダイオード１０のア
ノードに接続され、強誘電体ダイオード１０のカソード
が基準電位Ｖcomのセルプレートに接続されている。セ
ルプレートは、べた電極であり、例えば３２Ｋビット分
の強誘電体ダイオードのカソードが共通に接続されてい
る。
アレイ２３の１列分の周辺回路の概略構成を図１に示
す。強誘電体メモリセル２３ａは、ｎＭＩＳトランジス
タ３０のドレイン、ゲート及びソースがそれぞれビット
線ＢＬ、ワード線ＷＬ及び強誘電体ダイオード１０のア
ノードに接続され、強誘電体ダイオード１０のカソード
が基準電位Ｖcomのセルプレートに接続されている。セ
ルプレートは、べた電極であり、例えば３２Ｋビット分
の強誘電体ダイオードのカソードが共通に接続されてい
る。
【００２４】一対のビット線ＢＬ及び＊ＢＬは、データ
読み出しの場合、プリチャージ回路３１ａによりプリチ
ャージされる。すなわち、プリチャージ回路３１ａは、
ｐＭＩＳトランジスタ３２、３３及び３４を備えてお
り、プリチャージ信号＊ＰＣが低レベルのとき電位Ｖr
がビット線ＢＬ及び＊ＢＬに印加されてこれらがプリチ
ャージされ、ｐＭＩＳトランジスタ３４によりビット線
ＢＬとビット線＊ＢＬとの電位差が‘０’にされる。
読み出しの場合、プリチャージ回路３１ａによりプリチ
ャージされる。すなわち、プリチャージ回路３１ａは、
ｐＭＩＳトランジスタ３２、３３及び３４を備えてお
り、プリチャージ信号＊ＰＣが低レベルのとき電位Ｖr
がビット線ＢＬ及び＊ＢＬに印加されてこれらがプリチ
ャージされ、ｐＭＩＳトランジスタ３４によりビット線
ＢＬとビット線＊ＢＬとの電位差が‘０’にされる。
【００２５】ビット線＊ＢＬには、ダミーセル３５が接
続されており、ワード線ＷＬと同時にダミーセル３５が
アクティブにされ、ビット線＊ＢＬ上の電荷がダミーセ
ル３５を通って基準電位Ｖcomのセルプレートへ流れ
る。この電流は図４（Ａ）中の電流Ｉmに等しくされて
いる。ビット線ＢＬ及び＊ＢＬにプリチャージされた電
荷が強誘電体メモリセル２３ａ及びダミーセル３５を通
って放電され、両者に電位差が生ずると、これがセンス
アンプ２６ａにより増幅される。センスアンプ２６ａ
は、ｐＭＩＳトランジスタ３６、３７及びｎＭＩＳトラ
ンジスタ３８、３９がクロス結合されたラッチ型であ
り、インアクティブのときφ１及びφ２がフローティン
グ状態にされる。
続されており、ワード線ＷＬと同時にダミーセル３５が
アクティブにされ、ビット線＊ＢＬ上の電荷がダミーセ
ル３５を通って基準電位Ｖcomのセルプレートへ流れ
る。この電流は図４（Ａ）中の電流Ｉmに等しくされて
いる。ビット線ＢＬ及び＊ＢＬにプリチャージされた電
荷が強誘電体メモリセル２３ａ及びダミーセル３５を通
って放電され、両者に電位差が生ずると、これがセンス
アンプ２６ａにより増幅される。センスアンプ２６ａ
は、ｐＭＩＳトランジスタ３６、３７及びｎＭＩＳトラ
ンジスタ３８、３９がクロス結合されたラッチ型であ
り、インアクティブのときφ１及びφ２がフローティン
グ状態にされる。
【００２６】ビット線ＢＬ及び＊ＢＬはそれぞれ、コラ
ムスイッチ２５ａのｎＭＩＳトランジスタ４０及び４１
を介してデータ線ＤＬ及び＊ＤＬに接続されている。図
２は、図１の回路の動作を示す波形図であり、図４
（Ｂ）及び（Ｃ）の４つの動作に対応している。以下の
括弧内の符号は、図２中の隣り合う点線間の期間を示し
ている。図２中の電位は、例えば、 Ｖw0＝０Ｖ、Ｖcom＝５Ｖ、Ｖr＝５．８Ｖ、Ｖw1＝７．
５Ｖ 又は、 Ｖw0＝−５Ｖ、Ｖcom＝０Ｖ、Ｖr＝０．８Ｖ、Ｖw1＝
２．５Ｖ である。
ムスイッチ２５ａのｎＭＩＳトランジスタ４０及び４１
を介してデータ線ＤＬ及び＊ＤＬに接続されている。図
２は、図１の回路の動作を示す波形図であり、図４
（Ｂ）及び（Ｃ）の４つの動作に対応している。以下の
括弧内の符号は、図２中の隣り合う点線間の期間を示し
ている。図２中の電位は、例えば、 Ｖw0＝０Ｖ、Ｖcom＝５Ｖ、Ｖr＝５．８Ｖ、Ｖw1＝７．
５Ｖ 又は、 Ｖw0＝−５Ｖ、Ｖcom＝０Ｖ、Ｖr＝０．８Ｖ、Ｖw1＝
２．５Ｖ である。
【００２７】（ａ）強誘電体ダイオード１０に‘１’を
書き込むために、コラム選択信号ＳＥＬが高レベルにさ
れてビット線ＢＬ及び＊ＢＬが選択され、それぞれデー
タ線ＤＬ及び＊ＤＬに導通される。不図示の回路で増幅
された書き込みデータ‘１’がデータ線ＤＬ及びｎＭＩ
Ｓトランジスタ４０を通ってビット線ＢＬに供給され、
ビット線ＢＬが電位Ｖxw1となる。同時に、ワード線Ｗ
Ｌが電位Ｖrになり、ｎＭＩＳトランジスタ３０がオン
になる。これにより、強誘電体ダイオード１０に‘１’
が書き込まれる。ビット線ＢＬ及びワード線ＷＬの電位
が基準電位Ｖcomに戻り、強誘電体ダイオード１０に流
れる電流Ｉが０になる。
書き込むために、コラム選択信号ＳＥＬが高レベルにさ
れてビット線ＢＬ及び＊ＢＬが選択され、それぞれデー
タ線ＤＬ及び＊ＤＬに導通される。不図示の回路で増幅
された書き込みデータ‘１’がデータ線ＤＬ及びｎＭＩ
Ｓトランジスタ４０を通ってビット線ＢＬに供給され、
ビット線ＢＬが電位Ｖxw1となる。同時に、ワード線Ｗ
Ｌが電位Ｖrになり、ｎＭＩＳトランジスタ３０がオン
になる。これにより、強誘電体ダイオード１０に‘１’
が書き込まれる。ビット線ＢＬ及びワード線ＷＬの電位
が基準電位Ｖcomに戻り、強誘電体ダイオード１０に流
れる電流Ｉが０になる。
【００２８】（ｂ）コラム選択信号ＳＥＬが低レベル、
ワード線ＷＬが電位Ｖxw0にされる。 （ｃ）コラム選択信号ＳＥＬが高レベルにされてビット
線ＢＬ及び＊ＢＬが選択され、プリチャージ信号＊ＰＣ
が低レベルにされて、ビット線ＢＬ及び＊ＢＬがプリチ
ャージされ電位Ｖrとなり、プリチャージ信号＊ＰＣが
高レベルに戻される。
ワード線ＷＬが電位Ｖxw0にされる。 （ｃ）コラム選択信号ＳＥＬが高レベルにされてビット
線ＢＬ及び＊ＢＬが選択され、プリチャージ信号＊ＰＣ
が低レベルにされて、ビット線ＢＬ及び＊ＢＬがプリチ
ャージされ電位Ｖrとなり、プリチャージ信号＊ＰＣが
高レベルに戻される。
【００２９】（ｄ）ワード線ＷＬが選択されて強誘電体
ダイオード１０が読み出し状態になる。これと同時にダ
ミーセル３５がアクティブにされて、ダミーセル３５へ
電流Ｉmが流れる。強誘電体ダイオード１０が‘１’の
状態であるので、Ｉ＝Ｉr1となる。Ｉr1＞Ｉmであるの
でビット線ＢＬの電位がビット線＊ＢＬの電位よりも低
くなる。ワード線ＷＬが非選択にされ、ダミーセル３５
がインアクティブに戻される。
ダイオード１０が読み出し状態になる。これと同時にダ
ミーセル３５がアクティブにされて、ダミーセル３５へ
電流Ｉmが流れる。強誘電体ダイオード１０が‘１’の
状態であるので、Ｉ＝Ｉr1となる。Ｉr1＞Ｉmであるの
でビット線ＢＬの電位がビット線＊ＢＬの電位よりも低
くなる。ワード線ＷＬが非選択にされ、ダミーセル３５
がインアクティブに戻される。
【００３０】（ｅ）センスアンプ２６ａがアクティブに
されてビット線ＢＬとビット線＊ＢＬとの電位差が増幅
され、ビット線ＢＬが基準電位Ｖcomまで降下し、ビッ
ト線＊ＢＬが電位Ｖrまで上昇する。センスアンプ２６
ａがインアクティブに戻される。 （ｆ）データ線ＤＬ及び＊ＤＬ上のデータ‘１’が外部
に読み出される。
されてビット線ＢＬとビット線＊ＢＬとの電位差が増幅
され、ビット線ＢＬが基準電位Ｖcomまで降下し、ビッ
ト線＊ＢＬが電位Ｖrまで上昇する。センスアンプ２６
ａがインアクティブに戻される。 （ｆ）データ線ＤＬ及び＊ＤＬ上のデータ‘１’が外部
に読み出される。
【００３１】（ｇ）コラム選択信号ＳＥＬが低レベルに
されて、コラムスイッチ２５ａがオフになる。 （ｈ）強誘電体ダイオード１０に‘０’を書き込むため
に、コラム選択信号ＳＥＬが高レベルにされてビット線
ＢＬ及び＊ＢＬが選択され、それぞれデータ線ＤＬ及び
＊ＤＬに導通される。不図示の回路で増幅された書き込
みデータ‘０’がデータ線ＤＬ及びｎＭＩＳトランジス
タ４０を通ってビット線ＢＬに供給され、ビット線ＢＬ
が電位Ｖxw0となる。同時に、ワード線ＷＬが電位Ｖrに
なり、ｎＭＩＳトランジスタ３０がオンになる。これに
より、強誘電体ダイオード１０に‘０’が書き込まれ
る。ビット線ＢＬ及びワード線ＷＬの電位が基準電位Ｖ
comに戻り、強誘電体ダイオード１０に流れる電流Ｉが
０になる。
されて、コラムスイッチ２５ａがオフになる。 （ｈ）強誘電体ダイオード１０に‘０’を書き込むため
に、コラム選択信号ＳＥＬが高レベルにされてビット線
ＢＬ及び＊ＢＬが選択され、それぞれデータ線ＤＬ及び
＊ＤＬに導通される。不図示の回路で増幅された書き込
みデータ‘０’がデータ線ＤＬ及びｎＭＩＳトランジス
タ４０を通ってビット線ＢＬに供給され、ビット線ＢＬ
が電位Ｖxw0となる。同時に、ワード線ＷＬが電位Ｖrに
なり、ｎＭＩＳトランジスタ３０がオンになる。これに
より、強誘電体ダイオード１０に‘０’が書き込まれ
る。ビット線ＢＬ及びワード線ＷＬの電位が基準電位Ｖ
comに戻り、強誘電体ダイオード１０に流れる電流Ｉが
０になる。
【００３２】（ｉ）コラム選択信号ＳＥＬが低レベル、
ワード線ＷＬが電位Ｖxw0にされる。 （ｊ）コラム選択信号ＳＥＬが高レベルにされてビット
線ＢＬ及び＊ＢＬが選択され、プリチャージ信号＊ＰＣ
が低レベルにされて、ビット線ＢＬ及び＊ＢＬがプリチ
ャージされ電位Ｖrとなり、プリチャージ信号＊ＰＣが
高レベルに戻される。
ワード線ＷＬが電位Ｖxw0にされる。 （ｊ）コラム選択信号ＳＥＬが高レベルにされてビット
線ＢＬ及び＊ＢＬが選択され、プリチャージ信号＊ＰＣ
が低レベルにされて、ビット線ＢＬ及び＊ＢＬがプリチ
ャージされ電位Ｖrとなり、プリチャージ信号＊ＰＣが
高レベルに戻される。
【００３３】（ｋ）ワード線ＷＬが選択されて強誘電体
ダイオード１０が読み出し状態になる。これと同時にダ
ミーセル３５がアクティブにされて、ダミーセル３５へ
電流Ｉmが流れる。強誘電体ダイオード１０が‘０’の
状態であるので、Ｉ＝Ｉr0となる。Ｉr0＜Ｉmであるの
でビット線ＢＬの電位がビット線＊ＢＬの電位よりも高
くなる。ワード線ＷＬが非選択にされ、ダミーセル３５
がインアクティブに戻される。
ダイオード１０が読み出し状態になる。これと同時にダ
ミーセル３５がアクティブにされて、ダミーセル３５へ
電流Ｉmが流れる。強誘電体ダイオード１０が‘０’の
状態であるので、Ｉ＝Ｉr0となる。Ｉr0＜Ｉmであるの
でビット線ＢＬの電位がビット線＊ＢＬの電位よりも高
くなる。ワード線ＷＬが非選択にされ、ダミーセル３５
がインアクティブに戻される。
【００３４】（ｍ）センスアンプ２６ａがアクティブに
されてビット線ＢＬとビット線＊ＢＬとの電位差が増幅
され、ビット線ＢＬが電位Ｖrまで上昇し、ビット線＊
ＢＬが基準電位Ｖcomまで下降する。センスアンプ２６
ａがインアクティブに戻される。 （ｎ）データ線ＤＬ及び＊ＤＬ上のデータ‘０’が外部
に読み出される。
されてビット線ＢＬとビット線＊ＢＬとの電位差が増幅
され、ビット線ＢＬが電位Ｖrまで上昇し、ビット線＊
ＢＬが基準電位Ｖcomまで下降する。センスアンプ２６
ａがインアクティブに戻される。 （ｎ）データ線ＤＬ及び＊ＤＬ上のデータ‘０’が外部
に読み出される。
【００３５】（ｏ）コラム選択信号ＳＥＬが低レベルに
されて、コラムスイッチ２５ａがオフになる。 本第１実施形態によれば、選択されたビット線ＢＬが、
選択されたワード線ＷＬでオンにされるｎＭＩＳトラン
ジスタ３０のみを介し強誘電体ダイオード１０と導通さ
れて、データの読み出し又は書き込みが行われるので、
従来のマトリックス構造の場合よりもビット線ＢＬに付
加される容量が大幅に低減され、データの読み出し及び
書き込みを高速に行うことが可能となる。これにより、
読み出し電圧を大きくして高速化を図る必要がなく、破
壊読み出しが防止される。また、データ読み出しの場合
に、ｎＭＩＳトランジスタ３０をオフにしてビット線の
電圧をセンスアンプで増幅することができるので、記憶
容量が大きくてビット線が細くかつ長くなりその抵抗及
び静電容量が大きくなっても、安定かつ高速にデータを
読み出すことができる。
されて、コラムスイッチ２５ａがオフになる。 本第１実施形態によれば、選択されたビット線ＢＬが、
選択されたワード線ＷＬでオンにされるｎＭＩＳトラン
ジスタ３０のみを介し強誘電体ダイオード１０と導通さ
れて、データの読み出し又は書き込みが行われるので、
従来のマトリックス構造の場合よりもビット線ＢＬに付
加される容量が大幅に低減され、データの読み出し及び
書き込みを高速に行うことが可能となる。これにより、
読み出し電圧を大きくして高速化を図る必要がなく、破
壊読み出しが防止される。また、データ読み出しの場合
に、ｎＭＩＳトランジスタ３０をオフにしてビット線の
電圧をセンスアンプで増幅することができるので、記憶
容量が大きくてビット線が細くかつ長くなりその抵抗及
び静電容量が大きくなっても、安定かつ高速にデータを
読み出すことができる。
【００３６】［第２実施形態］図６は、本発明の第２実
施形態の強誘電体メモリセル２３ｂ及びその周辺回路を
示す。この強誘電体メモリセル２３ｂは、ビット線ＢＬ
及び＊ＢＬについて対称構造となっており、一対の強誘
電体ダイオード１０Ａ及び１０Ｂと、一対のｎＭＩＳト
ランジスタ３０Ａ及び３０Ｂとを備え、図１のダミーセ
ル３５を不要にしている。ｎＭＩＳトランジスタ３０Ａ
は、そのドレイン、ゲート及びソースがそれぞれビット
線ＢＬ、ワード線ＷＬ及び強誘電体ダイオード１０Ａの
アノードに接続されている。ｎＭＩＳトランジスタ３０
Ｂは、そのドレイン、ゲート及びソースがそれぞれビッ
ト線＊ＢＬ、ワード線ＷＬ及び強誘電体ダイオード１０
Ｂのアノードに接続されている。強誘電体ダイオード１
０Ａ及び１０Ｂのカソードは、共に基準電位Ｖcomのセ
ルプレートに接続されている。
施形態の強誘電体メモリセル２３ｂ及びその周辺回路を
示す。この強誘電体メモリセル２３ｂは、ビット線ＢＬ
及び＊ＢＬについて対称構造となっており、一対の強誘
電体ダイオード１０Ａ及び１０Ｂと、一対のｎＭＩＳト
ランジスタ３０Ａ及び３０Ｂとを備え、図１のダミーセ
ル３５を不要にしている。ｎＭＩＳトランジスタ３０Ａ
は、そのドレイン、ゲート及びソースがそれぞれビット
線ＢＬ、ワード線ＷＬ及び強誘電体ダイオード１０Ａの
アノードに接続されている。ｎＭＩＳトランジスタ３０
Ｂは、そのドレイン、ゲート及びソースがそれぞれビッ
ト線＊ＢＬ、ワード線ＷＬ及び強誘電体ダイオード１０
Ｂのアノードに接続されている。強誘電体ダイオード１
０Ａ及び１０Ｂのカソードは、共に基準電位Ｖcomのセ
ルプレートに接続されている。
【００３７】データ書き込みの場合には、強誘電体ダイ
オード１０Ａと強誘電体ダイオード１０Ｂとで互いに反
対のデータを書き込む。これにより、データを読み出す
場合に、例えば強誘電体ダイオード１０Ａに電流Ｉr0が
流れると強誘電体ダイオード１０Ｂに電流Ｉr1が流れる
ので、ビット線ＢＬとビット線＊ＢＬとの電位差が図１
の場合の２倍になり、ノイズマージンが大きくなる。
オード１０Ａと強誘電体ダイオード１０Ｂとで互いに反
対のデータを書き込む。これにより、データを読み出す
場合に、例えば強誘電体ダイオード１０Ａに電流Ｉr0が
流れると強誘電体ダイオード１０Ｂに電流Ｉr1が流れる
ので、ビット線ＢＬとビット線＊ＢＬとの電位差が図１
の場合の２倍になり、ノイズマージンが大きくなる。
【００３８】図８は、図７の回路の動作を示す波形図で
ある。この動作は、以上の説明から明らかであるので、
その説明を省略する。 ［第３実施形態］図９は、本発明の第３実施形態の強誘
電体メモリセル２３ｃを示す。この強誘電体メモリセル
２３ｃでは、強誘電体ダイオード１０のアノード及びカ
ソードがそれぞれｎＭＩＳトランジスタ３０のゲート及
びソースに接続され、さらにｎＭＩＳトランジスタ３０
のソースが、ビット線ＢＬと対をなしているビット線Ｂ
ＬＡに接続されている。ビット線ＢＬ及びビット線ＢＬ
Ａは、列デコーダ２４により選択される。
ある。この動作は、以上の説明から明らかであるので、
その説明を省略する。 ［第３実施形態］図９は、本発明の第３実施形態の強誘
電体メモリセル２３ｃを示す。この強誘電体メモリセル
２３ｃでは、強誘電体ダイオード１０のアノード及びカ
ソードがそれぞれｎＭＩＳトランジスタ３０のゲート及
びソースに接続され、さらにｎＭＩＳトランジスタ３０
のソースが、ビット線ＢＬと対をなしているビット線Ｂ
ＬＡに接続されている。ビット線ＢＬ及びビット線ＢＬ
Ａは、列デコーダ２４により選択される。
【００３９】データの書き込みは、選択されたワード線
ＷＬと選択されたビット線ＢＬＡとの間の電位差により
行われる。データの読み出しは、選択されたビット線Ｂ
Ｌをプリチャージし、その電荷を一定時間ｎＭＩＳトラ
ンジスタ３０を通して放電させたときのビット線ＢＬの
電位と、参照電位との差により行われる。ｎＭＩＳトラ
ンジスタ３０に流れる電流Ｉは、強誘電体ダイオード１
０の記憶状態に応じて強誘電体ダイオード１０に流れる
電流Ｉdにより異なり、電流Ｉdを増幅したものとなるの
で、高速読み出しが可能となる。
ＷＬと選択されたビット線ＢＬＡとの間の電位差により
行われる。データの読み出しは、選択されたビット線Ｂ
Ｌをプリチャージし、その電荷を一定時間ｎＭＩＳトラ
ンジスタ３０を通して放電させたときのビット線ＢＬの
電位と、参照電位との差により行われる。ｎＭＩＳトラ
ンジスタ３０に流れる電流Ｉは、強誘電体ダイオード１
０の記憶状態に応じて強誘電体ダイオード１０に流れる
電流Ｉdにより異なり、電流Ｉdを増幅したものとなるの
で、高速読み出しが可能となる。
【００４０】図１０は、図９の強誘電体メモリセル２３
ｃの動作を示す波形図である。なお、本発明には外にも
種々の変形例が含まれる。例えば、不純物半導体１１
は、ｐ形であってもよい。また、強誘電体ダイオードの
接続方向は上記実施形態と逆であってもよい。また、セ
ンスアンプは、ラッチ型に限定されず、カレントミラー
型や電流増幅型を用いてもよい。
ｃの動作を示す波形図である。なお、本発明には外にも
種々の変形例が含まれる。例えば、不純物半導体１１
は、ｐ形であってもよい。また、強誘電体ダイオードの
接続方向は上記実施形態と逆であってもよい。また、セ
ンスアンプは、ラッチ型に限定されず、カレントミラー
型や電流増幅型を用いてもよい。
【図１】本発明の第１実施形態の強誘電体メモリセル及
びその周辺回路を示す図である。
びその周辺回路を示す図である。
【図２】図１の回路の動作を示す波形図である。
【図３】強誘電体ダイオードの縦断面及び伝導体の自由
電子の概略ポテンシャルを示す図である。
電子の概略ポテンシャルを示す図である。
【図４】強誘電体ダイオードの電圧／電流特性の概略図
及び書き込み／読み出し動作を示す波形図である。
及び書き込み／読み出し動作を示す波形図である。
【図５】強誘電体ダイオードの電圧／電流特性の実測例
を示す図である。
を示す図である。
【図６】本発明の第１実施形態の強誘電体ダイオードを
メモリセルに用いた強誘電体メモリの全体構成を示すブ
ロック図である。
メモリセルに用いた強誘電体メモリの全体構成を示すブ
ロック図である。
【図７】本発明の第２実施形態のメモリセル及びその周
辺回路を示す図である。
辺回路を示す図である。
【図８】図７の回路の動作を示す波形図である。
【図９】本発明の第３実施形態の強誘電体メモリセルの
回路図である。
回路図である。
【図１０】図９の強誘電体メモリセルの動作を示す波形
図である。
図である。
１０、１０Ａ、１０Ｂ 強誘電体ダイオード １１ 不純物半導体 １２ 強誘電体 １３ 金属電極 ２３ メモリセルアレイ ２３ａ〜２３ｃ 強誘電体メモリセル ２６、２６ａ センスアンプ ３０、３０Ａ、３０Ｂ、３８、３９、４０、４１ ｎＭ
ＩＳトランジスタ ３１ａ プリチャージ回路 ３２〜３４、３６、３７ ｐＭＩＳトランジスタ ３５ ダミーセル
ＩＳトランジスタ ３１ａ プリチャージ回路 ３２〜３４、３６、３７ ｐＭＩＳトランジスタ ３５ ダミーセル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792
Claims (4)
- 【請求項１】 不純物半導体と金属電極との間に強誘電
体膜が介在する強誘電体ダイオードと、 ゲートにワード線が接続され、一端がビット線に接続さ
れ、他端が該強誘電体ダイオードの一端に接続されたＦ
ＥＴスイッチと、 を備えた強誘電体メモリセルであって、該強誘電体ダイ
オードの他端が複数の強誘電体メモリセルについて共通
に接続され、 ２値の一方のデータを該メモリセルに書き込む場合に
は、該ＦＥＴスイッチをオンにし、該ビット線の電位と
該強誘電体ダイオードの他端電位との差を、該強誘電体
膜の分極を反転させることができる順方向電圧Ｖw1に
し、 ２値の他方のデータを該メモリセルに書き込む場合に
は、該ＦＥＴスイッチをオンにし、該ビット線の電位と
該強誘電体ダイオードの他端電位との差を、該強誘電体
膜の分極を反転させることができる逆方向電圧Ｖw0に
し、 該メモリセルから２値データを読み出す場合には、該Ｆ
ＥＴスイッチをオンにし、該ビット線の電位と該強誘電
体ダイオードの他端電位との差を、該強誘電体膜の分極
を反転させることができず且つ該強誘電体膜の分極方向
により異なる電流が流れる順方向電圧Ｖrにする、 ことを特徴とする強誘電体メモリセル。 - 【請求項２】 不純物半導体と金属電極との間に強誘電
体膜が介在する第１及び第２の強誘電体ダイオードと、 ゲートにワード線が接続され、一端が第１ビット線に接
続され、他端が該第１の強誘電体ダイオードの一端に接
続された第１ＦＥＴスイッチと、 ゲートに該ワード線が接続され、一端が第２ビット線に
接続され、他端が該第２の強誘電体ダイオードの一端に
接続された第２ＦＥＴスイッチと、 を備えた強誘電体メモリセルであって、該第１及び第２
の強誘電体ダイオードの他端が複数の強誘電体メモリセ
ルについて共通に接続され、 ２値の一方のデータを該メモリセルに書き込む場合に
は、該第１及び第２のＦＥＴスイッチをオンにし、該第
１ビット線の電位と該第１強誘電体ダイオードの他端電
位との差を、該強誘電体膜の分極を反転させることがで
きる順方向電圧Ｖw1にし、かつ、該第２ビット線の電位
と該第２強誘電体ダイオードの他端電位との差を、該強
誘電体膜の分極を反転させることができる逆方向電圧Ｖ
w0にし、 ２値の他方のデータを該メモリセルに書き込む場合に
は、該第１及び第２のＦＥＴスイッチをオンにし、該第
１ビット線の電位と該第１の強誘電体ダイオードの他端
電位との差を、該強誘電体膜の分極を反転させることが
できる逆方向電圧Ｖw0にし、かつ、該第２ビット線の電
位と該第２の強誘電体ダイオードの他端電位との差を、
該強誘電体膜の分極を反転させることができる順方向電
圧Ｖw1にし、 該メモリセルから２値データを読み出す場合には、該第
１及び第２のＦＥＴスイッチをオンにし、該第１ビット
線の電位と該第１強誘電体ダイオードの他端電位との差
及び該第２ビット線の電位と該第２強誘電体ダイオード
の他端電位との差をいずれも、該強誘電体膜の分極を反
転させることができず且つ該強誘電体膜の分極方向によ
り異なる電流が流れる順方向電圧Ｖrにする、 ことを特徴とする強誘電体メモリセル。 - 【請求項３】 不純物半導体と金属電極との間に強誘電
体膜が介在する強誘電体ダイオードと、 ゲートにワード線及び該強誘電体ダイオードの一端が接
続され、一端が第１ビット線に接続され、他端が第２ビ
ット線及び該強誘電体ダイオードの他端に接続されたＦ
ＥＴスイッチと、 を備えた強誘電体メモリセルであって、 ２値の一方のデータを該メモリセルに書き込む場合に
は、該ワード線の電位と該第２ビット線の電位との差
を、該強誘電体膜の分極を反転させることができる順方
向電圧Ｖw1にし、 ２値の他方のデータを該メモリセルに書き込む場合に
は、該ワード線の電位と該第２ビット線の電位との差
を、該強誘電体膜の分極を反転させることができる逆方
向電圧Ｖw0にし、 該メモリセルから２値データを読み出す場合には、該ワ
ード線の電位と該第２ビット線の電位との差を、該強誘
電体膜の分極を反転させることができず且つ該強誘電体
膜の分極方向により異なる電流が流れる順方向電圧Ｖr
にし、該第１ビット線の電位を、該第２ビット線の電位
に該ＦＥＴスイッチのしきい値電圧を加えた値よりも高
くする、 ことを特徴とする強誘電体メモリセル。 - 【請求項４】 半導体チップ上に、請求項１乃至３のい
ずれか１つに記載の強誘電体メモリセルがマトリックス
状に配置されていることを特徴とする強誘電体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7321353A JPH09161473A (ja) | 1995-12-11 | 1995-12-11 | 強誘電体メモリセル及びこれを用いた強誘電体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7321353A JPH09161473A (ja) | 1995-12-11 | 1995-12-11 | 強誘電体メモリセル及びこれを用いた強誘電体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09161473A true JPH09161473A (ja) | 1997-06-20 |
Family
ID=18131640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7321353A Pending JPH09161473A (ja) | 1995-12-11 | 1995-12-11 | 強誘電体メモリセル及びこれを用いた強誘電体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09161473A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100762225B1 (ko) * | 2001-06-30 | 2007-10-01 | 주식회사 하이닉스반도체 | 반도체 소자의 셀 플레이트 전압 안정화 회로 |
| JP2017527979A (ja) * | 2014-08-19 | 2017-09-21 | サビック グローバル テクノロジーズ ビー．ブイ． | マルチレベル動作を有する不揮発性強誘電体メモリセル |
| WO2022064315A1 (ja) * | 2020-09-25 | 2022-03-31 | 株式会社半導体エネルギー研究所 | 半導体装置、及び電子機器 |
-
1995
- 1995-12-11 JP JP7321353A patent/JPH09161473A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100762225B1 (ko) * | 2001-06-30 | 2007-10-01 | 주식회사 하이닉스반도체 | 반도체 소자의 셀 플레이트 전압 안정화 회로 |
| JP2017527979A (ja) * | 2014-08-19 | 2017-09-21 | サビック グローバル テクノロジーズ ビー．ブイ． | マルチレベル動作を有する不揮発性強誘電体メモリセル |
| US10068630B2 (en) | 2014-08-19 | 2018-09-04 | Sabic Global Technologies B.V. | Non-volatile ferroelectric memory cells with multilevel operation |
| WO2022064315A1 (ja) * | 2020-09-25 | 2022-03-31 | 株式会社半導体エネルギー研究所 | 半導体装置、及び電子機器 |
| US12400693B2 (en) | 2020-09-25 | 2025-08-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with first and second elements and electronic device |
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