JPH09162194A - ヘテロ接合バイポーラトランジスタ - Google Patents
ヘテロ接合バイポーラトランジスタInfo
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- JPH09162194A JPH09162194A JP7320356A JP32035695A JPH09162194A JP H09162194 A JPH09162194 A JP H09162194A JP 7320356 A JP7320356 A JP 7320356A JP 32035695 A JP32035695 A JP 32035695A JP H09162194 A JPH09162194 A JP H09162194A
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- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/121—BJTs having built-in components
- H10D84/125—BJTs having built-in components the built-in components being resistive elements, e.g. BJT having a built-in ballasting resistor
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/133—Emitter regions of BJTs
- H10D62/136—Emitter regions of BJTs of heterojunction BJTs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/01—Manufacture or treatment
- H10D10/021—Manufacture or treatment of heterojunction BJTs [HBT]
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/80—Heterojunction BJTs
- H10D10/821—Vertical heterojunction BJTs
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【課題】 トタンジスタユニットの均一な動作が可能な
ヘテロ接合バイポーラトランジスタを提供する。 【解決手段】 エミッタ電極３４とコレクタ電極３３と
の間に、エミッタ層７，ベース層５，及びコレクタ層４
を備えた複数のトランジスタユニット１５が並列に形成
されたヘテロ接合バイポーラトランジスタにおいて、上
記エミッタ層７と上記エミッタ電極３４との間に，Ａｌ
x Ｇａ1-x Ａｓ（０．５≦ｘ≦１）からなるバラスト抵
抗層９を備えたものである。
ヘテロ接合バイポーラトランジスタを提供する。 【解決手段】 エミッタ電極３４とコレクタ電極３３と
の間に、エミッタ層７，ベース層５，及びコレクタ層４
を備えた複数のトランジスタユニット１５が並列に形成
されたヘテロ接合バイポーラトランジスタにおいて、上
記エミッタ層７と上記エミッタ電極３４との間に，Ａｌ
x Ｇａ1-x Ａｓ（０．５≦ｘ≦１）からなるバラスト抵
抗層９を備えたものである。
Description
【０００１】
【発明の属する技術分野】本発明はヘテロ接合バイポー
ラトランジスタに関し、特にエミッタ層とエミッタ電極
との間にバラスト抵抗層を有する高出力ヘテロ接合バイ
ポーラトランジスタに関する。
ラトランジスタに関し、特にエミッタ層とエミッタ電極
との間にバラスト抵抗層を有する高出力ヘテロ接合バイ
ポーラトランジスタに関する。
【０００２】
【従来の技術】図１０は従来の高出力ヘテロ接合バイポ
ーラトランジスタ（以下ヘテロ接合バイポーラトランジ
スタと略記する）の外観を示す斜視図であり、図におい
て、５１はヘテロ接合バイポーラトランジスタであり、
その上面には、コレクタ端子５２、ベース端子５３、２
つのエミッタ端子５４、及びエアブリッジ電極３５が配
置され、その内部には、次に述べる複数のトランジスタ
ユニットが形成されている。
ーラトランジスタ（以下ヘテロ接合バイポーラトランジ
スタと略記する）の外観を示す斜視図であり、図におい
て、５１はヘテロ接合バイポーラトランジスタであり、
その上面には、コレクタ端子５２、ベース端子５３、２
つのエミッタ端子５４、及びエアブリッジ電極３５が配
置され、その内部には、次に述べる複数のトランジスタ
ユニットが形成されている。
【０００３】図１１はヘテロ接合バイポーラトランジス
タの内部に形成されたトランジスタユニットの構造を示
す、図１０のＡ−Ａ’断面の部分拡大図であり、図にお
いて、１は半絶縁性のＧａＡｓ基板であり、該ＧａＡｓ
基板１上に、バッファ層２、ｎ+ −ＧａＡｓサブコレク
タ層３、ｎ−ＧａＡｓコレクタ層４、及びｐ+ −ＧａＡ
ｓベース層５が段付のメサ状に順次積層配置され、その
両側を埋めるように絶縁化領域２１が形成されている。
そして、ｎ+ −ＧａＡｓサブコレクタ層３の上面にコレ
クタ電極３３が形成され、該コレクタ電極３３はエアブ
リッジ電極３５に接続されている。ｐ+ −ＧａＡｓベー
ス層５の上面の中央部には、ｎ−ＡｌＧａＡｓ層６、ｎ
−Ａｌ0.26Ｇａ0.74Ａｓエミッタ層７、ｎ−Ａｌx Ｇａ
1-x Ａｓバラスト抵抗層５９、ｎ+ −ＧａＡｓスペーサ
層１１、ｎ−ＩｎＧａＡｓ層１２、及びｎ+ −Ｉｎ0.5
Ｇａ0.5 Ａｓエミッタコンタクト層１３が逆メサ状に順
次積層配置されている。そして、ｐ+ −ＧａＡｓベース
層５の上面の両端部には、ベース電極３１が形成され、
ベース電極３１はベース端子５３に接続されている。ま
た、エミッタコンタクト層１３上にはエミッタ電極３４
（エミッタフィンガー）が配置され、該エミッタ電極３
４はエミッタ端子５４に接続されている。ここで、ｎ+
−ＧａＡｓサブコレクタ層３からｎ+ −Ｉｎ0.5 Ｇａ
0.5 Ａｓエミッタコンタクト層１３までの層がトランジ
スタユニット１５を構成する。
タの内部に形成されたトランジスタユニットの構造を示
す、図１０のＡ−Ａ’断面の部分拡大図であり、図にお
いて、１は半絶縁性のＧａＡｓ基板であり、該ＧａＡｓ
基板１上に、バッファ層２、ｎ+ −ＧａＡｓサブコレク
タ層３、ｎ−ＧａＡｓコレクタ層４、及びｐ+ −ＧａＡ
ｓベース層５が段付のメサ状に順次積層配置され、その
両側を埋めるように絶縁化領域２１が形成されている。
そして、ｎ+ −ＧａＡｓサブコレクタ層３の上面にコレ
クタ電極３３が形成され、該コレクタ電極３３はエアブ
リッジ電極３５に接続されている。ｐ+ −ＧａＡｓベー
ス層５の上面の中央部には、ｎ−ＡｌＧａＡｓ層６、ｎ
−Ａｌ0.26Ｇａ0.74Ａｓエミッタ層７、ｎ−Ａｌx Ｇａ
1-x Ａｓバラスト抵抗層５９、ｎ+ −ＧａＡｓスペーサ
層１１、ｎ−ＩｎＧａＡｓ層１２、及びｎ+ −Ｉｎ0.5
Ｇａ0.5 Ａｓエミッタコンタクト層１３が逆メサ状に順
次積層配置されている。そして、ｐ+ −ＧａＡｓベース
層５の上面の両端部には、ベース電極３１が形成され、
ベース電極３１はベース端子５３に接続されている。ま
た、エミッタコンタクト層１３上にはエミッタ電極３４
（エミッタフィンガー）が配置され、該エミッタ電極３
４はエミッタ端子５４に接続されている。ここで、ｎ+
−ＧａＡｓサブコレクタ層３からｎ+ −Ｉｎ0.5 Ｇａ
0.5 Ａｓエミッタコンタクト層１３までの層がトランジ
スタユニット１５を構成する。
【０００４】このように、ヘテロ接合バイポーラトラン
ジスタ５１では、エミッタ端子５４とコレクタ端子５２
との間にトランジスタユニット１５が複数（図示例では
１０個）並列に形成されているため、高出力が可能であ
る。しかし、並列に形成された各トランジスタユニット
１５を均一に動作させることは容易ではなく、不均一動
作が生じてしまうと一個のトランジスタユニット１５に
電流が集中し、ヘテロ接合バイポーラトランジスタ５１
の熱的暴走や破壊的故障が起きてしまう。この問題点を
解決するため、各トランジスタユニット１５に流れる電
流を均一にするよう各トランジスタユニット１５のエミ
ッタ層７とエミッタ電極３４との間にバラスト抵抗層５
９がそれぞれ配置されている。
ジスタ５１では、エミッタ端子５４とコレクタ端子５２
との間にトランジスタユニット１５が複数（図示例では
１０個）並列に形成されているため、高出力が可能であ
る。しかし、並列に形成された各トランジスタユニット
１５を均一に動作させることは容易ではなく、不均一動
作が生じてしまうと一個のトランジスタユニット１５に
電流が集中し、ヘテロ接合バイポーラトランジスタ５１
の熱的暴走や破壊的故障が起きてしまう。この問題点を
解決するため、各トランジスタユニット１５に流れる電
流を均一にするよう各トランジスタユニット１５のエミ
ッタ層７とエミッタ電極３４との間にバラスト抵抗層５
９がそれぞれ配置されている。
【０００５】ところで、このバラスト抵抗層５９の材料
として、上記ヘテロ接合バイポーラトランジスタ５１
は、Ａｌx Ｇａ1-x Ａｓを用いているが、低濃度にドー
ピングされたＧａＡｓを用いたものもある（D.UEDA et.
al,ELECTRONICS LETTERS,vol.25,No.19,p.1268(1989)参
照）。しかしこの低濃度にドーピングされたＧａＡｓを
用いた場合には、トランジスタユニットの均一動作実現
に必要なバラスト抵抗値を得るために１×１０16cm-3以
下のキャリア濃度で２０００Å以上の厚さのバラスト抵
抗層を形成しなければならない。その場合、キャリア濃
度が低いことにより表面空乏層が広くなり、エミッタ中
を流れる電流を側面から狭窄してしまうこと、バラスト
抵抗層が非常に厚くなるため、プロセスにおいてエミッ
タの断面形状の制御性が悪化すること、キャリア濃度が
低いため，注入される電子によってバラスト抵抗層の抵
抗値が変調されること、ベース電極を形成する際にベー
ス最上面を露出させることが必要であるが（図１１参
照）バラスト抵抗層を厚くすると、エッチング量が増
し、従ってバラツキが増加するためベース最上面をうま
く出せずにベース抵抗がバラツクこと等の問題がある。
として、上記ヘテロ接合バイポーラトランジスタ５１
は、Ａｌx Ｇａ1-x Ａｓを用いているが、低濃度にドー
ピングされたＧａＡｓを用いたものもある（D.UEDA et.
al,ELECTRONICS LETTERS,vol.25,No.19,p.1268(1989)参
照）。しかしこの低濃度にドーピングされたＧａＡｓを
用いた場合には、トランジスタユニットの均一動作実現
に必要なバラスト抵抗値を得るために１×１０16cm-3以
下のキャリア濃度で２０００Å以上の厚さのバラスト抵
抗層を形成しなければならない。その場合、キャリア濃
度が低いことにより表面空乏層が広くなり、エミッタ中
を流れる電流を側面から狭窄してしまうこと、バラスト
抵抗層が非常に厚くなるため、プロセスにおいてエミッ
タの断面形状の制御性が悪化すること、キャリア濃度が
低いため，注入される電子によってバラスト抵抗層の抵
抗値が変調されること、ベース電極を形成する際にベー
ス最上面を露出させることが必要であるが（図１１参
照）バラスト抵抗層を厚くすると、エッチング量が増
し、従ってバラツキが増加するためベース最上面をうま
く出せずにベース抵抗がバラツクこと等の問題がある。
【０００６】
【発明が解決しようとする課題】一方、バラスト抵抗層
にＡｌx Ｇａ1-x Ａｓを用いたものにも次のような問題
がある。すなわち、Ａｌx Ｇａ1-x Ａｓバラスト抵抗層
のＡｌ組成ｘをｘ＝０．２〜０．３５とした例として、
J.K.Twynam et.al,Abstracts of Topical Workshop onH
eterostructure Micro electronics,p.64,Aug.1994 に
記載のものがあり、ｘ＞０．４とした例として特開平７
−７０１３号公報に記載のものがあるが、Ａｌ組成ｘを
ｘ＝０．２〜０．３５とした場合、電子移動度が比較的
大きいためＧａＡｓの場合と同様、キャリア濃度を１０
16cm-3台にする必要がある。しかし、Ａｌx Ｇａ1-x Ａ
ｓ層のドーピング濃度とキャリア濃度との関係は、図６
に示すように、ドーピング濃度が１０17cm-3以上ではキ
ャリア濃度はドーピング濃度にほぼ比例するが、ドーピ
ング濃度が１０16cm-3台になると、残留不純物によりキ
ャリア濃度が急激に低下する。このため、１０16cm-3台
にキャリア濃度を制御することは非常に困難であるとい
う問題がある。また、Ａｌx Ｇａ1-x Ａｓ層のキャリア
濃度とウエハ面内での抵抗率ρのバラツキとの関係で
は、図７に示すように、キャリア濃度が１０16cm-3以下
になるとウエハ面内での抵抗率ρのバラツキが非常に大
きくなるという問題がある。
にＡｌx Ｇａ1-x Ａｓを用いたものにも次のような問題
がある。すなわち、Ａｌx Ｇａ1-x Ａｓバラスト抵抗層
のＡｌ組成ｘをｘ＝０．２〜０．３５とした例として、
J.K.Twynam et.al,Abstracts of Topical Workshop onH
eterostructure Micro electronics,p.64,Aug.1994 に
記載のものがあり、ｘ＞０．４とした例として特開平７
−７０１３号公報に記載のものがあるが、Ａｌ組成ｘを
ｘ＝０．２〜０．３５とした場合、電子移動度が比較的
大きいためＧａＡｓの場合と同様、キャリア濃度を１０
16cm-3台にする必要がある。しかし、Ａｌx Ｇａ1-x Ａ
ｓ層のドーピング濃度とキャリア濃度との関係は、図６
に示すように、ドーピング濃度が１０17cm-3以上ではキ
ャリア濃度はドーピング濃度にほぼ比例するが、ドーピ
ング濃度が１０16cm-3台になると、残留不純物によりキ
ャリア濃度が急激に低下する。このため、１０16cm-3台
にキャリア濃度を制御することは非常に困難であるとい
う問題がある。また、Ａｌx Ｇａ1-x Ａｓ層のキャリア
濃度とウエハ面内での抵抗率ρのバラツキとの関係で
は、図７に示すように、キャリア濃度が１０16cm-3以下
になるとウエハ面内での抵抗率ρのバラツキが非常に大
きくなるという問題がある。
【０００７】一方、Ａｌ組成ｘをｘ＞０．４とした場
合、電子移動度が小さくなるため、上記の低濃度にドー
ピングされたＧａＡｓ層の場合における問題点や、上記
のｘ＝０．２〜０．３５とした場合におけるキャリア濃
度に関する問題点は解消する。しかしながら、この場合
には、まず、上記Ａｌ組成ｘの範囲においてＡｌx Ｇａ
1-x Ａｓバラスト抵抗層を形成すると、その抵抗率ρの
制御が困難となる場合があるという問題がある。
合、電子移動度が小さくなるため、上記の低濃度にドー
ピングされたＧａＡｓ層の場合における問題点や、上記
のｘ＝０．２〜０．３５とした場合におけるキャリア濃
度に関する問題点は解消する。しかしながら、この場合
には、まず、上記Ａｌ組成ｘの範囲においてＡｌx Ｇａ
1-x Ａｓバラスト抵抗層を形成すると、その抵抗率ρの
制御が困難となる場合があるという問題がある。
【０００８】次に、当該特開平７−７０１３号公報に記
載されている構造，及び上記ヘテロ接合バイポーラトラ
ンジスタ５１の構造のように、Ａｌx Ｇａ1-x Ａｓバラ
スト抵抗層にＧａＡｓ層が隣接して配置されていると、
Ａｌx Ｇａ1-x Ａｓバラスト抵抗層とＧａＡｓ層とのバ
ンド不連続が非常に大きいため、以下のような問題を生
じる。
載されている構造，及び上記ヘテロ接合バイポーラトラ
ンジスタ５１の構造のように、Ａｌx Ｇａ1-x Ａｓバラ
スト抵抗層にＧａＡｓ層が隣接して配置されていると、
Ａｌx Ｇａ1-x Ａｓバラスト抵抗層とＧａＡｓ層とのバ
ンド不連続が非常に大きいため、以下のような問題を生
じる。
【０００９】すなわち、図１２は、ｎ−Ａｌx Ｇａ1-x
Ａｓバラスト抵抗層の抵抗の温度依存性を示す図であ
り、温度Ｔに対し該温度Ｔでの抵抗ＲＥ（Ｔ）と常温で
の抵抗ＲＥ（３０°Ｃ）との比をプロットした図である
が、図示するように、バラスト抵抗層がＧａＡｓ，及び
Ａｌ組成の小さいｎ−Ａｌ0.2 Ｇａ0.8 Ａｓである場合
は、その抵抗の温度依存性が小さいが、バラスト抵抗層
がＡｌ組成の大きいｎ−Ａｌ0.8 Ｇａ0.2 Ａｓである場
合は、その抵抗の温度依存性が大きく、しかも温度の上
昇に伴いその抵抗が減少する。また、図１３は、ｎ−Ａ
ｌ0.8 Ｇａ0.2 Ａｓバラスト抵抗層の電流に対する電
圧，及び抵抗値を示す図であるが、図示するように、バ
ラスト抵抗層は、その抵抗値が電流の増加に従って減少
する負性抵抗の現象を示す。これらの現象はいずれもト
ランジスタユニット１５の不均一動作を招くものであ
る。
Ａｓバラスト抵抗層の抵抗の温度依存性を示す図であ
り、温度Ｔに対し該温度Ｔでの抵抗ＲＥ（Ｔ）と常温で
の抵抗ＲＥ（３０°Ｃ）との比をプロットした図である
が、図示するように、バラスト抵抗層がＧａＡｓ，及び
Ａｌ組成の小さいｎ−Ａｌ0.2 Ｇａ0.8 Ａｓである場合
は、その抵抗の温度依存性が小さいが、バラスト抵抗層
がＡｌ組成の大きいｎ−Ａｌ0.8 Ｇａ0.2 Ａｓである場
合は、その抵抗の温度依存性が大きく、しかも温度の上
昇に伴いその抵抗が減少する。また、図１３は、ｎ−Ａ
ｌ0.8 Ｇａ0.2 Ａｓバラスト抵抗層の電流に対する電
圧，及び抵抗値を示す図であるが、図示するように、バ
ラスト抵抗層は、その抵抗値が電流の増加に従って減少
する負性抵抗の現象を示す。これらの現象はいずれもト
ランジスタユニット１５の不均一動作を招くものであ
る。
【００１０】本発明は、かかる問題点を解決するために
なされたもので、Ａｌx Ｇａ1-x Ａｓバラスト抵抗層の
Ａｌ組成，及びキャリア濃度の適正化、及びバラスト抵
抗に隣接する傾斜接続層の設置により、トランジスタユ
ニットの均一な動作が可能なヘテロ接合バイポーラトラ
ンジスタを提供することを目的としている。
なされたもので、Ａｌx Ｇａ1-x Ａｓバラスト抵抗層の
Ａｌ組成，及びキャリア濃度の適正化、及びバラスト抵
抗に隣接する傾斜接続層の設置により、トランジスタユ
ニットの均一な動作が可能なヘテロ接合バイポーラトラ
ンジスタを提供することを目的としている。
【００１１】
【課題を解決するための手段】本発明（請求項１）に係
るヘテロ接合バイポーラトランジスタは、エミッタ電極
とコレクタ電極との間に、エミッタ層，ベース層，及び
コレクタ層を備えた複数のトランジスタユニットが並列
に形成されたヘテロ接合バイポーラトランジスタにおい
て、上記エミッタ層と上記エミッタ電極との間に，Ａｌ
x Ｇａ1-x Ａｓ（０．５≦ｘ≦１）からなるバラスト抵
抗層を備えたものである。
るヘテロ接合バイポーラトランジスタは、エミッタ電極
とコレクタ電極との間に、エミッタ層，ベース層，及び
コレクタ層を備えた複数のトランジスタユニットが並列
に形成されたヘテロ接合バイポーラトランジスタにおい
て、上記エミッタ層と上記エミッタ電極との間に，Ａｌ
x Ｇａ1-x Ａｓ（０．５≦ｘ≦１）からなるバラスト抵
抗層を備えたものである。
【００１２】本発明（請求項２）に係るヘテロ接合バイ
ポーラトランジスタは、上記のヘテロ接合バイポーラト
ランジスタ（請求項１）において、上記バラスト抵抗層
のキャリア濃度が１×１０17cm-3以上であるようにした
ものである。
ポーラトランジスタは、上記のヘテロ接合バイポーラト
ランジスタ（請求項１）において、上記バラスト抵抗層
のキャリア濃度が１×１０17cm-3以上であるようにした
ものである。
【００１３】本発明（請求項３）に係るヘテロ接合バイ
ポーラトランジスタは、上記のヘテロ接合バイポーラト
ランジスタ（請求項１又は２）において、上記バラスト
抵抗層の少なくとも一方の面に接するように半導体から
なる傾斜接続層を形成し、該傾斜接続層を、そのバンド
ギャップが、その厚み方向において、上記バラスト抵抗
層側での該バラスト抵抗層のバンドギャップに等しい値
から、上記バラスト抵抗層と反対側での，該反対側で該
傾斜接続層に接する層のバンドギャップに等しい値まで
徐々に変化する値を有するものであるようにしたもので
ある。
ポーラトランジスタは、上記のヘテロ接合バイポーラト
ランジスタ（請求項１又は２）において、上記バラスト
抵抗層の少なくとも一方の面に接するように半導体から
なる傾斜接続層を形成し、該傾斜接続層を、そのバンド
ギャップが、その厚み方向において、上記バラスト抵抗
層側での該バラスト抵抗層のバンドギャップに等しい値
から、上記バラスト抵抗層と反対側での，該反対側で該
傾斜接続層に接する層のバンドギャップに等しい値まで
徐々に変化する値を有するものであるようにしたもので
ある。
【００１４】
実施の形態１． 構成１．本発明の実施の形態１におけるヘテロ接合バイ
ポーラトランジスタ（請求項１）は、図１に示されるよ
うに、エミッタ電極３４とコレクタ電極３３との間に、
エミッタ層７，ベース層５，及びコレクタ層４を備えた
複数のトランジスタユニットが並列に形成されたヘテロ
接合バイポーラトランジスタにおいて、上記エミッタ層
７と上記エミッタ電極３４との間に，Ａｌx Ｇａ1-x Ａ
ｓ（０．５≦ｘ≦１）からなるバラスト抵抗層９を備え
たものである。これにより、図４に示されるように、抵
抗率ρがＡｌ組成ｘに対して極大値をとるｘ＝０．４付
近の範囲を含まないこととなり、ヘテロ接合バイポーラ
トランジスタ製造工程におけるＡｌx Ｇａ1-x Ａｓバラ
スト抵抗層９の抵抗率ρの制御が容易となる。その結
果、ヘテロ接合バイポーラトランジスタの歩留りを向上
させることができる。
ポーラトランジスタ（請求項１）は、図１に示されるよ
うに、エミッタ電極３４とコレクタ電極３３との間に、
エミッタ層７，ベース層５，及びコレクタ層４を備えた
複数のトランジスタユニットが並列に形成されたヘテロ
接合バイポーラトランジスタにおいて、上記エミッタ層
７と上記エミッタ電極３４との間に，Ａｌx Ｇａ1-x Ａ
ｓ（０．５≦ｘ≦１）からなるバラスト抵抗層９を備え
たものである。これにより、図４に示されるように、抵
抗率ρがＡｌ組成ｘに対して極大値をとるｘ＝０．４付
近の範囲を含まないこととなり、ヘテロ接合バイポーラ
トランジスタ製造工程におけるＡｌx Ｇａ1-x Ａｓバラ
スト抵抗層９の抵抗率ρの制御が容易となる。その結
果、ヘテロ接合バイポーラトランジスタの歩留りを向上
させることができる。
【００１５】構成２．本発明の実施の形態１におけるヘ
テロ接合バイポーラトランジスタ（請求項２）は、図５
に示されるように、上記の構成１のヘテロ接合バイポー
ラトランジスタにおいて、バラスト抵抗層４９のキャリ
ア濃度が１×１０17cm-3以上であるようにしたものであ
る。これにより、ヘテロ接合バイポーラトランジスタの
製造工程におけるキャリア濃度の制御が容易となり、バ
ラスト抵抗値の制御性を向上させることができる。ま
た、図８に示されるように、ウエハ４０面内における抵
抗率ρの均一性を向上させることができ、またウエハ４
０の成長時期が異なる場合における抵抗率ρの再現性を
向上させることができる。その結果、ヘテロ接合バイポ
ーラトランジスタの歩留りを向上させることができる。
テロ接合バイポーラトランジスタ（請求項２）は、図５
に示されるように、上記の構成１のヘテロ接合バイポー
ラトランジスタにおいて、バラスト抵抗層４９のキャリ
ア濃度が１×１０17cm-3以上であるようにしたものであ
る。これにより、ヘテロ接合バイポーラトランジスタの
製造工程におけるキャリア濃度の制御が容易となり、バ
ラスト抵抗値の制御性を向上させることができる。ま
た、図８に示されるように、ウエハ４０面内における抵
抗率ρの均一性を向上させることができ、またウエハ４
０の成長時期が異なる場合における抵抗率ρの再現性を
向上させることができる。その結果、ヘテロ接合バイポ
ーラトランジスタの歩留りを向上させることができる。
【００１６】構成３．本発明の実施の形態１におけるヘ
テロ接合バイポーラトランジスタ（請求項３）は、図９
に示されるように、上記の構成１又は２のヘテロ接合バ
イポーラトランジスタにおいて、バラスト抵抗層４９の
少なくとも一方の面に接するように半導体からなる傾斜
接続層８，１０を形成し、該傾斜接続層８，１０を、そ
のバンドギャップが、その厚み方向において、上記バラ
スト抵抗層４９側での該バラスト抵抗層４９のバンドギ
ャップに等しい値から、上記バラスト抵抗層４９と反対
側での，該反対側で該傾斜接続層８，１０に接する層
７，１１のバンドギャップに等しい値まで徐々に変化す
る値を有するものであるようにしたものである。これに
より、上記バラスト抵抗層４９と、上記傾斜接続層８，
１０に隣接する層７，１１とのバンド不連続が緩和さ
れ、バラスト抵抗値の温度依存性を改善し、かつバラス
ト抵抗層が負性抵抗の現象を示すのを防止することがで
きる。その結果、トランジスタユニット１５の均一な動
作を実現することができる。
テロ接合バイポーラトランジスタ（請求項３）は、図９
に示されるように、上記の構成１又は２のヘテロ接合バ
イポーラトランジスタにおいて、バラスト抵抗層４９の
少なくとも一方の面に接するように半導体からなる傾斜
接続層８，１０を形成し、該傾斜接続層８，１０を、そ
のバンドギャップが、その厚み方向において、上記バラ
スト抵抗層４９側での該バラスト抵抗層４９のバンドギ
ャップに等しい値から、上記バラスト抵抗層４９と反対
側での，該反対側で該傾斜接続層８，１０に接する層
７，１１のバンドギャップに等しい値まで徐々に変化す
る値を有するものであるようにしたものである。これに
より、上記バラスト抵抗層４９と、上記傾斜接続層８，
１０に隣接する層７，１１とのバンド不連続が緩和さ
れ、バラスト抵抗値の温度依存性を改善し、かつバラス
ト抵抗層が負性抵抗の現象を示すのを防止することがで
きる。その結果、トランジスタユニット１５の均一な動
作を実現することができる。
【００１７】
実施例１．本発明の一実施例について説明する。図１は
本実施例１によるヘテロ接合バイポーラトランジスタの
構造を示す拡大断面図である。図において、１は半絶縁
性ＧａＡｓ基板であり、該ＧａＡｓ基板１上に、超格子
層又はアンドープＧａＡｓ層，あるいはその両方の組合
せからなるバッファ層２が配置される。バッファ層２上
には、高濃度にドープしたｎ+ −ＧａＡｓサブコレクタ
層３（キャリア濃度５×１０18cm-3，厚さ５００ｎｍ）
が配置される。ｎ+ −サブコレクタ層３上には低濃度に
ドープしたｎ−ＧａＡｓコレクタ層４（キャリア濃度３
×１０16cm-3，厚さ７００ｎｍ）が配置される。ｎ−Ｇ
ａＡｓコレクタ層４上には高濃度にドープしたｐ+ −Ｇ
ａＡｓベース層５（キャリア濃度４×１０19cm-3，厚さ
７０ｎｍ）が配置される。これらバッファ層２、ｎ+ −
ＧａＡｓサブコレクタ層３、ｎ−ＧａＡｓコレクタ層
４、及びｐ+ −ＧａＡｓベース層５は段付のリセス状に
形成され、その両側を埋めるように絶縁化領域２１が形
成されている。そして上記リセス形状の段面である，ｎ
+ −ＧａＡｓサブコレクタ層３の上面の一部にコレクタ
電極３３が形成され、該コレクタ電極３３はエアブリッ
ジ電極３５に接続されている。
本実施例１によるヘテロ接合バイポーラトランジスタの
構造を示す拡大断面図である。図において、１は半絶縁
性ＧａＡｓ基板であり、該ＧａＡｓ基板１上に、超格子
層又はアンドープＧａＡｓ層，あるいはその両方の組合
せからなるバッファ層２が配置される。バッファ層２上
には、高濃度にドープしたｎ+ −ＧａＡｓサブコレクタ
層３（キャリア濃度５×１０18cm-3，厚さ５００ｎｍ）
が配置される。ｎ+ −サブコレクタ層３上には低濃度に
ドープしたｎ−ＧａＡｓコレクタ層４（キャリア濃度３
×１０16cm-3，厚さ７００ｎｍ）が配置される。ｎ−Ｇ
ａＡｓコレクタ層４上には高濃度にドープしたｐ+ −Ｇ
ａＡｓベース層５（キャリア濃度４×１０19cm-3，厚さ
７０ｎｍ）が配置される。これらバッファ層２、ｎ+ −
ＧａＡｓサブコレクタ層３、ｎ−ＧａＡｓコレクタ層
４、及びｐ+ −ＧａＡｓベース層５は段付のリセス状に
形成され、その両側を埋めるように絶縁化領域２１が形
成されている。そして上記リセス形状の段面である，ｎ
+ −ＧａＡｓサブコレクタ層３の上面の一部にコレクタ
電極３３が形成され、該コレクタ電極３３はエアブリッ
ジ電極３５に接続されている。
【００１８】ｐ+ −ＧａＡｓベース層５上にはＡｌ組成
を０から０．２６まで徐々に変化させたｎ−ＡｌＧａＡ
ｓ層６（キャリア濃度１×１０18cm-3，厚さ２６ｎｍ）
が配置される。ｎ−ＡｌＧａＡｓ層６上にはｎ−Ａｌ
0.26Ｇａ0.74Ａｓエミッタ層７（キャリア濃度１×１０
18cm-3，厚さ９０ｎｍ）が配置される。ｎ−Ａｌ0.26Ｇ
ａ0.74Ａｓエミッタ層７上にはｎ−Ａｌx Ｇａ1-x Ａｓ
バラスト抵抗層９（０．５≦ｘ≦１，厚さ１００ｎｍ）
が配置される。ここで、ｎ−Ａｌx Ｇａ1-x Ａｓバラス
ト抵抗層９のＡｌ組成ｘは、本実施例では０．８とし
た。ｎ−Ａｌx Ｇａ1-x Ａｓバラスト抵抗層９上には高
濃度にドープしたｎ+ −ＧａＡｓスペーサ層１１（キャ
リア濃度５×１０18cm-3，厚さ３０ｎｍ）が配置され
る。ｎ+ −ＧａＡｓスペーサ層１１上にはＩｎ組成を０
から０．５まで，キャリア濃度を５×１０18cm-3から４
×１０19cm-3まで徐々に変化させたｎ−ＩｎＧａＡｓ層
１２（厚さ５０ｎｍ）が配置される。ｎ−ＩｎＧａＡｓ
層１２上には高濃度にドープしたｎ+ - Ｉｎ0.5 Ｇａ
0.5 Ａｓエミッタコンタクト層１３（キャリア濃度４×
１０19cm-3，厚さ５０ｎｍ）が配置される。ここで、ｎ
+ −ＧａＡｓサブコレクタ層３からｎ+ −Ｉｎ0.5 Ｇａ
0.5 Ａｓエミッタコンタクト層１３までの層がトランジ
スタユニット１５を構成する。
を０から０．２６まで徐々に変化させたｎ−ＡｌＧａＡ
ｓ層６（キャリア濃度１×１０18cm-3，厚さ２６ｎｍ）
が配置される。ｎ−ＡｌＧａＡｓ層６上にはｎ−Ａｌ
0.26Ｇａ0.74Ａｓエミッタ層７（キャリア濃度１×１０
18cm-3，厚さ９０ｎｍ）が配置される。ｎ−Ａｌ0.26Ｇ
ａ0.74Ａｓエミッタ層７上にはｎ−Ａｌx Ｇａ1-x Ａｓ
バラスト抵抗層９（０．５≦ｘ≦１，厚さ１００ｎｍ）
が配置される。ここで、ｎ−Ａｌx Ｇａ1-x Ａｓバラス
ト抵抗層９のＡｌ組成ｘは、本実施例では０．８とし
た。ｎ−Ａｌx Ｇａ1-x Ａｓバラスト抵抗層９上には高
濃度にドープしたｎ+ −ＧａＡｓスペーサ層１１（キャ
リア濃度５×１０18cm-3，厚さ３０ｎｍ）が配置され
る。ｎ+ −ＧａＡｓスペーサ層１１上にはＩｎ組成を０
から０．５まで，キャリア濃度を５×１０18cm-3から４
×１０19cm-3まで徐々に変化させたｎ−ＩｎＧａＡｓ層
１２（厚さ５０ｎｍ）が配置される。ｎ−ＩｎＧａＡｓ
層１２上には高濃度にドープしたｎ+ - Ｉｎ0.5 Ｇａ
0.5 Ａｓエミッタコンタクト層１３（キャリア濃度４×
１０19cm-3，厚さ５０ｎｍ）が配置される。ここで、ｎ
+ −ＧａＡｓサブコレクタ層３からｎ+ −Ｉｎ0.5 Ｇａ
0.5 Ａｓエミッタコンタクト層１３までの層がトランジ
スタユニット１５を構成する。
【００１９】図２は、本実施例１によるヘテロ接合バイ
ポーラトランジスタの製造方法を示す工程断面図であ
り、図において、図１と同一符号は同一又は相当する部
分を示しており、２２はＳｉＯＮ膜、２３はＷＳｉ膜、
２４はレジスト、２５はエミッタメサである。以下、図
２に従って、本実施例１によるヘテロ接合バイポーラト
ランジスタの製造方法を説明する。
ポーラトランジスタの製造方法を示す工程断面図であ
り、図において、図１と同一符号は同一又は相当する部
分を示しており、２２はＳｉＯＮ膜、２３はＷＳｉ膜、
２４はレジスト、２５はエミッタメサである。以下、図
２に従って、本実施例１によるヘテロ接合バイポーラト
ランジスタの製造方法を説明する。
【００２０】まず、半絶縁性ＧａＡｓ基板１上に、バッ
ファ層２、ｎ+ −ＧａＡｓサブコレクタ層３、ｎ−Ｇａ
Ａｓコレクタ層４、ｐ+ −ＧａＡｓベース層５、ｎ−Ａ
ｌＧａＡｓ層６、ｎ−Ａｌ0.26Ｇａ0.74Ａｓエミッタ層
７、ｎ−Ａｌ0.8 Ｇａ0.2 Ａｓバラスト抵抗層９、ｎ+
−ＧａＡｓスペーサ層１１、ｎ−ＩｎＧａＡｓ層１２、
及びｎ+ −Ｉｎ0.5 Ｇａ0.5 Ａｓエミッタコンタクト層
１３をエピタキシャル成長により順次積層形成する（図
２(a) ）。
ファ層２、ｎ+ −ＧａＡｓサブコレクタ層３、ｎ−Ｇａ
Ａｓコレクタ層４、ｐ+ −ＧａＡｓベース層５、ｎ−Ａ
ｌＧａＡｓ層６、ｎ−Ａｌ0.26Ｇａ0.74Ａｓエミッタ層
７、ｎ−Ａｌ0.8 Ｇａ0.2 Ａｓバラスト抵抗層９、ｎ+
−ＧａＡｓスペーサ層１１、ｎ−ＩｎＧａＡｓ層１２、
及びｎ+ −Ｉｎ0.5 Ｇａ0.5 Ａｓエミッタコンタクト層
１３をエピタキシャル成長により順次積層形成する（図
２(a) ）。
【００２１】次いで、上記積層形成された半導体層２〜
１３にイオン注入により絶縁化領域２１を形成する（図
２(b) ）。次いで、ｎ+ −Ｉｎ0.5 Ｇａ0.5 Ａｓエミッ
タコンタクト層１３上の所定の領域にダミーエミッタと
なるＳｉＯＮ膜２２，及びＷＳｉ膜２３を積層形成し、
該ＳｉＯＮ膜２２，及びＷＳｉ膜２３をマスクとして、
上記積層形成された半導体層２〜１３，及び絶縁化領域
２１をｐ+ −ＧａＡｓベース層５の上面の高さまでエッ
チングし、これにより、該ｐ+ −ＧａＡｓベース層５上
にエミッタメサ２５を形成する（図２(c) ）。次いで、
ＳｉＯＮ膜２２，及びＷＳｉ膜２３をマスクとして、ｐ
+ −ＧａＡｓベース層５上にベース電極３１を形成する
（図２(d) ）。
１３にイオン注入により絶縁化領域２１を形成する（図
２(b) ）。次いで、ｎ+ −Ｉｎ0.5 Ｇａ0.5 Ａｓエミッ
タコンタクト層１３上の所定の領域にダミーエミッタと
なるＳｉＯＮ膜２２，及びＷＳｉ膜２３を積層形成し、
該ＳｉＯＮ膜２２，及びＷＳｉ膜２３をマスクとして、
上記積層形成された半導体層２〜１３，及び絶縁化領域
２１をｐ+ −ＧａＡｓベース層５の上面の高さまでエッ
チングし、これにより、該ｐ+ −ＧａＡｓベース層５上
にエミッタメサ２５を形成する（図２(c) ）。次いで、
ＳｉＯＮ膜２２，及びＷＳｉ膜２３をマスクとして、ｐ
+ −ＧａＡｓベース層５上にベース電極３１を形成する
（図２(d) ）。
【００２２】次いで、絶縁化領域２１の所定の領域をエ
ッチングにより除去し、ｎ+ −ＧａＡサブコレクタ層３
上にコレクタ電極３３を形成する（図２(e) ）。
ッチングにより除去し、ｎ+ −ＧａＡサブコレクタ層３
上にコレクタ電極３３を形成する（図２(e) ）。
【００２３】次いで、基板全面をレジスト２４で覆い、
その後、エミッタメサ２５上のＳｉＯＮ膜２２，ＷＳｉ
膜２３，及びベース電極層３１を除去する。その後、基
板全体をエミッタ電極層３４で覆い、エミッタメサ２５
のｎ+ −Ｉｎ0.5 Ｇａ0.5 Ａｓエミッタコンタクト層１
３上にエミッタ電極３４を形成する（図２(f) ）。
その後、エミッタメサ２５上のＳｉＯＮ膜２２，ＷＳｉ
膜２３，及びベース電極層３１を除去する。その後、基
板全体をエミッタ電極層３４で覆い、エミッタメサ２５
のｎ+ −Ｉｎ0.5 Ｇａ0.5 Ａｓエミッタコンタクト層１
３上にエミッタ電極３４を形成する（図２(f) ）。
【００２４】次いで、レジスト２４、及び該レジスト２
４上のエミッタ電極層３４を除去し、その後、コレクタ
電極３３とコレクタ端子（図示せず）とを結ぶようにエ
アブリッジ電極３５を形成する（図２(g) ）。
４上のエミッタ電極層３４を除去し、その後、コレクタ
電極３３とコレクタ端子（図示せず）とを結ぶようにエ
アブリッジ電極３５を形成する（図２(g) ）。
【００２５】次に、ｎ−Ａｌx Ｇａ1-x Ａｓバラスト抵
抗層９のＡｌ組成ｘの最適範囲について説明する。図３
は、ｎ−Ａｌx Ｇａ1-x Ａｓ半導体層のＡｌ組成ｘに対
するキャリア濃度，及びキャリア（電子）の移動度を示
す図であり、図４はｎ−Ａｌx Ｇａ1-x Ａｓ半導体層の
Ａｌ組成ｘに対する抵抗率ρを示す図である。Ａｌx Ｇ
ａ1-x ＡｓにＳｉなどのドナー不純物をドープした場
合、Ａｌ組成ｘに依存して不純物準位が変化する。その
不純物準位はＡｌ組成ｘがおよそ０．４付近で最も深く
なり、それよりもＡｌ組成ｘが低くなるか、あるいは高
くなると不純物準位は浅くなる。そのため、同じ濃度の
ドナー不純物をドーピングした場合、電気伝導に寄与す
るキャリア濃度は図３に示すように、Ａｌ組成ｘが０．
４付近で最も少なくなる。また、キャリアの移動度は、
図３に示すように、Ａｌ組成ｘが０から増加するにつれ
て徐々に低下していくが、Ａｌ組成ｘが０．４付近で急
激に低下し、Ａｌ組成ｘが約０．５以上ではほぼ一定の
低い値となる。ここで、抵抗率は（電荷）×（キャリア
濃度）×（移動度）に逆比例する。従って、図４に示す
ように、抵抗率ρは、Ａｌ組成ｘが増加するにつれて徐
々に増加していくが、Ａｌ組成ｘが０．４付近で極大と
なり、Ａｌ組成ｘが約０．５以上の領域では、Ａｌ組成
ｘが小さい領域の値より高い値を保持しつつ徐々に減少
していく。従って、Ａｌ組成ｘが０．４付近では、少し
のＡｌ組成のバラツキに対しても抵抗率ρが大きく変化
するため、ヘテロ接合バイポーラトランジスタの製造工
程において、ｎ−Ａｌx Ｇａ1-x Ａｓバラスト抵抗層９
の抵抗率ρの制御が困難となる。
抗層９のＡｌ組成ｘの最適範囲について説明する。図３
は、ｎ−Ａｌx Ｇａ1-x Ａｓ半導体層のＡｌ組成ｘに対
するキャリア濃度，及びキャリア（電子）の移動度を示
す図であり、図４はｎ−Ａｌx Ｇａ1-x Ａｓ半導体層の
Ａｌ組成ｘに対する抵抗率ρを示す図である。Ａｌx Ｇ
ａ1-x ＡｓにＳｉなどのドナー不純物をドープした場
合、Ａｌ組成ｘに依存して不純物準位が変化する。その
不純物準位はＡｌ組成ｘがおよそ０．４付近で最も深く
なり、それよりもＡｌ組成ｘが低くなるか、あるいは高
くなると不純物準位は浅くなる。そのため、同じ濃度の
ドナー不純物をドーピングした場合、電気伝導に寄与す
るキャリア濃度は図３に示すように、Ａｌ組成ｘが０．
４付近で最も少なくなる。また、キャリアの移動度は、
図３に示すように、Ａｌ組成ｘが０から増加するにつれ
て徐々に低下していくが、Ａｌ組成ｘが０．４付近で急
激に低下し、Ａｌ組成ｘが約０．５以上ではほぼ一定の
低い値となる。ここで、抵抗率は（電荷）×（キャリア
濃度）×（移動度）に逆比例する。従って、図４に示す
ように、抵抗率ρは、Ａｌ組成ｘが増加するにつれて徐
々に増加していくが、Ａｌ組成ｘが０．４付近で極大と
なり、Ａｌ組成ｘが約０．５以上の領域では、Ａｌ組成
ｘが小さい領域の値より高い値を保持しつつ徐々に減少
していく。従って、Ａｌ組成ｘが０．４付近では、少し
のＡｌ組成のバラツキに対しても抵抗率ρが大きく変化
するため、ヘテロ接合バイポーラトランジスタの製造工
程において、ｎ−Ａｌx Ｇａ1-x Ａｓバラスト抵抗層９
の抵抗率ρの制御が困難となる。
【００２６】本実施例１ではＡｌ組成ｘを０．５≦ｘ≦
１の範囲に制限するので、抵抗率ρがＡｌ組成ｘに対し
て極大値をとるｘ＝０．４付近の範囲を含まないことと
なり、ヘテロ接合バイポーラトランジスタの製造工程に
おけるｎ−Ａｌx Ｇａ1-x Ａｓバラスト抵抗層９の抵抗
率ρの制御が容易となる。その結果、ヘテロ接合バイポ
ーラトランジスタの歩留りを向上させることができる。
また、Ａｌ組成ｘが０．５≦ｘ≦１の範囲では、キャリ
アの移動度が低いため、後述するように、キャリア濃度
を高くすることにより、バラスト抵抗値の制御性を向上
させることが可能となる。
１の範囲に制限するので、抵抗率ρがＡｌ組成ｘに対し
て極大値をとるｘ＝０．４付近の範囲を含まないことと
なり、ヘテロ接合バイポーラトランジスタの製造工程に
おけるｎ−Ａｌx Ｇａ1-x Ａｓバラスト抵抗層９の抵抗
率ρの制御が容易となる。その結果、ヘテロ接合バイポ
ーラトランジスタの歩留りを向上させることができる。
また、Ａｌ組成ｘが０．５≦ｘ≦１の範囲では、キャリ
アの移動度が低いため、後述するように、キャリア濃度
を高くすることにより、バラスト抵抗値の制御性を向上
させることが可能となる。
【００２７】実施例２．本発明の他の実施例を説明す
る。図５は本実施例２によるヘテロ接合バイポーラトラ
ンジスタの構造を示す拡大断面図であり、図において、
図１と同一符号は同一又は相当部分を示しており、４９
は２×１０17ｃｍ-3のキャリア濃度にドーピングされた
Ａｌ0.8 Ｇａ0.2 Ａｓバラスト抵抗層（厚さ１００ｎ
ｍ）である。ここで、バラスト抵抗層４９の材料には、
実施例１で説明したように、Ａｌ0.8 Ｇａ0.2 Ａｓに限
らず、Ａｌ組成ｘが０．５≦ｘ≦１の範囲にあるｎ−Ａ
ｌx Ｇａ1-x Ａｓを用いることができる。また、バラス
ト抵抗層４９の厚みは、本実施例では、１００ｎｍとし
たが、Ａｌ組成ｘを変える場合には、その厚みを、トラ
ンジスタユニット１５を均一に動作させるために必要と
なるバラスト抵抗の設計値に合わせて変える必要があ
る。
る。図５は本実施例２によるヘテロ接合バイポーラトラ
ンジスタの構造を示す拡大断面図であり、図において、
図１と同一符号は同一又は相当部分を示しており、４９
は２×１０17ｃｍ-3のキャリア濃度にドーピングされた
Ａｌ0.8 Ｇａ0.2 Ａｓバラスト抵抗層（厚さ１００ｎ
ｍ）である。ここで、バラスト抵抗層４９の材料には、
実施例１で説明したように、Ａｌ0.8 Ｇａ0.2 Ａｓに限
らず、Ａｌ組成ｘが０．５≦ｘ≦１の範囲にあるｎ−Ａ
ｌx Ｇａ1-x Ａｓを用いることができる。また、バラス
ト抵抗層４９の厚みは、本実施例では、１００ｎｍとし
たが、Ａｌ組成ｘを変える場合には、その厚みを、トラ
ンジスタユニット１５を均一に動作させるために必要と
なるバラスト抵抗の設計値に合わせて変える必要があ
る。
【００２８】本実施例２によるヘテロ接合バイポーラト
ランジスタは、Ａｌ0.8 Ｇａ0.2 Ａｓバラスト抵抗層４
９を２×１０17ｃｍ-3のキャリア濃度にドーピングする
他は、実施例１の場合と同様に製造することができる。
ランジスタは、Ａｌ0.8 Ｇａ0.2 Ａｓバラスト抵抗層４
９を２×１０17ｃｍ-3のキャリア濃度にドーピングする
他は、実施例１の場合と同様に製造することができる。
【００２９】次に、バラスト抵抗層４９のキャリア濃度
の最適範囲について説明する。図６は、ｎ−Ａｌx Ｇａ
1-x Ａｓ半導体層のドーピング濃度に対するキャリア濃
度を示す図であり、図７はｎ−Ａｌx Ｇａ1-x Ａｓウエ
ハのキャリア濃度に対するウエハ面内の抵抗率ρのバラ
ツキ（標準偏差／平均値）を示す図である。ｎ−Ａｌx
Ｇａ1-x Ａｓのキャリア濃度は、図６に示すように、Ａ
ｌ組成ｘにはほとんど依存せず、ドーピング濃度が１０
17cm-3以上ではドーピング濃度にほぼ比例する。しか
し、ドーピング濃度が１０16cm-3台になると、キャリア
が残留不純物によりトラップされ、キャリア濃度は急激
に低下する。このため、１０16cm-3台にキャリア濃度を
制御することは非常に困難である。また、ｎ−Ａｌx Ｇ
ａ1-x Ａｓウエハにおけるウエハ面内の抵抗率ρのバラ
ツキは、図７に示すように、そのキャリア濃度が低くな
るにつれて増加するが、キャリア濃度が１０16cm-3以下
になると急激に大きくなる。また、Ａｌ組成ｘにはほと
んど依存しない。従って、ｎ−Ａｌx Ｇａ1-x Ａｓバラ
スト抵抗層４９のキャリア濃度を、１×１０17cm-3以上
の範囲に限定することにより、Ａｌ組成ｘにほとんど依
存することなく、キャリア濃度の制御が容易となり、ウ
エハ面内の抵抗率ρのバラツキを小さくすることが可能
となる。
の最適範囲について説明する。図６は、ｎ−Ａｌx Ｇａ
1-x Ａｓ半導体層のドーピング濃度に対するキャリア濃
度を示す図であり、図７はｎ−Ａｌx Ｇａ1-x Ａｓウエ
ハのキャリア濃度に対するウエハ面内の抵抗率ρのバラ
ツキ（標準偏差／平均値）を示す図である。ｎ−Ａｌx
Ｇａ1-x Ａｓのキャリア濃度は、図６に示すように、Ａ
ｌ組成ｘにはほとんど依存せず、ドーピング濃度が１０
17cm-3以上ではドーピング濃度にほぼ比例する。しか
し、ドーピング濃度が１０16cm-3台になると、キャリア
が残留不純物によりトラップされ、キャリア濃度は急激
に低下する。このため、１０16cm-3台にキャリア濃度を
制御することは非常に困難である。また、ｎ−Ａｌx Ｇ
ａ1-x Ａｓウエハにおけるウエハ面内の抵抗率ρのバラ
ツキは、図７に示すように、そのキャリア濃度が低くな
るにつれて増加するが、キャリア濃度が１０16cm-3以下
になると急激に大きくなる。また、Ａｌ組成ｘにはほと
んど依存しない。従って、ｎ−Ａｌx Ｇａ1-x Ａｓバラ
スト抵抗層４９のキャリア濃度を、１×１０17cm-3以上
の範囲に限定することにより、Ａｌ組成ｘにほとんど依
存することなく、キャリア濃度の制御が容易となり、ウ
エハ面内の抵抗率ρのバラツキを小さくすることが可能
となる。
【００３０】図８は、本実施例２によるウエハの、該ウ
エハ面内の位置に対する抵抗率ρを示す図である。図に
おいて、４０はウエハであり、○印，及び●印は、該ウ
エハ４０面の直交する２つの直径方向の各位置における
抵抗率ρの値をそれぞれ示している。図示するように、
本実施例２によるウエハでは、該ウエハ４０面内におけ
る抵抗率ρのバラツキは非常に小さいものとなってい
る。
エハ面内の位置に対する抵抗率ρを示す図である。図に
おいて、４０はウエハであり、○印，及び●印は、該ウ
エハ４０面の直交する２つの直径方向の各位置における
抵抗率ρの値をそれぞれ示している。図示するように、
本実施例２によるウエハでは、該ウエハ４０面内におけ
る抵抗率ρのバラツキは非常に小さいものとなってい
る。
【００３１】以上のように、本実施例２においては、ｎ
−Ａｌx Ｇａ1-x Ａｓ（０．５≦ｘ≦１）バラスト抵抗
層４９のキャリア濃度を、１×１０17cm-3以上とするか
ら、これにより、製造工程における該キャリア濃度の制
御が容易となり、バラスト抵抗値の制御性を向上させる
ことができる。また、ウエハ４０面内における抵抗率ρ
の均一性を向上させることができ、また、ウエハ４０の
成長時期が異なる場合における抵抗率ρの再現性を向上
させることができる。その結果、ヘテロ接合バイポーラ
トランジスタの歩留りを向上させることができる。
−Ａｌx Ｇａ1-x Ａｓ（０．５≦ｘ≦１）バラスト抵抗
層４９のキャリア濃度を、１×１０17cm-3以上とするか
ら、これにより、製造工程における該キャリア濃度の制
御が容易となり、バラスト抵抗値の制御性を向上させる
ことができる。また、ウエハ４０面内における抵抗率ρ
の均一性を向上させることができ、また、ウエハ４０の
成長時期が異なる場合における抵抗率ρの再現性を向上
させることができる。その結果、ヘテロ接合バイポーラ
トランジスタの歩留りを向上させることができる。
【００３２】実施例３．本発明のさらに他の実施例を説
明する。図９は本実施例３によるヘテロ接合バイポーラ
トランジスタの構造を示す拡大断面図であり、図におい
て、図５と同一符号は同一又は相当部分を示しており、
８はｎ−Ａｌ0.26Ｇａ0.74Ａｓエミッタ層７とｎ−Ａｌ
0.8 Ｇａ0.2 Ａｓバラスト抵抗層４９との間に形成配置
された，Ａｌ組成を０．２６から０．８まで徐々に変化
させたｎ−ＡｌＧａＡｓ下側傾斜接続層８（キャリア濃
度１×１０18cm-3，厚さ３０ｎｍ）、１０はｎ−Ａｌ
0.8 Ｇａ0.2 Ａｓバラスト抵抗層４９とｎ+−ＧａＡｓ
スペーサ層１１との間に形成配置された，Ａｌ組成を
０．８から０まで徐々に変化させたＡｌＧａＡｓ上側傾
斜接続層１０（キャリア濃度１×１０18cm-3，厚さ３０
ｎｍ）である。ここで、バラスト抵抗層４９の材料に
は、実施例１で説明したように、Ａｌ0.8 Ｇａ0.2 Ａｓ
に限らず、Ａｌ組成ｘが０．５≦ｘ≦１の範囲にあるｎ
−Ａｌx Ｇａ1-x Ａｓを用いることができる。この場合
にはバラスト抵抗層４９の上下に位置するｎ−ＡｌＧａ
Ａｓ下側傾斜接続層８，及びｎ−ＡｌＧａＡｓ上側傾斜
接続層１０のｎ−Ａｌx Ｇａ1-x Ａｓバラスト抵抗層に
接する部分のＡｌ組成ｘはｎ−Ａｌx Ｇａ1-x Ａｓバラ
スト抵抗層のＡｌ組成ｘに等しくする必要がある。な
お、ｎ−ＡｌＧａＡｓ層６，及びｎ−ＩｎＧａＡｓ層１
２は、その厚み方向において、Ａｌ組成，又はＩｎ組成
が徐々に変化する値を有しているが、該層６は利得を向
上させるため，また該層１２は格子定数の不整合を緩和
するため設けたものであり、上記ｎ−ＡｌＧａＡｓ下側
傾斜接続層８、及びｎ−ＡｌＧａＡｓ上側傾斜接続層１
０とはその目的を異にするものである。
明する。図９は本実施例３によるヘテロ接合バイポーラ
トランジスタの構造を示す拡大断面図であり、図におい
て、図５と同一符号は同一又は相当部分を示しており、
８はｎ−Ａｌ0.26Ｇａ0.74Ａｓエミッタ層７とｎ−Ａｌ
0.8 Ｇａ0.2 Ａｓバラスト抵抗層４９との間に形成配置
された，Ａｌ組成を０．２６から０．８まで徐々に変化
させたｎ−ＡｌＧａＡｓ下側傾斜接続層８（キャリア濃
度１×１０18cm-3，厚さ３０ｎｍ）、１０はｎ−Ａｌ
0.8 Ｇａ0.2 Ａｓバラスト抵抗層４９とｎ+−ＧａＡｓ
スペーサ層１１との間に形成配置された，Ａｌ組成を
０．８から０まで徐々に変化させたＡｌＧａＡｓ上側傾
斜接続層１０（キャリア濃度１×１０18cm-3，厚さ３０
ｎｍ）である。ここで、バラスト抵抗層４９の材料に
は、実施例１で説明したように、Ａｌ0.8 Ｇａ0.2 Ａｓ
に限らず、Ａｌ組成ｘが０．５≦ｘ≦１の範囲にあるｎ
−Ａｌx Ｇａ1-x Ａｓを用いることができる。この場合
にはバラスト抵抗層４９の上下に位置するｎ−ＡｌＧａ
Ａｓ下側傾斜接続層８，及びｎ−ＡｌＧａＡｓ上側傾斜
接続層１０のｎ−Ａｌx Ｇａ1-x Ａｓバラスト抵抗層に
接する部分のＡｌ組成ｘはｎ−Ａｌx Ｇａ1-x Ａｓバラ
スト抵抗層のＡｌ組成ｘに等しくする必要がある。な
お、ｎ−ＡｌＧａＡｓ層６，及びｎ−ＩｎＧａＡｓ層１
２は、その厚み方向において、Ａｌ組成，又はＩｎ組成
が徐々に変化する値を有しているが、該層６は利得を向
上させるため，また該層１２は格子定数の不整合を緩和
するため設けたものであり、上記ｎ−ＡｌＧａＡｓ下側
傾斜接続層８、及びｎ−ＡｌＧａＡｓ上側傾斜接続層１
０とはその目的を異にするものである。
【００３３】本実施例３によるヘテロ接合バイポーラト
ランジスタは、ｎ−Ａｌ0.26Ｇａ0. 74Ａｓエミッタ層７
とｎ−Ａｌ0.8 Ｇａ0.2 Ａｓバラスト抵抗層４９との間
にｎ−ＡｌＧａＡｓ下側傾斜接続層８を、ｎ−Ａｌ0.8
Ｇａ0.2 Ａｓバラスト抵抗層４９とｎ+ −ＧａＡｓスペ
ーサ層１１との間にＡｌＧａＡｓ上側傾斜接続層１０を
それぞれ形成配置する他は、実施例２の場合と同様に製
造することができる。また、ｎ−ＡｌＧａＡｓ下側傾斜
接続層８，及びｎ−ＡｌＧａＡｓ上側傾斜接続層１０
は、例えば、分子線エピタキシャル成長法において、Ｇ
ａの温度を一定に保ち、Ａｌの温度を時間とともに徐々
に変化させることにより、Ａｌ組成ｘが厚み方向におい
て徐々に変化するように形成することができる。
ランジスタは、ｎ−Ａｌ0.26Ｇａ0. 74Ａｓエミッタ層７
とｎ−Ａｌ0.8 Ｇａ0.2 Ａｓバラスト抵抗層４９との間
にｎ−ＡｌＧａＡｓ下側傾斜接続層８を、ｎ−Ａｌ0.8
Ｇａ0.2 Ａｓバラスト抵抗層４９とｎ+ −ＧａＡｓスペ
ーサ層１１との間にＡｌＧａＡｓ上側傾斜接続層１０を
それぞれ形成配置する他は、実施例２の場合と同様に製
造することができる。また、ｎ−ＡｌＧａＡｓ下側傾斜
接続層８，及びｎ−ＡｌＧａＡｓ上側傾斜接続層１０
は、例えば、分子線エピタキシャル成長法において、Ｇ
ａの温度を一定に保ち、Ａｌの温度を時間とともに徐々
に変化させることにより、Ａｌ組成ｘが厚み方向におい
て徐々に変化するように形成することができる。
【００３４】本実施例３においては、ｎ−Ａｌ0.8 Ｇａ
0.2 Ａｓバラスト抵抗層４９の下側に、そのＡｌ組成
が、その厚み方向において、下層であるｎ−Ａｌ0.26Ｇ
ａ0.74Ａｓエミッタ層７のＡｌ組成と同じ値である０．
２６から上層であるｎ−Ａｌ0. 8 Ｇａ0.2 Ａｓバラスト
抵抗層４９のＡｌ組成と同じ値である０．８まで徐々に
変化させたｎ−ＡｌＧａＡｓ下側傾斜接続層８を配置
し、上記ｎ−Ａｌ0.8 Ｇａ0.2 Ａｓバラスト抵抗層４９
の上側に、そのＡｌ組成が、その厚み方向において、下
層であるｎ−Ａｌ0.8 Ｇａ0.2 Ａｓバラスト抵抗層４９
のＡｌ組成と同じ値である０．８から上層であるｎ+ −
ＧａＡｓスペーサ層１１のＡｌ組成と同じ値である０ま
で徐々に変化させたｎ−ＡｌＧａＡｓ上側傾斜接続層１
０を配置するから、これにより、ｎ−Ａｌ0.26Ｇａ0.74
Ａｓエミッタ層７とｎ−Ａｌ0.8 Ｇａ0.2 Ａｓバラスト
抵抗層４９との間、及び該ｎ−Ａｌ0.8 Ｇａ0.2 Ａｓバ
ラスト抵抗層４９とｎ+ −ＧａＡｓスペーサ層１１との
間でそのバンドギャップが連続的に変化することとな
り、Ａｌ組成の大きいｎ−Ａｌ0.8 Ｇａ0.2 Ａｓバラス
ト抵抗層４９と、その上下に位置するｎ+ −ＧａＡｓス
ペーサ層１１，及びｎ−Ａｌ0.26Ｇａ0.74Ａｓエミッタ
層７との間のバンド不連続が緩和され、バラスト抵抗値
の温度依存性を改善し、かつｎ−Ａｌ0.8 Ｇａ0.2 Ａｓ
バラスト抵抗層４９が負性抵抗の現象を示すのを防止す
ることができる。その結果、トランジスタユニット１５
の均一な動作を実現することができる。
0.2 Ａｓバラスト抵抗層４９の下側に、そのＡｌ組成
が、その厚み方向において、下層であるｎ−Ａｌ0.26Ｇ
ａ0.74Ａｓエミッタ層７のＡｌ組成と同じ値である０．
２６から上層であるｎ−Ａｌ0. 8 Ｇａ0.2 Ａｓバラスト
抵抗層４９のＡｌ組成と同じ値である０．８まで徐々に
変化させたｎ−ＡｌＧａＡｓ下側傾斜接続層８を配置
し、上記ｎ−Ａｌ0.8 Ｇａ0.2 Ａｓバラスト抵抗層４９
の上側に、そのＡｌ組成が、その厚み方向において、下
層であるｎ−Ａｌ0.8 Ｇａ0.2 Ａｓバラスト抵抗層４９
のＡｌ組成と同じ値である０．８から上層であるｎ+ −
ＧａＡｓスペーサ層１１のＡｌ組成と同じ値である０ま
で徐々に変化させたｎ−ＡｌＧａＡｓ上側傾斜接続層１
０を配置するから、これにより、ｎ−Ａｌ0.26Ｇａ0.74
Ａｓエミッタ層７とｎ−Ａｌ0.8 Ｇａ0.2 Ａｓバラスト
抵抗層４９との間、及び該ｎ−Ａｌ0.8 Ｇａ0.2 Ａｓバ
ラスト抵抗層４９とｎ+ −ＧａＡｓスペーサ層１１との
間でそのバンドギャップが連続的に変化することとな
り、Ａｌ組成の大きいｎ−Ａｌ0.8 Ｇａ0.2 Ａｓバラス
ト抵抗層４９と、その上下に位置するｎ+ −ＧａＡｓス
ペーサ層１１，及びｎ−Ａｌ0.26Ｇａ0.74Ａｓエミッタ
層７との間のバンド不連続が緩和され、バラスト抵抗値
の温度依存性を改善し、かつｎ−Ａｌ0.8 Ｇａ0.2 Ａｓ
バラスト抵抗層４９が負性抵抗の現象を示すのを防止す
ることができる。その結果、トランジスタユニット１５
の均一な動作を実現することができる。
【００３５】なお、本実施例３では、バラスト抵抗層４
９の上下両側に傾斜接続層１０，８を配置したが、バラ
スト抵抗層４９の上下に位置する層のうち、いずれか一
方の層のＡｌ組成とバラスト抵抗層４９のＡｌ組成との
差が小さい場合は、当該層の側の傾斜接続層を省略して
もよい。
９の上下両側に傾斜接続層１０，８を配置したが、バラ
スト抵抗層４９の上下に位置する層のうち、いずれか一
方の層のＡｌ組成とバラスト抵抗層４９のＡｌ組成との
差が小さい場合は、当該層の側の傾斜接続層を省略して
もよい。
【図１】 本発明の実施例１によるヘテロ接合バイポー
ラトランジスタの構造を示す拡大断面図である。
ラトランジスタの構造を示す拡大断面図である。
【図２】 本発明の実施例１によるヘテロ接合バイポー
ラトランジスタの製造方法を示す工程断面図である。
ラトランジスタの製造方法を示す工程断面図である。
【図３】 ｎ−Ａｌx Ｇａ1-x Ａｓ半導体層のＡｌ組成
ｘに対するキャリア濃度，及び移動度を示す図である。
ｘに対するキャリア濃度，及び移動度を示す図である。
【図４】 ｎ−Ａｌx Ｇａ1-x Ａｓ半導体層のＡｌ組成
ｘに対する抵抗率ρを示す図である。
ｘに対する抵抗率ρを示す図である。
【図５】 本発明の実施例２によるヘテロ接合バイポー
ラトランジスタの構造を示す拡大断面図である。
ラトランジスタの構造を示す拡大断面図である。
【図６】 ｎ−Ａｌx Ｇａ1-x Ａｓ半導体層のドーピン
グ濃度に対するキャリア濃度を示す図である。
グ濃度に対するキャリア濃度を示す図である。
【図７】 ｎ−Ａｌx Ｇａ1-x Ａｓ半導体層のキャリア
濃度に対するウエハ面内の抵抗率ρのバラツキを示す図
である。
濃度に対するウエハ面内の抵抗率ρのバラツキを示す図
である。
【図８】 本発明の実施例２によるバラスト抵抗層の、
ウエハ面内の位置に対する抵抗率ρを示す図である。
ウエハ面内の位置に対する抵抗率ρを示す図である。
【図９】 本発明の実施例３によるヘテロ接合バイポー
ラトランジスタの構造を示す拡大断面図である。
ラトランジスタの構造を示す拡大断面図である。
【図１０】 従来のヘテロ接合バイポーラトランジスタ
の外観を示す斜視図である。
の外観を示す斜視図である。
【図１１】 従来のヘテロ接合バイポーラトランジスタ
の構造を示す拡大断面図である。
の構造を示す拡大断面図である。
【図１２】 従来のヘテロ接合バイポーラトランジスタ
におけるバラスト抵抗層の抵抗値の温度依存性を示す図
である。
におけるバラスト抵抗層の抵抗値の温度依存性を示す図
である。
【図１３】 従来のヘテロ接合バイポーラトランジスタ
におけるバラスト抵抗層の電流に対する電圧，及び抵抗
値を示す図である。
におけるバラスト抵抗層の電流に対する電圧，及び抵抗
値を示す図である。
１ 半絶縁性ＧａＡｓ基板、２ バッファ層、３ ｎ+
−ＧａＡｓサブコレクタ層、４ ｎ−ＧａＡｓコレクタ
層、５ ｐ+ −ＧａＡｓベース層、６ ｎ−ＡｌＧａＡ
ｓ層、７ ｎ−Ａｌ0.26Ｇａ0.74Ａｓエミッタ層、８
ｎ−ＡｌＧａＡｓ下側傾斜接続層、９ ｎ−Ａｌ0.8 Ｇ
ａ0.2 Ａｓバラスト抵抗層（０．５≦ｘ≦１）、１０
ｎ−ＡｌＧａＡｓ上側傾斜接続層、１１ ｎ+ −ＧａＡ
ｓスペーサ層、１２ ｎ−ＩｎＧａＡｓ層、１３ ｎ+
−Ｉｎ0.5 Ｇａ0.5 Ａｓエミッタコンタクト層、１５
トランジスタユニット、２１ 絶縁化領域、３１ ベー
ス電極、３３ コレクタ電極、３４ エミッタ電極、３
５ エアブリッジ電極、４９ ｎ−Ａｌ0.8 Ｇａ0.2 Ａ
ｓバラスト抵抗層（キャリア濃度１×１０17ｃｍ-3以
上）、５１ ヘテロ接合バイポーラトランジスタ、５２
コレクタ端子、５３ベース端子、５４ エミッタ端
子。
−ＧａＡｓサブコレクタ層、４ ｎ−ＧａＡｓコレクタ
層、５ ｐ+ −ＧａＡｓベース層、６ ｎ−ＡｌＧａＡ
ｓ層、７ ｎ−Ａｌ0.26Ｇａ0.74Ａｓエミッタ層、８
ｎ−ＡｌＧａＡｓ下側傾斜接続層、９ ｎ−Ａｌ0.8 Ｇ
ａ0.2 Ａｓバラスト抵抗層（０．５≦ｘ≦１）、１０
ｎ−ＡｌＧａＡｓ上側傾斜接続層、１１ ｎ+ −ＧａＡ
ｓスペーサ層、１２ ｎ−ＩｎＧａＡｓ層、１３ ｎ+
−Ｉｎ0.5 Ｇａ0.5 Ａｓエミッタコンタクト層、１５
トランジスタユニット、２１ 絶縁化領域、３１ ベー
ス電極、３３ コレクタ電極、３４ エミッタ電極、３
５ エアブリッジ電極、４９ ｎ−Ａｌ0.8 Ｇａ0.2 Ａ
ｓバラスト抵抗層（キャリア濃度１×１０17ｃｍ-3以
上）、５１ ヘテロ接合バイポーラトランジスタ、５２
コレクタ端子、５３ベース端子、５４ エミッタ端
子。
フロントページの続き (72)発明者 紫村 輝之 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内
Claims (3)
- 【請求項１】 エミッタ電極とコレクタ電極との間に、
エミッタ層，ベース層，及びコレクタ層を備えた複数の
トランジスタユニットが並列に形成されたヘテロ接合バ
イポーラトランジスタにおいて、 上記エミッタ層と上記エミッタ電極との間に，Ａｌx Ｇ
ａ1-x Ａｓ（０．５≦ｘ≦１）からなるバラスト抵抗層
を備えたことを特徴とするヘテロ接合バイポーラトラン
ジスタ。 - 【請求項２】 請求項１に記載のヘテロ接合バイポーラ
トランジスタにおいて、 上記バラスト抵抗層のキャリア濃度が１×１０17cm-3以
上であることを特徴とするヘテロ接合バイポーラトラン
ジスタ。 - 【請求項３】 請求項１又は２に記載のヘテロ接合バイ
ポーラトランジスタにおいて、 上記バラスト抵抗層の少なくとも一方の面に接するよう
に半導体からなる傾斜接続層を形成し、 該傾斜接続層は、そのバンドギャップが、その厚み方向
において、上記バラスト抵抗層側での該バラスト抵抗層
のバンドギャップに等しい値から、上記バラスト抵抗層
と反対側での，該反対側で該傾斜接続層に接する層のバ
ンドギャップに等しい値まで徐々に変化する値を有する
ものであることを特徴とするヘテロ接合バイポーラトラ
ンジスタ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7320356A JPH09162194A (ja) | 1995-12-08 | 1995-12-08 | ヘテロ接合バイポーラトランジスタ |
| KR1019960044518A KR970054488A (ko) | 1995-12-08 | 1996-10-08 | 헤테로 접합 바이폴라 트랜지스터 |
| CN96122899A CN1158008A (zh) | 1995-12-08 | 1996-11-07 | 异质结双极型晶体管 |
| DE69604149T DE69604149T2 (de) | 1995-12-08 | 1996-11-21 | Bipolartransistor mit Heteroübergang |
| EP96118722A EP0778622B1 (en) | 1995-12-08 | 1996-11-21 | Heterojunction bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7320356A JPH09162194A (ja) | 1995-12-08 | 1995-12-08 | ヘテロ接合バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09162194A true JPH09162194A (ja) | 1997-06-20 |
Family
ID=18120570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7320356A Pending JPH09162194A (ja) | 1995-12-08 | 1995-12-08 | ヘテロ接合バイポーラトランジスタ |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0778622B1 (ja) |
| JP (1) | JPH09162194A (ja) |
| KR (1) | KR970054488A (ja) |
| CN (1) | CN1158008A (ja) |
| DE (1) | DE69604149T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100504190B1 (ko) * | 1998-09-25 | 2005-10-26 | 매그나칩 반도체 유한회사 | 헤테로 바이폴라 트랜지스터의 브릿지 형성방법 |
| US9130004B2 (en) | 2012-12-18 | 2015-09-08 | Murata Manufacturing Co., Ltd. | Heterojunction bipolar transistor, power amplifier including the same, and method for fabricating heterojunction bipolar transistor |
| WO2026078968A1 (ja) * | 2024-10-08 | 2026-04-16 | 株式会社村田製作所 | バイポーラトランジスタ及びバイポーラトランジスタの製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19834491A1 (de) | 1998-07-31 | 2000-02-03 | Daimler Chrysler Ag | Anordnung und Verfahren zur Herstellung eines Heterobipolartransistors |
| GB2341974A (en) * | 1998-09-22 | 2000-03-29 | Secr Defence | Semiconductor device incorporating a superlattice structure |
| US6600179B2 (en) * | 2001-11-01 | 2003-07-29 | M/A-Com, Inc. | Power amplifier with base and collector straps |
| US6768140B1 (en) * | 2002-04-03 | 2004-07-27 | Skyworks Solutions, Inc. | Structure and method in an HBT for an emitter ballast resistor with improved characteristics |
| DE102005021450B4 (de) * | 2005-05-10 | 2009-04-23 | Atmel Germany Gmbh | Integrierter Schaltkreis und Verfahren zur Herstellung eines integrierten Schaltkreises und dessen Verwendung |
| EP2637285B1 (en) * | 2010-11-02 | 2020-04-01 | Mitsubishi Electric Corporation | Electric power steering power module and electric power steering drive control device employing same |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0562272A3 (en) * | 1992-03-23 | 1994-05-25 | Texas Instruments Inc | Microwave heterojunction bipolar transistors with emitters designed for high power applications and method for fabricating same |
| JP2734875B2 (ja) * | 1992-04-28 | 1998-04-02 | 松下電器産業株式会社 | ヘテロ接合バイポーラトランジスタおよびその製造方法 |
| JP2958213B2 (ja) * | 1993-06-08 | 1999-10-06 | シャープ株式会社 | ヘテロ接合バイポーラトランジスタ |
-
1995
- 1995-12-08 JP JP7320356A patent/JPH09162194A/ja active Pending
-
1996
- 1996-10-08 KR KR1019960044518A patent/KR970054488A/ko not_active Ceased
- 1996-11-07 CN CN96122899A patent/CN1158008A/zh active Pending
- 1996-11-21 DE DE69604149T patent/DE69604149T2/de not_active Expired - Fee Related
- 1996-11-21 EP EP96118722A patent/EP0778622B1/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100504190B1 (ko) * | 1998-09-25 | 2005-10-26 | 매그나칩 반도체 유한회사 | 헤테로 바이폴라 트랜지스터의 브릿지 형성방법 |
| US9130004B2 (en) | 2012-12-18 | 2015-09-08 | Murata Manufacturing Co., Ltd. | Heterojunction bipolar transistor, power amplifier including the same, and method for fabricating heterojunction bipolar transistor |
| WO2026078968A1 (ja) * | 2024-10-08 | 2026-04-16 | 株式会社村田製作所 | バイポーラトランジスタ及びバイポーラトランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0778622A3 (en) | 1997-11-26 |
| DE69604149T2 (de) | 2000-04-27 |
| DE69604149D1 (de) | 1999-10-14 |
| EP0778622B1 (en) | 1999-09-08 |
| CN1158008A (zh) | 1997-08-27 |
| EP0778622A2 (en) | 1997-06-11 |
| KR970054488A (ko) | 1997-07-31 |
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