JPH09162196A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH09162196A JPH09162196A JP32288795A JP32288795A JPH09162196A JP H09162196 A JPH09162196 A JP H09162196A JP 32288795 A JP32288795 A JP 32288795A JP 32288795 A JP32288795 A JP 32288795A JP H09162196 A JPH09162196 A JP H09162196A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 発振時に高電界が加わる両端部のゲート，ド
レイン間耐圧を高めて、両端部の破壊を抑制する構造を
有する電界効果トランジスタを提供する。 【解決手段】 両端部の櫛形ゲート群においては、中央
部の櫛形ゲート群におけるものと比較して、ゲート端か
らドレイン側のｎ+ 層までの距離を大にした構造とす
る、またはゲートとドレイン側のリセス端あるいはｎ+
層との距離を大にした構造とする。
レイン間耐圧を高めて、両端部の破壊を抑制する構造を
有する電界効果トランジスタを提供する。 【解決手段】 両端部の櫛形ゲート群においては、中央
部の櫛形ゲート群におけるものと比較して、ゲート端か
らドレイン側のｎ+ 層までの距離を大にした構造とす
る、またはゲートとドレイン側のリセス端あるいはｎ+
層との距離を大にした構造とする。
Description
【０００１】
【発明の属する技術分野】本発明は、櫛形ゲート電極構
造を有する電界効果トランジスタ（以下ＦＥＴと記
す。）に関する。
造を有する電界効果トランジスタ（以下ＦＥＴと記
す。）に関する。
【０００２】
【従来の技術】図３は、従来技術による電界効果トラン
ジスタの一実施例の櫛形ゲート電極構造の概略平面
図、。図４の（ａ）〜（ｄ）は、本実施例の櫛形ゲート
電極構造を製造工程順に示した断面図、図５の（ａ）
は、発振状態にある電界効果トランジスタＦＥＴをエミ
ッション観察した結果、両端部で発光が強くなっている
状況を示す平面図、（ｂ）は、斜視図である。
ジスタの一実施例の櫛形ゲート電極構造の概略平面
図、。図４の（ａ）〜（ｄ）は、本実施例の櫛形ゲート
電極構造を製造工程順に示した断面図、図５の（ａ）
は、発振状態にある電界効果トランジスタＦＥＴをエミ
ッション観察した結果、両端部で発光が強くなっている
状況を示す平面図、（ｂ）は、斜視図である。
【０００３】先ず図４（ａ）に示すように半絶縁性Ｇａ
Ａｓ基板１の表面に例えばイオン注入法でｎ層２をそし
て、ｎ+ 層３を逮択的に形成する。
Ａｓ基板１の表面に例えばイオン注入法でｎ層２をそし
て、ｎ+ 層３を逮択的に形成する。
【０００４】次に図４（ｂ）に示すょうに、ＳｉＯ2 等
からなる絶縁膜４を形成した後、この絶縁膜４上にフォ
トレジスト膜５1 を塗布してパターニングし、このフォ
トレジスト膜５1 をマスクとして、絶縁膜４をエッチン
グ除去し、続いてＡｕＧｅ−Ｎｉ−Ａｕからなる電極膜
６を蒸着する。続いてこのフォトレジスト膜５1 を有機
溶剤で除去する工程でフォトレジスト膜上のＡｕＧｅ−
Ｎｉ−Ａｕ６を同時に除去したのち、４００度の熱処理
でソース電極、ドレイン電極を形成する。
からなる絶縁膜４を形成した後、この絶縁膜４上にフォ
トレジスト膜５1 を塗布してパターニングし、このフォ
トレジスト膜５1 をマスクとして、絶縁膜４をエッチン
グ除去し、続いてＡｕＧｅ−Ｎｉ−Ａｕからなる電極膜
６を蒸着する。続いてこのフォトレジスト膜５1 を有機
溶剤で除去する工程でフォトレジスト膜上のＡｕＧｅ−
Ｎｉ−Ａｕ６を同時に除去したのち、４００度の熱処理
でソース電極、ドレイン電極を形成する。
【０００５】次に図４（ｃ）に示すように絶縁膜４およ
びオーミック電極膜６を含むウェーハ全面上にフォトレ
ジスト膜５2 を塗布してゲート領域を開ロするようパタ
ーニングしたのち、ゲート領域の絶縁膜４をエッチング
除去し、続いて例えばＡｌからなるゲート電極膜８を蒸
着する。続いてこのフォトレジスト膜５2 を有機溶剤で
除去する工程でフォトレジスト膜上のＡｌを同時に除去
することにより、ゲート電極を形成する。
びオーミック電極膜６を含むウェーハ全面上にフォトレ
ジスト膜５2 を塗布してゲート領域を開ロするようパタ
ーニングしたのち、ゲート領域の絶縁膜４をエッチング
除去し、続いて例えばＡｌからなるゲート電極膜８を蒸
着する。続いてこのフォトレジスト膜５2 を有機溶剤で
除去する工程でフォトレジスト膜上のＡｌを同時に除去
することにより、ゲート電極を形成する。
【０００６】最後に図４（ｄ）に示すように例えばＳｉ
Ｏ2 からなる絶縁膜７をＣＶＤ法でウェ−ハ全面に０．
５μｍ堆積したのち、ソース電極、ドレイン電極そして
ゲートパッド部を例えばＣＦ4 を用いたドライエッチン
グ法で開ロする。続いて例えばＴｉＡｕからなる配線電
極９を形成してＦＥＴの製造が完成する。
Ｏ2 からなる絶縁膜７をＣＶＤ法でウェ−ハ全面に０．
５μｍ堆積したのち、ソース電極、ドレイン電極そして
ゲートパッド部を例えばＣＦ4 を用いたドライエッチン
グ法で開ロする。続いて例えばＴｉＡｕからなる配線電
極９を形成してＦＥＴの製造が完成する。
【０００７】このようなＦＥＴを作成する場合、ＦＥＴ
の電気特性を決定する構造として、ｎ層のプロファイ
ル、そしてゲート端からドレイン側のｎ+ 層までの距離
Ｌｇｄ（ｎ+ ）やゲート端からソース側のｎ+ 層までの
距離Ｌｇｓ（ｎ+ ）がある。特に高出力ＦＥＴにおいて
は高い出力を得るにはゲート，ドレイン間耐圧ＢＶｇｄ
の最適値が有り、ＢＶｇｄが低いと十分なドレイン電圧
の変動を得られないこと、逆にＢＶｇｄが高いとゲー
ト，ドレイン間の寄生抵抗が増加し、この場合も出力を
得られなくなる。したがってＢＶｇｄの設定は高出力を
得る上で極めて重要なパラメータといえる。このＢＶｇ
ｄを決めるパラメータの一つとして、上述のようにＬｇ
ｄ（ｎ+ ）があり、大きくするとＢＶｇｄは増加し、Ｌ
ｇｄ（ｎ+ ）を小さくするとＢＶｇｄは減少することは
よく知られている。
の電気特性を決定する構造として、ｎ層のプロファイ
ル、そしてゲート端からドレイン側のｎ+ 層までの距離
Ｌｇｄ（ｎ+ ）やゲート端からソース側のｎ+ 層までの
距離Ｌｇｓ（ｎ+ ）がある。特に高出力ＦＥＴにおいて
は高い出力を得るにはゲート，ドレイン間耐圧ＢＶｇｄ
の最適値が有り、ＢＶｇｄが低いと十分なドレイン電圧
の変動を得られないこと、逆にＢＶｇｄが高いとゲー
ト，ドレイン間の寄生抵抗が増加し、この場合も出力を
得られなくなる。したがってＢＶｇｄの設定は高出力を
得る上で極めて重要なパラメータといえる。このＢＶｇ
ｄを決めるパラメータの一つとして、上述のようにＬｇ
ｄ（ｎ+ ）があり、大きくするとＢＶｇｄは増加し、Ｌ
ｇｄ（ｎ+ ）を小さくするとＢＶｇｄは減少することは
よく知られている。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のＦＥＴを使用する際、ＦＥＴ周辺の回路によ
っては発振する問題がある。本発明者等はこの発振の現
象を測定の結果、ソースをアース電位とし、ドレインに
使用電圧を印加して置き、ゲートにしきい値電圧を越え
たドレイン電流を流さない方向のバイアスを印加した
際、発振を生じることがわかった。そして、このときの
ＦＥＴをエミッション顕微鏡発光を観察すると図５に示
すように櫛形ゲート電極構造の両端部で強い発光が起き
ていることがわかった。これはこの両端部で強い電界が
発生していることになる。そして、ゲートやドレインに
印加されるバイアスが高い場合、この両端部でしばしば
破壊が生じることがわかった。両端部での強い発光の原
因は明確でないが、ある発振周波数で櫛形ゲートの電位
を波状に変位させ、そして両端で電位変動が最大となっ
ていると思われる。
うな従来のＦＥＴを使用する際、ＦＥＴ周辺の回路によ
っては発振する問題がある。本発明者等はこの発振の現
象を測定の結果、ソースをアース電位とし、ドレインに
使用電圧を印加して置き、ゲートにしきい値電圧を越え
たドレイン電流を流さない方向のバイアスを印加した
際、発振を生じることがわかった。そして、このときの
ＦＥＴをエミッション顕微鏡発光を観察すると図５に示
すように櫛形ゲート電極構造の両端部で強い発光が起き
ていることがわかった。これはこの両端部で強い電界が
発生していることになる。そして、ゲートやドレインに
印加されるバイアスが高い場合、この両端部でしばしば
破壊が生じることがわかった。両端部での強い発光の原
因は明確でないが、ある発振周波数で櫛形ゲートの電位
を波状に変位させ、そして両端で電位変動が最大となっ
ていると思われる。
【０００９】そこで本発明の目的は、上述の発振による
電界効果トランジスタの両端部の破壊を抑制する構造を
有する電界効果トランジスタを提供することである。
電界効果トランジスタの両端部の破壊を抑制する構造を
有する電界効果トランジスタを提供することである。
【００１０】
【課題を解決するための手段】本発明の請求項１に記載
の電界効果トランジスタは、多数のゲートが平行に配置
された櫛形ゲート電極構造を有する電界効果トランジス
タにおいて、櫛形ゲート電極構造の両端部のゲート群の
ゲート端からドレイン側のｎ+ 層までの距離が、中央部
のゲート群のゲート端からドレイン側のｎ+ 層までの距
離よりも大であり、それにより両端部のゲート群のゲー
ト，ドレイン間耐圧が、中央部のゲート群のゲート，ド
レイン間耐圧よりも高くなることを特徴としている。
の電界効果トランジスタは、多数のゲートが平行に配置
された櫛形ゲート電極構造を有する電界効果トランジス
タにおいて、櫛形ゲート電極構造の両端部のゲート群の
ゲート端からドレイン側のｎ+ 層までの距離が、中央部
のゲート群のゲート端からドレイン側のｎ+ 層までの距
離よりも大であり、それにより両端部のゲート群のゲー
ト，ドレイン間耐圧が、中央部のゲート群のゲート，ド
レイン間耐圧よりも高くなることを特徴としている。
【００１１】また、請求項２に記載の電界効果トランジ
スタは、多数のゲートが平行に配置された櫛形ゲート電
極構造を有する電界効果トランジスタにおいて、櫛形ゲ
ート電極構造の両端部のゲート群のゲートとドレイン側
のリセス端あるいはｎ+ 端との距離が、中央部のゲート
群のゲートとドレイン側のリセス端あるいはｎ+ 端との
距離よりも大であり、それにより両端部のゲート群のゲ
ート，ドレイン間耐圧が、中央部のゲート群のゲート，
ドレイン間耐圧よりも高くなることを特徴としている。
スタは、多数のゲートが平行に配置された櫛形ゲート電
極構造を有する電界効果トランジスタにおいて、櫛形ゲ
ート電極構造の両端部のゲート群のゲートとドレイン側
のリセス端あるいはｎ+ 端との距離が、中央部のゲート
群のゲートとドレイン側のリセス端あるいはｎ+ 端との
距離よりも大であり、それにより両端部のゲート群のゲ
ート，ドレイン間耐圧が、中央部のゲート群のゲート，
ドレイン間耐圧よりも高くなることを特徴としている。
【００１２】
【発明の実施の形態】本発明の櫛形ゲート電極構造の特
徴は、各ゲート端からドレイン側のｎ+ 層までの距離
は、両端部のゲート群にあるものが中央部のゲート群に
あるものよりも大であるようにされている。あるいは、
ゲート群のゲートとドレイン側のリセス端あるいはｎ+
端との距離が、両端部のゲート群の場合に中央部の場合
よりも大であるようになっている。これらにより両端部
のゲート群のゲート，ドレイン間耐圧が、中央部のゲー
ト群のゲート，ドレイン間耐圧よりも高くなる。この結
果、両端部で発振した際、高い電界がゲート，ドレイン
間に加わるけれども破壊が生じにくい。
徴は、各ゲート端からドレイン側のｎ+ 層までの距離
は、両端部のゲート群にあるものが中央部のゲート群に
あるものよりも大であるようにされている。あるいは、
ゲート群のゲートとドレイン側のリセス端あるいはｎ+
端との距離が、両端部のゲート群の場合に中央部の場合
よりも大であるようになっている。これらにより両端部
のゲート群のゲート，ドレイン間耐圧が、中央部のゲー
ト群のゲート，ドレイン間耐圧よりも高くなる。この結
果、両端部で発振した際、高い電界がゲート，ドレイン
間に加わるけれども破壊が生じにくい。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１４】図１の（ａ）〜（ｄ）は、本発明の電界効
果トランジスタの一実施例について、櫛形ゲート電極構
造の中央部のゲートを工程順に示した断面図、（ｅ）〜
（ｈ）は、本実施例について、櫛形ゲート電極構造の両
端部のゲートを工程順に示した断面図、図２の（ａ）お
よび（ｂ）は、本発明の第２の実施例について、櫛形ゲ
ート電極構造の中央部のゲートを工程順に示した断面
図、（ｃ）および（ｄ）は、本実施例について、櫛形ゲ
ート電極構造の両端部のゲートを工程順に示した断面図
である。
果トランジスタの一実施例について、櫛形ゲート電極構
造の中央部のゲートを工程順に示した断面図、（ｅ）〜
（ｈ）は、本実施例について、櫛形ゲート電極構造の両
端部のゲートを工程順に示した断面図、図２の（ａ）お
よび（ｂ）は、本発明の第２の実施例について、櫛形ゲ
ート電極構造の中央部のゲートを工程順に示した断面
図、（ｃ）および（ｄ）は、本実施例について、櫛形ゲ
ート電極構造の両端部のゲートを工程順に示した断面図
である。
【００１５】先ず図１（ａ）、（ｅ）に示すように，半
絶縁性ＧａＡｓ基板１の表面にフォトレジスト膜をマス
クとしてイオン注入法でｎ層２のための不純物例えぱＳ
ｉ+を例えぱ加速電圧２００ＫｅＶ、ドース量４Ｅｌ２
ｃｍ-2注入する。続いて、このフォトレジスト膜を除去
した後、再度フォトレジスト膜を形成し、ｎ+ 層３のた
めのＳｉ+ を例えば加速電圧２５０ＫｅＶ、ドース量１
Ｅｌ３ｃｍ-2で注入する。本実施例では４０本のゲート
が平行に並んだ櫛形構造のＦＥＴの場合であるが、ｎ+
とｎ+ の距離は各両端から３本分のゲート群で４μｍ、
その他の３４本分いわゆる中央部で３μｍとしている。
こうすることにより、後にｎ+ とｎ+ の、間にゲートを
形成した際、Ｌｇｄ（ｎ+ ）を両端部で大となる構造、
つまり両端部でＢＶｇｄ大のＦＥＴを得る事ができる。
絶縁性ＧａＡｓ基板１の表面にフォトレジスト膜をマス
クとしてイオン注入法でｎ層２のための不純物例えぱＳ
ｉ+を例えぱ加速電圧２００ＫｅＶ、ドース量４Ｅｌ２
ｃｍ-2注入する。続いて、このフォトレジスト膜を除去
した後、再度フォトレジスト膜を形成し、ｎ+ 層３のた
めのＳｉ+ を例えば加速電圧２５０ＫｅＶ、ドース量１
Ｅｌ３ｃｍ-2で注入する。本実施例では４０本のゲート
が平行に並んだ櫛形構造のＦＥＴの場合であるが、ｎ+
とｎ+ の距離は各両端から３本分のゲート群で４μｍ、
その他の３４本分いわゆる中央部で３μｍとしている。
こうすることにより、後にｎ+ とｎ+ の、間にゲートを
形成した際、Ｌｇｄ（ｎ+ ）を両端部で大となる構造、
つまり両端部でＢＶｇｄ大のＦＥＴを得る事ができる。
【００１６】次に図１（ｂ）、（ｆ）に示すように、Ｓ
ｉＯ2 等からなる絶縁膜４を０．４μｍ形成した後、こ
の絶縁膜４上にフォトレジスト膜５1 を塗布してパター
ニングし、このフォトレジスト膜５1 をマスクとして、
絶縁膜４をエッチング除去し、続いてＡｕＧｅ−Ｎｉ−
Ａｕからなるオーミック電極膜６をそれぞれ０．１５μ
ｍ，０．４μｍ、０．２μｍの厚さで蒸着する。続いて
このフォトレジスト膜５1 を有機溶剤で除去する工程で
フォトレジスト膜５1 上のＡｕＧｅ−Ｎｉ−Ａｕ６を同
時に除去したのち、４００度の熱処理でソース電極、ド
レイン電極を形成する。
ｉＯ2 等からなる絶縁膜４を０．４μｍ形成した後、こ
の絶縁膜４上にフォトレジスト膜５1 を塗布してパター
ニングし、このフォトレジスト膜５1 をマスクとして、
絶縁膜４をエッチング除去し、続いてＡｕＧｅ−Ｎｉ−
Ａｕからなるオーミック電極膜６をそれぞれ０．１５μ
ｍ，０．４μｍ、０．２μｍの厚さで蒸着する。続いて
このフォトレジスト膜５1 を有機溶剤で除去する工程で
フォトレジスト膜５1 上のＡｕＧｅ−Ｎｉ−Ａｕ６を同
時に除去したのち、４００度の熱処理でソース電極、ド
レイン電極を形成する。
【００１７】次に図１（ｃ）、（ｇ）に示すように、絶
縁膜４およびオーミック電極膜６を含むウェーハ全面上
にフォトレジスト膜５2 を塗布したのち、フォトレジス
ト膜５2 を塗布してゲート傾城を開ロするようパターニ
ングしたのち、ゲート領域の絶縁膜４をエッチング除去
し、続いて例えばＡｌからなるゲート電極材８を蒸着す
る。続いてこのフォトレジスト膜５2 を有機溶剤で除去
する工程でフォトレジスト膜５2 上のＡｌを同時に除去
することにより、ゲート電極を形成する。ここではゲー
ト長１μｍで形成しており、したがって、両端部ではＬ
ｇｄ（ｎ+ ）＝２μｍ、中央部ではＬｇｄ（ｎ+ ）＝
１．５μｍの距離となったＦＥＴができており、ＢＶｇ
ｄは両端部で２５Ｖ，中央部で２１Ｖの値が得られた。
縁膜４およびオーミック電極膜６を含むウェーハ全面上
にフォトレジスト膜５2 を塗布したのち、フォトレジス
ト膜５2 を塗布してゲート傾城を開ロするようパターニ
ングしたのち、ゲート領域の絶縁膜４をエッチング除去
し、続いて例えばＡｌからなるゲート電極材８を蒸着す
る。続いてこのフォトレジスト膜５2 を有機溶剤で除去
する工程でフォトレジスト膜５2 上のＡｌを同時に除去
することにより、ゲート電極を形成する。ここではゲー
ト長１μｍで形成しており、したがって、両端部ではＬ
ｇｄ（ｎ+ ）＝２μｍ、中央部ではＬｇｄ（ｎ+ ）＝
１．５μｍの距離となったＦＥＴができており、ＢＶｇ
ｄは両端部で２５Ｖ，中央部で２１Ｖの値が得られた。
【００１８】最後に例えばＳｉＯ2 からなる絶縁膜７を
ＣＶＤ法でウェーハ全面に０．５μｍ堆積したのち、図
１（ｄ）、（ｈ）に示すようにソース電極、ドレイン電
極そしてゲートパッド部を例えばＣＦ4 を用いたドライ
エッチング法で開ロする。続いて例えぱＴｉＡｕからな
る配線電極９をそれぞれ０．１μｍ、２μｍの厚さで形
成してＦＥＴの製造が完成する。
ＣＶＤ法でウェーハ全面に０．５μｍ堆積したのち、図
１（ｄ）、（ｈ）に示すようにソース電極、ドレイン電
極そしてゲートパッド部を例えばＣＦ4 を用いたドライ
エッチング法で開ロする。続いて例えぱＴｉＡｕからな
る配線電極９をそれぞれ０．１μｍ、２μｍの厚さで形
成してＦＥＴの製造が完成する。
【００１９】図２に示す本発明の第２の実施例において
は、リセス構造を有するＦＥＴであるが、両端部でのゲ
ートとドレイン側のリセス端間，Ｌｇｄｒが中央部のそ
れよりも大とすることにより、本発明を実施することが
できる。
は、リセス構造を有するＦＥＴであるが、両端部でのゲ
ートとドレイン側のリセス端間，Ｌｇｄｒが中央部のそ
れよりも大とすることにより、本発明を実施することが
できる。
【００２０】先ず図２（ａ）、（ｃ）に示すように半絶
縁性ＧａＡｓ基板１の表面に例えばＭＢＥ法でアンドー
プのＧａＡｓパッファ層１３を０．５μｍ成長した後、
続いてＳｉドープで２Ｅｌ７ｃｍ-3の濃度で厚さ０．２
μｍのｎ層２を成長し、続いてＳｉドープで５Ｅｌ７ｃ
ｍ-3の濃度で厚さ０．１μｍのｎ+ 層３を成長する。次
にフォトレジスト膜をマスクとして硫酸系のエッチング
液でｎ+ 層を除去する。この場合、前述の実施例と同じ
ように、リセス間距離は各両端から３本分のゲート群で
４μｍ、その他の３４本分いわゆる中央部で３μｍとし
ている。こうすることにより、後にリセス内にゲートを
形成した際、両端部でＢＶｇｄ大のＦＥＴを得ることが
できる。
縁性ＧａＡｓ基板１の表面に例えばＭＢＥ法でアンドー
プのＧａＡｓパッファ層１３を０．５μｍ成長した後、
続いてＳｉドープで２Ｅｌ７ｃｍ-3の濃度で厚さ０．２
μｍのｎ層２を成長し、続いてＳｉドープで５Ｅｌ７ｃ
ｍ-3の濃度で厚さ０．１μｍのｎ+ 層３を成長する。次
にフォトレジスト膜をマスクとして硫酸系のエッチング
液でｎ+ 層を除去する。この場合、前述の実施例と同じ
ように、リセス間距離は各両端から３本分のゲート群で
４μｍ、その他の３４本分いわゆる中央部で３μｍとし
ている。こうすることにより、後にリセス内にゲートを
形成した際、両端部でＢＶｇｄ大のＦＥＴを得ることが
できる。
【００２１】以降のプロセスは前述の実施例と同じであ
り省略するが、図２（ｂ）、（ｄ）となってＦＥＴが完
成する。
り省略するが、図２（ｂ）、（ｄ）となってＦＥＴが完
成する。
【００２２】本実施例では両端部として、各３本づつに
適用したが、ＦＥＴ構造、ＦＥＴの使用状況によってそ
の本数を変えることは有り得る。ただし、多くし過ぎる
と、ＦＥＴの特性としては最適ＢＶｇｄからのずれが大
きくなるため、破壊しないための最低本数とすることが
望ましい。
適用したが、ＦＥＴ構造、ＦＥＴの使用状況によってそ
の本数を変えることは有り得る。ただし、多くし過ぎる
と、ＦＥＴの特性としては最適ＢＶｇｄからのずれが大
きくなるため、破壊しないための最低本数とすることが
望ましい。
【００２３】本実施例ではＧａＡｓを用いたＭＥＳＦＥ
Ｔで説明したが、他の半導体材料によるＦＥＴにおいて
も適用することができる。
Ｔで説明したが、他の半導体材料によるＦＥＴにおいて
も適用することができる。
【００２４】
【発明の効果】以上説明したように本発明は、両端部の
櫛形ゲート群は、中央部の櫛形ゲート群と比較して、ゲ
ート端からドレイン側のｎ+ 層までの距離を大にする構
造とするか、またはゲートとドレイン側のリセス端ある
いはｎ+ 層との距離を大とする構造とすることにより、
発振時に高電界が加わる櫛形電極構造の両端部で、ゲー
ト，ドレイン間耐圧を高くして置き発振した際の破壊を
抑制することができる電界効果トランジスタを提供でき
る効果がある。
櫛形ゲート群は、中央部の櫛形ゲート群と比較して、ゲ
ート端からドレイン側のｎ+ 層までの距離を大にする構
造とするか、またはゲートとドレイン側のリセス端ある
いはｎ+ 層との距離を大とする構造とすることにより、
発振時に高電界が加わる櫛形電極構造の両端部で、ゲー
ト，ドレイン間耐圧を高くして置き発振した際の破壊を
抑制することができる電界効果トランジスタを提供でき
る効果がある。
【図１】（ａ）〜（ｄ）は、本発明の電界効果トランジ
スタの一実施例について、櫛形ゲート電極構造の中央部
のゲートを工程順に示した断面図、（ｅ）〜（ｈ）は、
本実施例について、櫛形ゲート電極構造の両端部のゲー
トを工程順に示した断面図である。
スタの一実施例について、櫛形ゲート電極構造の中央部
のゲートを工程順に示した断面図、（ｅ）〜（ｈ）は、
本実施例について、櫛形ゲート電極構造の両端部のゲー
トを工程順に示した断面図である。
【図２】（ａ）および（ｂ）は、本発明の第２の実施例
について、櫛形ゲート電極構造の中央部のゲートを工程
順に示した断面図、（ｃ）および（ｄ）は、本実施例に
ついて、櫛形ゲート電極構造の両端部のゲートを工程順
に示した断面図である。
について、櫛形ゲート電極構造の中央部のゲートを工程
順に示した断面図、（ｃ）および（ｄ）は、本実施例に
ついて、櫛形ゲート電極構造の両端部のゲートを工程順
に示した断面図である。
【図３】従来技術による一実施例の櫛形ゲート電極構造
の概略平面図である。
の概略平面図である。
【図４】（ａ）〜（ｄ）は、本実施例の櫛形ゲート電極
構造を製造工程順に示した断面図である。
構造を製造工程順に示した断面図である。
【図５】（ａ）は、発振状態にある電界効果トランジス
タＦＥＴをエミッション観察した結果、両端部で発光が
強くなっている状況を示す平面図、（ｂ）は、斜視図で
ある。
タＦＥＴをエミッション観察した結果、両端部で発光が
強くなっている状況を示す平面図、（ｂ）は、斜視図で
ある。
１ 半絶縁性ＧａＡｓ基板 ２ ｎＧａＡｓ層 ３ ｎ+ ＧａＡｓ層 ４，７ 絶縁膜 ５1，５2 フォトレジスト ６ オーミック電極膜 ８ ゲ−ト電極膜 ９ 配線電極 １０ ゲート １１ ソース １２ ドレイン １３ バッファ層
Claims (2)
- 【請求項１】 多数のゲートが平行に配置された櫛形ゲ
ート電極構造を有する電界効果トランジスタにおいて、 前記櫛形ゲート電極構造の両端部のゲート群のゲート端
からドレイン側のｎ+層までの距離が、中央部のゲート
群のゲート端からドレイン側のｎ+ 層までの距離よりも
大であり、それにより前記両端部のゲート群のゲート，
ドレイン間耐圧が、前記中央部のゲート群のゲート，ド
レイン間耐圧よりも高くなることを特徴とする電界効果
トランジスタ。 - 【請求項２】 多数のゲートが平行に配置された櫛形ゲ
ート電極構造を有する電界効果トランジスタにおいて、 前記櫛形ゲート電極構造の両端部のゲート群のゲートと
ドレイン側のリセス端あるいはｎ+ 端との距離が、中央
部のゲート群のゲートとドレイン側のリセス端あるいは
ｎ+ 端との距離よりも大であり、それにより前記両端部
のゲート群のゲート，ドレイン間耐圧が、前記中央部の
ゲート群のゲート，ドレイン間耐圧よりも高くなること
を特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32288795A JP2723098B2 (ja) | 1995-12-12 | 1995-12-12 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32288795A JP2723098B2 (ja) | 1995-12-12 | 1995-12-12 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09162196A true JPH09162196A (ja) | 1997-06-20 |
| JP2723098B2 JP2723098B2 (ja) | 1998-03-09 |
Family
ID=18148734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32288795A Expired - Lifetime JP2723098B2 (ja) | 1995-12-12 | 1995-12-12 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2723098B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014174863A1 (ja) * | 2013-04-22 | 2014-10-30 | シャープ株式会社 | 電界効果トランジスタ |
-
1995
- 1995-12-12 JP JP32288795A patent/JP2723098B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014174863A1 (ja) * | 2013-04-22 | 2014-10-30 | シャープ株式会社 | 電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2723098B2 (ja) | 1998-03-09 |
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