JPH09162305A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09162305A JPH09162305A JP7320360A JP32036095A JPH09162305A JP H09162305 A JPH09162305 A JP H09162305A JP 7320360 A JP7320360 A JP 7320360A JP 32036095 A JP32036095 A JP 32036095A JP H09162305 A JPH09162305 A JP H09162305A
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 半導体記憶装置のメモリセルアレイの配線構
成において、従来はグローバルワード線に隣接してシー
ルド線を配置し他の信号線への遮蔽としていたが、線数
が多くなり、微細化による各線の断線、ショートなどの
防止が課題であった。 【解決手段】 グローバルワード線に隣接して、相補信
号を伝達するビット線信号入出力線或は入出力データ線
を配置することにより、グローバルワード線の影響を相
殺するとともにシールド線を減らし、配線幅、配線間隔
を確保して各線の断線、ショートなどを防止するように
した。
成において、従来はグローバルワード線に隣接してシー
ルド線を配置し他の信号線への遮蔽としていたが、線数
が多くなり、微細化による各線の断線、ショートなどの
防止が課題であった。 【解決手段】 グローバルワード線に隣接して、相補信
号を伝達するビット線信号入出力線或は入出力データ線
を配置することにより、グローバルワード線の影響を相
殺するとともにシールド線を減らし、配線幅、配線間隔
を確保して各線の断線、ショートなどを防止するように
した。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特にメモリセルアレイの信頼性を向上した半導
体記憶装置に関する
に関し、特にメモリセルアレイの信頼性を向上した半導
体記憶装置に関する
【０００２】
【従来の技術】近年、オフイスオートメーション機器等
において、高速かつ大容量のSRAM（スタテイックランダ
ムアクセスメモリー）が用いられるようになり、SRAMの
高速化および大容量化が要望されている。この目的のた
め、これまでにＴ字型のビット線構成を持つ半導体記憶
装置が提案されている（例えば、特許公開公報、特開平
４ー２２８１８８号公報；特開平７ー１８３３９６号公
報；通信学会研究会資料（ＣＡＳ９１−５８、ＳＤＭ９
１−６３、ＩＣＤ９１−６７）；Toru Shiomi,Tomohis
a Wada et al., "A 5.8ns 256KBiCMOS TTL SRAM
with T-Shaped Bit Line Architecture" J. Sol
id State Circuits, December 1993など）。Ｔ字型
のビット線構成では、ビット線は交差して配置された第
１メタル層と第２メタル層を接続して構成されており、
ワード線と第２メタル層のビット線は平行に配置されて
いる。この結果、カラムピッチはこのようなＴ字型ビッ
ト線構成により、１ブロックのカラム数とロウ数の比で
緩和され、カラムピッチを広げることができ高集積化に
適している。
において、高速かつ大容量のSRAM（スタテイックランダ
ムアクセスメモリー）が用いられるようになり、SRAMの
高速化および大容量化が要望されている。この目的のた
め、これまでにＴ字型のビット線構成を持つ半導体記憶
装置が提案されている（例えば、特許公開公報、特開平
４ー２２８１８８号公報；特開平７ー１８３３９６号公
報；通信学会研究会資料（ＣＡＳ９１−５８、ＳＤＭ９
１−６３、ＩＣＤ９１−６７）；Toru Shiomi,Tomohis
a Wada et al., "A 5.8ns 256KBiCMOS TTL SRAM
with T-Shaped Bit Line Architecture" J. Sol
id State Circuits, December 1993など）。Ｔ字型
のビット線構成では、ビット線は交差して配置された第
１メタル層と第２メタル層を接続して構成されており、
ワード線と第２メタル層のビット線は平行に配置されて
いる。この結果、カラムピッチはこのようなＴ字型ビッ
ト線構成により、１ブロックのカラム数とロウ数の比で
緩和され、カラムピッチを広げることができ高集積化に
適している。
【０００３】図１２は、このような従来のＴ字型ビット
線構成の半導体記憶装置のメモリセルアレイおよびその
周辺回路の構成を示すブロック図である。図において、
この半導体記憶装置は、ビット線周辺回路１０１〜１０
３、行デコーダ１０４、メモリセルＭＳ、ビット線ＢＬ
１〜ＢＬｎ、 ／ＢＬ１〜／ＢＬｎ、ワード線ＷＬ１〜
ＷＬｍ 、ビット線信号入出力線Ｌ１〜Ｌｎ，／Ｌ１〜
／Ｌｎを含む。
線構成の半導体記憶装置のメモリセルアレイおよびその
周辺回路の構成を示すブロック図である。図において、
この半導体記憶装置は、ビット線周辺回路１０１〜１０
３、行デコーダ１０４、メモリセルＭＳ、ビット線ＢＬ
１〜ＢＬｎ、 ／ＢＬ１〜／ＢＬｎ、ワード線ＷＬ１〜
ＷＬｍ 、ビット線信号入出力線Ｌ１〜Ｌｎ，／Ｌ１〜
／Ｌｎを含む。
【０００４】ワード線ＷＬ１〜ＷＬｍは、複数のビット
線ＢＬ１〜ＢＬｎ，／ＢＬ１〜／ＢＬｎと交差して設け
られている。各ビット線は、隣接するもの同士がビット
線対を構成している。記号“／”は相補の信号線を示
す。例えば、ビット線ＢＬ１と／ＢＬ１とで１組のビッ
ト線対を構成している。これらビット線対とワード線対
の各交差点には、スタテイックメモリセルＭＣがそれぞ
れ配置され、メモリセルアレイを構成している。
線ＢＬ１〜ＢＬｎ，／ＢＬ１〜／ＢＬｎと交差して設け
られている。各ビット線は、隣接するもの同士がビット
線対を構成している。記号“／”は相補の信号線を示
す。例えば、ビット線ＢＬ１と／ＢＬ１とで１組のビッ
ト線対を構成している。これらビット線対とワード線対
の各交差点には、スタテイックメモリセルＭＣがそれぞ
れ配置され、メモリセルアレイを構成している。
【０００５】各ワード線ＷＬ１〜ＷＬｍは、行デコーダ
１０４の出力信号を受ける。行デコーダ１０４は、アド
レスバッファ（図示省略）を介して与えられる行アドレ
ス信号をデコードして、ワード線ＷＬ１〜ＷＬｍのうち
の１本を選択する。各ビット線ＢＬ１〜ＢＬｎ、 ／Ｂ
Ｌ１〜／ＢＬｎの一端には、ビット線周辺回路１０１が
設けられている。また、その他端にはビット線周辺回路
１０２が設けられている。
１０４の出力信号を受ける。行デコーダ１０４は、アド
レスバッファ（図示省略）を介して与えられる行アドレ
ス信号をデコードして、ワード線ＷＬ１〜ＷＬｍのうち
の１本を選択する。各ビット線ＢＬ１〜ＢＬｎ、 ／Ｂ
Ｌ１〜／ＢＬｎの一端には、ビット線周辺回路１０１が
設けられている。また、その他端にはビット線周辺回路
１０２が設けられている。
【０００６】さらに、ビット線ＢＬ１〜ＢＬｎ，／ＢＬ
１〜／ＢＬｎと交差してビット線信号入出力線Ｌ１〜Ｌ
ｎ，／Ｌ１〜／Ｌｎが設けられている。ビット線信号入
出力線Ｌ１〜Ｌｎ，／Ｌ１〜／Ｌｎは、それぞれ対応す
るビット線ＢＬ１〜ＢＬｎ，／ＢＬ１〜／ＢＬｎと接続
されており、それぞれ対応するビット線に所定の信号を
入力し、または対応するビット線から得られる信号をメ
モリセルアレイの外部へ出力する。メモリセルアレイの
外部へ引き出されたビット線信号入出力線Ｌ１〜Ｌｎ，
／Ｌ１〜／Ｌｎの各右端には、ビット線周辺回路１０３
が接続されている。
１〜／ＢＬｎと交差してビット線信号入出力線Ｌ１〜Ｌ
ｎ，／Ｌ１〜／Ｌｎが設けられている。ビット線信号入
出力線Ｌ１〜Ｌｎ，／Ｌ１〜／Ｌｎは、それぞれ対応す
るビット線ＢＬ１〜ＢＬｎ，／ＢＬ１〜／ＢＬｎと接続
されており、それぞれ対応するビット線に所定の信号を
入力し、または対応するビット線から得られる信号をメ
モリセルアレイの外部へ出力する。メモリセルアレイの
外部へ引き出されたビット線信号入出力線Ｌ１〜Ｌｎ，
／Ｌ１〜／Ｌｎの各右端には、ビット線周辺回路１０３
が接続されている。
【０００７】上記のように、Ｔ字型ビット線構成を有す
る従来の半導体記憶装置では、ビット線信号入出力線Ｌ
１〜Ｌｎ，／ＢＬ１〜／ＢＬｎを設けることにより、新
たにビット線周辺回路１０３を配置することができ、ビ
ット線周辺回路をより広い面積に分散して配置すること
ができる。この結果、ビット線ピッチを広げることなく
大規模なビット線周辺回路をレイアウトすることが可能
になる。また、一定の面積のビット線周辺回路を設ける
場合には、メモリセルアレイを高密度化することがで
き、高密度な半導体記憶装置を実現することができる。
る従来の半導体記憶装置では、ビット線信号入出力線Ｌ
１〜Ｌｎ，／ＢＬ１〜／ＢＬｎを設けることにより、新
たにビット線周辺回路１０３を配置することができ、ビ
ット線周辺回路をより広い面積に分散して配置すること
ができる。この結果、ビット線ピッチを広げることなく
大規模なビット線周辺回路をレイアウトすることが可能
になる。また、一定の面積のビット線周辺回路を設ける
場合には、メモリセルアレイを高密度化することがで
き、高密度な半導体記憶装置を実現することができる。
【０００８】図１３は、本発明の先行発明の半導体記憶
装置のメモリセルアレイおよびその周辺回路の構成を示
す図であり、また図１４は、そのメモリアレイの４行４
列領域上の信号配線および電源配線の詳細を示したもの
である。
装置のメモリセルアレイおよびその周辺回路の構成を示
す図であり、また図１４は、そのメモリアレイの４行４
列領域上の信号配線および電源配線の詳細を示したもの
である。
【０００９】図１３において、半導体記憶装置は、ワー
ド線ＷＬ、ビット線ＢＬ，／ＢＬ、メモリセルＭＣ、ビ
ット線信号入出力線Ｌ，／Ｌ、トランスファーゲート部
１２ａ、１２ｂ、ローカルロウデコーダ１４ａ、１４
ｂ、ビット線プリチャージ回路１6ａ〜１６ｄ、シフト
リダンダンシー回路１７ａ、１７ｂ、センスアンプおよ
び書込回路１５を含む。
ド線ＷＬ、ビット線ＢＬ，／ＢＬ、メモリセルＭＣ、ビ
ット線信号入出力線Ｌ，／Ｌ、トランスファーゲート部
１２ａ、１２ｂ、ローカルロウデコーダ１４ａ、１４
ｂ、ビット線プリチャージ回路１6ａ〜１６ｄ、シフト
リダンダンシー回路１７ａ、１７ｂ、センスアンプおよ
び書込回路１５を含む。
【００１０】ビット線プリチャージ回路１6ａは、ＮＭ
ＯＳトランジスタＱ１〜Ｑ８、ＰＭＯＳトランジスタＱ
９、Ｑ１０を含む。他のビット線プリチャージ回路１６
ｂ〜１６ｄも同様の構成を有している。ビット線プリチ
ャージ回路１６ａ〜１６ｄは、所定のビット線を電源電
位Ｖｄｄにプリチャージする。
ＯＳトランジスタＱ１〜Ｑ８、ＰＭＯＳトランジスタＱ
９、Ｑ１０を含む。他のビット線プリチャージ回路１６
ｂ〜１６ｄも同様の構成を有している。ビット線プリチ
ャージ回路１６ａ〜１６ｄは、所定のビット線を電源電
位Ｖｄｄにプリチャージする。
【００１１】シフトリダンダンシー回路１７ａは、抵抗
Ｒ１、Ｒ２、ＮＭＯＳトランジスタＱ２１〜Ｑ２４、Ｐ
ＭＯＳトランジスタＱ２５〜Ｑ２８、ヒューズ素子Ｆ
１、Ｆ２を含む。シフトリダンダンシー回路１７ｂもシ
フトリダンダンシー回路１７ａと同様の構成を有する。
シフトリダンダンシー回路１７ａは、ヒューズ素子Ｆ１
またはＦ２を切断することにより、ビット線信号入出力
線Ｌ，／Ｌとトランスファーゲート部１２ａとの接続を
切換え不良メモリを救済する。
Ｒ１、Ｒ２、ＮＭＯＳトランジスタＱ２１〜Ｑ２４、Ｐ
ＭＯＳトランジスタＱ２５〜Ｑ２８、ヒューズ素子Ｆ
１、Ｆ２を含む。シフトリダンダンシー回路１７ｂもシ
フトリダンダンシー回路１７ａと同様の構成を有する。
シフトリダンダンシー回路１７ａは、ヒューズ素子Ｆ１
またはＦ２を切断することにより、ビット線信号入出力
線Ｌ，／Ｌとトランスファーゲート部１２ａとの接続を
切換え不良メモリを救済する。
【００１２】トランスファーゲート部１２ａは、ＮＭＯ
ＳトランジスタＱ３１、Ｑ３２、ＰＭＯＳトランジスタ
Ｑ３３、Ｑ３４を含む。トランスファーゲート部１２ｂ
もトランスファーゲート部１２ａと同様の構成である。
トランスファーゲート部１２ａは、シフトリダンダンシ
ー回路１７ａから出力されるデータ信号をデータ入出力
線ＩＯ，／ＩＯを介してセンスアンプおよび書込回路１
５へ出力する。
ＳトランジスタＱ３１、Ｑ３２、ＰＭＯＳトランジスタ
Ｑ３３、Ｑ３４を含む。トランスファーゲート部１２ｂ
もトランスファーゲート部１２ａと同様の構成である。
トランスファーゲート部１２ａは、シフトリダンダンシ
ー回路１７ａから出力されるデータ信号をデータ入出力
線ＩＯ，／ＩＯを介してセンスアンプおよび書込回路１
５へ出力する。
【００１３】上記のように、ビット線信号入出力線Ｌ，
／Ｌは、シフトリダンダンシー回路１７ａおよびトラン
スファーゲート部１２ａを介してデータ入出力線ＩＯ，
／ＩＯと接続される。つまり、ビット線信号入出力線Ｌ
と隣接してデータ入出力線ＩＯを配置し、ビット線信号
入出力線／Ｌと隣接してデータ入出力線／ＩＯを配置す
ることにより、隣接するビット線信号入出力線とデータ
入出力線とを短距離で接続することができ、各配線の接
続が容易となる。
／Ｌは、シフトリダンダンシー回路１７ａおよびトラン
スファーゲート部１２ａを介してデータ入出力線ＩＯ，
／ＩＯと接続される。つまり、ビット線信号入出力線Ｌ
と隣接してデータ入出力線ＩＯを配置し、ビット線信号
入出力線／Ｌと隣接してデータ入出力線／ＩＯを配置す
ることにより、隣接するビット線信号入出力線とデータ
入出力線とを短距離で接続することができ、各配線の接
続が容易となる。
【００１４】図１４は、図１３の半導体記憶装置におけ
る４行４列のメモリセルアレイ上の配線を示す図であ
る。この図に基づいて、上記のビット線およびビット線
信号入出力線について、さらに詳細に説明する。
る４行４列のメモリセルアレイ上の配線を示す図であ
る。この図に基づいて、上記のビット線およびビット線
信号入出力線について、さらに詳細に説明する。
【００１５】図１４の配線パターン図において、１ビッ
ト分のメモリセルＭＣが４行４列に１６個配置されてい
る。ビット線Ｂ１，／ＢＬ１；・・・；ＢＬ４，／ＢＬ
４はメモリセルアレイ上に第１メタル層を用いて形成さ
れている。ビット線信号入出力線Ｌ，／Ｌは、ビット線
ＢＬ１，／ＢＬ１；・・・；ＢＬ４，／ＢＬ４と直交し
て第２メタル層を用いて形成されている。また、第２メ
タル層では、シールド配線Ｖｄｄ、データ入出力線Ｉ
Ｏ，／ＩＯ、グローバルワード線ＧＷＬが、ビット線信
号入出力線Ｌ，／Ｌと平行に配置されている。ビット線
ＢＬ１，／ＢＬ１；・・・；ＢＬ４，／ＢＬ４と対応す
るビット線信号入出力線Ｌ，／Ｌは、スルーホールＴＨ
１、ＴＨ２を介して接続されている。例えば、図１４で
は、ビット線ＢＬ３とビット線信号入出力線Ｌとがスル
ーホールＴＨ１を介して接続され、ビット線／ＢＬ３と
ビット線信号入出力線／ＬとがスルーホールＴＨ２を介
して接続される。
ト分のメモリセルＭＣが４行４列に１６個配置されてい
る。ビット線Ｂ１，／ＢＬ１；・・・；ＢＬ４，／ＢＬ
４はメモリセルアレイ上に第１メタル層を用いて形成さ
れている。ビット線信号入出力線Ｌ，／Ｌは、ビット線
ＢＬ１，／ＢＬ１；・・・；ＢＬ４，／ＢＬ４と直交し
て第２メタル層を用いて形成されている。また、第２メ
タル層では、シールド配線Ｖｄｄ、データ入出力線Ｉ
Ｏ，／ＩＯ、グローバルワード線ＧＷＬが、ビット線信
号入出力線Ｌ，／Ｌと平行に配置されている。ビット線
ＢＬ１，／ＢＬ１；・・・；ＢＬ４，／ＢＬ４と対応す
るビット線信号入出力線Ｌ，／Ｌは、スルーホールＴＨ
１、ＴＨ２を介して接続されている。例えば、図１４で
は、ビット線ＢＬ３とビット線信号入出力線Ｌとがスル
ーホールＴＨ１を介して接続され、ビット線／ＢＬ３と
ビット線信号入出力線／ＬとがスルーホールＴＨ２を介
して接続される。
【００１６】グローバルワード線ＧＷＬには大振幅の信
号が流れ、ビット線信号入出力線Ｌ，／Ｌおよびデータ
入出力線ＩＯ，／ＩＯには小振幅の信号が流れる。従っ
て、小振幅の信号が大振幅の信号からカップリングノイ
ズを受けることによる誤動作を防止するため、低インピ
ーダンスのシールド配線Ｖｄｄが挿入されている。
号が流れ、ビット線信号入出力線Ｌ，／Ｌおよびデータ
入出力線ＩＯ，／ＩＯには小振幅の信号が流れる。従っ
て、小振幅の信号が大振幅の信号からカップリングノイ
ズを受けることによる誤動作を防止するため、低インピ
ーダンスのシールド配線Ｖｄｄが挿入されている。
【００１７】この図１４の配線パターンにおいては、グ
ローバルワード線ＧＷＬの両側のシールド配線Ｖｄｄ
は、図１３に示すビット線プリチャージ回路１６ａ〜１
６ｄおよびデータ入出力線のプリチャージ回路（１６）
の基準電位（例えば、電源電位またはグランド電位）と
同じ電位を有するシールド線Ｖｄｄとされる。そして、
図１３の半導体記憶装置では、ビット線ＢＬ１，／ＢＬ
１；・・・；ＢＬ４，／ＢＬ４は電源電位へプリチャー
ジされ、ビット線信号入出力線Ｌ，／Ｌも同様に電源電
位へプリチャージされる。また、データ入出力線ＩＯ，
／ＩＯも電源電位にプリチャージされているので、シー
ルド線Ｖｄｄの電位は電源電位に設定されている。した
がって、シールド線Ｖｄｄと各信号線Ｌ，／Ｌ、ＩＯ，
／ＩＯとの間にショートの欠陥が生じても、プリチャー
ジ状態中に多量の電流が流れることを防ぐことができ
る。
ローバルワード線ＧＷＬの両側のシールド配線Ｖｄｄ
は、図１３に示すビット線プリチャージ回路１６ａ〜１
６ｄおよびデータ入出力線のプリチャージ回路（１６）
の基準電位（例えば、電源電位またはグランド電位）と
同じ電位を有するシールド線Ｖｄｄとされる。そして、
図１３の半導体記憶装置では、ビット線ＢＬ１，／ＢＬ
１；・・・；ＢＬ４，／ＢＬ４は電源電位へプリチャー
ジされ、ビット線信号入出力線Ｌ，／Ｌも同様に電源電
位へプリチャージされる。また、データ入出力線ＩＯ，
／ＩＯも電源電位にプリチャージされているので、シー
ルド線Ｖｄｄの電位は電源電位に設定されている。した
がって、シールド線Ｖｄｄと各信号線Ｌ，／Ｌ、ＩＯ，
／ＩＯとの間にショートの欠陥が生じても、プリチャー
ジ状態中に多量の電流が流れることを防ぐことができ
る。
【００１８】また、図１３に示す配線パターンでは、メ
モリセルの選択に関係するグローバルワード線ＧＷＬの
ような、信号線に隣接するシールド線Ｖｄｄの電位が、
上記のようにメモリセルの非選択の状態である“Ｈ”
（電源電位）に設定されているので、シールド線Ｖｄｄ
とグローバルワード線ＧＷＬとの間にショート欠陥が生
じても、メモリセルを非選択の状態に保つことが可能と
なる。従って、メモリセルを多重選択することがない。
モリセルの選択に関係するグローバルワード線ＧＷＬの
ような、信号線に隣接するシールド線Ｖｄｄの電位が、
上記のようにメモリセルの非選択の状態である“Ｈ”
（電源電位）に設定されているので、シールド線Ｖｄｄ
とグローバルワード線ＧＷＬとの間にショート欠陥が生
じても、メモリセルを非選択の状態に保つことが可能と
なる。従って、メモリセルを多重選択することがない。
【００１９】このように、４本のＶｄｄ配線は電源配線
であり、信号間のカップリングノイズ（容量結合による
影響）を減少させるシールド配線として使用されてい
る。このうち、最上側と最下側にあるＶｄｄ配線はその
上側ならびにその下側のメモリセルアレイのためのＶｄ
ｄシールド配線と兼用されるので、実際には４行４列領
域には３本のシールド配線Ｖｄｄ、１本のビットＬ配
線、１本のビット／Ｌ配線、１本のデータ入出力ＩＯ配
線、１本のデータ入出力／ＩＯ配線、１本のグローバル
ワードＧＷＬ配線があり、計８本の横向きの配線があ
る。４行分に対して８本の配線があるので、平均すると
１行あたり２本の配線が必要となる。
であり、信号間のカップリングノイズ（容量結合による
影響）を減少させるシールド配線として使用されてい
る。このうち、最上側と最下側にあるＶｄｄ配線はその
上側ならびにその下側のメモリセルアレイのためのＶｄ
ｄシールド配線と兼用されるので、実際には４行４列領
域には３本のシールド配線Ｖｄｄ、１本のビットＬ配
線、１本のビット／Ｌ配線、１本のデータ入出力ＩＯ配
線、１本のデータ入出力／ＩＯ配線、１本のグローバル
ワードＧＷＬ配線があり、計８本の横向きの配線があ
る。４行分に対して８本の配線があるので、平均すると
１行あたり２本の配線が必要となる。
【００２０】
【発明が解決しようとする課題】上記のように先行発明
の半導体記憶装置のメモリアレイにおいては、メモリア
レイの４行分に対して８本の配線があるので、平均する
と１行あたり２本の配線が必要であり、微細化の進展に
伴って、配線の断線、ショートの発生などを抑え、かつ
配線加工装置のコスト上昇を抑えることが重要な課題に
なっている。この発明は、上記のような課題を解決する
ためになされたもので、高集積化に伴う配線の断線、シ
ョートなどの低減を図った半導体記憶装置を提供しよう
とするものである。
の半導体記憶装置のメモリアレイにおいては、メモリア
レイの４行分に対して８本の配線があるので、平均する
と１行あたり２本の配線が必要であり、微細化の進展に
伴って、配線の断線、ショートの発生などを抑え、かつ
配線加工装置のコスト上昇を抑えることが重要な課題に
なっている。この発明は、上記のような課題を解決する
ためになされたもので、高集積化に伴う配線の断線、シ
ョートなどの低減を図った半導体記憶装置を提供しよう
とするものである。
【００２１】
【課題を解決するための手段】この発明の半導体記憶装
置は、複数のワード線と、前記ワード線と交差して配置
された複数の第１ビット線と、前記ワード線と前記第１
ビット線との交点に配置された複数のメモリセルとを含
むメモリアレイと、前記第１ビット線と交差して配置さ
れ、それぞれが対応する前記第１ビット線と接続され、
一端がこの接続部で終端した第２ビット線とを備え、前
記第２ビット線に隣接する他の配線は、前記第２ビット
線が延在しない領域において前記第２ビット線の延長線
の方向へ屈曲して偏在することを特徴とするものであ
る。
置は、複数のワード線と、前記ワード線と交差して配置
された複数の第１ビット線と、前記ワード線と前記第１
ビット線との交点に配置された複数のメモリセルとを含
むメモリアレイと、前記第１ビット線と交差して配置さ
れ、それぞれが対応する前記第１ビット線と接続され、
一端がこの接続部で終端した第２ビット線とを備え、前
記第２ビット線に隣接する他の配線は、前記第２ビット
線が延在しない領域において前記第２ビット線の延長線
の方向へ屈曲して偏在することを特徴とするものであ
る。
【００２２】この発明の他の発明にかかる半導体記憶装
置は、複数のワード線と、前記ワード線と交差して配置
された複数の第１ビット線と、前記ワード線と前記第１
ビット線との交点に配置された複数のメモリセルとを含
むメモリアレイと、前記第１ビット線と交差して配置さ
れ、それぞれが対応する前記第１ビット線と接続され、
一端がこの接続部で終端した第２ビット線と、前記第１
ビット線と交差するとともに前記第２ビット線に隣接し
て前記メモリアレイ上に配置された第２信号線と、前記
第１ビット線と交差して前記メモリアレイ上に配置され
た第１信号線と、前記第１ビット線と交差するととも
に、前記第１信号線と前記第２信号線との間で前記第１
信号線に隣接して前記メモリアレイ上に配置されたシー
ルド線とを備え、少なくとも前記第２信号線は、前記第
２ビット線が延在しない領域において前記第２ビット線
の延長線の方向へ屈曲するように偏在することを特徴と
するものである。
置は、複数のワード線と、前記ワード線と交差して配置
された複数の第１ビット線と、前記ワード線と前記第１
ビット線との交点に配置された複数のメモリセルとを含
むメモリアレイと、前記第１ビット線と交差して配置さ
れ、それぞれが対応する前記第１ビット線と接続され、
一端がこの接続部で終端した第２ビット線と、前記第１
ビット線と交差するとともに前記第２ビット線に隣接し
て前記メモリアレイ上に配置された第２信号線と、前記
第１ビット線と交差して前記メモリアレイ上に配置され
た第１信号線と、前記第１ビット線と交差するととも
に、前記第１信号線と前記第２信号線との間で前記第１
信号線に隣接して前記メモリアレイ上に配置されたシー
ルド線とを備え、少なくとも前記第２信号線は、前記第
２ビット線が延在しない領域において前記第２ビット線
の延長線の方向へ屈曲するように偏在することを特徴と
するものである。
【００２３】この発明の他の発明にかかる半導体記憶装
置は、複数のワード線と、前記ワード線と交差して配置
された複数の第１ビット線と、前記ワード線と前記第１
ビット線との交点に配置された複数のメモリセルとを含
むメモリアレイと、前記第１ビット線と交差して配置さ
れ、それぞれが対応する前記第１ビット線と接続され、
第２ビット線とを含む半導体記憶装置において、前記第
１ビット線と交差して前記メモリアレイ上に配置された
第１信号線と、前記第１ビット線と交差するとともに前
記第１信号線を挟んでこの第１の信号線に隣接して前記
メモリアレイ上に配置され相補信号を伝達する一対の第
２信号線とを備えたことを特徴とするものである。
置は、複数のワード線と、前記ワード線と交差して配置
された複数の第１ビット線と、前記ワード線と前記第１
ビット線との交点に配置された複数のメモリセルとを含
むメモリアレイと、前記第１ビット線と交差して配置さ
れ、それぞれが対応する前記第１ビット線と接続され、
第２ビット線とを含む半導体記憶装置において、前記第
１ビット線と交差して前記メモリアレイ上に配置された
第１信号線と、前記第１ビット線と交差するとともに前
記第１信号線を挟んでこの第１の信号線に隣接して前記
メモリアレイ上に配置され相補信号を伝達する一対の第
２信号線とを備えたことを特徴とするものである。
【００２４】この発明の他の発明にかかる半導体記憶装
置は、複数のワード線と、前記ワード線と交差して配置
された複数の第１ビット線と、前記ワード線と前記第１
ビット線との交点に配置された複数のメモリセルとを含
むメモリアレイと、前記第１ビット線と交差して前記メ
モリアレイ上に配置され、それぞれが対応する前記第１
ビット線と接続された第２ビット線と、前記第１ビット
線と交差するように前記メモリアレイ上に配置された第
１信号線と、前記第１ビット線と交差するように前記メ
モリアレイ上に配置され前記第２ビット線の長さより長
い第２信号線とを含む半導体記憶装置において、前記第
２ビット線が前記第１信号線と前記第２信号線との間に
配置されることを特徴とするものである。
置は、複数のワード線と、前記ワード線と交差して配置
された複数の第１ビット線と、前記ワード線と前記第１
ビット線との交点に配置された複数のメモリセルとを含
むメモリアレイと、前記第１ビット線と交差して前記メ
モリアレイ上に配置され、それぞれが対応する前記第１
ビット線と接続された第２ビット線と、前記第１ビット
線と交差するように前記メモリアレイ上に配置された第
１信号線と、前記第１ビット線と交差するように前記メ
モリアレイ上に配置され前記第２ビット線の長さより長
い第２信号線とを含む半導体記憶装置において、前記第
２ビット線が前記第１信号線と前記第２信号線との間に
配置されることを特徴とするものである。
【００２５】この発明の他の発明にかかる半導体記憶装
置は、複数のワード線と、前記ワード線と交差して配置
された複数の第１ビット線と、前記ワード線と前記第１
ビット線との交点に配置された複数のメモリセルとを含
むメモリアレイと、前記第１ビット線と交差して前記メ
モリアレイ上に配置された第１信号線と、前記第１ビッ
ト線と交差して前記メモリアレイ上に配置された第２信
号線と、前記第１ビット線と交差し、それぞれが対応す
る前記第１ビット線と接続され、前記メモリアレイ上で
前記第１信号線と第２信号線との間に配置され、一端が
この接続部で終端する第２ビット線と、前記第２ビット
線が延在しない領域においてこの第２ビット線の延長線
上に配置されたシールド線を備えたことを特徴とするも
のである。
置は、複数のワード線と、前記ワード線と交差して配置
された複数の第１ビット線と、前記ワード線と前記第１
ビット線との交点に配置された複数のメモリセルとを含
むメモリアレイと、前記第１ビット線と交差して前記メ
モリアレイ上に配置された第１信号線と、前記第１ビッ
ト線と交差して前記メモリアレイ上に配置された第２信
号線と、前記第１ビット線と交差し、それぞれが対応す
る前記第１ビット線と接続され、前記メモリアレイ上で
前記第１信号線と第２信号線との間に配置され、一端が
この接続部で終端する第２ビット線と、前記第２ビット
線が延在しない領域においてこの第２ビット線の延長線
上に配置されたシールド線を備えたことを特徴とするも
のである。
【００２６】この発明の他の発明にかかる半導体記憶装
置は、複数のワード線と、前記ワード線と交差して配置
された複数の第１ビット線と、前記ワード線と前記第１
ビット線との交点に配置された複数のメモリセルとを含
むメモリアレイと、前記第１ビット線と交差して前記メ
モリアレイ上に配置された第１信号線と、前記第１ビッ
ト線と交差して前記メモリアレイ上に配置された第２信
号線と、前記第１ビット線と交差し、それぞれが対応す
る前記第１ビット線と接続され、前記メモリアレイ上で
前記第１信号線と第２信号線との間に配置され、一端が
この接続部で終端する第２ビット線と、前記第２ビット
線が延在しない領域においてこの第２ビット線の延長線
上に配置されたシールド線を備えたことを特徴とするも
のである。
置は、複数のワード線と、前記ワード線と交差して配置
された複数の第１ビット線と、前記ワード線と前記第１
ビット線との交点に配置された複数のメモリセルとを含
むメモリアレイと、前記第１ビット線と交差して前記メ
モリアレイ上に配置された第１信号線と、前記第１ビッ
ト線と交差して前記メモリアレイ上に配置された第２信
号線と、前記第１ビット線と交差し、それぞれが対応す
る前記第１ビット線と接続され、前記メモリアレイ上で
前記第１信号線と第２信号線との間に配置され、一端が
この接続部で終端する第２ビット線と、前記第２ビット
線が延在しない領域においてこの第２ビット線の延長線
上に配置されたシールド線を備えたことを特徴とするも
のである。
【００２７】この発明の他の発明にかかる半導体記憶装
置は、複数のワード線と、前記ワード線と交差して配置
された複数の第１ビット線と、前記ワード線と前記第１
ビット線との交点に配置された複数のメモリセルとを含
むメモリアレイと、前記第１ビット線と交差して前記メ
モリアレイ上に配置された第１信号線と、前記第１ビッ
ト線と交差し、それぞれが対応する前記第１ビット線と
接続され、一端がこの接続部で終端し、前記メモリアレ
イ上で前記第１信号線に隣接して配置された第２ビット
線と前記第２ビット線が延在しない領域においてこの第
２ビット線の延長線上に配置されたシールド線と、前記
第１ビット線と交差し、前記第２ビット線および前記シ
ールド線と隣接して前記メモリアレイ上に配置された第
２信号線とを備えたことを特徴とするものである。
置は、複数のワード線と、前記ワード線と交差して配置
された複数の第１ビット線と、前記ワード線と前記第１
ビット線との交点に配置された複数のメモリセルとを含
むメモリアレイと、前記第１ビット線と交差して前記メ
モリアレイ上に配置された第１信号線と、前記第１ビッ
ト線と交差し、それぞれが対応する前記第１ビット線と
接続され、一端がこの接続部で終端し、前記メモリアレ
イ上で前記第１信号線に隣接して配置された第２ビット
線と前記第２ビット線が延在しない領域においてこの第
２ビット線の延長線上に配置されたシールド線と、前記
第１ビット線と交差し、前記第２ビット線および前記シ
ールド線と隣接して前記メモリアレイ上に配置された第
２信号線とを備えたことを特徴とするものである。
【００２８】この発明の他の発明にかかる半導体記憶装
置は、複数のワード線と、前記ワード線と交差して配置
された複数の第１ビット線と、前記ワード線と前記第１
ビット線との交点に配置された複数のメモリセルとを含
むメモリアレイと、前記第１ビット線と交差して前記メ
モリアレイ上に配置され、それぞれが対応する前記第１
ビット線と接続された第２ビット線と、前記第１ビット
線と交差して前記メモリアレイ上に配置された第１信号
線と、前記第１ビット線と交差して前記メモリアレイ上
に配置され前記第２ビット線より長い第２信号線と、前
記複数の第１ビット線に所定の電位を供給するためのビ
ット線負荷回路と、前記第２信号線に所定の電位を供給
するための信号線負荷回路と、前記第２ビット線と前記
第２信号線との間を導通または非導通にするトランスフ
ァーゲートとを備え、前記トランスファーゲートの導通
時に、前記ビット線負荷回路の充電能力を低下させ、前
記信号線負荷回路により、選択されていない前記第１ビ
ット線の電位を所定の電位に保つようにしたことを特徴
とするものである。
置は、複数のワード線と、前記ワード線と交差して配置
された複数の第１ビット線と、前記ワード線と前記第１
ビット線との交点に配置された複数のメモリセルとを含
むメモリアレイと、前記第１ビット線と交差して前記メ
モリアレイ上に配置され、それぞれが対応する前記第１
ビット線と接続された第２ビット線と、前記第１ビット
線と交差して前記メモリアレイ上に配置された第１信号
線と、前記第１ビット線と交差して前記メモリアレイ上
に配置され前記第２ビット線より長い第２信号線と、前
記複数の第１ビット線に所定の電位を供給するためのビ
ット線負荷回路と、前記第２信号線に所定の電位を供給
するための信号線負荷回路と、前記第２ビット線と前記
第２信号線との間を導通または非導通にするトランスフ
ァーゲートとを備え、前記トランスファーゲートの導通
時に、前記ビット線負荷回路の充電能力を低下させ、前
記信号線負荷回路により、選択されていない前記第１ビ
ット線の電位を所定の電位に保つようにしたことを特徴
とするものである。
【００２９】またこの発明の他の発明にかかる半導体記
憶装置は、複数のワード線と、前記ワード線と交差して
配置された複数の第１ビット線と、前記ワード線と前記
第１ビット線との交点に配置された複数のメモリセルと
を含むメモリアレイと、前記第１ビット線と交差して前
記メモリアレイ上に配置され、それぞれが対応する前記
第１ビット線と接続された第２ビット線と、前記第１ビ
ット線と交差して前記メモリアレイ上に配置された第１
信号線と、前記第１ビット線と交差して前記メモリアレ
イ上に配置され前記第２ビット線より長い第２信号線
と、前記各第1ビット線対と電源電位との間を導通制御
するビット線負荷回路と、前記第２ビット線対と前記第
２ビット線対に対応する前記第２信号線対との間を導通
制御するトランスファーゲートと、前記第２信号線対と
電源電位との間を導通制御する信号線負荷回路とを備
え、ブロック選択信号に応じて選択されるメモリアレイ
ブロックにおいて前記ビット線負荷回路を非導通にする
とともに前記トランスファーゲートを導通させ、前記第
２信号線対の前記信号線負荷回路を制御して選択された
前記第１ビット線対に信号を入出力させるとともに、選
択されない前記第１ビット線対を充電するようにしたこ
とを特徴とするものである。
憶装置は、複数のワード線と、前記ワード線と交差して
配置された複数の第１ビット線と、前記ワード線と前記
第１ビット線との交点に配置された複数のメモリセルと
を含むメモリアレイと、前記第１ビット線と交差して前
記メモリアレイ上に配置され、それぞれが対応する前記
第１ビット線と接続された第２ビット線と、前記第１ビ
ット線と交差して前記メモリアレイ上に配置された第１
信号線と、前記第１ビット線と交差して前記メモリアレ
イ上に配置され前記第２ビット線より長い第２信号線
と、前記各第1ビット線対と電源電位との間を導通制御
するビット線負荷回路と、前記第２ビット線対と前記第
２ビット線対に対応する前記第２信号線対との間を導通
制御するトランスファーゲートと、前記第２信号線対と
電源電位との間を導通制御する信号線負荷回路とを備
え、ブロック選択信号に応じて選択されるメモリアレイ
ブロックにおいて前記ビット線負荷回路を非導通にする
とともに前記トランスファーゲートを導通させ、前記第
２信号線対の前記信号線負荷回路を制御して選択された
前記第１ビット線対に信号を入出力させるとともに、選
択されない前記第１ビット線対を充電するようにしたこ
とを特徴とするものである。
【００３０】またこの発明の他の発明にかかる半導体記
憶装置は、上記それぞれの発明において、第１ビット線
をビット線とし、第２ビット線をビット線信号入出力線
とし、第１信号線をグローバルワード線とし、第２信号
線をデータ入出力線としたことを特徴とするものであ
る。
憶装置は、上記それぞれの発明において、第１ビット線
をビット線とし、第２ビット線をビット線信号入出力線
とし、第１信号線をグローバルワード線とし、第２信号
線をデータ入出力線としたことを特徴とするものであ
る。
【００３１】
実施の形態１．以下、この発明の実施の形態１を図につ
いて説明する。図１は、本発明の半導体記憶装置の構成
を示す図、図２は図１の半導体記憶装置のメモリブロッ
クの構成を示す図、図３は、図１および図２に示す半導
体記憶装置の４行４列分のメモリセルアレイの配線を示
す図である。
いて説明する。図１は、本発明の半導体記憶装置の構成
を示す図、図２は図１の半導体記憶装置のメモリブロッ
クの構成を示す図、図３は、図１および図２に示す半導
体記憶装置の４行４列分のメモリセルアレイの配線を示
す図である。
【００３２】図１の半導体記憶装置の構成図において、
この半導体記憶装置は、８つのメモリブロック１を含
む。メモリブロック１は、５１２Ｋｂｉｔの容量をも
ち、８個が並列に配置され、全体として４Ｍｂｉｔの容
量を持つ。
この半導体記憶装置は、８つのメモリブロック１を含
む。メモリブロック１は、５１２Ｋｂｉｔの容量をも
ち、８個が並列に配置され、全体として４Ｍｂｉｔの容
量を持つ。
【００３３】次に、図２のメモリブロック構成図におい
て、メモリブロックは、グローバルデコーダ１１、小ブ
ロックＳＢ０〜ＳＢ３１、センスアンプおよび書込回路
１５を含む。３２個の小ブロックＳＢ０〜ＳＢ３１は、
それぞれトランスファゲート部１２、メモリセルアレイ
１３、ローカルロウデコーダ１４を含む。これらの小ブ
ロックＳＢ０〜ＳＢ３１は、２５６＋８ロウ、６２＋２
カラムで構成され、１６ｋｂｉｔの容量を持つ。
て、メモリブロックは、グローバルデコーダ１１、小ブ
ロックＳＢ０〜ＳＢ３１、センスアンプおよび書込回路
１５を含む。３２個の小ブロックＳＢ０〜ＳＢ３１は、
それぞれトランスファゲート部１２、メモリセルアレイ
１３、ローカルロウデコーダ１４を含む。これらの小ブ
ロックＳＢ０〜ＳＢ３１は、２５６＋８ロウ、６２＋２
カラムで構成され、１６ｋｂｉｔの容量を持つ。
【００３４】メモリセルアレイ１３は、複数のメモリセ
ルＭＣ、複数のワード線ＷＬ、複数の第１ビット線とし
てのビット線ＢＬ，／ＢＬ、複数の第２ビット線として
のビット線信号入出力線Ｌ，／Ｌを含む。ビット線Ｂ
Ｌ，／ＢＬとワード線ＷＬは、交差配列され、各交差点
にメモリセルＭＣが配置される。また、ビット線ＢＬ，
／ＢＬに交差して、これと接続されるビット線信号入出
力線Ｌ，／Ｌが配置される。この実施の形態１では、１
つの小ブロックＳＢ０〜ＳＢ３１は、２５６ロウ、６４
カラムで構成されているので、ビット線信号入出力線
Ｌ，／Ｌは、ビット線ＢＬ，／ＢＬに、２５６／５４＝
４ロウおきに接続される。この間隔は、ロウおよびカラ
ムの数により任意に設定することができる。
ルＭＣ、複数のワード線ＷＬ、複数の第１ビット線とし
てのビット線ＢＬ，／ＢＬ、複数の第２ビット線として
のビット線信号入出力線Ｌ，／Ｌを含む。ビット線Ｂ
Ｌ，／ＢＬとワード線ＷＬは、交差配列され、各交差点
にメモリセルＭＣが配置される。また、ビット線ＢＬ，
／ＢＬに交差して、これと接続されるビット線信号入出
力線Ｌ，／Ｌが配置される。この実施の形態１では、１
つの小ブロックＳＢ０〜ＳＢ３１は、２５６ロウ、６４
カラムで構成されているので、ビット線信号入出力線
Ｌ，／Ｌは、ビット線ＢＬ，／ＢＬに、２５６／５４＝
４ロウおきに接続される。この間隔は、ロウおよびカラ
ムの数により任意に設定することができる。
【００３５】また、各小ブロックＳＢ０〜ＳＢ３１に
は、第１信号線としてのグローバルワード線ＧＷＬおよ
び第２信号線としてのデータ入出力線ＩＯ，／ＩＯが配
置され、グローバルワード線ＧＷＬはグローバルデコー
ダ１１と接続され、データ入出力線ＩＯ，／ＩＯは、セ
ンスアンプおよび書込回路１５と接続される。
は、第１信号線としてのグローバルワード線ＧＷＬおよ
び第２信号線としてのデータ入出力線ＩＯ，／ＩＯが配
置され、グローバルワード線ＧＷＬはグローバルデコー
ダ１１と接続され、データ入出力線ＩＯ，／ＩＯは、セ
ンスアンプおよび書込回路１５と接続される。
【００３６】次に、図３は４行４列分のメモリセルアレ
イの配線を示す図である。図において、メモリセルアレ
イは、メモリセルＭＣ、第１ビット線としてのビット線
ＢＬ１，／ＢＬ１、・・・、ＢＬ４，／ＢＬ４、第２ビ
ット線としてのビット線信号入出力線Ｌ，／Ｌ、第１信
号線としてのグローバルワード線ＧＷＬ、第２信号線と
してのデータ入出力線ＩＯ，／ＩＯおよび接地線Ｖｄｄ
を含む。図２と同一符号は同一部分を示す。
イの配線を示す図である。図において、メモリセルアレ
イは、メモリセルＭＣ、第１ビット線としてのビット線
ＢＬ１，／ＢＬ１、・・・、ＢＬ４，／ＢＬ４、第２ビ
ット線としてのビット線信号入出力線Ｌ，／Ｌ、第１信
号線としてのグローバルワード線ＧＷＬ、第２信号線と
してのデータ入出力線ＩＯ，／ＩＯおよび接地線Ｖｄｄ
を含む。図２と同一符号は同一部分を示す。
【００３７】このメモリセルアレイの配線パターン図に
おいて、複数のメモリセルＭＣは、４行４列に配置さ
れ、各メモリセルＭＣに対して１対のビット線ＢＬ１，
／ＢＬ１、・・・、ＢＬ４，／ＢＬ４が、第１メタル層
により形成される。ビット線信号入出力線Ｌ，／Ｌ、デ
ータ入出力線ＩＯ，／ＩＯ、グローバルワード線ＧＷＬ
が、それぞれビット線ＢＬ１〜／ＢＬ４と交差して第２
メタル層により形成される。ただし、ビット線信号入出
力線Ｌ，／Ｌは、それぞれスルーホールＴＨ１、ＴＨ２
のところで終端している。そして、ビット線信号入出力
線Ｌ は、スルーホールＴＨ１を介してビット線ＢＬ３
と接続され、ビット線信号入出力線／Ｌは、スルーホー
ルＴＨ２を介してビット線／ＢＬ３と接続される。な
お、第１メタル層と第２メタル層とは上下関係はなく、
ただ異なる配線層を意味する。また、図２で示されてい
るワード線ＷＬは、繁雑さを避けるため図３では表わさ
れていないが、図３の各線とは異なる層で、ビット線Ｂ
Ｌ１〜／ＢＬ４と直交して各メモリセルＭＣについて配
置されている。また、グローバルワード線ＧＷＬおよび
データ入出力線ＩＯ，／ＩＯは、二つ以上のメモリアレ
イブロックを貫通して配置される。
おいて、複数のメモリセルＭＣは、４行４列に配置さ
れ、各メモリセルＭＣに対して１対のビット線ＢＬ１，
／ＢＬ１、・・・、ＢＬ４，／ＢＬ４が、第１メタル層
により形成される。ビット線信号入出力線Ｌ，／Ｌ、デ
ータ入出力線ＩＯ，／ＩＯ、グローバルワード線ＧＷＬ
が、それぞれビット線ＢＬ１〜／ＢＬ４と交差して第２
メタル層により形成される。ただし、ビット線信号入出
力線Ｌ，／Ｌは、それぞれスルーホールＴＨ１、ＴＨ２
のところで終端している。そして、ビット線信号入出力
線Ｌ は、スルーホールＴＨ１を介してビット線ＢＬ３
と接続され、ビット線信号入出力線／Ｌは、スルーホー
ルＴＨ２を介してビット線／ＢＬ３と接続される。な
お、第１メタル層と第２メタル層とは上下関係はなく、
ただ異なる配線層を意味する。また、図２で示されてい
るワード線ＷＬは、繁雑さを避けるため図３では表わさ
れていないが、図３の各線とは異なる層で、ビット線Ｂ
Ｌ１〜／ＢＬ４と直交して各メモリセルＭＣについて配
置されている。また、グローバルワード線ＧＷＬおよび
データ入出力線ＩＯ，／ＩＯは、二つ以上のメモリアレ
イブロックを貫通して配置される。
【００３８】図３に示すのように、ビット線信号入出力
線Ｌならびに／Ｌは、アレイの内部、すなわちビット線
ＢＬ，／ＢＬとの結合部からアレイの端部までの配線で
あるので、ビット線信号入出力線Ｌ，／Ｌが延在しない
部分で、他の配線、すなわちデータ入出力線ＩＯ，／Ｉ
Ｏを、図３で示すように、ビット線信号入出力線Ｌ，／
Ｌの延長線上の方向に屈曲させて、隣り合う配線との間
の配線ピッチを緩めることが可能である。このとき、図
３に示すように、シールド線Ｖｄｄも、同様にビット線
信号入出力線Ｌ，／Ｌの延長線上の方向に少し屈曲させ
ている。このように配線することにより、ビット線信号
入出力線Ｌ，／Ｌが延在しない部分で、データ入出力線
ＩＯ，／ＩＯあるいはまたシールド線Ｖｄｄの線幅を大
きくとることができる。
線Ｌならびに／Ｌは、アレイの内部、すなわちビット線
ＢＬ，／ＢＬとの結合部からアレイの端部までの配線で
あるので、ビット線信号入出力線Ｌ，／Ｌが延在しない
部分で、他の配線、すなわちデータ入出力線ＩＯ，／Ｉ
Ｏを、図３で示すように、ビット線信号入出力線Ｌ，／
Ｌの延長線上の方向に屈曲させて、隣り合う配線との間
の配線ピッチを緩めることが可能である。このとき、図
３に示すように、シールド線Ｖｄｄも、同様にビット線
信号入出力線Ｌ，／Ｌの延長線上の方向に少し屈曲させ
ている。このように配線することにより、ビット線信号
入出力線Ｌ，／Ｌが延在しない部分で、データ入出力線
ＩＯ，／ＩＯあるいはまたシールド線Ｖｄｄの線幅を大
きくとることができる。
【００３９】以上のように構成することで、各アレイブ
ロックの約５０％の面積部分で配線の幅および間隔を増
大させることが可能であり、ゴミなどによる配線の断
線、ショートの頻度の低減が可能である。
ロックの約５０％の面積部分で配線の幅および間隔を増
大させることが可能であり、ゴミなどによる配線の断
線、ショートの頻度の低減が可能である。
【００４０】実施の形態２．以下、この発明の実施の形
態２を図について説明する。図４は、この発明の半導体
記憶装置の実施の形態２を示すもので、図１、図２に示
す半導体記憶装置の４行４列分のメモリセルアレイの配
線を示す図である。
態２を図について説明する。図４は、この発明の半導体
記憶装置の実施の形態２を示すもので、図１、図２に示
す半導体記憶装置の４行４列分のメモリセルアレイの配
線を示す図である。
【００４１】このメモリセルアレイは、メモリセルＭ
Ｃ、第１ビット線としてのビット線ＢＬ１，／ＢＬ１、
・・・、ＢＬ４，／ＢＬ４、第２ビット線としてのビッ
ト線信号入出力線Ｌ，／Ｌ、第１信号線としてのグロー
バルワード線ＧＷＬおよび第２信号線としてのデータ入
出力線ＩＯ，／ＩＯを含む。なお、図２と同一の符号は
同一または対応部分を示す。
Ｃ、第１ビット線としてのビット線ＢＬ１，／ＢＬ１、
・・・、ＢＬ４，／ＢＬ４、第２ビット線としてのビッ
ト線信号入出力線Ｌ，／Ｌ、第１信号線としてのグロー
バルワード線ＧＷＬおよび第２信号線としてのデータ入
出力線ＩＯ，／ＩＯを含む。なお、図２と同一の符号は
同一または対応部分を示す。
【００４２】図４のメモリセルアレイにおいて、複数の
メモリセルＭＣは、４行４列に配置され、各メモリセル
ＭＣに対して１対のビット線ＢＬ１，／ＢＬ１、・・
・、ＢＬ４，／ＢＬ４が、第１メタル層により形成され
る。ビット線信号入出力線Ｌ，／Ｌ、データ入出力線Ｉ
Ｏ，／ＩＯ、グローバルワード線ＧＷＬが、それぞれビ
ット線ＢＬ１，／ＢＬ１、・・・、ＢＬ４，／ＢＬ４と
交差して第２メタル層により形成される。ここで、第１
メタル層と第２メタル層とは上下関係はなく、ただ異な
る配線層を意味する。そして、ビット線信号入出力線Ｌ
は、スルーホールＴＨ１を介してビット線ＢＬ３と接続
され、ビット線信号入出力線／Ｌは、スルーホールＴＨ
２を介してビット線／ＢＬ３と接続される。図２で示さ
れているワード線ＷＬは、繁雑さを避けるため図３では
表わされていないが、図３の各線とは異なる層で、ビッ
ト線ＢＬ１〜／ＢＬ４と直交して各メモリセルＭＣにつ
いて配置されている。また、グローバルワード線ＧＷＬ
およびデータ入出力線ＩＯ，／ＩＯは、二つ以上のメモ
リアレイブロックを貫通して配置される。
メモリセルＭＣは、４行４列に配置され、各メモリセル
ＭＣに対して１対のビット線ＢＬ１，／ＢＬ１、・・
・、ＢＬ４，／ＢＬ４が、第１メタル層により形成され
る。ビット線信号入出力線Ｌ，／Ｌ、データ入出力線Ｉ
Ｏ，／ＩＯ、グローバルワード線ＧＷＬが、それぞれビ
ット線ＢＬ１，／ＢＬ１、・・・、ＢＬ４，／ＢＬ４と
交差して第２メタル層により形成される。ここで、第１
メタル層と第２メタル層とは上下関係はなく、ただ異な
る配線層を意味する。そして、ビット線信号入出力線Ｌ
は、スルーホールＴＨ１を介してビット線ＢＬ３と接続
され、ビット線信号入出力線／Ｌは、スルーホールＴＨ
２を介してビット線／ＢＬ３と接続される。図２で示さ
れているワード線ＷＬは、繁雑さを避けるため図３では
表わされていないが、図３の各線とは異なる層で、ビッ
ト線ＢＬ１〜／ＢＬ４と直交して各メモリセルＭＣにつ
いて配置されている。また、グローバルワード線ＧＷＬ
およびデータ入出力線ＩＯ，／ＩＯは、二つ以上のメモ
リアレイブロックを貫通して配置される。
【００４３】図４に示すメモリセルアレイの配線パター
ンは、図１４の先行発明における配線パターン図と異な
り、先行発明では存在したグローバルワード線ＧＷＬの
両側にあったシールド配線Ｖｄｄを取り除いている。た
だし、グローバルワード線ＧＷＬの両側の配線は、デー
タ入出力線ＩＯと／ＩＯ線であり、相補信号となってい
る。この実施の形態２では、グローバルワード線ＧＷＬ
は、ＶｄｄレベルからＧＮＤレベルまで振幅する信号で
あり、隣接するデータ入出力線のＩＯ信号および／ＩＯ
信号との間に容量結合があり、グローバルワード線ＧＷ
Ｌの電位変化はその容量結合を通じて、ＩＯ信号および
／ＩＯ信号に伝わる。
ンは、図１４の先行発明における配線パターン図と異な
り、先行発明では存在したグローバルワード線ＧＷＬの
両側にあったシールド配線Ｖｄｄを取り除いている。た
だし、グローバルワード線ＧＷＬの両側の配線は、デー
タ入出力線ＩＯと／ＩＯ線であり、相補信号となってい
る。この実施の形態２では、グローバルワード線ＧＷＬ
は、ＶｄｄレベルからＧＮＤレベルまで振幅する信号で
あり、隣接するデータ入出力線のＩＯ信号および／ＩＯ
信号との間に容量結合があり、グローバルワード線ＧＷ
Ｌの電位変化はその容量結合を通じて、ＩＯ信号および
／ＩＯ信号に伝わる。
【００４４】しかし、本構成のように、グローバルワー
ド線ＧＷＬの両側を、相補信号の信号線にすることで、
その容量結合による電位変化は、データ入出力線のＩＯ
信号および／ＩＯ信号に対して同じ電位となる。データ
入出力線の ＩＯ信号および／ＩＯ信号は相補信号であ
り、グローバルワード線ＧＷＬからのノイズ等は、ＩＯ
および／ＩＯ信号の電位差を増幅する差動増幅器で相
殺、消去され、差動増幅器の動作に影響を与えないの
で、正常な動作をさせることができる。グローバルワー
ド線ＧＷＬの容量結合によるノイズはいわゆるコモンモ
ードノイズである。
ド線ＧＷＬの両側を、相補信号の信号線にすることで、
その容量結合による電位変化は、データ入出力線のＩＯ
信号および／ＩＯ信号に対して同じ電位となる。データ
入出力線の ＩＯ信号および／ＩＯ信号は相補信号であ
り、グローバルワード線ＧＷＬからのノイズ等は、ＩＯ
および／ＩＯ信号の電位差を増幅する差動増幅器で相
殺、消去され、差動増幅器の動作に影響を与えないの
で、正常な動作をさせることができる。グローバルワー
ド線ＧＷＬの容量結合によるノイズはいわゆるコモンモ
ードノイズである。
【００４５】以上のように構成することにより、メモリ
セルアレイの４行４列の領域について、先行発明ではビ
ット線に直交する方向の配線が８本必要であったところ
を、６本に減らすことが可能になり、配線の幅および間
隔を増大させることが可能となる。これにより、配線加
工装置の低コスト化、ゴミなどによる配線の断線、ショ
ートの頻度の低減が実現できる。また、配線の幅、間隔
を変えないならば、高集積化を図ることができる。
セルアレイの４行４列の領域について、先行発明ではビ
ット線に直交する方向の配線が８本必要であったところ
を、６本に減らすことが可能になり、配線の幅および間
隔を増大させることが可能となる。これにより、配線加
工装置の低コスト化、ゴミなどによる配線の断線、ショ
ートの頻度の低減が実現できる。また、配線の幅、間隔
を変えないならば、高集積化を図ることができる。
【００４６】実施の形態３．以下この発明の実施の形態
３を図について説明する。図５は、この発明の半導体記
憶装置の実施の形態３を示すもので、図１、図２に示す
半導体記憶装置の４行４列分のメモリセルアレイの配線
を示す図である。このメモリセルアレイは、メモリセル
ＭＣ、第１ビット線としてのビット線ＢＬ１，／ＢＬ
１、・・・、ＢＬ４，／ＢＬ４、第２ビット線としての
ビット線信号入出力線Ｌ，／Ｌ、第１信号線としてのグ
ローバルワード線ＧＷＬおよび第２信号線としてのデー
タ入出力線ＩＯ，／ＩＯを含む。なお、図２と同一符号
は同一または対応部分を示す。
３を図について説明する。図５は、この発明の半導体記
憶装置の実施の形態３を示すもので、図１、図２に示す
半導体記憶装置の４行４列分のメモリセルアレイの配線
を示す図である。このメモリセルアレイは、メモリセル
ＭＣ、第１ビット線としてのビット線ＢＬ１，／ＢＬ
１、・・・、ＢＬ４，／ＢＬ４、第２ビット線としての
ビット線信号入出力線Ｌ，／Ｌ、第１信号線としてのグ
ローバルワード線ＧＷＬおよび第２信号線としてのデー
タ入出力線ＩＯ，／ＩＯを含む。なお、図２と同一符号
は同一または対応部分を示す。
【００４７】図５のメモリセルアレイの構成図において
は、グローバルワード線ＧＷＬに隣接して、ビット線信
号入出力線Ｌ，／Ｌが配置され、次のその隣にデータ入
出力線ＩＯ，／ＩＯが配置されている。図２に見るよう
に、ビット線信号入出力線Ｌ，／Ｌは、小ブロック内で
閉じており、長さが短い。これに対して、データ入出力
線ＩＯ，／ＩＯは小ブロックを越えて延長されており、
長さが長い。図５の実施の形態３は、このように長さが
短いビット線信号入出力線Ｌ，／Ｌ配線を、信号振幅の
大きいグローバルワード線ＧＷＬに隣接して配置し、長
さが長いデータ入出力線ＩＯ，／ＩＯのシールド配線と
して用いようとするものである。
は、グローバルワード線ＧＷＬに隣接して、ビット線信
号入出力線Ｌ，／Ｌが配置され、次のその隣にデータ入
出力線ＩＯ，／ＩＯが配置されている。図２に見るよう
に、ビット線信号入出力線Ｌ，／Ｌは、小ブロック内で
閉じており、長さが短い。これに対して、データ入出力
線ＩＯ，／ＩＯは小ブロックを越えて延長されており、
長さが長い。図５の実施の形態３は、このように長さが
短いビット線信号入出力線Ｌ，／Ｌ配線を、信号振幅の
大きいグローバルワード線ＧＷＬに隣接して配置し、長
さが長いデータ入出力線ＩＯ，／ＩＯのシールド配線と
して用いようとするものである。
【００４８】このように構成する理由を、今少し、図２
に示した半導体装置のブロック構成図との関連において
説明する。いま、図２のブロック構成図において、１つ
の小ブロックＳＢ０が選択される場合、メモリセルＭＣ
の信号は、ビット線信号入出力線Ｌ，／Ｌを介して伝え
られ、次にトランスファーゲート１２を介してデータ入
出力線ＩＯ，／ＩＯに伝わる。これが、センスアンプ１
５で増幅され、ＤＱバッファ（ここでは図示せず）に伝
わり、チップの外部に信号を伝える。このとき、他の小
ブロックＳＢ１などのビット線信号入出力線のＬ，／Ｌ
の信号は上記読みだし動作に関係しない。
に示した半導体装置のブロック構成図との関連において
説明する。いま、図２のブロック構成図において、１つ
の小ブロックＳＢ０が選択される場合、メモリセルＭＣ
の信号は、ビット線信号入出力線Ｌ，／Ｌを介して伝え
られ、次にトランスファーゲート１２を介してデータ入
出力線ＩＯ，／ＩＯに伝わる。これが、センスアンプ１
５で増幅され、ＤＱバッファ（ここでは図示せず）に伝
わり、チップの外部に信号を伝える。このとき、他の小
ブロックＳＢ１などのビット線信号入出力線のＬ，／Ｌ
の信号は上記読みだし動作に関係しない。
【００４９】この時、選択ブロックＳＢ０では、ビット
線信号入出力線Ｌと／Ｌにグローバルワード線ＧＷＬか
らのカップリングノイズの影響が出るが、多ブロック構
成の場合はその影響はブロックの数で割った大きさ（１
／ブロック数）となり小さくなる。この時、非選択ブロ
ックＳＢ１などでは、ビット線信号入出力線のＬおよび
／Ｌ信号は、ビット線ＢＬ，／ＢＬの両端についたビッ
ト線負荷回路（ここでは図示せず）によりある定電位に
充電されており、グローバルワード線ＧＷＬとデータ入
出力線ＩＯもしくは／ＩＯ間のシールド線の役目を果た
すので、データ入出力線ＩＯおよび／ＩＯへのカップリ
ングノイズを低減する。なお、この実施の形態３でも、
グローバルワード線ＧＷＬの両側に、相補信号を伝達す
るビット線信号入出力線Ｌおよび／Ｌを配置しているの
で、実施の形態２の場合と同様にその影響が相殺される
効果も同時に期待できる。
線信号入出力線Ｌと／Ｌにグローバルワード線ＧＷＬか
らのカップリングノイズの影響が出るが、多ブロック構
成の場合はその影響はブロックの数で割った大きさ（１
／ブロック数）となり小さくなる。この時、非選択ブロ
ックＳＢ１などでは、ビット線信号入出力線のＬおよび
／Ｌ信号は、ビット線ＢＬ，／ＢＬの両端についたビッ
ト線負荷回路（ここでは図示せず）によりある定電位に
充電されており、グローバルワード線ＧＷＬとデータ入
出力線ＩＯもしくは／ＩＯ間のシールド線の役目を果た
すので、データ入出力線ＩＯおよび／ＩＯへのカップリ
ングノイズを低減する。なお、この実施の形態３でも、
グローバルワード線ＧＷＬの両側に、相補信号を伝達す
るビット線信号入出力線Ｌおよび／Ｌを配置しているの
で、実施の形態２の場合と同様にその影響が相殺される
効果も同時に期待できる。
【００５０】実施の形態４．以下、この発明の実施の形
態４を図について説明する。図６は、この発明の半導体
記憶装置の実施の形態４を示すもので、図１、図２に示
す半導体記憶装置の４行４列分のメモリセルアレイの配
線を示す図である。このメモリセルアレイは、メモリセ
ルＭＣ、第１ビット線としてのビット線ＢＬ１，／ＢＬ
１、・・・、ＢＬ４，／ＢＬ４、第２ビット線としての
ビット線信号入出力線Ｌ，／Ｌ、第１信号線としてのグ
ローバルワード線ＧＷＬおよび第２信号線としてのデー
タ入出力線ＩＯ，／ＩＯおよびシールド線Ｖｄｄを含
む。図２と同一符号は同一または対応部分を示す。
態４を図について説明する。図６は、この発明の半導体
記憶装置の実施の形態４を示すもので、図１、図２に示
す半導体記憶装置の４行４列分のメモリセルアレイの配
線を示す図である。このメモリセルアレイは、メモリセ
ルＭＣ、第１ビット線としてのビット線ＢＬ１，／ＢＬ
１、・・・、ＢＬ４，／ＢＬ４、第２ビット線としての
ビット線信号入出力線Ｌ，／Ｌ、第１信号線としてのグ
ローバルワード線ＧＷＬおよび第２信号線としてのデー
タ入出力線ＩＯ，／ＩＯおよびシールド線Ｖｄｄを含
む。図２と同一符号は同一または対応部分を示す。
【００５１】図６のメモリセルアレイの構成図において
は、グローバルワード線ＧＷＬに隣接して、ビット線信
号入出力線Ｌ，／Ｌが配置され、次のその隣にデータ入
出力線ＩＯ，／ＩＯが配置されている。さらにこの実施
の形態４では、ビット線信号入出力線 Ｌならびに／Ｌ
は、それぞれビット線ＢＬ，／ＢＬと直交する点で、ス
ルーホールＴＨ１、ＴＨ２を介して接続されるととも
に、そこで終端している。そして、ビット線信号入出力
線 Ｌならびに／Ｌが延在しない延長線上の部分には、
シールド線Ｖｄｄが配置されている．図２に見るよう
に、ビット線信号入出力線Ｌ，／Ｌは、小ブロック内で
閉じており、かつ殆どが必ずしも小ブロックの全長に延
長が必要ではない。この延長不要な部分に新たにシール
ド線Ｖｄｄを設ける。
は、グローバルワード線ＧＷＬに隣接して、ビット線信
号入出力線Ｌ，／Ｌが配置され、次のその隣にデータ入
出力線ＩＯ，／ＩＯが配置されている。さらにこの実施
の形態４では、ビット線信号入出力線 Ｌならびに／Ｌ
は、それぞれビット線ＢＬ，／ＢＬと直交する点で、ス
ルーホールＴＨ１、ＴＨ２を介して接続されるととも
に、そこで終端している。そして、ビット線信号入出力
線 Ｌならびに／Ｌが延在しない延長線上の部分には、
シールド線Ｖｄｄが配置されている．図２に見るよう
に、ビット線信号入出力線Ｌ，／Ｌは、小ブロック内で
閉じており、かつ殆どが必ずしも小ブロックの全長に延
長が必要ではない。この延長不要な部分に新たにシール
ド線Ｖｄｄを設ける。
【００５２】図５の実施の形態４は、実施の形態３のよ
うに、長さが短いビット線信号入出力線Ｌ，／Ｌ配線
を、信号振幅の大きいグローバルワード線ＧＷＬに隣接
して配置し、長さが長いデータ入出力線ＩＯ，／ＩＯの
シールド配線として用いるとともに、加えてビット線信
号入出力線Ｌ，／Ｌの延長線上であってこのビット線信
号入出力線Ｌ，／Ｌが存在しない領域にシールド配線Ｖ
ｄｄを配置し、データ入出力線ＩＯ，／ＩＯに関してグ
ローバルワード線ＧＷＬに対するシールド効果を増加さ
せようとするものである。
うに、長さが短いビット線信号入出力線Ｌ，／Ｌ配線
を、信号振幅の大きいグローバルワード線ＧＷＬに隣接
して配置し、長さが長いデータ入出力線ＩＯ，／ＩＯの
シールド配線として用いるとともに、加えてビット線信
号入出力線Ｌ，／Ｌの延長線上であってこのビット線信
号入出力線Ｌ，／Ｌが存在しない領域にシールド配線Ｖ
ｄｄを配置し、データ入出力線ＩＯ，／ＩＯに関してグ
ローバルワード線ＧＷＬに対するシールド効果を増加さ
せようとするものである。
【００５３】以上のように、構成することで、アレイ面
積の約５０％の部分でグローバルワード線ＧＷＬとデー
タ入出力線ＩＯもしくは／ＩＯ線間にシールド配線Ｖｄ
ｄをおきながら、図１４の先行発明の配線パターンに比
べて配線の幅および間隔を増大させることが可能であ
る。また、これにより、配線加工装置の低コスト化、ゴ
ミなどによる配線の断線、ショートの頻度の低減が可能
となる。
積の約５０％の部分でグローバルワード線ＧＷＬとデー
タ入出力線ＩＯもしくは／ＩＯ線間にシールド配線Ｖｄ
ｄをおきながら、図１４の先行発明の配線パターンに比
べて配線の幅および間隔を増大させることが可能であ
る。また、これにより、配線加工装置の低コスト化、ゴ
ミなどによる配線の断線、ショートの頻度の低減が可能
となる。
【００５４】実施の形態５．以下、この発明の実施の形
態５を図について説明する。図７は、この発明の半導体
記憶装置のメモリブロック並びにセンスアンプおよび書
込回路を示す図である。図において、この半導体記憶装
置は、２個のメモリアレイブロックＢｉ、Ｂｊ、第２信
号線としてのデータ入出力線ＩＯａ，／ＩＯａ、・・
・、ＩＯｂ，／ＩＯｂ、センスアンプおよび書込回路１
５、ＤＱバッファ１７および信号線負荷回路１９を含
む。また、メモリセルアレイのブロックＢｉは、メモリ
セルＭＣ、ワード線ＷＬ、第１ビット線としてのビット
線ＢＬａｉ，／ＢＬａｉ、・・・、ＢＬｂｉ，／ＢＬｂ
ｉ、第２ビット線としてのビット線信号入出力線Ｌａ
ｉ，／Ｌａｉ、・・・、Ｌｂｉ，／Ｌｂｉ、および第２
信号線としてのデータ入出力線ＩＯａ，／ＩＯａ、・・
・、ＩＯｂ，／ＩＯｂを含む。さらに、トランスファー
ゲート１２、ローカル・ロー・デコーダ１４、ビット線
負荷回路１８を含む。なお、図２などで示す第１信号線
としてのグローバルワード線ＧＷＬは、図の繁雑さを避
けるためここでは図示していないが、ビット線ＢＬａ
ｉ，／ＢＬａｉ、・・・、ＢＬｂｉ，／Ｂｌｂｉと直交
して、メモリセルＭＣの４行毎に配置されている。ま
た、メモリセルアレイのブロックＢｊも同様の構成にな
っている。また、この実施の形態５の中のメモリセルア
レイの構成としては、前述の実施の形態１ないし４の半
導体装置などが適用される。
態５を図について説明する。図７は、この発明の半導体
記憶装置のメモリブロック並びにセンスアンプおよび書
込回路を示す図である。図において、この半導体記憶装
置は、２個のメモリアレイブロックＢｉ、Ｂｊ、第２信
号線としてのデータ入出力線ＩＯａ，／ＩＯａ、・・
・、ＩＯｂ，／ＩＯｂ、センスアンプおよび書込回路１
５、ＤＱバッファ１７および信号線負荷回路１９を含
む。また、メモリセルアレイのブロックＢｉは、メモリ
セルＭＣ、ワード線ＷＬ、第１ビット線としてのビット
線ＢＬａｉ，／ＢＬａｉ、・・・、ＢＬｂｉ，／ＢＬｂ
ｉ、第２ビット線としてのビット線信号入出力線Ｌａ
ｉ，／Ｌａｉ、・・・、Ｌｂｉ，／Ｌｂｉ、および第２
信号線としてのデータ入出力線ＩＯａ，／ＩＯａ、・・
・、ＩＯｂ，／ＩＯｂを含む。さらに、トランスファー
ゲート１２、ローカル・ロー・デコーダ１４、ビット線
負荷回路１８を含む。なお、図２などで示す第１信号線
としてのグローバルワード線ＧＷＬは、図の繁雑さを避
けるためここでは図示していないが、ビット線ＢＬａ
ｉ，／ＢＬａｉ、・・・、ＢＬｂｉ，／Ｂｌｂｉと直交
して、メモリセルＭＣの４行毎に配置されている。ま
た、メモリセルアレイのブロックＢｊも同様の構成にな
っている。また、この実施の形態５の中のメモリセルア
レイの構成としては、前述の実施の形態１ないし４の半
導体装置などが適用される。
【００５５】次に、図８は、図７の中のセンスアンプお
よび書込回路１５の詳細を示した図である。書き込み回
路部分１５ａは、ＮＭＯＳによるドライバで構成されて
いる。センスアンプ部分１５ｂは、ＥＣＬ型の作動アン
プ１５ｂ１、バイポーラＴｒを用いたレベルシフト回路
１５ｂ２、そしてＭＯＳＦＥＴからなるカレントミラー
負荷をもつ作動増幅回路１５ｂ３で構成されている。
よび書込回路１５の詳細を示した図である。書き込み回
路部分１５ａは、ＮＭＯＳによるドライバで構成されて
いる。センスアンプ部分１５ｂは、ＥＣＬ型の作動アン
プ１５ｂ１、バイポーラＴｒを用いたレベルシフト回路
１５ｂ２、そしてＭＯＳＦＥＴからなるカレントミラー
負荷をもつ作動増幅回路１５ｂ３で構成されている。
【００５６】図９は、図７の半導体記憶装置の読みだし
動作のタイミング波形図である。読みだし動作を図９の
タイミング図を用いて説明する。この図では、読みだし
動作なので、図８のセンスアンプおよび書込回路１５に
入るライトイネーブル信号／ＷＥ信号が、ハイ（Ｈｉｇ
ｈ）レベルで固定されている。したがって、それに対応
して、選択カラム、例えばビット線ＢＬａｉ，／ＢＬａ
ｉのカラムでは、図８の書き込みドライバー１５ａは非
活性状態、センスアンプ１５ｂは活性状態となってい
る。
動作のタイミング波形図である。読みだし動作を図９の
タイミング図を用いて説明する。この図では、読みだし
動作なので、図８のセンスアンプおよび書込回路１５に
入るライトイネーブル信号／ＷＥ信号が、ハイ（Ｈｉｇ
ｈ）レベルで固定されている。したがって、それに対応
して、選択カラム、例えばビット線ＢＬａｉ，／ＢＬａ
ｉのカラムでは、図８の書き込みドライバー１５ａは非
活性状態、センスアンプ１５ｂは活性状態となってい
る。
【００５７】図９を参照すると、時刻ｔ１でｉブロック
のブロック選択信号ＢＳｉがハイ（Ｈｉｇｈ）となり、
ブロックＢｉが選択される。これを受けて、ブロック選
択信号／ＢＳｉはロウ（Ｌｏｗ）となる。そしてブロッ
クＢｉのローカル・ロウ・デコーダ１４が選択され、そ
のデコーダ１４は、１本のワード線ＷＬを図９のように
選択する。この時、ブロックＢｉのビット線信号入出力
線Ｌａｉ，／Ｌａｉとデータ入出力線ＩＯａ，／ＩＯａ
間のトランスファーゲート１２ａは導通状態となり、同
様に、ビット線信号入出力線Ｌｂｉ，／Ｌｂｉとデータ
入出力線ＩＯｂ，／ＩＯｂ間のトランスファーゲート１
２ｂも導通状態となる。
のブロック選択信号ＢＳｉがハイ（Ｈｉｇｈ）となり、
ブロックＢｉが選択される。これを受けて、ブロック選
択信号／ＢＳｉはロウ（Ｌｏｗ）となる。そしてブロッ
クＢｉのローカル・ロウ・デコーダ１４が選択され、そ
のデコーダ１４は、１本のワード線ＷＬを図９のように
選択する。この時、ブロックＢｉのビット線信号入出力
線Ｌａｉ，／Ｌａｉとデータ入出力線ＩＯａ，／ＩＯａ
間のトランスファーゲート１２ａは導通状態となり、同
様に、ビット線信号入出力線Ｌｂｉ，／Ｌｂｉとデータ
入出力線ＩＯｂ，／ＩＯｂ間のトランスファーゲート１
２ｂも導通状態となる。
【００５８】また、ビット線ＢＬａｉ，／ＢＬａｉおよ
びＢＬｂｉ，／ＢＬｂｉの両端にあるビット線負荷回路
１８ａ、１８ｂはオフ（Ｏｆｆ）状態となる。したがっ
て、選択ブロックＢｉのすべてのビット線ＢＬａｉ，／
ＢＬａｉおよびＢＬｂｉ，／ＢＬｂｉは、ビット線負荷
１８から切り離されて、それぞれ対応するデータ入出力
線ＩＯａ，／ＩＯａもしくはＩＯｂ，／ＩＯｂに接続さ
れる。
びＢＬｂｉ，／ＢＬｂｉの両端にあるビット線負荷回路
１８ａ、１８ｂはオフ（Ｏｆｆ）状態となる。したがっ
て、選択ブロックＢｉのすべてのビット線ＢＬａｉ，／
ＢＬａｉおよびＢＬｂｉ，／ＢＬｂｉは、ビット線負荷
１８から切り離されて、それぞれ対応するデータ入出力
線ＩＯａ，／ＩＯａもしくはＩＯｂ，／ＩＯｂに接続さ
れる。
【００５９】この時、読みだし動作を行う選択列（ Ｂ
Ｌａｉ，／ＢＬａｉ）のデータ入出力信号線ＩＯａ，／
ＩＯａの信号線負荷１９ａにおいては、入出力データ線
活性化信号ＩＯＬＥ信号（ＩＯＬＥａ）をロウ（Ｌｏ
ｗ）にして信号線負荷１９ａをオフ状態にする。しかし
ながら、読みだし動作を行わない非選択列（ＢＬｂｉ，
／ＢＬｂｉ）のデータ入出力線ＩＯｂ，／ＩＯｂ線の信
号線負荷１９ｂは、入出力データ線活性化信号ＩＯＬＥ
信号（ＩＯＬＥｂ）をハイに保ち、非選択データ入出力
線ＩＯｂ，／ＩＯｂそして非選択ビット線ＢＬｂｉ，／
ＢＬｂｉをプリチャージ状態に保つ。
Ｌａｉ，／ＢＬａｉ）のデータ入出力信号線ＩＯａ，／
ＩＯａの信号線負荷１９ａにおいては、入出力データ線
活性化信号ＩＯＬＥ信号（ＩＯＬＥａ）をロウ（Ｌｏ
ｗ）にして信号線負荷１９ａをオフ状態にする。しかし
ながら、読みだし動作を行わない非選択列（ＢＬｂｉ，
／ＢＬｂｉ）のデータ入出力線ＩＯｂ，／ＩＯｂ線の信
号線負荷１９ｂは、入出力データ線活性化信号ＩＯＬＥ
信号（ＩＯＬＥｂ）をハイに保ち、非選択データ入出力
線ＩＯｂ，／ＩＯｂそして非選択ビット線ＢＬｂｉ，／
ＢＬｂｉをプリチャージ状態に保つ。
【００６０】一方、選択列（ＢＬａｉ，／ＢＬａｉ）で
は、ビット線ＢＬａｉ，／ＢＬａｉ、データ入出力線Ｉ
Ｏａ，／ＩＯａは、ビット線負荷回路１８、信号線負荷
１９ともオフ（Ｏｆｆ）状態であり、メモリセルＭＣか
らの信号が最高スピードでセンスアンプ１５まで伝わる
ことが可能である。そして、センスアンプ１５で差動増
幅をおこない、チップ外部に読みだしデータを伝えるこ
とができる。
は、ビット線ＢＬａｉ，／ＢＬａｉ、データ入出力線Ｉ
Ｏａ，／ＩＯａは、ビット線負荷回路１８、信号線負荷
１９ともオフ（Ｏｆｆ）状態であり、メモリセルＭＣか
らの信号が最高スピードでセンスアンプ１５まで伝わる
ことが可能である。そして、センスアンプ１５で差動増
幅をおこない、チップ外部に読みだしデータを伝えるこ
とができる。
【００６１】次に、時刻ｔ２において、ブロックＢｉを
非選択状態にする。このときブロックＢｉのトランスフ
ァーゲート１２ａ、１２ｂはオフし、ビット線負荷１８
ａ、１８ｂはオンとなる。したがって、ビット線ＢＬａ
ｉ，／ＢＬａｉ、ＢＬｂｉ〜／ＢＬｂｉは、ビット線負
荷１８ａ、１８ｂで充電される。このとき、ビット線負
荷１８ａ、１８ｂは読みだし時にオフであるので、ビッ
ト線負荷１８ａ、１８ｂのサイズを大きくしても読みだ
し速度に対する影響はないので、ビット線負荷トランジ
スタのサイズ（チャネル幅）を十分大きくとることで、
ビット線のプリチャージ時間（充電時間）を小さくとる
ことができるので、次のアクセス開始時間を早めること
が可能である。
非選択状態にする。このときブロックＢｉのトランスフ
ァーゲート１２ａ、１２ｂはオフし、ビット線負荷１８
ａ、１８ｂはオンとなる。したがって、ビット線ＢＬａ
ｉ，／ＢＬａｉ、ＢＬｂｉ〜／ＢＬｂｉは、ビット線負
荷１８ａ、１８ｂで充電される。このとき、ビット線負
荷１８ａ、１８ｂは読みだし時にオフであるので、ビッ
ト線負荷１８ａ、１８ｂのサイズを大きくしても読みだ
し速度に対する影響はないので、ビット線負荷トランジ
スタのサイズ（チャネル幅）を十分大きくとることで、
ビット線のプリチャージ時間（充電時間）を小さくとる
ことができるので、次のアクセス開始時間を早めること
が可能である。
【００６２】また、この時、非選択列（ＢＬｂｉ，／Ｂ
Ｌｂｉ）は、ビット線電位は保持されているので、充電
電流は主に選択カラム（ＢＬａｉ，／ＢＬａｉ）に流れ
るので、充電電流のピーク値が減少し、電源配線の信頼
性の向上、電流スパイクによるノイズの発生などを防止
することができる。
Ｌｂｉ）は、ビット線電位は保持されているので、充電
電流は主に選択カラム（ＢＬａｉ，／ＢＬａｉ）に流れ
るので、充電電流のピーク値が減少し、電源配線の信頼
性の向上、電流スパイクによるノイズの発生などを防止
することができる。
【００６３】図１０は、図７の半導体記憶装置の書き込
み動作のタイミング波形図である。この図を参照して書
き込み動作を説明する。図９との大きな違いは、ライト
イネイブル信号／ＷＥ信号が時刻ｔ１からｔ２の間でロ
ウ（Ｌｏｗ）になることである。このロウの期間に、図
８の書き込み回路１５ａがデータ入出力線ＩＯａ，／Ｉ
Ｏａ、ＩＯｂ，／ＩＯｂを、書き込むデータ（ＷＥ，／
ＷＥ）にしたがってドライブする。
み動作のタイミング波形図である。この図を参照して書
き込み動作を説明する。図９との大きな違いは、ライト
イネイブル信号／ＷＥ信号が時刻ｔ１からｔ２の間でロ
ウ（Ｌｏｗ）になることである。このロウの期間に、図
８の書き込み回路１５ａがデータ入出力線ＩＯａ，／Ｉ
Ｏａ、ＩＯｂ，／ＩＯｂを、書き込むデータ（ＷＥ，／
ＷＥ）にしたがってドライブする。
【００６４】書き込み時における非選択列（ＢＬｂｉ，
／ＢＬｂｉ）の動作は読みだし時と同じであり、選択列
（ＢＬａｉ，／ＢＬａｉ）のビット線ＢＬａｉ，／ＢＬ
ａｉの動作のみ異なる。選択列（ＢＬａｉ，／ＢＬａ
ｉ）では、ビット線ＢＬａ，／ＢＬａｉのビット線負荷
回路１８ａおよびデータ入出力線ＩＯａ，／ＩＯａの信
号線負荷１９ａともオフ状態であり、書き込みドライバ
１５ａにより所定の電位レベルにドライブされる。両方
の負荷１８、１９がオフなので、書き込みドライバー１
５ａと負荷素子を介して直流的に電流が流れることはな
く、書き込み時の消費電流を低減することができる。
／ＢＬｂｉ）の動作は読みだし時と同じであり、選択列
（ＢＬａｉ，／ＢＬａｉ）のビット線ＢＬａｉ，／ＢＬ
ａｉの動作のみ異なる。選択列（ＢＬａｉ，／ＢＬａ
ｉ）では、ビット線ＢＬａ，／ＢＬａｉのビット線負荷
回路１８ａおよびデータ入出力線ＩＯａ，／ＩＯａの信
号線負荷１９ａともオフ状態であり、書き込みドライバ
１５ａにより所定の電位レベルにドライブされる。両方
の負荷１８、１９がオフなので、書き込みドライバー１
５ａと負荷素子を介して直流的に電流が流れることはな
く、書き込み時の消費電流を低減することができる。
【００６５】そして、時刻ｔ２で非選択になると、読み
だし時と同様にしてビット線ＢＬａｉ，／ＢＬａｉ な
らびに入出力データ線ＩＯａ，／ＩＯａが充電される。
だし時と同様にしてビット線ＢＬａｉ，／ＢＬａｉ な
らびに入出力データ線ＩＯａ，／ＩＯａが充電される。
【００６６】以上述べたように、この実施の態様５の半
導体記憶装置では、トランスファーゲート１２の導通時
に、ビット線負荷回路１８の充電能力を低下させ、信号
線負荷回路１９により、選択されていない第１ビット線
ＢＬの電位を所定の電位に保つようにしたことを特徴と
するものである。また、表現を変えれば、トランスファ
ーゲート１２の導通時に、ビット線負荷回路１８は非導
通となり、導通した信号線負荷回路１９は第１ビット線
を所定の電位に保つということである。
導体記憶装置では、トランスファーゲート１２の導通時
に、ビット線負荷回路１８の充電能力を低下させ、信号
線負荷回路１９により、選択されていない第１ビット線
ＢＬの電位を所定の電位に保つようにしたことを特徴と
するものである。また、表現を変えれば、トランスファ
ーゲート１２の導通時に、ビット線負荷回路１８は非導
通となり、導通した信号線負荷回路１９は第１ビット線
を所定の電位に保つということである。
【００６７】従来の半導体記憶装置では、読みだしおよ
び書き込み時に、ビット線負荷１８ａ、１８ｂをオフす
ることはしていなかったが、この実施の形態５において
は、上述したようにビット線負荷１８ａ、１８ｂを切り
離すよう動作させることが特徴である。以上のように構
成することで、（ア）高速な読みだしスピード、（イ）
書き込み時の電流低減、（ウ）読みだし／書き込み終了
後のプリチャージ速度の向上、（エ）プリチャージ時の
電流のピーク値の削減などのメリットを実現することが
できる。
び書き込み時に、ビット線負荷１８ａ、１８ｂをオフす
ることはしていなかったが、この実施の形態５において
は、上述したようにビット線負荷１８ａ、１８ｂを切り
離すよう動作させることが特徴である。以上のように構
成することで、（ア）高速な読みだしスピード、（イ）
書き込み時の電流低減、（ウ）読みだし／書き込み終了
後のプリチャージ速度の向上、（エ）プリチャージ時の
電流のピーク値の削減などのメリットを実現することが
できる。
【００６８】実施の形態６．以下この発明の実施の形態
６を図について説明する。図１１は、この発明の半導体
記憶装置のメモリブロック並びにセンスアンプおよび書
込回路の他の形態を示す図である。図中の符号は、図７
のものと同一または相当部分を示すので、説明は省略す
る。
６を図について説明する。図１１は、この発明の半導体
記憶装置のメモリブロック並びにセンスアンプおよび書
込回路の他の形態を示す図である。図中の符号は、図７
のものと同一または相当部分を示すので、説明は省略す
る。
【００６９】この実施の形態６は、図７のメモリブロッ
ク並びにセンスアンプおよび書込回路の変形例であり、
図７と異なる点を述べると、ビット線負荷回路１８ａ、
１８ｂにＮＭＯＳトランジスタが２ケ追加されている。
このＮＭＯＳトランジスタは、サイズ（チャネル長）が
小さく、ブロック選択信号ＢＳの変化により他の負荷ト
ランジスタがオフした時にも常にオンするものであり、
完全なフローティングにさせないものである。
ク並びにセンスアンプおよび書込回路の変形例であり、
図７と異なる点を述べると、ビット線負荷回路１８ａ、
１８ｂにＮＭＯＳトランジスタが２ケ追加されている。
このＮＭＯＳトランジスタは、サイズ（チャネル長）が
小さく、ブロック選択信号ＢＳの変化により他の負荷ト
ランジスタがオフした時にも常にオンするものであり、
完全なフローティングにさせないものである。
【００７０】もう一つの異なる点は、入出力データ線Ｉ
Ｏａ，／ＩＯａ、ＩＯｂ，／ＩＯｂの信号線負荷１９
ａ、１９ｂであり、入出力データ線ＩＯａ，／ＩＯａ、
ＩＯｂ／ＩＯｂの読みだし時のロウ（Ｌｏｗ）レベルの
電位を制限するものである。この例ではＭＯＳＦＥＴト
ランジスタのしきい値電圧をＶthnとして、Ｖdd（電源
電位）ー２Ｖthnで電位制限を行う。
Ｏａ，／ＩＯａ、ＩＯｂ，／ＩＯｂの信号線負荷１９
ａ、１９ｂであり、入出力データ線ＩＯａ，／ＩＯａ、
ＩＯｂ／ＩＯｂの読みだし時のロウ（Ｌｏｗ）レベルの
電位を制限するものである。この例ではＭＯＳＦＥＴト
ランジスタのしきい値電圧をＶthnとして、Ｖdd（電源
電位）ー２Ｖthnで電位制限を行う。
【００７１】以上のような負荷素子の工夫により、読み
だし時および書き込み時の選択列のビット線（ＢＬａ，
／ＢＬａｉ）、入出力データ線（ＩＯａ，／ＩＯａ）の
電位を本来の充電レベルに近くすることが可能であり、
さらにプリチャージ速度を改善したり、プリチャージ電
流のピーク値の削減が可能である。
だし時および書き込み時の選択列のビット線（ＢＬａ，
／ＢＬａｉ）、入出力データ線（ＩＯａ，／ＩＯａ）の
電位を本来の充電レベルに近くすることが可能であり、
さらにプリチャージ速度を改善したり、プリチャージ電
流のピーク値の削減が可能である。
【００７２】以上説明したように、この発明によれば、
Ｔ字型ビット線構成の半導体記憶装置を改良し、配線加
工装置の低コスト化、ゴミなどによる配線の断線、ショ
ートの頻度の低減を図り、或はまた読みだし／書き込み
時の信号線の負荷の接断の制御により、高速な読みだし
スピードの実現、書き込み時の電流低減、読みだし／書
き込み終了後のプリチャージ速度の向上、プリチャージ
時の電流のピーク値の削減などが可能となる。
Ｔ字型ビット線構成の半導体記憶装置を改良し、配線加
工装置の低コスト化、ゴミなどによる配線の断線、ショ
ートの頻度の低減を図り、或はまた読みだし／書き込み
時の信号線の負荷の接断の制御により、高速な読みだし
スピードの実現、書き込み時の電流低減、読みだし／書
き込み終了後のプリチャージ速度の向上、プリチャージ
時の電流のピーク値の削減などが可能となる。
【図１】 本発明の半導体記憶装置の一の実施の形態の
構成を示す図。
構成を示す図。
【図２】 図１の半導体記憶装置のメモリブロックの構
成を示す図。
成を示す図。
【図３】 図１および図２に示す半導体記憶装置の４行
４列分のメモリセルアレイの配線を示す図。
４列分のメモリセルアレイの配線を示す図。
【図４】 この発明の半導体記憶装置の他の実施の形態
における、４行４列分のメモリセルアレイの配線を示す
図。
における、４行４列分のメモリセルアレイの配線を示す
図。
【図５】 この発明の半導体記憶装置のさらに他の実施
の形態における、４行４列分のメモリセルアレイの配線
を示す図。
の形態における、４行４列分のメモリセルアレイの配線
を示す図。
【図６】 この発明の半導体記憶装置のさらに他の実施
の形態における、４行４列分のメモリセルアレイの配線
を示す図。
の形態における、４行４列分のメモリセルアレイの配線
を示す図。
【図７】 この発明の半導体記憶装置のさらに他の実施
の形態における、メモリセルブロック並びにその周辺回
路を示す図。
の形態における、メモリセルブロック並びにその周辺回
路を示す図。
【図８】 図７の実施の形態における、センスアンプお
よび書込回路を示す図。
よび書込回路を示す図。
【図９】 この発明の半導体記憶装置の図７の実施の形
態における、読みだし動作のタイミング波形図。
態における、読みだし動作のタイミング波形図。
【図１０】 この発明の半導体記憶装置の図７の実施の
形態における、書き込み動作のタイミング波形図。
形態における、書き込み動作のタイミング波形図。
【図１１】 この発明の半導体記憶装置のさらに他の実
施の形態における、メモリセルブロック並びにその周辺
回路を示す図。
施の形態における、メモリセルブロック並びにその周辺
回路を示す図。
【図１２】 従来のＴ字型ビット線構成の半導体記憶装
置の構成を示す図。
置の構成を示す図。
【図１３】 先行発明におけるメモリセルブロック並び
にその周辺回路を示す図。
にその周辺回路を示す図。
【図１４】 先行発明における半導体記憶装置の４行４
列分のメモリセルアレイの配線を示す図。
列分のメモリセルアレイの配線を示す図。
ＭＣ メモリセル、ＷＬ ワード線、ＢＬ，／ＢＬ；Ｂ
Ｌ１，／ＢＬ１〜ＢＬ４，／ＢＬ４；ＢＬａｉ，／Ｂｌ
ａ〜ＢＬｂｉ，／Ｂｌｂｉ 第１ビット線（ビット
線）、Ｌ，／Ｌ；Ｌ１，／Ｌ１〜Ｌｎ，／Ｌｎ 第２ビ
ット線（ビット線信号入出力線）、ＧＷＬ 第１信号線
（グローバルワード線）、ＩＯ，／ＩＯ 第２信号線
（入出力データ線）、Ｖｄｄ シールド配線、１２、１
２ａ、１２ｂ トランスファゲート、 １３ メモリセ
ルアレイ、１８ ビット線負荷回路、１９ 信号線負荷
回路
Ｌ１，／ＢＬ１〜ＢＬ４，／ＢＬ４；ＢＬａｉ，／Ｂｌ
ａ〜ＢＬｂｉ，／Ｂｌｂｉ 第１ビット線（ビット
線）、Ｌ，／Ｌ；Ｌ１，／Ｌ１〜Ｌｎ，／Ｌｎ 第２ビ
ット線（ビット線信号入出力線）、ＧＷＬ 第１信号線
（グローバルワード線）、ＩＯ，／ＩＯ 第２信号線
（入出力データ線）、Ｖｄｄ シールド配線、１２、１
２ａ、１２ｂ トランスファゲート、 １３ メモリセ
ルアレイ、１８ ビット線負荷回路、１９ 信号線負荷
回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石川 英一 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内
Claims (9)
- 【請求項１】 複数のワード線と、前記ワード線と交差
して配置された複数の第１ビット線と、前記ワード線と
前記第１ビット線との交点に配置された複数のメモリセ
ルとを含むメモリアレイと、前記第１ビット線と交差し
て配置され、それぞれが対応する前記第１ビット線と接
続され、一端がこの接続部で終端した第２ビット線とを
備え、前記第２ビット線に隣接する他の配線は、前記第
２ビット線が延在しない領域において前記第２ビット線
の延長線の方向へ屈曲して偏在することを特徴とする半
導体記憶装置。 - 【請求項２】 複数のワード線と、前記ワード線と交差
して配置された複数の第１ビット線と、前記ワード線と
前記第１ビット線との交点に配置された複数のメモリセ
ルとを含むメモリアレイと、前記第１ビット線と交差し
て配置され、それぞれが対応する前記第１ビット線と接
続され、一端がこの接続部で終端した第２ビット線と、
前記第１ビット線と交差するとともに前記第２ビット線
に隣接して前記メモリアレイ上に配置された第２信号線
と、前記第１ビット線と交差して前記メモリアレイ上に
配置された第１信号線と、前記第１ビット線と交差する
とともに、前記第１信号線と前記第２信号線との間で前
記第１信号線に隣接して前記メモリアレイ上に配置され
たシールド線とを備え、少なくとも前記第２信号線は、
前記第２ビット線が延在しない領域において前記第２ビ
ット線の延長線の方向へ屈曲するように偏在することを
特徴とする半導体記憶装置。 - 【請求項３】 複数のワード線と、前記ワード線と交差
して配置された複数の第１ビット線と、前記ワード線と
前記第１ビット線との交点に配置された複数のメモリセ
ルとを含むメモリアレイと、前記第１ビット線と交差し
て配置され、それぞれが対応する前記第１ビット線と接
続され、第２ビット線とを含む半導体記憶装置におい
て、前記第１ビット線と交差して前記メモリアレイ上に
配置された第１信号線と、前記第１ビット線と交差する
とともに前記第１信号線を挟んでこの第１の信号線に隣
接して前記メモリアレイ上に配置され相補信号を伝達す
る一対の第２信号線とを備えたことを特徴とする半導体
記憶装置。 - 【請求項４】 複数のワード線と、前記ワード線と交差
して配置された複数の第１ビット線と、前記ワード線と
前記第１ビット線との交点に配置された複数のメモリセ
ルとを含むメモリアレイと、前記第１ビット線と交差し
て前記メモリアレイ上に配置され、それぞれが対応する
前記第１ビット線と接続された第２ビット線と、前記第
１ビット線と交差するように前記メモリアレイ上に配置
された第１信号線と、前記第１ビット線と交差するよう
に前記メモリアレイ上に配置され前記第２ビット線の長
さより長い第２信号線とを含む半導体記憶装置におい
て、前記第２ビット線が前記第１信号線と前記第２信号
線との間に配置されることを特徴とする半導体記憶装
置。 - 【請求項５】 複数のワード線と、前記ワード線と交差
して配置された複数の第１ビット線と、前記ワード線と
前記第１ビット線との交点に配置された複数のメモリセ
ルとを含むメモリアレイと、前記第１ビット線と交差し
て前記メモリアレイ上に配置された第１信号線と、前記
第１ビット線と交差して前記メモリアレイ上に配置され
た第２信号線と、前記第１ビット線と交差し、それぞれ
が対応する前記第１ビット線と接続され、前記メモリア
レイ上で前記第１信号線と第２信号線との間に配置さ
れ、一端がこの接続部で終端する第２ビット線と、前記
第２ビット線が延在しない領域においてこの第２ビット
線の延長線上に配置されたシールド線を備えたことを特
徴とする半導体記憶装置。 - 【請求項６】 複数のワード線と、前記ワード線と交差
して配置された複数の第１ビット線と、前記ワード線と
前記第１ビット線との交点に配置された複数のメモリセ
ルとを含むメモリアレイと、前記第１ビット線と交差し
て前記メモリアレイ上に配置された第１信号線と、前記
第１ビット線と交差し、それぞれが対応する前記第１ビ
ット線と接続され、一端がこの接続部で終端し、前記メ
モリアレイ上で前記第１信号線に隣接して配置された第
２ビット線と前記第２ビット線が延在しない領域におい
てこの第２ビット線の延長線上に配置されたシールド線
と、前記第１ビット線と交差し、前記第２ビット線およ
び前記シールド線と隣接して前記メモリアレイ上に配置
された第２信号線とを備えたことを特徴とする半導体記
憶装置。 - 【請求項７】 複数のワード線と、前記ワード線と交差
して配置された複数の第１ビット線と、前記ワード線と
前記第１ビット線との交点に配置された複数のメモリセ
ルとを含むメモリアレイと、前記第１ビット線との交差
して前記メモリアレイ上に配置され、それぞれが対応す
る前記第１ビット線と接続された第２ビット線と、前記
第１ビット線と交差して前記メモリアレイ上に配置され
た第１信号線と、前記第１ビット線と交差して前記メモ
リアレイ上に配置され前記第２ビット線より長い第２信
号線と、前記複数の第１ビット線に所定の電位を供給す
るためのビット線負荷回路と、前記第２ビット線と前記
第２信号線との間を導通または非導通にするトランスフ
ァーゲートと、前記第２信号線に所定の電位を供給する
ための信号線負荷回路とを備え、前記トランスファーゲ
ートの導通時に、前記ビット線負荷回路の充電能力を低
下させ、前記信号線負荷回路により、選択されていない
前記第１ビット線の電位を所定の電位に保つようにした
ことを特徴とする半導体記憶装置。 - 【請求項８】 複数のワード線と、前記ワード線と交差
して配置された複数の第１ビット線と、前記ワード線と
前記第１ビット線との交点に配置された複数のメモリセ
ルとを含むメモリアレイと、前記第１ビット線と交差し
て前記メモリアレイ上に配置され、それぞれが対応する
前記第１ビット線と接続された第２ビット線と、前記第
１ビット線と交差して前記メモリアレイ上に配置された
第１信号線と、前記第１ビット線と交差して前記メモリ
アレイ上に配置され前記第２ビット線より長い第２信号
線と、前記各第1ビット線対と電源電位との間を導通制
御するビット線負荷回路と、前記第２ビット線対と前記
第２ビット線対に対応する前記第２信号線対との間を導
通制御するトランスファーゲートと、前記第２信号線対
と電源電位との間を導通制御する信号線負荷回路とを備
え、ブロック選択信号に応じて選択されるメモリアレイ
ブロックにおいて前記ビット線負荷回路を非導通にする
とともに前記トランスファーゲートを導通させ、前記第
２信号線対の前記信号線負荷回路を制御して選択された
前記第１ビット線対に信号を入出力させるとともに、選
択されない前記第１ビット線対を充電するようにしたこ
とを特徴とする半導体記憶装置。 - 【請求項９】 前記第１ビット線をビット線とし、第２
ビット線をビット線信号入出力線とし、前記第１信号線
をグローバルワード線とし、前記第２信号線をデータ入
出力線としたことを特徴とする請求項１ないし７に記載
の半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7320360A JPH09162305A (ja) | 1995-12-08 | 1995-12-08 | 半導体記憶装置 |
| EP96109197A EP0778580B1 (en) | 1995-12-08 | 1996-06-07 | Semiconductor memory device |
| EP97115731A EP0813208B1 (en) | 1995-12-08 | 1996-06-07 | Semiconductor memory device |
| DE69606170T DE69606170T2 (de) | 1995-12-08 | 1996-06-07 | Halbleiterspeicheranordnung |
| DE69600591T DE69600591T2 (de) | 1995-12-08 | 1996-06-07 | Halbleiterspeicheranordnung |
| US08/676,740 US5808930A (en) | 1995-12-08 | 1996-07-08 | Semiconductor memory device having improved wiring architecture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7320360A JPH09162305A (ja) | 1995-12-08 | 1995-12-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09162305A true JPH09162305A (ja) | 1997-06-20 |
Family
ID=18120613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7320360A Pending JPH09162305A (ja) | 1995-12-08 | 1995-12-08 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5808930A (ja) |
| EP (2) | EP0778580B1 (ja) |
| JP (1) | JPH09162305A (ja) |
| DE (2) | DE69606170T2 (ja) |
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| KR101231242B1 (ko) * | 2005-12-29 | 2013-02-08 | 매그나칩 반도체 유한회사 | 이웃한 비트라인간 캐패시티브 커플링노이즈를 방지한에스램셀 |
Families Citing this family (21)
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| KR100572322B1 (ko) * | 2003-11-27 | 2006-04-19 | 삼성전자주식회사 | 반도체메모리장치의 비트라인 감지증폭블록의 레이아웃구조 |
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