JPH0666442B2 - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPH0666442B2
JPH0666442B2 JP60047240A JP4724085A JPH0666442B2 JP H0666442 B2 JPH0666442 B2 JP H0666442B2 JP 60047240 A JP60047240 A JP 60047240A JP 4724085 A JP4724085 A JP 4724085A JP H0666442 B2 JPH0666442 B2 JP H0666442B2
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memory cell
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、大規模集積回路化された半導体メモリ装置に
関し、特にダイナミック・ランダム・アクセス・メモリ
（以下ダイナミックRAMと称する）に関するものであ
る。
〔従来の技術〕
まず一般的なダイナミックRAMの配置について、第２図
を参照しながら説明する。図において、MCAはメモリセ
ルアレイ、WLはワード線、BLはビット線、SAAはセンス
アンプ列であり、ワード線WL及びビット線BLはメモリ容
量に応じてメモリセルアレイMCA内に複数本設けられる
が、ここでは各々１本のみ図示している。
第２図のa,b,c,dで囲まれるセンスアンプ列SAAの端の部
分のセンスアンプについて従来のものの配置図を第３図
に示す。図において、SBL1,▲▼，…，▲
▼は各々ビット線と接続された、センスアンプ内の
アルミ配線、１は図示しないメモリセルのセルプレート
を短絡するアルミ配線、G1,…,G6はセンスアンプを構成
する絶縁ゲート電界効果トランジスタ（以下FETと称
す）のゲート、２はセンスアンプ活性化信号に接続され
たアルミ配線であり、アルミ配線SBL1,▲▼，
…，▲▼がセンスアンプを構成するFETのドレ
インに、アルミ配線２がそのソースに接続されている。
なお図中の破線は上記FETのソース，ドレインを形成す
るための活性化領域を示している。
従来のダイナミックRAMでは第３図に示すように、ある
繰り返し周期をもって隣り合うセンスアンプ内のアルミ
配線同士の間隔d1,d2及びd3は各センスアンプ同士で等
しくなるように配置されているが、センスアンプ列のSA
Aの最も外側のセンスアンプのアルミ配線SBL1と、さら
にその外側に配置されたアルミ配線１との間隔d1a,d2a
及びd3aはセンスアンプ内のアルミ配線同士の間隔d1,d2
及びd3とは異なるように配置されていた。第３図ではd1
a,d2a及びd3aがd1,d2及びd3よりも各々小さい場合を示
している。
次に第３図に示される部分とその近傍の接続を第４図に
示す。図において、BL1及び▲▼は各々アルミ配
線SBL1及び▲▼と接続されるビット線、QS1及
びSQ2はセンスアンプを構成するFET、Ｓはセンスアンプ
活性化信号である。なお図中のFETはＮチャンネルエン
ハンスメント型とする。またWL1及びWL2はワード線であ
りDWL1及びDWL2はダミーワード線である。QC1,QC2及びC
C1,CC2はメモリセルを構成するFET及びコンデンサであ
り、QD1,QD2及びCD1,CD2はダミーセルを構成するFET及
びコンデンサである。また、QR1及びQR2はダミーセル放
電用FETであり、各々のゲートにはダミーセルリセット
信号RSTが接続されている。なお、アルミ配線SBL1及び
▲▼には接地電位に対する浮遊容量CS10及びCS
20とアルミ配線SBL1,▲▼相互間の線間容量CS1
2とが電気的に接続され、さらにアルミ配線SBL1には外
側のアルミ配線１に対する線間容量CS11が接続され、ア
ルミ配線▲▼には隣りのアルミ配線▲
▼に対する線間容量CS23が接続される。
ここでセンスアンプ内の各アルミ配線に対しては浮遊容
量と線間容量との和がほぼ等しくなるように配置されて
いるが、第３図に示すように、センスアンプ列SAAの最
も外側のアルミ配線SBL1に対しては更にその外側のアル
ミ配線１との間隔が他のアルミ配線と異なり小さいため
に、アルミ配線SBL1に付随する容量は他のアルミ配線に
付随する容量より大きくなっている。
従って本件出願人が既に開発したもののように、アルミ
配線１から延長されてビット線BL1の外側に配置される
アルミ配線とビット線BL1との間隔をビット線BL1とビッ
ト線BL2との間隔と等しくして、ビット線に付随する容
量のアンバランスを解消しようとしたものにおいても、
前述のようにアルミ配線SBL1と▲▼とに付随す
る容量が異なるために、結局ビット線BL1に接続される
容量と▲▼に接続される容量とは異なってしま
い、第３図の例ではビット線BL1に付随する容量（以下C
BL1と記す）はビット線▲▼に振随する容量（以
下Ｃ▲▼と記す）よりも大きくなってしまう。
次にビット線及びビット線に接続されたアルミ配線とそ
の外側のアルミ配線とが上記のように配置されたダイナ
ミックRAMの動作を第４図のメモリセルのコンデンサCC1
の記憶内容を読出す場合について第４図及びビット線と
ビット線に接続されたアルミ配線の動作波形図である第
５図を参照しながら説明する。
ここではまず、コンデンサCC1の記憶内容が“1"である
とする。最初にダミーセルリセット信号RSTが“H"にな
り、FETQR1及びQR2がオンしてコンデンサCD1及びCD2が
放電される。また、ビット線BL1及び▲▼は図示
しないブリチャージ手段により“H"レベルにプリチャー
ジされる。次にダミーセルリセット信号RSTが“L"にな
った後、時刻t0においてワード線WL1及びダミーワード
線DWL2が“H"になりFETQC1及びQD2がオンしてビット線B
L1及びアルミ配線SBL1とコンデンサCC1,ビット線▲
▼及びアルミ配線▲▼とコンデンサCD2とが
接続される。この動作によりアルミ配線SBL1に接続され
た浮遊容量CS10,線間容量CS11及びCS12に蓄えられた電
荷とコンデンサCC1に蓄えられた電荷とが平均化され、
同時にアルミ配線▲▼に接続された浮遊容量CS
20,線間容量CS23及びCS12に蓄えられた電荷とコンデン
サCD2に蓄えられた電荷とが平均化される。なおこのと
き、アルミ配線SBL1及び▲▼部分を除くビット
線BL1及び▲▼に付随する容量はほぼ等しくなる
ように配置されているためにこれらの容量についてはこ
こでは特に考慮していない。
一般にメモリセルのコンデンサCC1の容量はダミーセル
のコンデンサCD2よりも大きく作られており、かつメモ
リセルのコンデンサCC1の記憶内容が“1",ダミーセルの
コンデンサCD2は放電されて“0"と同様の状態であるの
で、ビット線BL1の電位はビット線▲▼の電位よ
りも高くなる。このとき、上記のようにビット線BL1に
接続された全容量CBL1はビット線▲▼に接続され
た全容量Ｃ▲▼よりも大きいため、“H"レベルに
プリチャージされたビット線BL1の電位は変動を受けに
くい。
次に時刻t1においてセンスアンプ駆動信号Ｓが“L"にな
りセンスアンプを活性化されると、このとき上記のよう
に、ビット線BL1、即ちFETQS2のゲート電位はビット線
▲▼、即ちFETQS1のゲート電位よりも高いため、
FETQS2はオン,FETQS1はオフして第５図（ａ）に示すよ
うにビット線▲▼の電位はさらに低くなり、その
結果、ビット線BL1にメモリセルのコンデンサCC1の記憶
内容“1"が正しく読み出される。
次にメモリセルのコンデンサCC1の記憶内容が“0"であ
る場合の読み出し動作について説明する。この場合のダ
ミーセルのコンデンサの放電，ビット線のプリチャー
ジ，ワード線及びダミーワードが“H"になる動作は上記
の場合と同様に行なわれる。
今、ビット線BL1及びアルミ配線SBL1とコンデンサCC1と
が接続され、ビット線▲▼及びアルミ配線▲
▼とコンデンサCD2とが接続されると、コンデンサC
C1の記憶内容は“0"であり、また、コンデンサCD2も放
電されて“0"と同様の状態であるので、ビット線BL1及
びビット線▲▼の電位は共に低くなる。このと
き、コンデンサCC1の容量はコンデンサCD2の容量に比べ
大きく作られているが、上記のようにビット線▲
▼に付随する容量Ｃ▲▼とビット線BL1に付随す
る容量CBL1との間にCBL1＞Ｃ▲▼なる関係があ
り、この差が大きい場合には第５図（ｂ）に示すように
ビット線BL1の電位がビット線▲▼の電位よりも
高くなってしまう。従ってFETQS2がオン,FETQS1がオフ
してしまうために、ビット線BL1の電位は第５図（ｂ）
の破線のようにはならず、逆にビット線▲▼の電
位が更に低くなり、その結果、ビット線BL1には“1"が
読み出されてしまい、読み出しエラーがおこる。
〔発明が解決しようとする問題点〕
従来の半導体メモリ装置は以上のように構成されてお
り、上記のようにビット線及びセンスアンプ列内のアル
ミ配線相互の配置が対称であっても、センスアンプ列の
最も外側のセンスアンプ内のアルミ配線とさらにその外
側のアルミ配線との配置がセンスアンプ列内のアルミ配
線同士の配置と異なるために、ビット線に付随する容量
が異なってしまい、読出しエラーがおこる。
特に、センスアンプ列の最も外側のセンスアンプ内のア
ルミ配線と、さらにその外側のアルミ配線との距離がセ
ンスアンプ列内のアルミ配線同士の距離よりも小さい場
合には、メモリセルアレイ内の最も外側のビット線に接
続されたメモリセルのコンデンサに“0"が記憶されてい
る場合に読み出しエラーが発生し易く、また上記の場合
とは逆に、距離が大きい場合には、メモリセルアレイ内
の最も外側のビット線に接続されたメモリセルのコンデ
ンサに“1"が記憶されている場合に読み出しエラーが発
生し易いという問題があった。しかも半導体メモリの集
積度が上がり、アルミ配線同士の間隔が狭くなると、ア
ルミ配線に付随する全容量に対する線間容量の割合が増
加するが、このとき、上記のように線間容量にアンバラ
ンスがあるとダイナミックRAMの読み出し動作が正常に
行なわれなくなる。
本発明はかかる問題点に鑑みてなされたもので、メモリ
セルアレイの端のビット線に接続されたメモリセルの内
容を読み出す場合の読み出しエラーの発生をより抑制で
きる半導体メモリ装置を提供することを目的とする。
〔問題点を解決するための手段〕
本発明に係る半導体メモリ装置は、センスアンプ列内に
おいてビット線に接続された配線のうちメモリセルの動
作に関与する最も外側に配置された配線とセンスアンプ
列の外側に設けられた第１の配線との距離がセンスアン
プ列内の、ビット線に接続された配線の対応する部分同
士の距離と等しくなるように配設するとともに、第１の
配線を常に所定電位に接続するようにしたものである。
〔作用〕
本発明においては、センスアンプ列の最も外側のセンス
アンプ内の配線に付随する容量と、センスアンプ列内の
配線に付随する各容量とがほぼ等しくなっているから、
ビット線に付随する容量のみが均一化されているものに
比し、各ビット線に付随する容量がより均一化され、メ
モリセルアレイの最も外側のビット線に接続されたメモ
リセルのコンデンサの記憶内容を読み出す場合の読み出
しエラーの発生がより抑制される。
〔実施例〕
以下、本発明の一実施例を図について説明する。第１図
は本発明の一実施例による半導体メモリ装置の構成を示
す平面図である。同図は従来例の第３図に対応するもの
であり、第２図のように配置されたダイナミックRAMの
センスアンプ列SAAの端のa,b,c,dで囲まれた部分を示し
ている。第１図において、SBL1,▲▼，…，▲
▼は各々ビット線と接続された、センスアンプ
内のアルミ配線、３は図示しないメモリセルのセルプレ
ートを短絡するアルミ配線、G1,…,G6はセンスアンプを
構成するFETのゲート、２はセンスアンプ活性化信号に
接続されたアルミ配線であり、アルミ配線SBL1,▲
▼，…，▲▼がセンスアンプを構成するFE
Tのドレインに、アルミ配線２がそのソースに接続され
ている。
本実施例のダイナミックRAMでは第１図に示すように、
ある繰り返し周期をもって隣り合うセンスアンプ内のア
ルミ配線同士の間隔d1,d2及びd3が各センスアンプ同士
で等しくなるように配置されており、さらにセンスアン
プ列SAAの最も外側のセンスアンプのアルミ配線SBL1
と、さらにその外側に配置されたアルミ配線３との間隔
もd1,d2及びd3に等しくなるように配置されている。
従って第４図に示すビット様とセンスアンプとの接続に
おいて、センスアンプ内のアルミ配線SBL1及び▲
▼に付随する容量はほぼ等しくなり、ひいては、ビッ
ト線BL1に付随する全容量CBL1とビット線▲▼に
付随する全容量Ｃ▲▼とはほぼ等しくなる。
次に本実施例によるダイナミックRAMの動作を第４図の
メモリセルのコンデンサCC1の記憶内容を読み出す場合
について、第４図及びビット線の動作波形図である第６
図を参照しながら説明する。
ここではまずコンデンサCC1の記憶内容が“1"であると
する。最初にダミーセルリセット信号RSTが“H"にな
り、FETQR1及びQR20ガオンしてコンデンサCD1及びCD2が
放電され、また、ビット線BL1及び▲▼に図示し
ないプリチャージ手段により“H"レベルにプリチャージ
される。次に、ダミーセルリセット信号RSTが“L"にな
った後、時刻t0においてワード線WL1及びダミーワード
線DWL2が“H"になり、FETQC1及びQD2がオンしてビット
線BL1及びアルミ配線SBL1とコンデンサCC1とが接続さ
れ、また，ビット線▲▼及びアルミ配線▲
▼とコンデンサCD2とが接続される。この動作により
アルミ配線SBL1に接続された浮遊容量CS10,線間容量CS1
1及びCS12に蓄えられた電荷とコンデンサCC1に蓄えられ
た電荷とが平均化され、同時にアルミ配線▲▼
に接続された浮遊容量CS20,線間容量CS23及びCS12に蓄
えられた電荷とコンデンサCD2に蓄えられ電荷とが平均
化される。このとき、アルミ配線SBL1及び▲▼
部分を除くビット線BL1及び▲▼に付随する容量
は既にほぼ等しくなるように配置されているためにこれ
らについてはここでは考慮していない。
一般にメモリセルのコンデンサCC1の容量はダミーセル
のコンデンサCD2よりも大きく作られており、メモリセ
ルのコンデンサCC1の記憶内容が“1"であり、ダミーセ
ルのコンデンサCD2は放電されて“0"と同様の状態にな
っているので、ビット線BL1の電位はビット線▲
▼の電位よりも高くなる。
時刻t1においてセンスアンプ活性化信号Ｓが“L"になり
センスアンプが活性化される。このとき、上記のように
ビット線BL1の電位，即ちFETQS2のゲート電位はビット
線▲▼の電位，即ちFETQS1のゲート電位よりも高
いため、FETQS2はオン,FETQS1はオフして第６図（ａ）
に示すようにビット線▲▼の電位はさらに低くな
り、ビット線BL1にメモリセルのコンデンサCC1の記憶内
容“1"が正しく読み出される。
次にメモリセルのコンデンサCC1の記憶内容が“0"であ
る場合の読み出し動作について説明する。この場合の、
ダミーセルのコンデンサの放電，ビット線のプリチャー
ジ，ワード線及びダミーワード線が“H"になる動作は上
記と同様に行なわれる。今、ビット線B1及びアルミ配線
SBL1とコンデンサCC1とが接続され、ビット線▲
▼及びアルミ配線▲▼とコンデンサCD2とが接
続されると、コンデンサCC1の記憶内容は“0"であり、
またコンデンサCD2も放電されて“0"と同様の状態であ
るので、ビット線BL1及び▲▼の電位はともに低
くなる。
このとき、コンデンサCC1の容量はコンデンサCD2の容量
に比べて大きく作られており、また、上記のようにビッ
ト線BL1及びビット線▲▼に付随する容量はほぼ
等しいので、ビット線BL1の電位はビット線▲▼
の電位よりも確実に低くなる。従って第６図（ｂ）に示
すようにビット線BL1の電位はビット線▲▼の電
位よりも低くなり、従ってビット線BL1にはメモリセル
のコンデンサCC1の記憶内容“0"が正常に読み出され
る。
なお、上記実施例ではビット線，センスアンプ内の配線
及びその外側の配線がアルミニウムで形成されたものの
場合について説明したが、他の材料で形成するようにし
てもよく、上記実施例と同様の効果を奏する。
また上記実施例ではビット線及びセンスアンプ内の配線
とその外側の配線とを同一材料により形成したが、該外
側の配線の位置及び側辺形状を適宜選択することによ
り、該外側の配線のみビット線及びセンスアンプ内の配
線とは異なる材料で形成することもできる。
また、上記実施例ではFETはＮチャンネルFETであるとし
たが、ＰチャンネルFETやコンプリメンタリMISFET,さら
にはバイポーラトランジスタであってもよく、上記実施
例と同様の効果が得られる。
また、上記実施例ではダイナミックRAMを例にとって説
明したが、スタティックRAM等の他のメモリであっても
よく、上記実施例と同様の効果が得られる。
〔発明の効果〕
以上のように、この発明に係る半導体メモリ装置によれ
ば、センスアンプ列内においてビット線に接続された配
線のうちメモリセルの動作に関与する最も外側に配置さ
れた配線とセンスアンプ列の外側に設けられた第１の配
線との距離がセンスアンプ列内の、ビット線に接続され
た配線の対応する部分同士の距離と等しくなるように配
設するとともに、第１の配線を常に所定電位に接続する
ことにより、ビット線に接続される、センスアンプ列内
の配線に付随する容量をほぼ等しくするようにしたの
で、各ビット線に付随する容量がより均一化され、メモ
リセルアレイ内の最も外側に配置されたビット線に接続
されたメモリセルの内容を読み出す場合のエラーの発生
をより完全に抑制できる効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例による半導体メモリ装置を示
す平面図、第２図はダイナミックRAMの配置図、第３図
は従来のダイナミックRAMのセンスアンプ部分の配置
図、第４図はメモリセルとセンスアンプとの接続を示す
図、第５図は従来のダイナミックRAMの動作の一部を示
す波形図、第６図は第１図の装置の動作の一部を示す波
形図である。 図において、MCAはメモリセルアレイ、SAAはセンスアン
プ列、BL1,▲▼はビット線、SBL1,▲
▼，…，▲▼はビット線に接続された配線、３
は配線,CC1,CC2はメモリセルのコンデンサである。 なお図中同一符号は同一又は相当部分を示す。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】複数のメモリセルを有するとともに、隣接
    して配置された２本のビット線からなるビット線対が複
    数並行配置されるメモリセルアレイと、 前記メモリセルアレイに並置され、前記各ビット線対に
    対応して設けられ、それぞれが対応したビット線対にお
    けるビット線間の電位差を検知増幅する複数のセンスア
    ンプを包含したセンスアンプ剤とを有する半導体メモリ
    装置において、 前記センスアンプ列の外側に第１の配線を設け、前記セ
    ンスアンプ列内において前記ビット線に接続された配線
    のうち前記メモリセルの情報の伝達に直接関与する最も
    外側に配置された配線と前記第１の配線との距離が、前
    記センスアンプ列内の前記ビット線に接続された配線の
    対応する部分同士の距離と等しくなるように配設すると
    ともに、 前記第１の配線を常に所定電位に接続したことを特徴と
    する半導体メモリ装置。
  2. 【請求項２】前記第１の配線と前記ビット線に接続され
    た配線とが同一材料により形成されたことを特徴とする
    特許請求の範囲第１項記載の半導体メモリ装置。
  3. 【請求項３】前記第１の配線の少なくとも前記センスア
    ンプ列側の側辺形状が前記ビット線に接続された配線の
    対応する部分の側辺形状と同様になるようにしたことを
    特徴とする特許請求の範囲第１項記載の半導体メモリ装
    置。
  4. 【請求項４】前記所定電位は、前記メモリセルのセルプ
    レート電位であることを特徴とする特許請求の範囲第１
    項記載の半導体メモリ装置。
JP60047240A 1985-03-08 1985-03-08 半導体メモリ装置 Expired - Lifetime JPH0666442B2 (ja)

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JP60047240A JPH0666442B2 (ja) 1985-03-08 1985-03-08 半導体メモリ装置
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US06/823,099 US4747078A (en) 1985-03-08 1986-01-27 Semiconductor memory device
DE8686301209T DE3687284T2 (de) 1985-03-08 1986-02-20 Halbleiterspeicheranordnung.
EP86301209A EP0197639B1 (en) 1985-03-08 1986-02-20 Semiconductor memory device

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