JPH09162353A - ベアチップ薄膜回路素子の実装用配線基板および実装構造 - Google Patents
ベアチップ薄膜回路素子の実装用配線基板および実装構造Info
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- JPH09162353A JPH09162353A JP34690095A JP34690095A JPH09162353A JP H09162353 A JPH09162353 A JP H09162353A JP 34690095 A JP34690095 A JP 34690095A JP 34690095 A JP34690095 A JP 34690095A JP H09162353 A JPH09162353 A JP H09162353A
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Abstract
(57)【要約】
【課題】 ベアチップ薄膜回路素子の高密度実装を実現
し、延いては、電子機器の小型軽量化を実現する。 【解決手段】 配線基板１を、基板１の表面に第１のベ
アチップ薄膜回路素子５を実装するための第１の電極３
ａ、３ｂを設けるとともに第２のベアチップ薄膜回路素
子８を実装するための第２の電極３ｃを第１の電極３
ａ、３ｂの周囲に設け、第１の電極３ａ、３ｂに接続す
る配線２ａ、２ｂを基板１の内層或いは裏面に配設して
構成する。そして、配線基板１の表面に、第１のベアチ
ップ薄膜回路素子５をフェースダウンでフリップチップ
により第１の電極３ａ、３ｂに接続させて取り付け、第
１のベアチップ薄膜回路素子５の上に第２のベアチップ
薄膜回路素子８をその裏面側で取り付けるとともに第２
の電極３ｃに第２のベアチップ薄膜回路素子８を金属ワ
イヤー１１で接続する。
し、延いては、電子機器の小型軽量化を実現する。 【解決手段】 配線基板１を、基板１の表面に第１のベ
アチップ薄膜回路素子５を実装するための第１の電極３
ａ、３ｂを設けるとともに第２のベアチップ薄膜回路素
子８を実装するための第２の電極３ｃを第１の電極３
ａ、３ｂの周囲に設け、第１の電極３ａ、３ｂに接続す
る配線２ａ、２ｂを基板１の内層或いは裏面に配設して
構成する。そして、配線基板１の表面に、第１のベアチ
ップ薄膜回路素子５をフェースダウンでフリップチップ
により第１の電極３ａ、３ｂに接続させて取り付け、第
１のベアチップ薄膜回路素子５の上に第２のベアチップ
薄膜回路素子８をその裏面側で取り付けるとともに第２
の電極３ｃに第２のベアチップ薄膜回路素子８を金属ワ
イヤー１１で接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、電子回路を薄膜に
より形成したベアチップ薄膜回路素子の配線基板への実
装に関し、特に、高密度実装を実現する実装用配線基板
及び実装構造に関する。
より形成したベアチップ薄膜回路素子の配線基板への実
装に関し、特に、高密度実装を実現する実装用配線基板
及び実装構造に関する。
【０００２】
【従来の技術】ベアチップ薄膜回路素子は種々な構造で
配線基板へ実装されているが、例えば図２に示すような
フェースダウン・フリップチップ実装構造が従来より知
られている。すなわち、ベアチップ薄膜回路素子２１の
表面に設けられている電極２２にバンプ（接続電極）２
３を形成する。一方、実装用配線基板２４の表面に配線
２５を設け、素子側の電極２２に対応する配線２５の端
部に電極２６を形成する。そして、ベアチップ薄膜回路
素子２１をフェースダウンで位置合わせして、熱及び荷
重を加えて素子側の電極２２と基板側の電極２６とをバ
ンプ２３を介して溶着もしくは熱圧着し、これら電極２
２と２６とを電気接続させてベアチップ薄膜回路素子２
１を配線基板２４上に取り付けている。なお、図中の２
７は電極接続部を保護固定する樹脂層である。
配線基板へ実装されているが、例えば図２に示すような
フェースダウン・フリップチップ実装構造が従来より知
られている。すなわち、ベアチップ薄膜回路素子２１の
表面に設けられている電極２２にバンプ（接続電極）２
３を形成する。一方、実装用配線基板２４の表面に配線
２５を設け、素子側の電極２２に対応する配線２５の端
部に電極２６を形成する。そして、ベアチップ薄膜回路
素子２１をフェースダウンで位置合わせして、熱及び荷
重を加えて素子側の電極２２と基板側の電極２６とをバ
ンプ２３を介して溶着もしくは熱圧着し、これら電極２
２と２６とを電気接続させてベアチップ薄膜回路素子２
１を配線基板２４上に取り付けている。なお、図中の２
７は電極接続部を保護固定する樹脂層である。
【０００３】
【発明が解決しようとする課題】ここで、ベアチップ薄
膜回路素子を用いた電子機器の小型軽量化等を図るため
に、複数のベアチップ薄膜回路素子を配線基板上の高密
度で実装することが要求されている。しかしながら、ベ
アチップ薄膜回路素子２１の周辺には配線２５のパター
ンが密集して配設されるため、他のベアチップ薄膜回路
素子をベアチップ薄膜回路素子２１に隣接して実装する
ことができないという問題があった。或いは、これらベ
アチップ薄膜回路素子を隣接して実装したとしても、両
者の配線パターンが同一平面内の狭い領域に入り組むこ
ととなるため、配線間の絶縁信頼性が保てないといった
問題が生じていた。
膜回路素子を用いた電子機器の小型軽量化等を図るため
に、複数のベアチップ薄膜回路素子を配線基板上の高密
度で実装することが要求されている。しかしながら、ベ
アチップ薄膜回路素子２１の周辺には配線２５のパター
ンが密集して配設されるため、他のベアチップ薄膜回路
素子をベアチップ薄膜回路素子２１に隣接して実装する
ことができないという問題があった。或いは、これらベ
アチップ薄膜回路素子を隣接して実装したとしても、両
者の配線パターンが同一平面内の狭い領域に入り組むこ
ととなるため、配線間の絶縁信頼性が保てないといった
問題が生じていた。
【０００４】したがって、従来のベアチップ薄膜回路素
子の実装構造にあっては、更なる高密度化を実現するこ
とが困難であり、上記の要求を満たすことができなかっ
た。本発明は上記従来の事情に鑑みなされたもので、ベ
アチップ薄膜回路素子の更なる高密度実装を実現する実
装用配線基板及び実装構造を提供することを目的とす
る。
子の実装構造にあっては、更なる高密度化を実現するこ
とが困難であり、上記の要求を満たすことができなかっ
た。本発明は上記従来の事情に鑑みなされたもので、ベ
アチップ薄膜回路素子の更なる高密度実装を実現する実
装用配線基板及び実装構造を提供することを目的とす
る。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明では配線基板上に実装されたベアチップ薄膜
回路素子上に他のベアチップ薄膜回路素子を更に実装す
る積層実装を実現する。このような積層実装を実現する
ために、本発明に係るベアチップ薄膜回路素子の実装用
配線基板では、基板の表面に第１のベアチップ薄膜回路
素子を実装するための第１の電極を設けるとともに第２
のベアチップ薄膜回路素子を実装するための第２の電極
を第１の電極の周囲に設け、第１の電極に接続する配線
を基板の内層或いは裏面に配設して第２の電極を迂回さ
せている。したがって、後述するように２つのベアチッ
プ薄膜回路素子を積層して実装した場合にあっても、ベ
アチップ薄膜回路素子はそれぞれ電極に接続することが
できるとともに、第１の電極からの配線が周囲に設けら
れている第２の電極に干渉することが回避される。
め、本発明では配線基板上に実装されたベアチップ薄膜
回路素子上に他のベアチップ薄膜回路素子を更に実装す
る積層実装を実現する。このような積層実装を実現する
ために、本発明に係るベアチップ薄膜回路素子の実装用
配線基板では、基板の表面に第１のベアチップ薄膜回路
素子を実装するための第１の電極を設けるとともに第２
のベアチップ薄膜回路素子を実装するための第２の電極
を第１の電極の周囲に設け、第１の電極に接続する配線
を基板の内層或いは裏面に配設して第２の電極を迂回さ
せている。したがって、後述するように２つのベアチッ
プ薄膜回路素子を積層して実装した場合にあっても、ベ
アチップ薄膜回路素子はそれぞれ電極に接続することが
できるとともに、第１の電極からの配線が周囲に設けら
れている第２の電極に干渉することが回避される。
【０００６】また、本発明に係るベアチップ薄膜回路素
子の実装構造では、配線基板の表面に第１のベアチップ
薄膜回路素子をその表面を配線基板の表面に対向させて
取り付けるとともに配線基板の表面に設けられた第１の
電極に第１のベアチップ薄膜回路素子を接続し、第１の
ベアチップ薄膜回路素子の裏面に第２のベアチップ薄膜
回路素子をその裏面側で取り付けるとともに配線基板の
表面に設けられた第２の電極に第２のベアチップ薄膜回
路素子を接続している。すなわち、第１のベアチップ薄
膜回路素子上に第２のベアチップ薄膜回路素子を背中合
わせで積層実装し、それぞれのベアチップ薄膜回路素子
を配線基板表面のそれぞれ電極に接続する。
子の実装構造では、配線基板の表面に第１のベアチップ
薄膜回路素子をその表面を配線基板の表面に対向させて
取り付けるとともに配線基板の表面に設けられた第１の
電極に第１のベアチップ薄膜回路素子を接続し、第１の
ベアチップ薄膜回路素子の裏面に第２のベアチップ薄膜
回路素子をその裏面側で取り付けるとともに配線基板の
表面に設けられた第２の電極に第２のベアチップ薄膜回
路素子を接続している。すなわち、第１のベアチップ薄
膜回路素子上に第２のベアチップ薄膜回路素子を背中合
わせで積層実装し、それぞれのベアチップ薄膜回路素子
を配線基板表面のそれぞれ電極に接続する。
【０００７】また、特にフェースダウン・フリップチッ
プ構造に適用した本発明に係るベアチップ薄膜回路素子
の実装構造では、基板の表面に第１のベアチップ薄膜回
路素子を実装するための第１の電極を設けるとともに第
２のベアチップ薄膜回路素子を実装するための第２の電
極を第１の電極の周囲に設け、第１の電極に接続する配
線を基板の内層或いは裏面に配設して構成した配線基板
の表面に、第１のベアチップ薄膜回路素子をその表面を
配線基板の表面に対向させた状態でフリップチップによ
り第１の電極に接続させて取り付け、第１のベアチップ
薄膜回路素子の裏面に第２のベアチップ薄膜回路素子を
その裏面側で取り付けるとともに第２の電極に第２のベ
アチップ薄膜回路素子を金属ワイヤーで接続している。
したがって、第１のベアチップ薄膜回路素子と第２のベ
アチップ薄膜回路素子とを積層実装するとともに、第１
の電極からの配線が周囲に設けられている第２の電極に
干渉することが回避される。
プ構造に適用した本発明に係るベアチップ薄膜回路素子
の実装構造では、基板の表面に第１のベアチップ薄膜回
路素子を実装するための第１の電極を設けるとともに第
２のベアチップ薄膜回路素子を実装するための第２の電
極を第１の電極の周囲に設け、第１の電極に接続する配
線を基板の内層或いは裏面に配設して構成した配線基板
の表面に、第１のベアチップ薄膜回路素子をその表面を
配線基板の表面に対向させた状態でフリップチップによ
り第１の電極に接続させて取り付け、第１のベアチップ
薄膜回路素子の裏面に第２のベアチップ薄膜回路素子を
その裏面側で取り付けるとともに第２の電極に第２のベ
アチップ薄膜回路素子を金属ワイヤーで接続している。
したがって、第１のベアチップ薄膜回路素子と第２のベ
アチップ薄膜回路素子とを積層実装するとともに、第１
の電極からの配線が周囲に設けられている第２の電極に
干渉することが回避される。
【０００８】
【発明の実施の形態】図１を参照して本発明の一実施例
に係る実装用配線基板及び実装構造を説明する。本実施
例の配線基板１は電気的絶縁材で形成されており、この
配線基板１には本実施例では３種類の形式で導電性金属
材料からなる配線パターン２ａ、２ｂ、２ｃが設けられ
ている。すなわち、基板１の裏面には配線パターン２ａ
が設けられ、基板１の内層には配線パターン２ｂが設け
られ、基板１の表面には配線パターン２ｃが設けられて
いる。なお、公知のように、配線パターン２ｂは基板１
を積層形成する過程で基板１の内層に容易に形成するこ
とができる。
に係る実装用配線基板及び実装構造を説明する。本実施
例の配線基板１は電気的絶縁材で形成されており、この
配線基板１には本実施例では３種類の形式で導電性金属
材料からなる配線パターン２ａ、２ｂ、２ｃが設けられ
ている。すなわち、基板１の裏面には配線パターン２ａ
が設けられ、基板１の内層には配線パターン２ｂが設け
られ、基板１の表面には配線パターン２ｃが設けられて
いる。なお、公知のように、配線パターン２ｂは基板１
を積層形成する過程で基板１の内層に容易に形成するこ
とができる。
【０００９】基板１の表面に設けられている配線２ｃの
先端部は電極３ｃとなっており、この電極３ｃは後述す
る第２のベアチップ薄膜回路素子８を電気接続するため
に用いられる。また、基板１の裏面及び内層に設けられ
ている配線２ａ、２ｂの先端部は基板１に形成したスル
ーホール４を通して基板１の表面まで引き出して設けら
れており、これら配線２ａ、２ｂの先端部は後述する第
１のベアチップ薄膜回路素子５を電気接続するための電
極３ａ、３ｂとされている。
先端部は電極３ｃとなっており、この電極３ｃは後述す
る第２のベアチップ薄膜回路素子８を電気接続するため
に用いられる。また、基板１の裏面及び内層に設けられ
ている配線２ａ、２ｂの先端部は基板１に形成したスル
ーホール４を通して基板１の表面まで引き出して設けら
れており、これら配線２ａ、２ｂの先端部は後述する第
１のベアチップ薄膜回路素子５を電気接続するための電
極３ａ、３ｂとされている。
【００１０】この配線２ａ、２ｂの引き出し位置は上記
の電極３ｃより内側に設定されており、この結果、第１
のベアチップ薄膜回路素子用の電極３ａ、３ｂの周囲に
第２のベアチップ薄膜回路素子用の電極３ｃが配置され
ている。ここで、このように電極の配置することによっ
て、電極３ａ、３ｂから電極３ｃを越えて配線２ａ、２
ｂを配設しても、配線２ａ、２ｂを基板１の裏面又は内
層に設けて電極３ｃとの間に絶縁性基板１を介在させて
いるため、両者の間での絶縁不良等の干渉が防止されて
いる。
の電極３ｃより内側に設定されており、この結果、第１
のベアチップ薄膜回路素子用の電極３ａ、３ｂの周囲に
第２のベアチップ薄膜回路素子用の電極３ｃが配置され
ている。ここで、このように電極の配置することによっ
て、電極３ａ、３ｂから電極３ｃを越えて配線２ａ、２
ｂを配設しても、配線２ａ、２ｂを基板１の裏面又は内
層に設けて電極３ｃとの間に絶縁性基板１を介在させて
いるため、両者の間での絶縁不良等の干渉が防止されて
いる。
【００１１】一方、基板１の表面上には第１のベアチッ
プ薄膜回路素子５が実装されるが、この第１のベアチッ
プ薄膜回路素子５の表面に設けられている電極６がバン
プ（接続電極）７を介して電極３ａ、３ｂに電気的に接
続固定されている。すなわち、第１のベアチップ薄膜回
路素子５は、その表面を配線基板１の表面に対向させた
フェースダウン状態でフリップチップ構造により配線基
板１上に実装されている。この第１のベアチップ薄膜回
路素子５の上には第２のベアチップ薄膜回路素子８がそ
の表面を上方に向けて設けられており、第１のベアチッ
プ薄膜回路素子５の裏面と第２のベアチップ薄膜回路素
子８の裏面との間に介装された樹脂９によって両者５、
８は接着されている。
プ薄膜回路素子５が実装されるが、この第１のベアチッ
プ薄膜回路素子５の表面に設けられている電極６がバン
プ（接続電極）７を介して電極３ａ、３ｂに電気的に接
続固定されている。すなわち、第１のベアチップ薄膜回
路素子５は、その表面を配線基板１の表面に対向させた
フェースダウン状態でフリップチップ構造により配線基
板１上に実装されている。この第１のベアチップ薄膜回
路素子５の上には第２のベアチップ薄膜回路素子８がそ
の表面を上方に向けて設けられており、第１のベアチッ
プ薄膜回路素子５の裏面と第２のベアチップ薄膜回路素
子８の裏面との間に介装された樹脂９によって両者５、
８は接着されている。
【００１２】第２のベアチップ薄膜回路素子８の表面に
設けられている電極１０には金属ワイヤー１１の一端が
電気接続されており、この金属ワイヤー１１の他端は電
極３ｃに電気接続されている。すなわち、第２のベアチ
ップ薄膜回路素子８は第１のベアチップ薄膜回路素子５
上に積層固定されてワイヤボンディングにより実装され
ている。なお、図１中の１２は配線基板１上に実装され
たベアチップ薄膜回路素子５、８を保護するための絶縁
樹脂層であり、１３は固化途中の樹脂層１２を流れ止め
する枠体である。
設けられている電極１０には金属ワイヤー１１の一端が
電気接続されており、この金属ワイヤー１１の他端は電
極３ｃに電気接続されている。すなわち、第２のベアチ
ップ薄膜回路素子８は第１のベアチップ薄膜回路素子５
上に積層固定されてワイヤボンディングにより実装され
ている。なお、図１中の１２は配線基板１上に実装され
たベアチップ薄膜回路素子５、８を保護するための絶縁
樹脂層であり、１３は固化途中の樹脂層１２を流れ止め
する枠体である。
【００１３】上記のような構造での実装は次のようにし
て行うことができる。まず、第１のベアチップ薄膜回路
素子５を従来と同様な方法でフェースダウンでフリップ
チップにより配線基板１上に実装し、電極６をバンプ７
を介して配線基板表面の電極３ａ、３ｂに電気接続させ
る。この後、第１ベアチップ薄膜回路素子５の上に樹脂
層９によって第２のベアチップ薄膜回路素子８をその裏
面で接着固定し、電極１０を金属ワイヤー１１を介して
配線基板表面の電極３ｃに電気接続させる。そして、配
線基板１上に枠体１３を設置し、エポキシ等の樹脂を枠
体１３内に流し込んで固化させ、これらベアチップ薄膜
回路素子５、８の積層実装部をコートする。
て行うことができる。まず、第１のベアチップ薄膜回路
素子５を従来と同様な方法でフェースダウンでフリップ
チップにより配線基板１上に実装し、電極６をバンプ７
を介して配線基板表面の電極３ａ、３ｂに電気接続させ
る。この後、第１ベアチップ薄膜回路素子５の上に樹脂
層９によって第２のベアチップ薄膜回路素子８をその裏
面で接着固定し、電極１０を金属ワイヤー１１を介して
配線基板表面の電極３ｃに電気接続させる。そして、配
線基板１上に枠体１３を設置し、エポキシ等の樹脂を枠
体１３内に流し込んで固化させ、これらベアチップ薄膜
回路素子５、８の積層実装部をコートする。
【００１４】なお、上記の実施例では第１のベアチップ
薄膜回路素子５をフリップチップ構造で実装するように
したが、第２のベアチップ薄膜回路素子８を積層させる
ためにフェースダウンで実装するのであれば特に第１の
ベアチップ薄膜回路素子５の実装構造に限定はない。ま
た、上記の実施例では第１のベアチップ薄膜回路素子５
用の電極３ａ、３ｂに接続される配線２ａ、２ｂを基板
１の裏面と内層に設けた例を示したが、これら配線を基
板の裏面又は内層のいずれか一方に設けるようにしても
よい。また、ベアチップ薄膜回路素子に対する配線数が
かなり少ない等の理由から配線間の干渉をそれほど考慮
しなくとも済む場合には、配線基板は第１の電極の周囲
に第２の電極を配したものであれば、基板の内層又は裏
面に配線を配設した配線基板でなくとも、ベアチップ薄
膜回路素子の高密度実装の効果は得ることができる。
薄膜回路素子５をフリップチップ構造で実装するように
したが、第２のベアチップ薄膜回路素子８を積層させる
ためにフェースダウンで実装するのであれば特に第１の
ベアチップ薄膜回路素子５の実装構造に限定はない。ま
た、上記の実施例では第１のベアチップ薄膜回路素子５
用の電極３ａ、３ｂに接続される配線２ａ、２ｂを基板
１の裏面と内層に設けた例を示したが、これら配線を基
板の裏面又は内層のいずれか一方に設けるようにしても
よい。また、ベアチップ薄膜回路素子に対する配線数が
かなり少ない等の理由から配線間の干渉をそれほど考慮
しなくとも済む場合には、配線基板は第１の電極の周囲
に第２の電極を配したものであれば、基板の内層又は裏
面に配線を配設した配線基板でなくとも、ベアチップ薄
膜回路素子の高密度実装の効果は得ることができる。
【００１５】
【発明の効果】以上説明したように、本発明によると、
配線基板を第１のベアチップ薄膜回路素子用の第１の電
極の周囲に第２のベアチップ薄膜回路素子用の第２の電
極を配置し、第１の電極から延設される配線を基板の内
層或いは裏面に配設した構造とし、また、この配線基板
を用いて第１のベアチップ薄膜回路素子と第２のベアチ
ップ薄膜回路素子とを積層させて実装するようにしたた
め、配線同士の干渉を回避して配線基板上に複数のベア
チップ薄膜回路素子を高密度に実装することができ、ベ
アチップ薄膜回路素子を用いた電子機器の小型軽量化等
を実現することができる。
配線基板を第１のベアチップ薄膜回路素子用の第１の電
極の周囲に第２のベアチップ薄膜回路素子用の第２の電
極を配置し、第１の電極から延設される配線を基板の内
層或いは裏面に配設した構造とし、また、この配線基板
を用いて第１のベアチップ薄膜回路素子と第２のベアチ
ップ薄膜回路素子とを積層させて実装するようにしたた
め、配線同士の干渉を回避して配線基板上に複数のベア
チップ薄膜回路素子を高密度に実装することができ、ベ
アチップ薄膜回路素子を用いた電子機器の小型軽量化等
を実現することができる。
【図１】 本発明の一実施例に係る実装構造を示す断面
図である。
図である。
【図２】 従来の実装構造を示す断面図である。
１ 配線基板、２ａ、２ｂ、２ｃ 配線、 ３ａ、３ｂ、３ｃ 電極、 ５ 第１のベアチップ薄膜回路素子、 ８ 第２のベアチップ薄膜回路素子、 ９ 接着層、 １１ 金属ワイヤー、
Claims (3)
- 【請求項１】 基板の表面に第１のベアチップ薄膜回路
素子を実装するための第１の電極を設けるとともに第２
のベアチップ薄膜回路素子を実装するための第２の電極
を第１の電極の周囲に設け、第１の電極に接続する配線
を基板の内層或いは裏面に配設して第２の電極を迂回さ
せたことを特徴とするベアチップ薄膜回路素子の実装用
配線基板。 - 【請求項２】 配線基板の表面に第１のベアチップ薄膜
回路素子をその表面を配線基板の表面に対向させて取り
付けるとともに配線基板の表面に設けられた第１の電極
に第１のベアチップ薄膜回路素子を接続し、第１のベア
チップ薄膜回路素子の裏面に第２のベアチップ薄膜回路
素子をその裏面側で取り付けるとともに配線基板の表面
に設けられた第２の電極に第２のベアチップ薄膜回路素
子を接続したことを特徴とするベアチップ薄膜回路素子
の実装構造。 - 【請求項３】 基板の表面に第１のベアチップ薄膜回路
素子を実装するための第１の電極を設けるとともに第２
のベアチップ薄膜回路素子を実装するための第２の電極
を第１の電極の周囲に設け、第１の電極に接続する配線
を基板の内層或いは裏面に配設して構成した配線基板の
表面に、第１のベアチップ薄膜回路素子をその表面を配
線基板の表面に対向させた状態でフリップチップにより
第１の電極に接続させて取り付け、第１のベアチップ薄
膜回路素子の裏面に第２のベアチップ薄膜回路素子をそ
の裏面側で取り付けるとともに第２の電極に第２のベア
チップ薄膜回路素子を金属ワイヤーで接続したことを特
徴とするベアチップ薄膜回路素子の実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34690095A JPH09162353A (ja) | 1995-12-13 | 1995-12-13 | ベアチップ薄膜回路素子の実装用配線基板および実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34690095A JPH09162353A (ja) | 1995-12-13 | 1995-12-13 | ベアチップ薄膜回路素子の実装用配線基板および実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09162353A true JPH09162353A (ja) | 1997-06-20 |
Family
ID=18386586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34690095A Pending JPH09162353A (ja) | 1995-12-13 | 1995-12-13 | ベアチップ薄膜回路素子の実装用配線基板および実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09162353A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001298039A (ja) * | 2000-04-12 | 2001-10-26 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| WO2002082538A1 (fr) * | 2001-04-06 | 2002-10-17 | Stmicroelectronics S.A. | Inductance integree |
-
1995
- 1995-12-13 JP JP34690095A patent/JPH09162353A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001298039A (ja) * | 2000-04-12 | 2001-10-26 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| WO2002082538A1 (fr) * | 2001-04-06 | 2002-10-17 | Stmicroelectronics S.A. | Inductance integree |
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