JPH0916280A - 低消費電力型遷移検出器を備えた自己タイミング方式のデータ処理システム - Google Patents
低消費電力型遷移検出器を備えた自己タイミング方式のデータ処理システムInfo
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- JPH0916280A JPH0916280A JP7243402A JP24340295A JPH0916280A JP H0916280 A JPH0916280 A JP H0916280A JP 7243402 A JP7243402 A JP 7243402A JP 24340295 A JP24340295 A JP 24340295A JP H0916280 A JPH0916280 A JP H0916280A
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Abstract
(57)【要約】
【課題】 低消費電力のデータ処理システムを実現す
る。 【解決手段】 本データ処理システムは、複数の入力
（３３）を有し、前記入力の１つにおける論理遷移に応
答して、前記入力の論理遷移の後、処理時間が経過した
後に出力を生成するデジタル回路（３１）、前記入力の
任意の１つにおける論理遷移の発生を検出し、前記発生
を表示する検出信号を生成する遷移検出器であって、前
記検出信号を供給するための出力（３９）を有するラッ
チ小回路を含む遷移検出器（４１）、および前記ラッチ
小回路の出力へつながれて前記検出信号を受信し、前記
処理時間にほぼ等しい遅延時間の後に時間経過信号を生
成する自己タイミング回路（４３）、を含む。
る。 【解決手段】 本データ処理システムは、複数の入力
（３３）を有し、前記入力の１つにおける論理遷移に応
答して、前記入力の論理遷移の後、処理時間が経過した
後に出力を生成するデジタル回路（３１）、前記入力の
任意の１つにおける論理遷移の発生を検出し、前記発生
を表示する検出信号を生成する遷移検出器であって、前
記検出信号を供給するための出力（３９）を有するラッ
チ小回路を含む遷移検出器（４１）、および前記ラッチ
小回路の出力へつながれて前記検出信号を受信し、前記
処理時間にほぼ等しい遅延時間の後に時間経過信号を生
成する自己タイミング回路（４３）、を含む。
Description
【０００１】
【発明の属する技術分野】本発明はデータ処理に対して
自己タイミング（ｓｅｌｆ−ｔｉｍｅｄ）の概念を適用
することに関するものであり、更に詳細には低電力消費
が重要視されるデータ処理応用分野での遷移検出に関す
る。
自己タイミング（ｓｅｌｆ−ｔｉｍｅｄ）の概念を適用
することに関するものであり、更に詳細には低電力消費
が重要視されるデータ処理応用分野での遷移検出に関す
る。
【０００２】
【従来の技術】データ処理システムは実質的に生活のあ
らゆる面に関連する無数の用途において利用されてい
る。データ処理システムがかなりの長時間に亘って電池
から電力を供給されるような用途では、データ処理シス
テムの電力消費を最小化することが特に望まれる。電池
電力をかなりの長時間に亘って使用するシステム例とし
ては、ノートブックおよびサブノートブック型コンピュ
ータシステムのような携帯型のデータ処理システムや、
遠隔地、危険な天候条件の地域、あるいは地震多発地帯
で採用されるデータ処理システムが含まれる。自己タイ
ミングの概念を利用するデータ処理システム、更に以下
に述べるようなデータ処理システムでは、遷移検出が電
力消費の点で重要な因子となっている。
らゆる面に関連する無数の用途において利用されてい
る。データ処理システムがかなりの長時間に亘って電池
から電力を供給されるような用途では、データ処理シス
テムの電力消費を最小化することが特に望まれる。電池
電力をかなりの長時間に亘って使用するシステム例とし
ては、ノートブックおよびサブノートブック型コンピュ
ータシステムのような携帯型のデータ処理システムや、
遠隔地、危険な天候条件の地域、あるいは地震多発地帯
で採用されるデータ処理システムが含まれる。自己タイ
ミングの概念を利用するデータ処理システム、更に以下
に述べるようなデータ処理システムでは、遷移検出が電
力消費の点で重要な因子となっている。
【０００３】
【発明が解決しようとする課題】自己タイミングの概念
を採用した従来のデータ処理システムでは、遷移検出器
の大きさは付随するデータ処理回路の大きさと共に増大
し、大きさおよび電力消費の両方の面で本体システムに
良くない影響を及ぼしている。
を採用した従来のデータ処理システムでは、遷移検出器
の大きさは付随するデータ処理回路の大きさと共に増大
し、大きさおよび電力消費の両方の面で本体システムに
良くない影響を及ぼしている。
【０００４】従って、自己タイミングの概念を採用した
データ処理システムに対して、その大きさが付随するデ
ータ処理回路に依存しない遷移検出器を提供することが
望ましい。
データ処理システムに対して、その大きさが付随するデ
ータ処理回路に依存しない遷移検出器を提供することが
望ましい。
【０００５】
【課題を解決するための手段】本発明は、自己タイミン
グの概念を採用したデータ処理システムに対して、その
大きさが付随するデータ処理回路の大きさに依存しない
遷移検出器を提供する。
グの概念を採用したデータ処理システムに対して、その
大きさが付随するデータ処理回路の大きさに依存しない
遷移検出器を提供する。
【０００６】
【発明の実施の形態】図１は本発明に従うデータ処理シ
ステム２０のブロック図である。データ処理システム２
０はデータ処理回路２１と周辺装置２３、２５、２７お
よび２９を含んでいる。図１の例示実施例では、データ
処理回路２１は周辺回路２３、２５、２７、および２９
の各々に対して接続されており、データ処理回路２１と
周辺回路２３、２５、２７、および２９との間で情報の
やり取りを行うようになっている。しかし、以下の説明
から明らかになるように、本発明に従うデータ処理シス
テムは、任意の数、および任意の型の（周辺回路２３、
２５、２７、および２９のような）周辺回路および周辺
装置を含むことができ、更にそれらはそれら同志の間、
およびデータ処理回路２１との間で当業者にとってこれ
までに既知の、あるいは将来に亘って考え得る任意のや
り方で以て相互接続されることができる。例として：デ
ータ処理回路２１としてマイクロプロセッサー、周辺回
路２３としてＤＲＡＭへのアクセスを制御するためのメ
モリ制御ユニット、周辺回路２５としてバス制御ユニッ
ト、周辺回路２７としてＲＯＭやＥＰＲＯＭのような不
揮発性メモリ、そして周辺回路２９としてグラフィック
ディスプレイ装置とのインターフェースを実現するグラ
フィック制御ユニットが挙げられよう。他の例として：
データ処理回路２１として加算器回路モジュール、周辺
回路２３としてオンチップのキャッシュメモリ、周辺回
路２５として実行／ロード−記憶ユニット、そして周辺
回路２７としてブランチオフセット（ｂｒａｎｃｈ ｏ
ｆｆｓｅｔ）が挙げられよう。
ステム２０のブロック図である。データ処理システム２
０はデータ処理回路２１と周辺装置２３、２５、２７お
よび２９を含んでいる。図１の例示実施例では、データ
処理回路２１は周辺回路２３、２５、２７、および２９
の各々に対して接続されており、データ処理回路２１と
周辺回路２３、２５、２７、および２９との間で情報の
やり取りを行うようになっている。しかし、以下の説明
から明らかになるように、本発明に従うデータ処理シス
テムは、任意の数、および任意の型の（周辺回路２３、
２５、２７、および２９のような）周辺回路および周辺
装置を含むことができ、更にそれらはそれら同志の間、
およびデータ処理回路２１との間で当業者にとってこれ
までに既知の、あるいは将来に亘って考え得る任意のや
り方で以て相互接続されることができる。例として：デ
ータ処理回路２１としてマイクロプロセッサー、周辺回
路２３としてＤＲＡＭへのアクセスを制御するためのメ
モリ制御ユニット、周辺回路２５としてバス制御ユニッ
ト、周辺回路２７としてＲＯＭやＥＰＲＯＭのような不
揮発性メモリ、そして周辺回路２９としてグラフィック
ディスプレイ装置とのインターフェースを実現するグラ
フィック制御ユニットが挙げられよう。他の例として：
データ処理回路２１として加算器回路モジュール、周辺
回路２３としてオンチップのキャッシュメモリ、周辺回
路２５として実行／ロード−記憶ユニット、そして周辺
回路２７としてブランチオフセット（ｂｒａｎｃｈ ｏ
ｆｆｓｅｔ）が挙げられよう。
【０００７】図２は図１のデータ処理回路２１部分をよ
り詳細に示している。データ処理論理回路３１は３３に
おいて入力を受け取り、それに対するデータ処理を実行
した後、３５に出力を供給し、それはデータ処理論理回
路の次のブロック４７への入力となる。入力３３はラッ
チ回路（ｌａｔｃｈ ｃｉｒｃｕｉｔｒｙ）３７の出力
によって駆動される。ラッチ回路３７の入力へは、デー
タ処理論理回路３１によって処理すべきデータがつなが
れている。ロード信号がラッチ回路３７のラッチに対し
てクロックを供給し、それによって所望のデータがデー
タ処理論理回路３１の入力３３へ供給される。一旦所望
のデータがラッチ回路３７を通ってデータ処理論理回路
３１の入力３３へラッチされると、データ処理論理回路
３１は入力３３に応答した出力を３５に供給する。デー
タ処理論理回路３１は入力３３に応答した出力３５を供
給するまでに、ここで処理時間と呼ぶ一定の時間を必要
とする。すなわち、ラッチ回路３７を通って入力３３が
ラッチされた後、論理回路ブロック３１に関する処理時
間が経過するまでは、次の論理回路ブロック４７が利用
できる出力３５は供給されない。一旦この処理時間が経
過すると、論理回路３１はそれのデータ処理作業を完了
し、次の論理回路ブロック４７が利用できる入力とし
て、出力が３５に用意される。このように、次の論理回
路ブロック４７はそれのデータ処理作業を開始する前に
前記処理時間が経過するのを待っていなければならない
が、性能の観点からは論理回路３１からの出力３５が利
用できるように用意されたらできるだけ早くそれのデー
タ処理作業を開始させるように励起されることが好まし
い。
り詳細に示している。データ処理論理回路３１は３３に
おいて入力を受け取り、それに対するデータ処理を実行
した後、３５に出力を供給し、それはデータ処理論理回
路の次のブロック４７への入力となる。入力３３はラッ
チ回路（ｌａｔｃｈ ｃｉｒｃｕｉｔｒｙ）３７の出力
によって駆動される。ラッチ回路３７の入力へは、デー
タ処理論理回路３１によって処理すべきデータがつなが
れている。ロード信号がラッチ回路３７のラッチに対し
てクロックを供給し、それによって所望のデータがデー
タ処理論理回路３１の入力３３へ供給される。一旦所望
のデータがラッチ回路３７を通ってデータ処理論理回路
３１の入力３３へラッチされると、データ処理論理回路
３１は入力３３に応答した出力を３５に供給する。デー
タ処理論理回路３１は入力３３に応答した出力３５を供
給するまでに、ここで処理時間と呼ぶ一定の時間を必要
とする。すなわち、ラッチ回路３７を通って入力３３が
ラッチされた後、論理回路ブロック３１に関する処理時
間が経過するまでは、次の論理回路ブロック４７が利用
できる出力３５は供給されない。一旦この処理時間が経
過すると、論理回路３１はそれのデータ処理作業を完了
し、次の論理回路ブロック４７が利用できる入力とし
て、出力が３５に用意される。このように、次の論理回
路ブロック４７はそれのデータ処理作業を開始する前に
前記処理時間が経過するのを待っていなければならない
が、性能の観点からは論理回路３１からの出力３５が利
用できるように用意されたらできるだけ早くそれのデー
タ処理作業を開始させるように励起されることが好まし
い。
【０００８】論理回路ブロック４７ができるだけ早くそ
れのデータ処理作業を開始することを許容するために、
図２のラッチ小回路（ｌａｔｃｈ ｃｉｒｃｕｉｔ）４
１によって具現化される遷移検出器と自己タイミング機
能を実現するための回路４３とが提供される。遷移検出
器４１は、例えば、それのデータ入力へ論理１が入力さ
れ、それのクロック入力へロード信号が入力されるＤ型
フリップフロップのような単一ラッチ小回路である。こ
うすれば、ロード信号に応答してラッチ回路（ｌａｔｃ
ｈ ｃｉｒｃｕｉｔｒｙ）３７を通って新しいデータが
クロック入力されることによって論理入力３３の１つに
遷移が発生する時には、ラッチ小回路４１もまたロード
信号に応答して論理１からそれのデータ出力へとクロッ
クが与えられる。ラッチ小回路４１のデータ出力は、こ
のように遷移検出信号３９として働き、それは自己タイ
ミング回路４３への入力となる。４３に示した自己タイ
ミング機能はデータ処理論理回路３１に関連する処理時
間を計測するように設計される。従って、遷移検出器ラ
ッチ４１からの遷移検出信号３９を受信すると、自己タ
イミング機能４３は、その後、処理時間が経過した後に
時間経過（Ｄｏｎｅ）信号（以下、経過信号と称す）を
出力する。データ処理論理回路の次のブロック４７はこ
の時間経過信号を受信し、それに応答してデータ処理論
理回路３１から供給される出力３５に対するそれのデー
タ処理作業を開始する。この時には、出力３５が用意さ
れており、データ処理論理回路４７での処理に利用でき
るようになっている。
れのデータ処理作業を開始することを許容するために、
図２のラッチ小回路（ｌａｔｃｈ ｃｉｒｃｕｉｔ）４
１によって具現化される遷移検出器と自己タイミング機
能を実現するための回路４３とが提供される。遷移検出
器４１は、例えば、それのデータ入力へ論理１が入力さ
れ、それのクロック入力へロード信号が入力されるＤ型
フリップフロップのような単一ラッチ小回路である。こ
うすれば、ロード信号に応答してラッチ回路（ｌａｔｃ
ｈ ｃｉｒｃｕｉｔｒｙ）３７を通って新しいデータが
クロック入力されることによって論理入力３３の１つに
遷移が発生する時には、ラッチ小回路４１もまたロード
信号に応答して論理１からそれのデータ出力へとクロッ
クが与えられる。ラッチ小回路４１のデータ出力は、こ
のように遷移検出信号３９として働き、それは自己タイ
ミング回路４３への入力となる。４３に示した自己タイ
ミング機能はデータ処理論理回路３１に関連する処理時
間を計測するように設計される。従って、遷移検出器ラ
ッチ４１からの遷移検出信号３９を受信すると、自己タ
イミング機能４３は、その後、処理時間が経過した後に
時間経過（Ｄｏｎｅ）信号（以下、経過信号と称す）を
出力する。データ処理論理回路の次のブロック４７はこ
の時間経過信号を受信し、それに応答してデータ処理論
理回路３１から供給される出力３５に対するそれのデー
タ処理作業を開始する。この時には、出力３５が用意さ
れており、データ処理論理回路４７での処理に利用でき
るようになっている。
【０００９】自己タイミング機能４３によって生成され
る経過信号により、データ処理論理回路４７は出力３５
が利用できるように用意された後（すなわち、データ処
理論理回路３１の処理時間が経過した後）直ちにそれの
データ処理作業を開始することができる。経過信号はま
た、遷移検出器ラッチ４１のリセット入力へもフィード
バックされ、それによって経過信号が高レベルになった
時に遷移検出信号３９は再び低レベルへ戻ることができ
る。データ処理論理回路３１の大きさやそれへの入力３
３の数の如何にかかわらず、遷移検出信号３９を生成す
るために必要とされるものは１個の単一ラッチ小回路４
１、例えば単一レジスタービットまたは単一のフリップ
フロップだけである。このことは電力消費のおよび集積
回路の面積のいずれの観点からも好ましいことである。
る経過信号により、データ処理論理回路４７は出力３５
が利用できるように用意された後（すなわち、データ処
理論理回路３１の処理時間が経過した後）直ちにそれの
データ処理作業を開始することができる。経過信号はま
た、遷移検出器ラッチ４１のリセット入力へもフィード
バックされ、それによって経過信号が高レベルになった
時に遷移検出信号３９は再び低レベルへ戻ることができ
る。データ処理論理回路３１の大きさやそれへの入力３
３の数の如何にかかわらず、遷移検出信号３９を生成す
るために必要とされるものは１個の単一ラッチ小回路４
１、例えば単一レジスタービットまたは単一のフリップ
フロップだけである。このことは電力消費のおよび集積
回路の面積のいずれの観点からも好ましいことである。
【００１０】図３は図２の自己タイミング機能の１つの
例を示している。図３において、自己タイミング機能は
ビットスライス論理回路によって実現されており、それ
は文字どおりデータ処理論理回路３１を通る時間的に最
悪の経路と同じものである。例えば、１対の３２ビット
入力を有する３２ビット並列加算器では、最悪の場合の
経路はいずれかの３２ビットの最上位ビットの経路であ
ろう。このように、最上位入力ビットの経路の論理回路
が、図３の自己タイミング機能のビットスライス論理回
路に正確に再現される。
例を示している。図３において、自己タイミング機能は
ビットスライス論理回路によって実現されており、それ
は文字どおりデータ処理論理回路３１を通る時間的に最
悪の経路と同じものである。例えば、１対の３２ビット
入力を有する３２ビット並列加算器では、最悪の場合の
経路はいずれかの３２ビットの最上位ビットの経路であ
ろう。このように、最上位入力ビットの経路の論理回路
が、図３の自己タイミング機能のビットスライス論理回
路に正確に再現される。
【００１１】図４は図２の自己タイミング機能の別の例
を示している。図４では、鎖状にインバーターが配置さ
れて、図３のビットスライス論理回路の処理時間を模擬
している。図４にはインバーターが示されているが、そ
の他の適当な遅延要素を鎖状に配置することでも十分で
ある。図４の自己タイミング機能は一般に図３のビット
スライス論理回路の近似よりもデータ処理論理回路３１
の処理時間の近似の正確さで劣るが、図４の構成のほう
が一般に電力消費および集積回路面積の点で低コストで
ある。
を示している。図４では、鎖状にインバーターが配置さ
れて、図３のビットスライス論理回路の処理時間を模擬
している。図４にはインバーターが示されているが、そ
の他の適当な遅延要素を鎖状に配置することでも十分で
ある。図４の自己タイミング機能は一般に図３のビット
スライス論理回路の近似よりもデータ処理論理回路３１
の処理時間の近似の正確さで劣るが、図４の構成のほう
が一般に電力消費および集積回路面積の点で低コストで
ある。
【００１２】本発明の例示実施例について説明してきた
が、この説明は本発明のスコープを限定するものではな
い。本発明は多様な実施例として具体化することができ
る。
が、この説明は本発明のスコープを限定するものではな
い。本発明は多様な実施例として具体化することができ
る。
【００１３】以上の説明に関して更に以下の項を開示す
る。 （１）デジタル電子装置であって、複数の入力を有し、
前記入力の１つにおける論理遷移に応答して、前記入力
の論理遷移の後、処理時間が経過した後に出力を生成す
るデジタル回路、前記入力の任意の１つにおける論理遷
移の発生を検出し、前記発生を表示する検出信号を生成
する遷移検出器であって、前記検出信号を供給するため
の出力を有するラッチ小回路を含む遷移検出器、および
前記ラッチ小回路の出力へつながれて前記検出信号を受
信し、前記処理時間にほぼ等しい遅延時間の後に時間経
過信号を生成する自己タイミング回路、を含むデジタル
電子装置。
る。 （１）デジタル電子装置であって、複数の入力を有し、
前記入力の１つにおける論理遷移に応答して、前記入力
の論理遷移の後、処理時間が経過した後に出力を生成す
るデジタル回路、前記入力の任意の１つにおける論理遷
移の発生を検出し、前記発生を表示する検出信号を生成
する遷移検出器であって、前記検出信号を供給するため
の出力を有するラッチ小回路を含む遷移検出器、および
前記ラッチ小回路の出力へつながれて前記検出信号を受
信し、前記処理時間にほぼ等しい遅延時間の後に時間経
過信号を生成する自己タイミング回路、を含むデジタル
電子装置。
【００１４】（２）第１項記載の装置であって、前記論
理遷移を前記デジタル回路の入力へ供給するためのラッ
チ回路であって、前記遷移検出器の前記ラッチ小回路の
クロック入力へもつながれるクロック信号を受信するク
ロック入力を有するラッチ回路を含むデジタル電子装
置。
理遷移を前記デジタル回路の入力へ供給するためのラッ
チ回路であって、前記遷移検出器の前記ラッチ小回路の
クロック入力へもつながれるクロック信号を受信するク
ロック入力を有するラッチ回路を含むデジタル電子装
置。
【００１５】（３）第２項記載の装置であって、前記遷
移検出器の前記ラッチ小回路が、固定された論理レベル
を供給されるデータ入力を含んでいるデジタル電子装
置。
移検出器の前記ラッチ小回路が、固定された論理レベル
を供給されるデータ入力を含んでいるデジタル電子装
置。
【００１６】（４）第３項記載の装置であって、前記遷
移検出器の前記ラッチ小回路が、前記時間経過信号を供
給されるリセット入力を含んでいるデジタル電子装置。
移検出器の前記ラッチ小回路が、前記時間経過信号を供
給されるリセット入力を含んでいるデジタル電子装置。
【００１７】（５）第１項記載の装置であって、前記遷
移検出器の前記ラッチ小回路が、前記時間経過信号を供
給されるリセット入力を含んでいるデジタル電子装置。
移検出器の前記ラッチ小回路が、前記時間経過信号を供
給されるリセット入力を含んでいるデジタル電子装置。
【００１８】（６）第１項記載の装置であって、前記デ
ジタル回路が並列加算器回路を含んでいるデジタル電子
装置。
ジタル回路が並列加算器回路を含んでいるデジタル電子
装置。
【００１９】（７）データ処理システムであって、デー
タに対してデータ処理作業を施すデータ処理回路（ｃｉ
ｒｃｕｉｔｒｙ）、前記データ処理回路へつながれて前
記データ処理回路との間で情報のやり取りを行う周辺回
路、を含み、前記データ処理回路が、複数の入力を有し
前記入力の１つにおける論理遷移に応答して前記入力論
理遷移の後、処理時間が経過した後に出力を生成するデ
ータ処理小回路（ｃｉｒｃｕｉｔ）、前記入力の任意の
１つにおける論理遷移の発生を検出し、前記発生を表示
する検出信号を生成するための遷移検出器であって、前
記検出信号を供給するための出力を有するラッチ小回路
（ｃｉｒｃｕｉｔ）、前記ラッチ小回路の出力へつなが
れて前記検出信号を受信し、および前記処理時間を模擬
する遅延時間の後に経過信号を発生させるための自己タ
イミング回路を含む遷移検出器を含んでいる、データ処
理システム。
タに対してデータ処理作業を施すデータ処理回路（ｃｉ
ｒｃｕｉｔｒｙ）、前記データ処理回路へつながれて前
記データ処理回路との間で情報のやり取りを行う周辺回
路、を含み、前記データ処理回路が、複数の入力を有し
前記入力の１つにおける論理遷移に応答して前記入力論
理遷移の後、処理時間が経過した後に出力を生成するデ
ータ処理小回路（ｃｉｒｃｕｉｔ）、前記入力の任意の
１つにおける論理遷移の発生を検出し、前記発生を表示
する検出信号を生成するための遷移検出器であって、前
記検出信号を供給するための出力を有するラッチ小回路
（ｃｉｒｃｕｉｔ）、前記ラッチ小回路の出力へつなが
れて前記検出信号を受信し、および前記処理時間を模擬
する遅延時間の後に経過信号を発生させるための自己タ
イミング回路を含む遷移検出器を含んでいる、データ処
理システム。
【００２０】（８）第７項記載のシステムであって、前
記データ処理回路が前記データ処理小回路の前記入力へ
前記論理遷移を供給するためのラッチ回路であって、前
記遷移検出器の前記ラッチ小回路のクロック入力へもつ
ながれるクロック信号を受信するクロック入力を有する
ラッチ回路を含んでいるデータ処理システム。
記データ処理回路が前記データ処理小回路の前記入力へ
前記論理遷移を供給するためのラッチ回路であって、前
記遷移検出器の前記ラッチ小回路のクロック入力へもつ
ながれるクロック信号を受信するクロック入力を有する
ラッチ回路を含んでいるデータ処理システム。
【００２１】（９）第８項記載のシステムであって、前
記遷移検出器の前記ラッチ小回路が、固定された論理レ
ベルを供給されるデータ入力を有しているデータ処理シ
ステム。
記遷移検出器の前記ラッチ小回路が、固定された論理レ
ベルを供給されるデータ入力を有しているデータ処理シ
ステム。
【００２２】（１０）第９項記載のシステムであって、
前記遷移検出器の前記ラッチ小回路が前記時間経過信号
を供給されるリセット入力を含んでいるデータ処理シス
テム。
前記遷移検出器の前記ラッチ小回路が前記時間経過信号
を供給されるリセット入力を含んでいるデータ処理シス
テム。
【００２３】（１１）第７項記載のシステムであって、
前記遷移検出器の前記ラッチ小回路が前記時間経過信号
を供給されるリセット入力を含んでいるデータ処理シス
テム。
前記遷移検出器の前記ラッチ小回路が前記時間経過信号
を供給されるリセット入力を含んでいるデータ処理シス
テム。
【００２４】（１２）第７項記載のシステムであって、
前記データ処理小回路が並列加算器回路を含んでいるデ
ータ処理システム。
前記データ処理小回路が並列加算器回路を含んでいるデ
ータ処理システム。
【００２５】（１３）デジタル回路の出力が用意できて
いることを信号化する方法であって、前記デジタル回路
の入力における論理遷移の発生を検出すること、および
ラッチ小回路を用いて前記発生を表示する検出信号を生
成すること、および前記検出信号の生成に応答し、前記
デジタル回路が前記出力を生成することを許容するため
に適した遅延時間を設けて、その後に時間経過信号を生
成すること、の工程を含む方法。
いることを信号化する方法であって、前記デジタル回路
の入力における論理遷移の発生を検出すること、および
ラッチ小回路を用いて前記発生を表示する検出信号を生
成すること、および前記検出信号の生成に応答し、前記
デジタル回路が前記出力を生成することを許容するため
に適した遅延時間を設けて、その後に時間経過信号を生
成すること、の工程を含む方法。
【００２６】（１４）第１３項記載の方法であって、ラ
ッチ回路を用いて前記論理遷移を前記デジタル回路の入
力へ供給し、更に前記ラッチ回路および前記ラッチ小回
路に対して単一のクロック信号をクロック入力すること
を含む方法。
ッチ回路を用いて前記論理遷移を前記デジタル回路の入
力へ供給し、更に前記ラッチ回路および前記ラッチ小回
路に対して単一のクロック信号をクロック入力すること
を含む方法。
【００２７】（１５）第１項記載の装置であって、前記
デジタル回路がデータ処理小回路であって、更に別のデ
ータ処理小回路を含み、前記別のデータ処理小回路が前
記最初に述べたデータ処理小回路の前記出力へつながれ
たデータ入力と、前記自己タイミング回路からの前記経
過信号を受信するための制御入力とを有し、前記別のデ
ータ処理小回路が前記経過信号に応答してそれのデータ
入力へ前記最初に述べたデータ処理小回路から受信され
るデータの処理を開始するようになったデジタル電子装
置。
デジタル回路がデータ処理小回路であって、更に別のデ
ータ処理小回路を含み、前記別のデータ処理小回路が前
記最初に述べたデータ処理小回路の前記出力へつながれ
たデータ入力と、前記自己タイミング回路からの前記経
過信号を受信するための制御入力とを有し、前記別のデ
ータ処理小回路が前記経過信号に応答してそれのデータ
入力へ前記最初に述べたデータ処理小回路から受信され
るデータの処理を開始するようになったデジタル電子装
置。
【００２８】（１６）第１のデータ処理回路（４７）に
対して、第２のデータ処理回路（３１）の出力（３５）
が第１のデータ処理回路による処理のために用意されて
いることを信号で知らせるための方法が提供される。
対して、第２のデータ処理回路（３１）の出力（３５）
が第１のデータ処理回路による処理のために用意されて
いることを信号で知らせるための方法が提供される。
【図１】本発明に従うデータ処理システムのブロック
図。
図。
【図２】図１のデータ処理回路の一部分のブロック図。
【図３】図２の自己タイミング機能を提供する１つの例
を示す図。
を示す図。
【図４】図２の自己タイミング機能を提供する別の例を
示す図。
示す図。
２０ データ処理システム ２１ データ処理回路 ２３，２５，２７，２９ 周辺回路 ３１ データ処理論理回路 ３３ 入力 ３５ 出力 ３７ ラッチ回路 ３９ 遷移検出信号 ４１ ラッチ小回路 ４３ 自己タイミング機能 ４７ データ処理論理回路
Claims (2)
- 【請求項１】 デジタル電子装置であって、 複数の入力を有し、前記入力の１つにおける論理遷移に
応答して、前記入力の該論理遷移の後、処理時間が経過
した後に出力を生成するデジタル回路、 前記入力の任意の１つにおける論理遷移の発生を検出
し、前記発生を表示する検出信号を生成する遷移検出器
であって、前記検出信号を供給するための出力を有する
ラッチ小回路を含む前記遷移検出器、および前記ラッチ
小回路の出力へつながれて前記検出信号を受信し、前記
処理時間にほぼ等しい遅延時間の後に時間経過信号を生
成する自己タイミング回路、を含むデジタル電子装置。 - 【請求項２】 デジタル回路の出力が用意できているこ
とを信号化する方法であって、 前記デジタル回路の入力における論理遷移の発生を検出
すること、およびラッチ小回路を用いて前記発生を表示
する検出信号を生成すること、および前記検出信号の生
成に応答し、前記デジタル回路が前記出力を生成するこ
とを許容するために適した遅延時間を設けて、その後に
時間経過信号を生成すること、の工程を含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US30982594A | 1994-09-21 | 1994-09-21 | |
| US309825 | 1994-09-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0916280A true JPH0916280A (ja) | 1997-01-17 |
Family
ID=23199823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7243402A Pending JPH0916280A (ja) | 1994-09-21 | 1995-09-21 | 低消費電力型遷移検出器を備えた自己タイミング方式のデータ処理システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5698996A (ja) |
| EP (1) | EP0703530A3 (ja) |
| JP (1) | JPH0916280A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19639937C1 (de) * | 1996-09-27 | 1998-03-12 | Siemens Ag | Schaltungsanordnung mit zwischen Registern angeordneten kombinatorischen Blöcken |
| KR100492048B1 (ko) * | 1996-11-15 | 2005-08-31 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 자체-타이밍명령실행유닛을갖춘데이터처리회로 |
| US5912900A (en) * | 1996-12-13 | 1999-06-15 | International Business Machines Corporation | Method and system for testing self-timed circuitry |
| US5939898A (en) * | 1997-06-24 | 1999-08-17 | International Business Machines Corporation | Input isolation for self-resetting CMOS macros |
| US6522170B1 (en) * | 1998-04-27 | 2003-02-18 | International Business Machines Corporation | Self-timed CMOS static logic circuit |
| DE102011108576A1 (de) * | 2011-07-27 | 2013-01-31 | Texas Instruments Deutschland Gmbh | Selbstgetaktete Multipliziereinheit |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3925652A (en) * | 1975-03-26 | 1975-12-09 | Honeywell Inf Systems | Current mode carry look-ahead array |
| US4039858A (en) * | 1976-04-05 | 1977-08-02 | Rca Corporation | Transition detector |
| JPS62151053A (ja) * | 1985-12-25 | 1987-07-06 | Iwatsu Electric Co Ltd | ノイズ除去回路 |
| US4692635A (en) * | 1986-06-26 | 1987-09-08 | National Semiconductor Corp. | Self-timed logic level transition detector |
| US4940904A (en) * | 1988-05-23 | 1990-07-10 | Industrial Technology Research Institute | Output circuit for producing positive and negative pulses at a single output terminal |
| US5121003A (en) * | 1990-10-10 | 1992-06-09 | Hal Computer Systems, Inc. | Zero overhead self-timed iterative logic |
| US5124584A (en) * | 1990-10-22 | 1992-06-23 | Sgs-Thomson Microelectronics, Inc. | Address buffer circuit with transition-based latching |
| DE69317927T2 (de) * | 1992-02-28 | 1998-11-19 | Sony Corp | Halbleiterspeicheranordnung mit einer Adressübergangsabfühlschaltung |
| US5194768A (en) * | 1992-03-27 | 1993-03-16 | Advanced Micro Devices, Inc. | Apparatus for filtering noise from a periodic signal |
| US5475320A (en) * | 1994-08-11 | 1995-12-12 | Texas Instruments Incorporated | Data processing with a self-timed approach to spurious transitions |
-
1995
- 1995-09-15 EP EP95114544A patent/EP0703530A3/en not_active Withdrawn
- 1995-09-21 JP JP7243402A patent/JPH0916280A/ja active Pending
-
1996
- 1996-08-01 US US08/692,795 patent/US5698996A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5698996A (en) | 1997-12-16 |
| EP0703530A3 (en) | 1996-08-14 |
| EP0703530A2 (en) | 1996-03-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040608 |
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| A02 | Decision of refusal |
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