JPH09163748A - 整流回路 - Google Patents
整流回路Info
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- JPH09163748A JPH09163748A JP31657695A JP31657695A JPH09163748A JP H09163748 A JPH09163748 A JP H09163748A JP 31657695 A JP31657695 A JP 31657695A JP 31657695 A JP31657695 A JP 31657695A JP H09163748 A JPH09163748 A JP H09163748A
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- Japan
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- 239000003990 capacitor Substances 0.000 claims abstract description 14
- 238000010586 diagram Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
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- Rectifiers (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】
【課題】トランスを用いることなく、出力電圧値が入力
電圧値に制限されることのない整流回路を提供する。 【解決手段】入力端子Ａ’，ＡにダイオードブリッジＤ
Ｂが接続され、このダイオードブリッジＤＢの出力端と
整流回路の出力端子との間にスイッチ素子Ｓが接続され
る。このスイッチ素子Ｓは、比較器ＣＯＭにより制御さ
れる。比較器ＣＯＭは、ダイオードブリッジＤＢの出力
電圧を予め定められた電圧値と比較し、当該出力電圧が
当該予め定められた電圧値より低いときスイッチ素子Ｓ
を導通させ、それ以外のときスイッチ素子Ｓを遮断させ
る。出力端子Ｂ’，Ｂに並列にコンデンサＣが接続され
る。
電圧値に制限されることのない整流回路を提供する。 【解決手段】入力端子Ａ’，ＡにダイオードブリッジＤ
Ｂが接続され、このダイオードブリッジＤＢの出力端と
整流回路の出力端子との間にスイッチ素子Ｓが接続され
る。このスイッチ素子Ｓは、比較器ＣＯＭにより制御さ
れる。比較器ＣＯＭは、ダイオードブリッジＤＢの出力
電圧を予め定められた電圧値と比較し、当該出力電圧が
当該予め定められた電圧値より低いときスイッチ素子Ｓ
を導通させ、それ以外のときスイッチ素子Ｓを遮断させ
る。出力端子Ｂ’，Ｂに並列にコンデンサＣが接続され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、交流電圧を直流電
圧に変換する整流回路に関する。
圧に変換する整流回路に関する。
【０００２】
【従来の技術】交流電圧を整流して直流電圧に変換する
回路としては、従来、一般に図５または図６に示すよう
な回路が利用されている。
回路としては、従来、一般に図５または図６に示すよう
な回路が利用されている。
【０００３】図５はトランスを用いない型の回路であ
り、入力端子Ａ’，Ａに交流入力電圧ｅs（＝ｅsｉｎω
ｔ）が入力され、これが直並列接続された４つのダイオ
ードＤ１〜Ｄ４からなるダイオードブリッジＤＢに印加
される。このダイオードブリッジＤＢの２出力端子はコ
ンデンサＣの両端に接続され、かつ出力端子Ｂ’，Ｂに
接続される。この出力端子から直流出力電圧ｅoutが、
負荷抵抗Ｒに対して出力される。
り、入力端子Ａ’，Ａに交流入力電圧ｅs（＝ｅsｉｎω
ｔ）が入力され、これが直並列接続された４つのダイオ
ードＤ１〜Ｄ４からなるダイオードブリッジＤＢに印加
される。このダイオードブリッジＤＢの２出力端子はコ
ンデンサＣの両端に接続され、かつ出力端子Ｂ’，Ｂに
接続される。この出力端子から直流出力電圧ｅoutが、
負荷抵抗Ｒに対して出力される。
【０００４】入力電圧ｅs、出力電圧ｅout、およびダイ
オードブリッジＤＢからの出力電流ｉの典型的な動作波
形を図７に示す。図５において、入力端子Ａ’，Ａに入
力交流電圧ｅsが入力される。図７の時刻ｔ０〜ｔ１の
期間、コンデンサＣに電荷が充電され、その電圧ｅout
は ｜ｅs｜＜ｅout である。
オードブリッジＤＢからの出力電流ｉの典型的な動作波
形を図７に示す。図５において、入力端子Ａ’，Ａに入
力交流電圧ｅsが入力される。図７の時刻ｔ０〜ｔ１の
期間、コンデンサＣに電荷が充電され、その電圧ｅout
は ｜ｅs｜＜ｅout である。
【０００５】時刻ｔ１〜ｔ２の期間では、 ｜ｅs｜＞ｅout となり、電流ｉが、Ａ’→Ｄ１→Ｃ→Ｄ４→Ａの方向に
流れる。
流れる。
【０００６】時刻ｔ２〜ｔ４の期間では、 ｜ｅs｜＜ｅout である。
【０００７】時刻ｔ４〜ｔ５の期間では、 ｜ｅs｜＞ｅout となり、電流ｉが、Ａ→Ｄ２→Ｃ→Ｄ３→Ａ’の方向に
流れる。以後は、これと同様の繰り返しとなる。
流れる。以後は、これと同様の繰り返しとなる。
【０００８】図５の整流回路の出力電圧ｅoutは、交流
入力電圧の波高値に等しいほぼＥとなる。交流電圧ｅs
の実効値を１００Ｖとすれば、ｅout≒１４０Ｖとな
る。
入力電圧の波高値に等しいほぼＥとなる。交流電圧ｅs
の実効値を１００Ｖとすれば、ｅout≒１４０Ｖとな
る。
【０００９】図６は、図５の回路の前段にトランスＴを
設けて入力電圧ｅsを電圧ｅpに変換した後、図５と同様
の動作を行うものである。トランスＴの１次側巻数をｎ
１、２次側巻数をｎ２とすれば、トランスの２次側電圧
ｅpは、 ｅp＝（ｎ２／ｎ１）ｅs となる。よって、ｅout≒（ｎ２／ｎ１）Ｅとなる。
設けて入力電圧ｅsを電圧ｅpに変換した後、図５と同様
の動作を行うものである。トランスＴの１次側巻数をｎ
１、２次側巻数をｎ２とすれば、トランスの２次側電圧
ｅpは、 ｅp＝（ｎ２／ｎ１）ｅs となる。よって、ｅout≒（ｎ２／ｎ１）Ｅとなる。
【００１０】交流入力電圧ｅsの実効値を１００Ｖ、
（ｎ２／ｎ１）＝１／５とすれば、ｅout≒２８Ｖとな
る。
（ｎ２／ｎ１）＝１／５とすれば、ｅout≒２８Ｖとな
る。
【００１１】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の整流回路にあっては、次のような問題があっ
た。
うな従来の整流回路にあっては、次のような問題があっ
た。
【００１２】すなわち、図５に示したような、直接、ダ
イオードにより整流を行う回路では、整流後の電圧値
は、交流入力電圧の波高値に制限された。
イオードにより整流を行う回路では、整流後の電圧値
は、交流入力電圧の波高値に制限された。
【００１３】また、図６に示したようなトランスを使用
する回路の場合、整流後の電圧値は交流入力電圧の波高
値に制限されないが、トランスの設計に手間および期間
を要するとともに、回路実装面において、トランスの寸
法（幅、長さ、高さ）および重量に左右され、電源小型
化に支障を来す場合があった。
する回路の場合、整流後の電圧値は交流入力電圧の波高
値に制限されないが、トランスの設計に手間および期間
を要するとともに、回路実装面において、トランスの寸
法（幅、長さ、高さ）および重量に左右され、電源小型
化に支障を来す場合があった。
【００１４】本発明は、このような従来の問題点に着目
してなされたものであり、トランスを用いることなく、
出力電圧値が入力電圧値に制限されることのない整流回
路を提供するものである。
してなされたものであり、トランスを用いることなく、
出力電圧値が入力電圧値に制限されることのない整流回
路を提供するものである。
【００１５】
【課題を解決するための手段】本発明による整流回路
は、入力端子に印加された交流電圧をより低圧の直流電
圧に変換して出力端子に出力する整流回路であって、前
記入力端子に接続された少なくとも１つの整流素子と、
該整流素子と前記出力端子との間に直列に接続され、選
択的に導通／遮断されるスイッチ素子と、前記整流素子
の出力電圧を予め定められた電圧値と比較し、当該出力
電圧が当該予め定められた電圧値より低いとき前記スイ
ッチ素子を導通させ、それ以外のとき前記スイッチ素子
を遮断させる比較器と、前記出力端子に並列に接続され
たコンデンサとを備えることを特徴とする。
は、入力端子に印加された交流電圧をより低圧の直流電
圧に変換して出力端子に出力する整流回路であって、前
記入力端子に接続された少なくとも１つの整流素子と、
該整流素子と前記出力端子との間に直列に接続され、選
択的に導通／遮断されるスイッチ素子と、前記整流素子
の出力電圧を予め定められた電圧値と比較し、当該出力
電圧が当該予め定められた電圧値より低いとき前記スイ
ッチ素子を導通させ、それ以外のとき前記スイッチ素子
を遮断させる比較器と、前記出力端子に並列に接続され
たコンデンサとを備えることを特徴とする。
【００１６】前記少なくとも１つの整流素子としては、
好ましくは、ダイオードブリッジを用いる。また、前記
スイッチ素子はトランジスタにより構成することができ
る。
好ましくは、ダイオードブリッジを用いる。また、前記
スイッチ素子はトランジスタにより構成することができ
る。
【００１７】本発明による整流回路では、比較器におい
てダイオードから出力される交流電圧値が予め定められ
た電圧Ｅｏ以下のの期間、スイッチ素子をオンさせ、そ
れ以外の期間はオフさせる。これにより、整流回路の出
力電圧値をほぼその予め定められた電圧Ｅｏに一致させ
ることができる。すなわち、トランスを用いることな
く、出力電圧値が入力電圧値により制限されない整流回
路を提供することができる。
てダイオードから出力される交流電圧値が予め定められ
た電圧Ｅｏ以下のの期間、スイッチ素子をオンさせ、そ
れ以外の期間はオフさせる。これにより、整流回路の出
力電圧値をほぼその予め定められた電圧Ｅｏに一致させ
ることができる。すなわち、トランスを用いることな
く、出力電圧値が入力電圧値により制限されない整流回
路を提供することができる。
【００１８】
【発明の実施の形態】図１に、本発明による整流回路の
一実施の形態を示す。図５に示した回路要素と同一の要
素には同一の参照符号を付してある。
一実施の形態を示す。図５に示した回路要素と同一の要
素には同一の参照符号を付してある。
【００１９】図１の回路において図５と異なるのは、ダ
イオードブリッジＤＢの出力端に、コンデンサＣへの経
路を導通／遮断するスイッチ素子Ｓを設けるとともに、
このスイッチ素子Ｓをオンオフ制御する比較器ＣＯＭを
設けたことである。比較器ＣＯＭは、ダイオードブリッ
ジＤＢの出力電圧ｅdに応じてスイッチ素子Ｓを選択的
に導通状態とする制御信号ａを出力する。すなわち、制
御信号ａは、電圧ｅdが予め定めた電圧Ｅｏより小さい
ときスイッチ素子Ｓを閉じて導通状態とし、電圧Ｅｏよ
り大きいときスイッチ素子Ｓを開いて非導通状態とす
る。
イオードブリッジＤＢの出力端に、コンデンサＣへの経
路を導通／遮断するスイッチ素子Ｓを設けるとともに、
このスイッチ素子Ｓをオンオフ制御する比較器ＣＯＭを
設けたことである。比較器ＣＯＭは、ダイオードブリッ
ジＤＢの出力電圧ｅdに応じてスイッチ素子Ｓを選択的
に導通状態とする制御信号ａを出力する。すなわち、制
御信号ａは、電圧ｅdが予め定めた電圧Ｅｏより小さい
ときスイッチ素子Ｓを閉じて導通状態とし、電圧Ｅｏよ
り大きいときスイッチ素子Ｓを開いて非導通状態とす
る。
【００２０】なお、半波整流を行う場合には、整流素子
としてのダイオードは１つで足りる。
としてのダイオードは１つで足りる。
【００２１】図２に、図１の回路の動作波形を示し、こ
れを参照して図１の回路動作を説明する。
れを参照して図１の回路動作を説明する。
【００２２】入力端子Ａ’，Ａに入力される交流入力電
圧ｅsは、波高値Ｅのサイン波、すなわちｅs＝Ｅｓｉｎ
ωｔとする。図２から分かるように、電圧ｅdは、交流
入力電圧ｅsを全波整流した波形となる。
圧ｅsは、波高値Ｅのサイン波、すなわちｅs＝Ｅｓｉｎ
ωｔとする。図２から分かるように、電圧ｅdは、交流
入力電圧ｅsを全波整流した波形となる。
【００２３】図２の時刻ｔ０〜ｔ１の期間では、ｅd＜
Ｅｏであるから、スイッチ素子Ｓは導通状態となり、電
流ｉは、ｅd＞ｅoutの条件になったとき流れ、その方向
は、Ａ’→Ｄ１→Ｓ→Ｃ→Ｄ４→Ａとなる。このとき、
コンデンサＣが充電されると共に、負荷抵抗Ｒに電流が
流れる。
Ｅｏであるから、スイッチ素子Ｓは導通状態となり、電
流ｉは、ｅd＞ｅoutの条件になったとき流れ、その方向
は、Ａ’→Ｄ１→Ｓ→Ｃ→Ｄ４→Ａとなる。このとき、
コンデンサＣが充電されると共に、負荷抵抗Ｒに電流が
流れる。
【００２４】時刻ｔ１〜ｔ２の期間では、ｅd＞Ｅｏで
あるから、スイッチ素子は非道通状態となる。このと
き、コンデンサＣから負荷Ｒへ電流が放電されるので、
電圧ｅoutは降下していく。
あるから、スイッチ素子は非道通状態となる。このと
き、コンデンサＣから負荷Ｒへ電流が放電されるので、
電圧ｅoutは降下していく。
【００２５】時刻ｔ２〜ｔ３の期間では、再び、ｅd＜
Ｅｏとなるから、スイッチ素子Ｓは導通状態となり、ｅ
d＞ｅoutの条件下で、電流ｉは、Ａ’→Ｄ１→Ｓ→Ｃ→
Ｄ４→Ａの方向に流れる。このときコンデンサＣが充電
されると共に、負荷抵抗Ｒに電流が流れる。
Ｅｏとなるから、スイッチ素子Ｓは導通状態となり、ｅ
d＞ｅoutの条件下で、電流ｉは、Ａ’→Ｄ１→Ｓ→Ｃ→
Ｄ４→Ａの方向に流れる。このときコンデンサＣが充電
されると共に、負荷抵抗Ｒに電流が流れる。
【００２６】時刻ｔ３〜ｔ４の期間でも、ｅd＜Ｅｏで
あるから、同様に、ｅd＞ｅoutの条件下で、電流ｉは、
Ａ→Ｄ２→Ｓ→Ｃ→Ｄ３→Ａ’の方向に流れ、コンデン
サＣが充電されると共に、負荷抵抗Ｒに電流が流れる。
あるから、同様に、ｅd＞ｅoutの条件下で、電流ｉは、
Ａ→Ｄ２→Ｓ→Ｃ→Ｄ３→Ａ’の方向に流れ、コンデン
サＣが充電されると共に、負荷抵抗Ｒに電流が流れる。
【００２７】時刻ｔ４〜ｔ５の期間では、ｅd＞Ｅｏで
あるから、スイッチ素子は非道通状態となり、コンデン
サＣから負荷Ｒへ電流が放電されるので、電圧ｅoutは
降下していく。
あるから、スイッチ素子は非道通状態となり、コンデン
サＣから負荷Ｒへ電流が放電されるので、電圧ｅoutは
降下していく。
【００２８】時刻ｔ５〜ｔ６の期間では、再び、ｅd＜
Ｅｏとなるから、ｅd＞ｅoutの条件下で、電流ｉは、Ａ
→Ｄ２→Ｓ→Ｃ→Ｄ３→Ａ’の方向に流れ、コンデンサ
Ｃが充電されると共に、負荷抵抗Ｒに電流が流れる。
Ｅｏとなるから、ｅd＞ｅoutの条件下で、電流ｉは、Ａ
→Ｄ２→Ｓ→Ｃ→Ｄ３→Ａ’の方向に流れ、コンデンサ
Ｃが充電されると共に、負荷抵抗Ｒに電流が流れる。
【００２９】時刻ｔ６〜ｔ７の期間でもｅd＜Ｅｏであ
るから、ｅd＞ｅoutの条件下で、電流ｉは、Ａ’→Ｄ１
→Ｓ→Ｃ→Ｄ４→Ａの方向に流れ、コンデンサＣが充電
されると共に、負荷抵抗Ｒに電流が流れる。
るから、ｅd＞ｅoutの条件下で、電流ｉは、Ａ’→Ｄ１
→Ｓ→Ｃ→Ｄ４→Ａの方向に流れ、コンデンサＣが充電
されると共に、負荷抵抗Ｒに電流が流れる。
【００３０】以後は、以上の１周期の動作を繰り返す。
【００３１】図３に、図１のより具体的な回路を示す。
この例では、スイッチ素子ＳはＰＮＰトランジスタＱ１
により構成され、比較器ＣＯＭは、シャントレギュレー
タＵ１、抵抗Ｒ１〜Ｒ６、ＮＰＮトランジスタＱ２によ
り構成される。
この例では、スイッチ素子ＳはＰＮＰトランジスタＱ１
により構成され、比較器ＣＯＭは、シャントレギュレー
タＵ１、抵抗Ｒ１〜Ｒ６、ＮＰＮトランジスタＱ２によ
り構成される。
【００３２】シャントレギュレータＵ１は、図３に一部
拡大図示するように、演算増幅器、トランジスタおよび
基準電圧源Ｖrefからなり、カソードＣａ、アノードＡ
ｎ、リファレンスＲｅの３端子を有し、レファレンスＲ
ｅの電圧ｅ１が基準電圧Ｖrefより大の場合にカソード
Ｃａ・アノードＡｎ間が低インピーダンスとなり、電圧
ｅ２（すなわちカソードＣａの電位）が低下する。逆
に、電圧ｅ１がＶrefより小の場合には電圧ｅ２は高電
圧となる。
拡大図示するように、演算増幅器、トランジスタおよび
基準電圧源Ｖrefからなり、カソードＣａ、アノードＡ
ｎ、リファレンスＲｅの３端子を有し、レファレンスＲ
ｅの電圧ｅ１が基準電圧Ｖrefより大の場合にカソード
Ｃａ・アノードＡｎ間が低インピーダンスとなり、電圧
ｅ２（すなわちカソードＣａの電位）が低下する。逆
に、電圧ｅ１がＶrefより小の場合には電圧ｅ２は高電
圧となる。
【００３３】ところで、電圧ｅ１は、電圧ｅdを抵抗Ｒ
１，Ｒ２で分圧したものであるから、 ｅ１＝（Ｒ２／（Ｒ１＋Ｒ２））ｅd となる。
１，Ｒ２で分圧したものであるから、 ｅ１＝（Ｒ２／（Ｒ１＋Ｒ２））ｅd となる。
【００３４】したがって、 ｅd＜（１＋（Ｒ１／Ｒ２））Ｖref のとき、ｅ２は高電圧となり、トランジスタＱ２はオン
する。これにより、トランジスタＱ１もオンとなり、導
通状態となる。逆に、 ｅd＞（１＋（Ｒ１／Ｒ２））Ｖref のとき、ｅ２は低電圧となり、トランジスタＱ２はオフ
する。これにより、トランジスタＱ１もオフとなり、非
導通状態となる。
する。これにより、トランジスタＱ１もオンとなり、導
通状態となる。逆に、 ｅd＞（１＋（Ｒ１／Ｒ２））Ｖref のとき、ｅ２は低電圧となり、トランジスタＱ２はオフ
する。これにより、トランジスタＱ１もオフとなり、非
導通状態となる。
【００３５】次に、図４に、比較器ＣＯＭをさらに別の
構成とした整流回路の構成を示す。
構成とした整流回路の構成を示す。
【００３６】図４において、比較器ＣＯＭは、ツェナー
ダイオードＺ１、抵抗Ｒ２〜Ｒ７、ＮＰＮトランジスタ
Ｑ２，Ｑ３により構成される。
ダイオードＺ１、抵抗Ｒ２〜Ｒ７、ＮＰＮトランジスタ
Ｑ２，Ｑ３により構成される。
【００３７】ツェナーダイオードＺ１のツェナー電圧を
Ｖｚとすれば、ｅd＜Ｖｚのとき、ツェナーダイオード
は導通せず、よってｅ１＝０となる。その結果、トラン
ジスタＱ３はオフとなり、トランジスタＱ２はオンとな
る。これにより、スイッチ素子ＳであるトランジスタＱ
１が導通状態となる。
Ｖｚとすれば、ｅd＜Ｖｚのとき、ツェナーダイオード
は導通せず、よってｅ１＝０となる。その結果、トラン
ジスタＱ３はオフとなり、トランジスタＱ２はオンとな
る。これにより、スイッチ素子ＳであるトランジスタＱ
１が導通状態となる。
【００３８】逆に、ｅd＞Ｖｚのとき、ツェナーダイオ
ードは導通し、よってｅ１＝ｅd−Ｖｚとなる。その結
果、トランジスタＱ３はオンとなり、トランジスタＱ２
はオフとなる。これにより、トランジスタＱ１が非導通
状態となる。
ードは導通し、よってｅ１＝ｅd−Ｖｚとなる。その結
果、トランジスタＱ３はオンとなり、トランジスタＱ２
はオフとなる。これにより、トランジスタＱ１が非導通
状態となる。
【００３９】なお、図４の回路の動作波形は、図２に示
したものと同様である。
したものと同様である。
【００４０】次に、図８により、本発明による整流回路
の応用例を説明する。
の応用例を説明する。
【００４１】上述した比較器ＣＯＭの比較電圧Ｅｏを例
えば２４Ｖより大きく設定すれば、入力端子Ａ’，Ａに
交流入力電圧の代わりにＤＣ２４Ｖの電圧を入力しても
スイッチ素子Ｓが導通状態を維持し続ける。すなわち、
入力が交流電圧でも直流電圧でも、整流後電圧として同
じ電圧（２４Ｖ）を得ることができる。
えば２４Ｖより大きく設定すれば、入力端子Ａ’，Ａに
交流入力電圧の代わりにＤＣ２４Ｖの電圧を入力しても
スイッチ素子Ｓが導通状態を維持し続ける。すなわち、
入力が交流電圧でも直流電圧でも、整流後電圧として同
じ電圧（２４Ｖ）を得ることができる。
【００４２】また、図８に示すように、非常用電池をス
イッチＳＷ１，ＳＷ２を介して出力端子Ｂ’，Ｂに接続
し、スイッチＳＷ１，ＳＷ２を通常は開放しておき、入
力電圧断を表わす非常時信号に基づいて閉じることによ
り、非常時に非常用電池から直接出力端子Ｂ’，Ｂに電
圧を供給することができる。
イッチＳＷ１，ＳＷ２を介して出力端子Ｂ’，Ｂに接続
し、スイッチＳＷ１，ＳＷ２を通常は開放しておき、入
力電圧断を表わす非常時信号に基づいて閉じることによ
り、非常時に非常用電池から直接出力端子Ｂ’，Ｂに電
圧を供給することができる。
【００４３】
【発明の効果】本発明によれば、トランスを使用しなく
ても整流後の電圧は、交流入力電圧の波高値に限定され
ることなく、より低い任意の整流電圧を得ることができ
る。また、入力が交流でも直流でも、整流後の直流電圧
はほぼ同じ電圧値を得ることができる。
ても整流後の電圧は、交流入力電圧の波高値に限定され
ることなく、より低い任意の整流電圧を得ることができ
る。また、入力が交流でも直流でも、整流後の直流電圧
はほぼ同じ電圧値を得ることができる。
【図１】本発明の第１の実施の形態に係る整流回路の構
成を示す回路図である。
成を示す回路図である。
【図２】図１の回路の動作波形図である。
【図３】図１の回路の具体例を示す回路図である。
【図４】図１の回路の別の具体例を示す回路図である。
【図５】従来の整流回路の回路図である。
【図６】従来の別の整流回路の回路図である。
【図７】図５の整流回路の動作波形図である。
【図８】本発明による整流回路の応用例を示す回路図で
ある。
ある。
Ａ’，Ａ…入力端子、Ｂ’，Ｂ…出力端子、Ｃ…コンデ
ンサ、ＣＯＭ…比較器、Ｄ１〜Ｄ４…ダイオードブリッ
ジを構成するダイオード、Ｓ…スイッチ素子、Ｑ１〜Ｑ
３…トランジスタ、Ｒ…負荷抵抗、Ｒ１〜Ｒ７…抵抗、
Ｕ１…シャントレギュレータ、Ｚ１…ツェナーダイオー
ド。
ンサ、ＣＯＭ…比較器、Ｄ１〜Ｄ４…ダイオードブリッ
ジを構成するダイオード、Ｓ…スイッチ素子、Ｑ１〜Ｑ
３…トランジスタ、Ｒ…負荷抵抗、Ｒ１〜Ｒ７…抵抗、
Ｕ１…シャントレギュレータ、Ｚ１…ツェナーダイオー
ド。
Claims (3)
- 【請求項１】入力端子に印加された交流電圧をより低圧
の直流電圧に変換して出力端子に出力する整流回路であ
って、 前記入力端子に接続された少なくとも１つの整流素子
と、 該整流素子と前記出力端子との間に直列に接続され、選
択的に導通／遮断されるスイッチ素子と、 前記整流素子の出力電圧を予め定められた電圧値と比較
し、当該出力電圧が当該予め定められた電圧値より低い
とき前記スイッチ素子を導通させ、それ以外のとき前記
スイッチ素子を遮断させる比較器と、 前記出力端子に並列に接続されたコンデンサと、 を備えることを特徴とする整流回路。 - 【請求項２】前記少なくとも１つの整流素子として、ダ
イオードブリッジを用いることを特徴とする請求項１記
載の整流回路。 - 【請求項３】前記スイッチ素子はトランジスタにより構
成されることを特徴とする請求項１または２記載の整流
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31657695A JPH09163748A (ja) | 1995-12-05 | 1995-12-05 | 整流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31657695A JPH09163748A (ja) | 1995-12-05 | 1995-12-05 | 整流回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09163748A true JPH09163748A (ja) | 1997-06-20 |
Family
ID=18078638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31657695A Pending JPH09163748A (ja) | 1995-12-05 | 1995-12-05 | 整流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09163748A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11131045A (ja) * | 1997-10-28 | 1999-05-18 | Nippon Polyurethane Ind Co Ltd | ラミネート用接着剤 |
| US7336507B2 (en) | 2004-03-31 | 2008-02-26 | Brother Kogyo Kabushiki Kaisha | Power supply outputting multiple voltages |
| CN103475195A (zh) * | 2013-08-29 | 2013-12-25 | 华为技术有限公司 | 一种同步整流控制电路及同步整流控制方法 |
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1995
- 1995-12-05 JP JP31657695A patent/JPH09163748A/ja active Pending
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