JPH0916397A - 複数のコンピュータ・ワードにパックされている複数のサブ・ワード・アイテムの選択混合システム - Google Patents
複数のコンピュータ・ワードにパックされている複数のサブ・ワード・アイテムの選択混合システムInfo
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Abstract
(57)【要約】
【課題】 複数のサブ・ワード・アイテムを効率的に混
合することができるコンピュータ・システムを提供する
こと。 【解決手段】 混合回路１５は複数のレジスタ１１、１
２および結果レジスタ１３に接続され、複数のレジスタ
１１、１２にパックされた複数のサブ・ワード・アイテ
ムを混合する。混合されたとき、複数のサブ・ワード・
アイテムは結果レジスタ１３に配置される。好ましい例
では、混合回路１５はマルチプレクサを使用する。マル
チプレクサの制御入力に接続される制御回路はマルチプ
レクサにより複数のサブ・ワード・アイテムの混合を制
御する制御信号を生成する。
合することができるコンピュータ・システムを提供する
こと。 【解決手段】 混合回路１５は複数のレジスタ１１、１
２および結果レジスタ１３に接続され、複数のレジスタ
１１、１２にパックされた複数のサブ・ワード・アイテ
ムを混合する。混合されたとき、複数のサブ・ワード・
アイテムは結果レジスタ１３に配置される。好ましい例
では、混合回路１５はマルチプレクサを使用する。マル
チプレクサの制御入力に接続される制御回路はマルチプ
レクサにより複数のサブ・ワード・アイテムの混合を制
御する制御信号を生成する。
Description
【０００１】
【発明の属する技術分野】本発明は、２つの以上のコン
ピュータ・ワードとしてパックされている複数のサブ・
ワード・アイテムの効率的な選択および混合システムに
関する。
ピュータ・ワードとしてパックされている複数のサブ・
ワード・アイテムの効率的な選択および混合システムに
関する。
【０００２】
【従来の技術】計算システムによって実行される様々な
演算では、選択したアイテムを含むワードを生成するた
めに複数のコンピュータ・ワードとしてパックされてい
るいくつかのアイテムを同時に選択する必要がある。
演算では、選択したアイテムを含むワードを生成するた
めに複数のコンピュータ・ワードとしてパックされてい
るいくつかのアイテムを同時に選択する必要がある。
【０００３】そのようなコンピュータ演算の一例は行列
転置である。４×４要素の行列では、４つの要素の各行
が１つのコンピュータ・ワードとしてパックされ、４つ
のコンピュータ・ワードが行列の１６個の要素全体を保
持することができる。行列の列の４つの要素は４つのワ
ードの全体にわたって広がる。列の４つの要素を１つの
ワードにするために、行列転置が実行される。行列転置
を実行するには、４つのワードのそれぞれから１つのア
イテムを選択し、４つの列のそれぞれごとに、これをワ
ードとしてパックする必要がある。通常の従来技術の計
算システムでは、そのような演算に２０個以上の命令が
必要である。
転置である。４×４要素の行列では、４つの要素の各行
が１つのコンピュータ・ワードとしてパックされ、４つ
のコンピュータ・ワードが行列の１６個の要素全体を保
持することができる。行列の列の４つの要素は４つのワ
ードの全体にわたって広がる。列の４つの要素を１つの
ワードにするために、行列転置が実行される。行列転置
を実行するには、４つのワードのそれぞれから１つのア
イテムを選択し、４つの列のそれぞれごとに、これをワ
ードとしてパックする必要がある。通常の従来技術の計
算システムでは、そのような演算に２０個以上の命令が
必要である。
【０００４】
【発明が解決しようとする課題】従って、本発明は複数
のサブ・ワード・アイテムを効率的に混合することがで
きるコンピュータ・システムを提供することを目的とす
る。
のサブ・ワード・アイテムを効率的に混合することがで
きるコンピュータ・システムを提供することを目的とす
る。
【０００５】
【課題を解決するための手段】本発明の好ましい例によ
れば、複数のサブ・ワード・アイテムを効率的に混合す
ることを容易にするコンピュータ・システムが提供され
る。複数のレジスタおよび結果レジスタに混合回路が接
続される。混合回路は、複数のレジスタ内にパックされ
ている複数のサブ・ワード・アイテムを混合する。複数
のサブ・ワード・アイテムは、混合されると、結果レジ
スタに置かれる。好ましい例では、混合回路は複数のマ
ルチプレクサを使用して実施される。マルチプレクサの
制御入力に接続された制御回路が、マルチプレクサによ
る複数のサブ・ワード・アイテムの混合を制御する制御
信号を生成する。
れば、複数のサブ・ワード・アイテムを効率的に混合す
ることを容易にするコンピュータ・システムが提供され
る。複数のレジスタおよび結果レジスタに混合回路が接
続される。混合回路は、複数のレジスタ内にパックされ
ている複数のサブ・ワード・アイテムを混合する。複数
のサブ・ワード・アイテムは、混合されると、結果レジ
スタに置かれる。好ましい例では、混合回路は複数のマ
ルチプレクサを使用して実施される。マルチプレクサの
制御入力に接続された制御回路が、マルチプレクサによ
る複数のサブ・ワード・アイテムの混合を制御する制御
信号を生成する。
【０００６】たとえば、レフト・ワード混合命令に応答
して、第１のダブル・ワード・レジスタ中の最も左側の
ワードが第２のダブル・ワード・レジスタ中の最も左側
のワードに連結され、結果が第３のダブル・ワード・レ
ジスタに置かれる。ライト・ワード混合命令に応答し
て、第１のダブル・ワード・レジスタ中の最も右側のワ
ードが第２のダブル・ワード・レジスタ中の最も右側の
ワードに連結され、結果が第３のダブル・ワード・レジ
スタに置かれる。
して、第１のダブル・ワード・レジスタ中の最も左側の
ワードが第２のダブル・ワード・レジスタ中の最も左側
のワードに連結され、結果が第３のダブル・ワード・レ
ジスタに置かれる。ライト・ワード混合命令に応答し
て、第１のダブル・ワード・レジスタ中の最も右側のワ
ードが第２のダブル・ワード・レジスタ中の最も右側の
ワードに連結され、結果が第３のダブル・ワード・レジ
スタに置かれる。
【０００７】レフト・ハーフ・ワード混合命令に応答し
て、第１のダブル・ワード・レジスタの第１のハーフ・
ワードと、第２のダブル・ワード・レジスタの第１のハ
ーフ・ワードと、第１のダブル・ワード・レジスタの第
３のハーフ・ワードと、第２のダブル・ワード・レジス
タの第３のハーフ・ワードが連結され、結果が第３のダ
ブル・ワード・レジスタに置かれる。ライト・ハーフ・
ワード混合命令に応答して、第１のダブル・ワード・レ
ジスタの第２のハーフ・ワードと、第２のダブル・ワー
ド・レジスタの第２のハーフ・ワードと、第１のダブル
・ワード・レジスタの第４のハーフ・ワードと、第２の
ダブル・ワード・レジスタの第４のハーフ・ワードが連
結され、結果が第３のダブル・ワード・レジスタに置か
れる。
て、第１のダブル・ワード・レジスタの第１のハーフ・
ワードと、第２のダブル・ワード・レジスタの第１のハ
ーフ・ワードと、第１のダブル・ワード・レジスタの第
３のハーフ・ワードと、第２のダブル・ワード・レジス
タの第３のハーフ・ワードが連結され、結果が第３のダ
ブル・ワード・レジスタに置かれる。ライト・ハーフ・
ワード混合命令に応答して、第１のダブル・ワード・レ
ジスタの第２のハーフ・ワードと、第２のダブル・ワー
ド・レジスタの第２のハーフ・ワードと、第１のダブル
・ワード・レジスタの第４のハーフ・ワードと、第２の
ダブル・ワード・レジスタの第４のハーフ・ワードが連
結され、結果が第３のダブル・ワード・レジスタに置か
れる。
【０００８】レフト・バイト混合命令に応答して、第１
のダブル・ワード・レジスタの第１のバイトと、第２の
ダブル・ワード・レジスタの第１のバイトと、第１のダ
ブル・ワード・レジスタの第３のバイトと、第２のダブ
ル・ワード・レジスタの第３のバイトと、第１のダブル
・ワード・レジスタの第５のバイトと、第２のダブル・
ワード・レジスタの第５のバイトと、第１のダブル・ワ
ード・レジスタの第７のバイトと、第２のダブル・ワー
ド・レジスタの第７のバイトが連結され、結果が第３の
ダブル・ワード・レジスタに置かれる。ライト・バイト
混合命令に応答して、第１のダブル・ワード・レジスタ
の第２のバイトと、第２のダブル・ワード・レジスタの
第２のバイトと、第１のダブル・ワード・レジスタの第
４のバイトと、第２のダブル・ワード・レジスタの第４
のバイトと、第１のダブル・ワード・レジスタの第６の
バイトと、第２のダブル・ワード・レジスタの第６のバ
イトと、第１のダブル・ワード・レジスタの第８のバイ
トと、第２のダブル・ワード・レジスタの第８のバイト
が連結され、結果が第３のダブル・ワード・レジスタに
置かれる。当業者には理解されるように、他の混合オプ
ションも本発明の趣旨の範囲内である。
のダブル・ワード・レジスタの第１のバイトと、第２の
ダブル・ワード・レジスタの第１のバイトと、第１のダ
ブル・ワード・レジスタの第３のバイトと、第２のダブ
ル・ワード・レジスタの第３のバイトと、第１のダブル
・ワード・レジスタの第５のバイトと、第２のダブル・
ワード・レジスタの第５のバイトと、第１のダブル・ワ
ード・レジスタの第７のバイトと、第２のダブル・ワー
ド・レジスタの第７のバイトが連結され、結果が第３の
ダブル・ワード・レジスタに置かれる。ライト・バイト
混合命令に応答して、第１のダブル・ワード・レジスタ
の第２のバイトと、第２のダブル・ワード・レジスタの
第２のバイトと、第１のダブル・ワード・レジスタの第
４のバイトと、第２のダブル・ワード・レジスタの第４
のバイトと、第１のダブル・ワード・レジスタの第６の
バイトと、第２のダブル・ワード・レジスタの第６のバ
イトと、第１のダブル・ワード・レジスタの第８のバイ
トと、第２のダブル・ワード・レジスタの第８のバイト
が連結され、結果が第３のダブル・ワード・レジスタに
置かれる。当業者には理解されるように、他の混合オプ
ションも本発明の趣旨の範囲内である。
【０００９】本発明は、選択したアイテムを含むワード
を生成するために複数のコンピュータ・ワードとしてパ
ックされているいくつかのアイテムを同時に選択する必
要がある計算システムによって実行される演算に対する
顕著な性能上の利益をもたらす。たとえば、各４要素行
がコンピュータ・ワードとしてパックされている４×４
要素の行列を転置する前述のケースでは、本発明は、従
来技術を著しく向上させる。２つのコンピュータ・ワー
ドとしてパックされている複数のサブ・ワード・アイテ
ムを混合する本発明の例では、転置を８つの命令で実行
することができる。
を生成するために複数のコンピュータ・ワードとしてパ
ックされているいくつかのアイテムを同時に選択する必
要がある計算システムによって実行される演算に対する
顕著な性能上の利益をもたらす。たとえば、各４要素行
がコンピュータ・ワードとしてパックされている４×４
要素の行列を転置する前述のケースでは、本発明は、従
来技術を著しく向上させる。２つのコンピュータ・ワー
ドとしてパックされている複数のサブ・ワード・アイテ
ムを混合する本発明の例では、転置を８つの命令で実行
することができる。
【００１０】マルチプレクサの行を使用する混合回路の
好ましい例の顕著な利点は、多くのコンピュータ設計で
はすでに、マルチプレクサの行を使用してシフト回路が
実施されていることである。したがって、共通シフト命
令を実行する際に使用される回路を使用して、複数のサ
ブ・ワード・アイテムの混合を実施することもできる。
好ましい例の顕著な利点は、多くのコンピュータ設計で
はすでに、マルチプレクサの行を使用してシフト回路が
実施されていることである。したがって、共通シフト命
令を実行する際に使用される回路を使用して、複数のサ
ブ・ワード・アイテムの混合を実施することもできる。
【００１１】
【発明の実施の形態】図１は、本発明の好ましい例によ
って２つのコンピュータ・ダブル・ワードとしてパック
されている複数のサブ・ワード・アイテムの混合（イン
タリーブとも呼ばれる）を実行する回路の簡略化された
ブロック図を示す。第１のコンピュータ・ダブル・ワー
ドはレジスタ１１に置かれる。第２のコンピュータ・ダ
ブル・ワードはレジスタ１２に配置される。混合回路１
５は、レジスタ１１中のコンピュータ・ダブル・ワード
およびレジスタ１２中のコンピュータ・ダブル・ワード
としてパックされている複数のサブ・ワード・アイテム
を混合する。
って２つのコンピュータ・ダブル・ワードとしてパック
されている複数のサブ・ワード・アイテムの混合（イン
タリーブとも呼ばれる）を実行する回路の簡略化された
ブロック図を示す。第１のコンピュータ・ダブル・ワー
ドはレジスタ１１に置かれる。第２のコンピュータ・ダ
ブル・ワードはレジスタ１２に配置される。混合回路１
５は、レジスタ１１中のコンピュータ・ダブル・ワード
およびレジスタ１２中のコンピュータ・ダブル・ワード
としてパックされている複数のサブ・ワード・アイテム
を混合する。
【００１２】下記の議論では、ダブル・ワードを６４ビ
ットとみなし、ワードを３２ビットとみなし、ハーフ・
ワードを１６ビットとみなし、バイトを８ビットとみな
す。当業者には理解されるように、ダブル・ワードまた
はワードまたはハーフ・ワード、あるいはそれらの組合
せ中のビットの数は、ユーザまたはシステムの定義に応
じて異なる。
ットとみなし、ワードを３２ビットとみなし、ハーフ・
ワードを１６ビットとみなし、バイトを８ビットとみな
す。当業者には理解されるように、ダブル・ワードまた
はワードまたはハーフ・ワード、あるいはそれらの組合
せ中のビットの数は、ユーザまたはシステムの定義に応
じて異なる。
【００１３】たとえば、レジスタ１１中の第１のコンピ
ュータ・ダブル・ワードは、８バイト（６４ビット）、
すなわちバイトａ、バイトｂ、バイトｃ、バイトｄ、バ
イトｅ、バイトｆ、バイトｇ、バイトｈからなる。レジ
スタ１１中の第１のコンピュータ・ダブル・ワードをコ
ンピュータ・ダブル・ワードａｂｃｄｅｆｇｈと呼ぶ。
同様に、レジスタ１２中の第２のコンピュータ・ダブル
・ワードは、８バイト（６４ビット）、すなわちバイト
Ａ、バイトＢ、バイトＣ、バイトＤ、バイトＥ、バイト
Ｆ、バイトＧ、バイトＨからなる。レジスタ１２中の第
２のコンピュータ・ダブル・ワードをコンピュータ・ダ
ブル・ワードＡＢＣＤＥＦＧＨと呼ぶ。
ュータ・ダブル・ワードは、８バイト（６４ビット）、
すなわちバイトａ、バイトｂ、バイトｃ、バイトｄ、バ
イトｅ、バイトｆ、バイトｇ、バイトｈからなる。レジ
スタ１１中の第１のコンピュータ・ダブル・ワードをコ
ンピュータ・ダブル・ワードａｂｃｄｅｆｇｈと呼ぶ。
同様に、レジスタ１２中の第２のコンピュータ・ダブル
・ワードは、８バイト（６４ビット）、すなわちバイト
Ａ、バイトＢ、バイトＣ、バイトＤ、バイトＥ、バイト
Ｆ、バイトＧ、バイトＨからなる。レジスタ１２中の第
２のコンピュータ・ダブル・ワードをコンピュータ・ダ
ブル・ワードＡＢＣＤＥＦＧＨと呼ぶ。
【００１４】第１のコンピュータ・ダブル・ワードａｂ
ｃｄｅｆｇｈおよび第２のコンピュータ・ダブル・ワー
ドＡＢＣＤＥＦＧＨ内のワード・アイテムおよびサブ・
ワード・アイテムは、混合回路１５によって選択し混合
することができる。たとえば、レフト・ワード混合命令
に応答して、混合回路１５は、第１のコンピュータ・ダ
ブル・ワードａｂｃｄｅｆｇｈのレフト・ワードおよび
第２のコンピュータ・ダブル・ワードＡＢＣＤＥＦＧＨ
のレフト・ワードをレジスタ１３内に置く。レジスタ１
３中の結果は新しいコンピュータ・ダブル・ワードａｂ
ｃｄＡＢＣＤである。ライト・ワード混合命令に応答し
て、混合回路１５は、第１のコンピュータ・ダブル・ワ
ードａｂｃｄｅｆｇｈのライト・ワードおよび第２のコ
ンピュータ・ダブル・ワードＡＢＣＤＥＦＧＨのライト
・ワードをレジスタ１３内に配置する。レジスタ１３中
の結果は新しいコンピュータ・ダブル・ワードｅｆｇｈ
ＥＦＧＨである。
ｃｄｅｆｇｈおよび第２のコンピュータ・ダブル・ワー
ドＡＢＣＤＥＦＧＨ内のワード・アイテムおよびサブ・
ワード・アイテムは、混合回路１５によって選択し混合
することができる。たとえば、レフト・ワード混合命令
に応答して、混合回路１５は、第１のコンピュータ・ダ
ブル・ワードａｂｃｄｅｆｇｈのレフト・ワードおよび
第２のコンピュータ・ダブル・ワードＡＢＣＤＥＦＧＨ
のレフト・ワードをレジスタ１３内に置く。レジスタ１
３中の結果は新しいコンピュータ・ダブル・ワードａｂ
ｃｄＡＢＣＤである。ライト・ワード混合命令に応答し
て、混合回路１５は、第１のコンピュータ・ダブル・ワ
ードａｂｃｄｅｆｇｈのライト・ワードおよび第２のコ
ンピュータ・ダブル・ワードＡＢＣＤＥＦＧＨのライト
・ワードをレジスタ１３内に配置する。レジスタ１３中
の結果は新しいコンピュータ・ダブル・ワードｅｆｇｈ
ＥＦＧＨである。
【００１５】レフト・ハーフ・ワード混合命令に応答し
て、混合回路１５は、それぞれ、第１のコンピュータ・
ダブル・ワードａｂｃｄｅｆｇｈの最も左のハーフ・ワ
ードおよび第２のコンピュータ・ダブル・ワードＡＢＣ
ＤＥＦＧＨの最も左のハーフ・ワードから、第１のコン
ピュータ・ダブル・ワードａｂｃｄｅｆｇｈの１つおき
のハーフ・ワードおよび第２のコンピュータ・ダブル・
ワードＡＢＣＤＥＦＧＨの１つおきのハーフ・ワードを
レジスタ１３に置く。レジスタ１３中の結果は新しいコ
ンピュータ・ダブル・ワードａｂＡＢｅｆＥＦである。
ライト・ハーフ・ワード混合命令に応答して、混合回路
１５は、それぞれ、第１のコンピュータ・ダブル・ワー
ドａｂｃｄｅｆｇｈの最も右のハーフ・ワードおよび第
２のコンピュータ・ダブル・ワードＡＢＣＤＥＦＧＨの
最も右のハーフ・ワードを含め、第１のコンピュータ・
ダブル・ワードａｂｃｄｅｆｇｈの１つおきのハーフ・
ワードおよび第２のコンピュータ・ダブル・ワードＡＢ
ＣＤＥＦＧＨの１つおきのハーフ・ワードをレジスタ１
３内に置く。レジスタ１３中の結果は新しいコンピュー
タ・ダブル・ワードｃｄＣＤｇｈＧＨである。
て、混合回路１５は、それぞれ、第１のコンピュータ・
ダブル・ワードａｂｃｄｅｆｇｈの最も左のハーフ・ワ
ードおよび第２のコンピュータ・ダブル・ワードＡＢＣ
ＤＥＦＧＨの最も左のハーフ・ワードから、第１のコン
ピュータ・ダブル・ワードａｂｃｄｅｆｇｈの１つおき
のハーフ・ワードおよび第２のコンピュータ・ダブル・
ワードＡＢＣＤＥＦＧＨの１つおきのハーフ・ワードを
レジスタ１３に置く。レジスタ１３中の結果は新しいコ
ンピュータ・ダブル・ワードａｂＡＢｅｆＥＦである。
ライト・ハーフ・ワード混合命令に応答して、混合回路
１５は、それぞれ、第１のコンピュータ・ダブル・ワー
ドａｂｃｄｅｆｇｈの最も右のハーフ・ワードおよび第
２のコンピュータ・ダブル・ワードＡＢＣＤＥＦＧＨの
最も右のハーフ・ワードを含め、第１のコンピュータ・
ダブル・ワードａｂｃｄｅｆｇｈの１つおきのハーフ・
ワードおよび第２のコンピュータ・ダブル・ワードＡＢ
ＣＤＥＦＧＨの１つおきのハーフ・ワードをレジスタ１
３内に置く。レジスタ１３中の結果は新しいコンピュー
タ・ダブル・ワードｃｄＣＤｇｈＧＨである。
【００１６】レフト・バイト混合命令に応答して、混合
回路１５は、それぞれ、第１のコンピュータ・ダブル・
ワードａｂｃｄｅｆｇｈの最も左のバイトおよび第２の
コンピュータ・ダブル・ワードＡＢＣＤＥＦＧＨの最も
左のバイトから、第１のコンピュータ・ダブル・ワード
ａｂｃｄｅｆｇｈの１つおきのバイトおよび第２のコン
ピュータ・ダブル・ワードＡＢＣＤＥＦＧＨの１つおき
のバイトをレジスタ１３内に配置する。レジスタ１３中
の結果は新しいコンピュータ・ダブル・ワードａＡｃＣ
ｅＥｇＧである。ライト・バイト混合命令に応答して、
混合回路１５は、それぞれ、第１のコンピュータ・ダブ
ル・ワードａｂｃｄｅｆｇｈの最も右のバイトおよび第
２のコンピュータ・ダブル・ワードＡＢＣＤＥＦＧＨの
最も右のバイトから、第１のコンピュータ・ダブル・ワ
ードａｂｃｄｅｆｇｈの１つおきのバイトおよび第２の
コンピュータ・ダブル・ワードＡＢＣＤＥＦＧＨの１つ
おきのバイトをレジスタ１３内に配置する。レジスタ１
３中の結果は新しいコンピュータ・ダブル・ワードｂＢ
ｄＤｆＦｈＨである。
回路１５は、それぞれ、第１のコンピュータ・ダブル・
ワードａｂｃｄｅｆｇｈの最も左のバイトおよび第２の
コンピュータ・ダブル・ワードＡＢＣＤＥＦＧＨの最も
左のバイトから、第１のコンピュータ・ダブル・ワード
ａｂｃｄｅｆｇｈの１つおきのバイトおよび第２のコン
ピュータ・ダブル・ワードＡＢＣＤＥＦＧＨの１つおき
のバイトをレジスタ１３内に配置する。レジスタ１３中
の結果は新しいコンピュータ・ダブル・ワードａＡｃＣ
ｅＥｇＧである。ライト・バイト混合命令に応答して、
混合回路１５は、それぞれ、第１のコンピュータ・ダブ
ル・ワードａｂｃｄｅｆｇｈの最も右のバイトおよび第
２のコンピュータ・ダブル・ワードＡＢＣＤＥＦＧＨの
最も右のバイトから、第１のコンピュータ・ダブル・ワ
ードａｂｃｄｅｆｇｈの１つおきのバイトおよび第２の
コンピュータ・ダブル・ワードＡＢＣＤＥＦＧＨの１つ
おきのバイトをレジスタ１３内に配置する。レジスタ１
３中の結果は新しいコンピュータ・ダブル・ワードｂＢ
ｄＤｆＦｈＨである。
【００１７】上記の議論は、サブ・ワード・アイテムが
１バイト以上であるサブ・ワード・アイテムの混合を示
すが、当業者には、混合回路１５が任意の長さのサブ・
ワードを混合できるように実施できることが理解されよ
う。たとえば、１ビット、または２ビット、または３ビ
ット、または任意の数のビットのサブ・ワード・アイテ
ムを混合回路１５によって混合することができる。
１バイト以上であるサブ・ワード・アイテムの混合を示
すが、当業者には、混合回路１５が任意の長さのサブ・
ワードを混合できるように実施できることが理解されよ
う。たとえば、１ビット、または２ビット、または３ビ
ット、または任意の数のビットのサブ・ワード・アイテ
ムを混合回路１５によって混合することができる。
【００１８】図２は、混合回路１５を実施するために使
用できる論理機構の概念的例を示す。レジスタ１１中の
コンピュータ・ダブル・ワードの左の３２ビット・ワー
ド、レジスタ１１中のコンピュータ・ダブル・ワードの
右の３２ビット・ワード、レジスタ１２中のコンピュー
タ・ダブル・ワードの左の３２ビット・ワード、レジス
タ１２中のコンピュータ・ダブル・ワードの右の３２ビ
ット・ワードはそれぞれ、４対１マルチプレクサ（ｍｕ
ｘ）２１、４対１マルチプレクサ２２、４対１マルチプ
レクサ２３、４対１マルチプレクサ２４、４対１マルチ
プレクサ２５、４対１マルチプレクサ２６、４対１マル
チプレクサ２７、４対１マルチプレクサ２８への入力と
して働く。
用できる論理機構の概念的例を示す。レジスタ１１中の
コンピュータ・ダブル・ワードの左の３２ビット・ワー
ド、レジスタ１１中のコンピュータ・ダブル・ワードの
右の３２ビット・ワード、レジスタ１２中のコンピュー
タ・ダブル・ワードの左の３２ビット・ワード、レジス
タ１２中のコンピュータ・ダブル・ワードの右の３２ビ
ット・ワードはそれぞれ、４対１マルチプレクサ（ｍｕ
ｘ）２１、４対１マルチプレクサ２２、４対１マルチプ
レクサ２３、４対１マルチプレクサ２４、４対１マルチ
プレクサ２５、４対１マルチプレクサ２６、４対１マル
チプレクサ２７、４対１マルチプレクサ２８への入力と
して働く。
【００１９】４対１マルチプレクサ２１は、レジスタ１
１中のコンピュータ・ダブル・ワードの左の３２ビット
・ワード、レジスタ１１中のコンピュータ・ダブル・ワ
ードの右の３２ビット・ワード、レジスタ１２中のコン
ピュータ・ダブル・ワードの左の３２ビット・ワード、
レジスタ１２中のコンピュータ・ダブル・ワードの右の
３２ビット・ワードのうちの１つを選択して４対１マル
チプレクサ３１へ送る。４対１マルチプレクサ２２は、
レジスタ１１中のコンピュータ・ダブル・ワードの左の
３２ビット・ワード、レジスタ１１中のコンピュータ・
ダブル・ワードの右の３２ビット・ワード、レジスタ１
２中のコンピュータ・ダブル・ワードの左の３２ビット
・ワード、レジスタ１２中のコンピュータ・ダブル・ワ
ードの右の３２ビット・ワードのうちの１つを選択して
４対１マルチプレクサ３２へ送る。４対１マルチプレク
サ２３は、レジスタ１１中のコンピュータ・ダブル・ワ
ードの左の３２ビット・ワード、レジスタ１１中のコン
ピュータ・ダブル・ワードの右の３２ビット・ワード、
レジスタ１２中のコンピュータ・ダブル・ワードの左の
３２ビット・ワード、レジスタ１２中のコンピュータ・
ダブル・ワードの右の３２ビット・ワードのうちの１つ
を選択して４対１マルチプレクサ３３へ送る。４対１マ
ルチプレクサ３４、４対１マルチプレクサ３５、４対１
マルチプレクサ３６、４対１マルチプレクサ３７、４対
１マルチプレクサ３８に関しても同様である。
１中のコンピュータ・ダブル・ワードの左の３２ビット
・ワード、レジスタ１１中のコンピュータ・ダブル・ワ
ードの右の３２ビット・ワード、レジスタ１２中のコン
ピュータ・ダブル・ワードの左の３２ビット・ワード、
レジスタ１２中のコンピュータ・ダブル・ワードの右の
３２ビット・ワードのうちの１つを選択して４対１マル
チプレクサ３１へ送る。４対１マルチプレクサ２２は、
レジスタ１１中のコンピュータ・ダブル・ワードの左の
３２ビット・ワード、レジスタ１１中のコンピュータ・
ダブル・ワードの右の３２ビット・ワード、レジスタ１
２中のコンピュータ・ダブル・ワードの左の３２ビット
・ワード、レジスタ１２中のコンピュータ・ダブル・ワ
ードの右の３２ビット・ワードのうちの１つを選択して
４対１マルチプレクサ３２へ送る。４対１マルチプレク
サ２３は、レジスタ１１中のコンピュータ・ダブル・ワ
ードの左の３２ビット・ワード、レジスタ１１中のコン
ピュータ・ダブル・ワードの右の３２ビット・ワード、
レジスタ１２中のコンピュータ・ダブル・ワードの左の
３２ビット・ワード、レジスタ１２中のコンピュータ・
ダブル・ワードの右の３２ビット・ワードのうちの１つ
を選択して４対１マルチプレクサ３３へ送る。４対１マ
ルチプレクサ３４、４対１マルチプレクサ３５、４対１
マルチプレクサ３６、４対１マルチプレクサ３７、４対
１マルチプレクサ３８に関しても同様である。
【００２０】図２で、レジスタ１３は、バイト・レジス
タ部４１、バイト・レジスタ部４２、バイト・レジスタ
部４３、バイト・レジスタ部４４、バイト・レジスタ部
４５、バイト・レジスタ部４６、バイト・レジスタ部４
７、バイト・レジスタ部４８として表されている。４対
１マルチプレクサ３１は、マルチプレクサ２１によって
選択されたハーフ・ワードから、バイト・レジスタ部４
１に配置すべき１バイトを選択する。４対１マルチプレ
クサ３２は、マルチプレクサ２２によって選択されたハ
ーフ・ワードから、バイト・レジスタ部４２に配置すべ
き１バイトを選択する。４対１マルチプレクサ３３は、
マルチプレクサ２３によって選択されたハーフ・ワード
から、バイト・レジスタ部４３に配置すべき１バイトを
選択する。４対１マルチプレクサ３４、４対１マルチプ
レクサ３５、４対１マルチプレクサ３６、４対１マルチ
プレクサ３７、４対１マルチプレクサ３８に関しても同
様である。
タ部４１、バイト・レジスタ部４２、バイト・レジスタ
部４３、バイト・レジスタ部４４、バイト・レジスタ部
４５、バイト・レジスタ部４６、バイト・レジスタ部４
７、バイト・レジスタ部４８として表されている。４対
１マルチプレクサ３１は、マルチプレクサ２１によって
選択されたハーフ・ワードから、バイト・レジスタ部４
１に配置すべき１バイトを選択する。４対１マルチプレ
クサ３２は、マルチプレクサ２２によって選択されたハ
ーフ・ワードから、バイト・レジスタ部４２に配置すべ
き１バイトを選択する。４対１マルチプレクサ３３は、
マルチプレクサ２３によって選択されたハーフ・ワード
から、バイト・レジスタ部４３に配置すべき１バイトを
選択する。４対１マルチプレクサ３４、４対１マルチプ
レクサ３５、４対１マルチプレクサ３６、４対１マルチ
プレクサ３７、４対１マルチプレクサ３８に関しても同
様である。
【００２１】図３は、命令５１に応答して、４対１マル
チプレクサ２１ないし２８および３１ないし３８に対す
る２ビット制御信号を生成するマルチプレクサ制御論理
機構５２を示す。マルチプレクサ制御論理機構５２は、
マルチプレクサ２１に対する２ビット制御信号６１、マ
ルチプレクサ２２に対する２ビット制御信号６２、マル
チプレクサ２３に対する２ビット制御信号６３、マルチ
プレクサ２４に対する２ビット制御信号６４、マルチプ
レクサ２５に対する２ビット制御信号６５、マルチプレ
クサ２６に対する２ビット制御信号６６、マルチプレク
サ２７に対する２ビット制御信号６７、マルチプレクサ
２８に対する２ビット制御信号６８、マルチプレクサ３
１に対する２ビット制御信号７１、マルチプレクサ３２
に対する２ビット制御信号７２、マルチプレクサ３３に
対する２ビット制御信号７３、マルチプレクサ３４に対
する２ビット制御信号７４、マルチプレクサ３５に対す
る２ビット制御信号７５、マルチプレクサ３６に対する
２ビット制御信号７６、マルチプレクサ３７に対する２
ビット制御信号７７、マルチプレクサ３８に対する２ビ
ット制御信号７８を生成する。
チプレクサ２１ないし２８および３１ないし３８に対す
る２ビット制御信号を生成するマルチプレクサ制御論理
機構５２を示す。マルチプレクサ制御論理機構５２は、
マルチプレクサ２１に対する２ビット制御信号６１、マ
ルチプレクサ２２に対する２ビット制御信号６２、マル
チプレクサ２３に対する２ビット制御信号６３、マルチ
プレクサ２４に対する２ビット制御信号６４、マルチプ
レクサ２５に対する２ビット制御信号６５、マルチプレ
クサ２６に対する２ビット制御信号６６、マルチプレク
サ２７に対する２ビット制御信号６７、マルチプレクサ
２８に対する２ビット制御信号６８、マルチプレクサ３
１に対する２ビット制御信号７１、マルチプレクサ３２
に対する２ビット制御信号７２、マルチプレクサ３３に
対する２ビット制御信号７３、マルチプレクサ３４に対
する２ビット制御信号７４、マルチプレクサ３５に対す
る２ビット制御信号７５、マルチプレクサ３６に対する
２ビット制御信号７６、マルチプレクサ３７に対する２
ビット制御信号７７、マルチプレクサ３８に対する２ビ
ット制御信号７８を生成する。
【００２２】たとえば、図２に示したマルチプレクサ・
アレイ中の各マルチプレクサごとに、値１１base 2（１
１2 ）を含む制御信号の結果、マルチプレクサは最も左
の入力を選択する。値１０base 2（１０2 ）を含む制御
信号の結果、マルチプレクサは最も左の入力の次の入力
を選択する。値０１base 2（０１2 ）を含む制御信号の
結果、マルチプレクサは最も右の入力の次の入力を選択
する。値００base 2（００2 ）を含む制御信号の結果、
マルチプレクサは最も右の入力を選択する。
アレイ中の各マルチプレクサごとに、値１１base 2（１
１2 ）を含む制御信号の結果、マルチプレクサは最も左
の入力を選択する。値１０base 2（１０2 ）を含む制御
信号の結果、マルチプレクサは最も左の入力の次の入力
を選択する。値０１base 2（０１2 ）を含む制御信号の
結果、マルチプレクサは最も右の入力の次の入力を選択
する。値００base 2（００2 ）を含む制御信号の結果、
マルチプレクサは最も右の入力を選択する。
【００２３】当業者には理解されるように、下記の表１
は、前述のレフト・ワード（ワード／レフト）混合命
令、ライト・ワード（ワード／ライト）混合命令、レフ
ト・ハーフ・ワード（ハーフ／レフト）混合命令、ライ
ト・ハーフ・ワード（ハーフ／ライト）混合命令、レフ
ト・バイト（バイト／レフト）混合命令、ライト・バイ
ト（バイト／ライト）混合命令に関する、マルチプレク
サ制御論理機構５２によって生成される制御信号値を示
す。
は、前述のレフト・ワード（ワード／レフト）混合命
令、ライト・ワード（ワード／ライト）混合命令、レフ
ト・ハーフ・ワード（ハーフ／レフト）混合命令、ライ
ト・ハーフ・ワード（ハーフ／ライト）混合命令、レフ
ト・バイト（バイト／レフト）混合命令、ライト・バイ
ト（バイト／ライト）混合命令に関する、マルチプレク
サ制御論理機構５２によって生成される制御信号値を示
す。
【００２４】
【表１】
【００２５】当業者には理解されるように、図２は、レ
ジスタ１１中のコンピュータ・ダブル・ワードの任意の
バイトおよびレジスタ１２中のコンピュータ・ダブル・
ワードの任意のバイトをレジスタ１３の任意のバイトに
配置することができる一般的なケースに関する混合回路
１５の例を示す。ある種の計算システムでは、バイトの
ある種の組合せのレジスタ１３内への配置を促進するこ
とは望ましくない。そのようなケースでは、コンピュー
タ・ハードウェア設計の標準原則によって一般に、一般
的なケースを実施するために使用される図２に示した概
念設計に示された１６個のマルチプレクサから、混合回
路１５を実施するために必要なマルチプレクサの数およ
び入力寸法を減らせることが、当業者なら理解されよ
う。やはり当業者には理解されるように、レジスタ１１
中のコンピュータ・ダブル・ワードの任意のバイトおよ
びレジスタ１２中のコンピュータ・ダブル・ワードの任
意のバイトをレジスタ１３の任意のバイトに配置できる
ようにするうえで混合回路１５が必要とされないときに
は制御信号の数を著しく減少させることができる。
ジスタ１１中のコンピュータ・ダブル・ワードの任意の
バイトおよびレジスタ１２中のコンピュータ・ダブル・
ワードの任意のバイトをレジスタ１３の任意のバイトに
配置することができる一般的なケースに関する混合回路
１５の例を示す。ある種の計算システムでは、バイトの
ある種の組合せのレジスタ１３内への配置を促進するこ
とは望ましくない。そのようなケースでは、コンピュー
タ・ハードウェア設計の標準原則によって一般に、一般
的なケースを実施するために使用される図２に示した概
念設計に示された１６個のマルチプレクサから、混合回
路１５を実施するために必要なマルチプレクサの数およ
び入力寸法を減らせることが、当業者なら理解されよ
う。やはり当業者には理解されるように、レジスタ１１
中のコンピュータ・ダブル・ワードの任意のバイトおよ
びレジスタ１２中のコンピュータ・ダブル・ワードの任
意のバイトをレジスタ１３の任意のバイトに配置できる
ようにするうえで混合回路１５が必要とされないときに
は制御信号の数を著しく減少させることができる。
【００２６】また、マルチプレクサの行を使用する混合
回路１５の好ましい例の１つの利点は、多くのコンピュ
ータ設計ではすでに、マルチプレクサの行を使用してシ
フト回路が実施されていることである。既存のシフト回
路は、様々な混合命令とシフト命令を実行できるように
容易に修正することができる。
回路１５の好ましい例の１つの利点は、多くのコンピュ
ータ設計ではすでに、マルチプレクサの行を使用してシ
フト回路が実施されていることである。既存のシフト回
路は、様々な混合命令とシフト命令を実行できるように
容易に修正することができる。
【００２７】１ビット増分のシフトを可能にするには、
マルチプレクサの追加行を追加することができる。たと
えば、８対１マルチプレクサの行を追加することができ
る。４対１マルチプレクサの行および２対１マルチプレ
クサの行を追加することもできる。
マルチプレクサの追加行を追加することができる。たと
えば、８対１マルチプレクサの行を追加することができ
る。４対１マルチプレクサの行および２対１マルチプレ
クサの行を追加することもできる。
【００２８】たとえば、図４は、混合回路１５の４ビッ
トを実施するために使用できる論理機構の例を示す。レ
ジスタ１１中のコンピュータ・ダブル・ワードの左の３
２ビット・ワード、レジスタ１１中のコンピュータ・ダ
ブル・ワードの右の３２ビット・ワード、レジスタ１２
中のコンピュータ・ダブル・ワードの左の３２ビット・
ワード、レジスタ１２中のコンピュータ・ダブル・ワー
ドの右の３２ビット・ワードはそれぞれ、４対１マルチ
プレクサ８１、４対１マルチプレクサ８２、４対１マル
チプレクサ８３、４対１マルチプレクサ８４への入力と
して働く。
トを実施するために使用できる論理機構の例を示す。レ
ジスタ１１中のコンピュータ・ダブル・ワードの左の３
２ビット・ワード、レジスタ１１中のコンピュータ・ダ
ブル・ワードの右の３２ビット・ワード、レジスタ１２
中のコンピュータ・ダブル・ワードの左の３２ビット・
ワード、レジスタ１２中のコンピュータ・ダブル・ワー
ドの右の３２ビット・ワードはそれぞれ、４対１マルチ
プレクサ８１、４対１マルチプレクサ８２、４対１マル
チプレクサ８３、４対１マルチプレクサ８４への入力と
して働く。
【００２９】４対１マルチプレクサ８１は、レジスタ１
１中のコンピュータ・ダブル・ワードの左の３２ビット
・ワード、レジスタ１１中のコンピュータ・ダブル・ワ
ードの右の３２ビット・ワード、レジスタ１２中のコン
ピュータ・ダブル・ワードの左の３２ビット・ワード、
レジスタ１２中のコンピュータ・ダブル・ワードの右の
３２ビット・ワードのうちの１つを選択して４対１マル
チプレクサ９１へ送る。４対１マルチプレクサ８２は、
レジスタ１１中のコンピュータ・ダブル・ワードの左の
３２ビット・ワード、レジスタ１１中のコンピュータ・
ダブル・ワードの右の３２ビット・ワード、レジスタ１
２中のコンピュータ・ダブル・ワードの左の３２ビット
・ワード、レジスタ１２中のコンピュータ・ダブル・ワ
ードの右の３２ビット・ワードのうちの１つを選択して
４対１マルチプレクサ９２へ送る。４対１マルチプレク
サ９３および４対１マルチプレクサ９４に関しても同様
である。
１中のコンピュータ・ダブル・ワードの左の３２ビット
・ワード、レジスタ１１中のコンピュータ・ダブル・ワ
ードの右の３２ビット・ワード、レジスタ１２中のコン
ピュータ・ダブル・ワードの左の３２ビット・ワード、
レジスタ１２中のコンピュータ・ダブル・ワードの右の
３２ビット・ワードのうちの１つを選択して４対１マル
チプレクサ９１へ送る。４対１マルチプレクサ８２は、
レジスタ１１中のコンピュータ・ダブル・ワードの左の
３２ビット・ワード、レジスタ１１中のコンピュータ・
ダブル・ワードの右の３２ビット・ワード、レジスタ１
２中のコンピュータ・ダブル・ワードの左の３２ビット
・ワード、レジスタ１２中のコンピュータ・ダブル・ワ
ードの右の３２ビット・ワードのうちの１つを選択して
４対１マルチプレクサ９２へ送る。４対１マルチプレク
サ９３および４対１マルチプレクサ９４に関しても同様
である。
【００３０】４対１マルチプレクサ９１は、マルチプレ
クサ８１によって選択されたハーフ・ワードから１バイ
トを選択して４対１マルチプレクサ１０１へ送る。４対
１マルチプレクサ９２は、マルチプレクサ８２によって
選択されたハーフ・ワードから１バイトを選択して４対
１マルチプレクサ１０２へ送る。４対１マルチプレクサ
１０３および４対１マルチプレクサ１０４に関しても同
様である。
クサ８１によって選択されたハーフ・ワードから１バイ
トを選択して４対１マルチプレクサ１０１へ送る。４対
１マルチプレクサ９２は、マルチプレクサ８２によって
選択されたハーフ・ワードから１バイトを選択して４対
１マルチプレクサ１０２へ送る。４対１マルチプレクサ
１０３および４対１マルチプレクサ１０４に関しても同
様である。
【００３１】４対１マルチプレクサ１０１は、マルチプ
レクサ９１によって選択されたバイトから２ビットを選
択して２対１マルチプレクサ１１１へ送る。４対１マル
チプレクサ１０２は、マルチプレクサ９２によって選択
されたバイトから２ビットを選択して２対１マルチプレ
クサ１１２へ送る。２対１マルチプレクサ１１３および
２対１マルチプレクサ１１４に関しても同様である。
レクサ９１によって選択されたバイトから２ビットを選
択して２対１マルチプレクサ１１１へ送る。４対１マル
チプレクサ１０２は、マルチプレクサ９２によって選択
されたバイトから２ビットを選択して２対１マルチプレ
クサ１１２へ送る。２対１マルチプレクサ１１３および
２対１マルチプレクサ１１４に関しても同様である。
【００３２】２対１マルチプレクサ１１１は、マルチプ
レクサ１０１の２ビットのうちの一方を生成ビット１２
１として選択する。２対１マルチプレクサ１１２は、マ
ルチプレクサ１０２の２ビットのうちの一方を生成ビッ
ト１２２として選択する。２対１マルチプレクサ１１３
は、マルチプレクサ１０３の２ビットのうちの一方を生
成ビット１２３として選択する。２対１マルチプレクサ
１１４は、マルチプレクサ１０４の２ビットのうちの一
方を生成ビット１２４として選択する。
レクサ１０１の２ビットのうちの一方を生成ビット１２
１として選択する。２対１マルチプレクサ１１２は、マ
ルチプレクサ１０２の２ビットのうちの一方を生成ビッ
ト１２２として選択する。２対１マルチプレクサ１１３
は、マルチプレクサ１０３の２ビットのうちの一方を生
成ビット１２３として選択する。２対１マルチプレクサ
１１４は、マルチプレクサ１０４の２ビットのうちの一
方を生成ビット１２４として選択する。
【００３３】図４は、レジスタ１１中のコンピュータ・
ダブル・ワードの任意のビットおよびレジスタ１２中の
コンピュータ・ダブル・ワードの任意のビットをレジス
タ１３の任意のビットに配置することができる最も一般
的なケースに関する概念的例を示す。大部分の計算シス
テムでは、ビットのある種の組合せをレジスタ１３内に
配置することを推進することは望ましくない。そのよう
なケースでは、コンピュータ・ハードウェア設計の標準
原則によって、図４に示した論理構造を使用して最も一
般的なケース向けの混合回路１５を完全に実施するため
に必要な２５６個のマルチプレクサから、混合回路１５
を実施するために必要なマルチプレクサの数を著しく減
らせることが当業者なら理解されよう。
ダブル・ワードの任意のビットおよびレジスタ１２中の
コンピュータ・ダブル・ワードの任意のビットをレジス
タ１３の任意のビットに配置することができる最も一般
的なケースに関する概念的例を示す。大部分の計算シス
テムでは、ビットのある種の組合せをレジスタ１３内に
配置することを推進することは望ましくない。そのよう
なケースでは、コンピュータ・ハードウェア設計の標準
原則によって、図４に示した論理構造を使用して最も一
般的なケース向けの混合回路１５を完全に実施するため
に必要な２５６個のマルチプレクサから、混合回路１５
を実施するために必要なマルチプレクサの数を著しく減
らせることが当業者なら理解されよう。
【００３４】下記の議論によって示すように、マルチプ
レクサの行と共に実施されるシフタは、たとえば、マル
チプレクサを追加し、制御信号を生成する回路を、命令
の混合またはインタリーブ、あるいはその両方を実行で
きるようにすることによって修正することができる。
レクサの行と共に実施されるシフタは、たとえば、マル
チプレクサを追加し、制御信号を生成する回路を、命令
の混合またはインタリーブ、あるいはその両方を実行で
きるようにすることによって修正することができる。
【００３５】上記の議論では、２つのコンピュータ・ダ
ブル・ワードとしてパックされている複数のサブ・ワー
ド・アイテムを混合する論理機構に焦点を当てたが、本
発明の原則は、２つ以上のコンピュータ・ダブル・ワー
ドとしてパックされている複数のサブ・ワード・アイテ
ムを混合するシステムにも適用することができる。
ブル・ワードとしてパックされている複数のサブ・ワー
ド・アイテムを混合する論理機構に焦点を当てたが、本
発明の原則は、２つ以上のコンピュータ・ダブル・ワー
ドとしてパックされている複数のサブ・ワード・アイテ
ムを混合するシステムにも適用することができる。
【００３６】たとえば、図５は、本発明の好ましい代替
例によって、４つのコンピュータ・ダブル・ワードとし
てパックされている複数のサブ・ワード・アイテムを混
合する回路の簡略化されたブロック図である。第１のコ
ンピュータ・ダブル・ワードはレジスタ１３１に置かれ
る。第２のコンピュータ・ダブル・ワードはレジスタ１
３２に置かれる。第３のコンピュータ・ダブル・ワード
はレジスタ１３３に置かれる。第４のコンピュータ・ダ
ブル・ワードはレジスタ１３４に置かれる。混合回路１
３５は、レジスタ１３１中のコンピュータ・ダブル・ワ
ード、レジスタ１３２中のコンピュータ・ダブル・ワー
ド、レジスタ１３３中のコンピュータ・ダブル・ワー
ド、レジスタ１３４中のコンピュータ・ダブル・ワード
としてパックされている複数のサブ・ワード・アイテム
を混合する。
例によって、４つのコンピュータ・ダブル・ワードとし
てパックされている複数のサブ・ワード・アイテムを混
合する回路の簡略化されたブロック図である。第１のコ
ンピュータ・ダブル・ワードはレジスタ１３１に置かれ
る。第２のコンピュータ・ダブル・ワードはレジスタ１
３２に置かれる。第３のコンピュータ・ダブル・ワード
はレジスタ１３３に置かれる。第４のコンピュータ・ダ
ブル・ワードはレジスタ１３４に置かれる。混合回路１
３５は、レジスタ１３１中のコンピュータ・ダブル・ワ
ード、レジスタ１３２中のコンピュータ・ダブル・ワー
ド、レジスタ１３３中のコンピュータ・ダブル・ワー
ド、レジスタ１３４中のコンピュータ・ダブル・ワード
としてパックされている複数のサブ・ワード・アイテム
を混合する。
【００３７】本発明は、選択したアイテムを含むダブル
・ワードを生成するために複数のコンピュータ・ダブル
・ワードとしてパックされているいくつかのアイテムを
同時に選択する必要がある計算システムによって実行さ
れる演算に対する顕著な性能上の利益をもたらす。たと
えば、本発明は、各４要素行がコンピュータ・ダブル・
ワードとしてパックされている４×４要素の行列の転置
を著しく向上させる。２つのコンピュータ・ダブル・ワ
ードとしてパックされている複数のサブ・ワード・アイ
テムを混合する本発明の例（すなわち、図１、図２、図
３に示した例）では、転置を８つの命令で実行すること
ができる。
・ワードを生成するために複数のコンピュータ・ダブル
・ワードとしてパックされているいくつかのアイテムを
同時に選択する必要がある計算システムによって実行さ
れる演算に対する顕著な性能上の利益をもたらす。たと
えば、本発明は、各４要素行がコンピュータ・ダブル・
ワードとしてパックされている４×４要素の行列の転置
を著しく向上させる。２つのコンピュータ・ダブル・ワ
ードとしてパックされている複数のサブ・ワード・アイ
テムを混合する本発明の例（すなわち、図１、図２、図
３に示した例）では、転置を８つの命令で実行すること
ができる。
【００３８】さらに、本発明の教示は、わずかな修正を
加えただけで既存のシフタ技法に適応させることができ
る。たとえば、下記の表２は、６４ビット・ダブル・ワ
ード（ａｂｃｄ）に対してハーフ・ワード・右シフトを
実行するハードウェアに関する右シフト（または回転）
の結果を示す。この場合、”ａ”は上位１６ビット
を、”ｂ”は次の１６ビットを、”ｃ”は次の１６ビッ
トを、”ｄ”は下位１６ビットを表す。
加えただけで既存のシフタ技法に適応させることができ
る。たとえば、下記の表２は、６４ビット・ダブル・ワ
ード（ａｂｃｄ）に対してハーフ・ワード・右シフトを
実行するハードウェアに関する右シフト（または回転）
の結果を示す。この場合、”ａ”は上位１６ビット
を、”ｂ”は次の１６ビットを、”ｃ”は次の１６ビッ
トを、”ｄ”は下位１６ビットを表す。
【００３９】
【表２】
【００４０】右シフトの場合、”−”は、たとえば０ま
たは符号拡張ビット（すなわち、符号ビットが複製され
る）でよい。上記の表２は、各１６ビット部分のシフト
も示している。これは、シフタの第１段で行うことがで
きる。連続するマルチプレクサ段によって、シフタはビ
ット分解能にシフトすることができる。
たは符号拡張ビット（すなわち、符号ビットが複製され
る）でよい。上記の表２は、各１６ビット部分のシフト
も示している。これは、シフタの第１段で行うことがで
きる。連続するマルチプレクサ段によって、シフタはビ
ット分解能にシフトすることができる。
【００４１】多くの従来型のシフタはすでに、２つの異
なるソース・レジスタを必要としている。たとえば、Pr
ecision Architecture RISC（PA-RISCTM）プロセッサ
（RubyB. Lee著「Precision Architecture」,IEEE Comp
uter，第２２巻，第１号，１９８９年１月，７８ページ
ないし９１ページ）中の倍シフト命令は、２つのソース
・レジスタを連結し、この一対のレジスタをまとめてシ
フトする。表２に示した回転はたとえば、図６に示した
重複単一ソース・レジスタを使用して実施することがで
きる。図６は、それぞれ、６４ビット・ダブル・ワード
ａｂｃｄを含む、レジスタ２１１およびレジスタ２１２
を示す。マルチプレクサ２２１、マルチプレクサ２２
２、マルチプレクサ２２３、マルチプレクサ２２４はそ
れぞれ、２ビット制御信号を有する。マルチプレクサ２
２１は、入力２６１と入力２７１とを有する。マルチプ
レクサ２２２は、入力２６２と入力２７２とを有する。
マルチプレクサ２２３は、入力２６３と入力２７３とを
有する。マルチプレクサ２２４は、入力２６４と入力２
７４とを有する。回転を実施するには、マルチプレクサ
２２１ないし２２４をまとめて共通の２ビット制御信号
に結合することができる。すなわち、入力２６１、２６
２、２６３、２６４がまとめて結合され、入力２７１、
２７２、２７３、２７４がまとめて結合される。マルチ
プレクサ２２１ないし２２４用の制御信号は、どの１６
ビット・ハーフ・ワードが１６ビット出力２３１、２３
２、２３３、２３４に置かれるかを決定する。制御信号
が値００2であるとき、ターゲット・レジスタに値ａｂ
ｃｄが置かれる。制御信号が値０１2 であるとき、ター
ゲット・レジスタに値ｄａｂｃが置かれる。制御信号が
値１０2 であるとき、ターゲット・レジスタに値ｃｄａ
ｂが置かれる。制御信号が値１１2 であるとき、ターゲ
ット・レジスタに値ｂｃｄａが置かれる。
なるソース・レジスタを必要としている。たとえば、Pr
ecision Architecture RISC（PA-RISCTM）プロセッサ
（RubyB. Lee著「Precision Architecture」,IEEE Comp
uter，第２２巻，第１号，１９８９年１月，７８ページ
ないし９１ページ）中の倍シフト命令は、２つのソース
・レジスタを連結し、この一対のレジスタをまとめてシ
フトする。表２に示した回転はたとえば、図６に示した
重複単一ソース・レジスタを使用して実施することがで
きる。図６は、それぞれ、６４ビット・ダブル・ワード
ａｂｃｄを含む、レジスタ２１１およびレジスタ２１２
を示す。マルチプレクサ２２１、マルチプレクサ２２
２、マルチプレクサ２２３、マルチプレクサ２２４はそ
れぞれ、２ビット制御信号を有する。マルチプレクサ２
２１は、入力２６１と入力２７１とを有する。マルチプ
レクサ２２２は、入力２６２と入力２７２とを有する。
マルチプレクサ２２３は、入力２６３と入力２７３とを
有する。マルチプレクサ２２４は、入力２６４と入力２
７４とを有する。回転を実施するには、マルチプレクサ
２２１ないし２２４をまとめて共通の２ビット制御信号
に結合することができる。すなわち、入力２６１、２６
２、２６３、２６４がまとめて結合され、入力２７１、
２７２、２７３、２７４がまとめて結合される。マルチ
プレクサ２２１ないし２２４用の制御信号は、どの１６
ビット・ハーフ・ワードが１６ビット出力２３１、２３
２、２３３、２３４に置かれるかを決定する。制御信号
が値００2であるとき、ターゲット・レジスタに値ａｂ
ｃｄが置かれる。制御信号が値０１2 であるとき、ター
ゲット・レジスタに値ｄａｂｃが置かれる。制御信号が
値１０2 であるとき、ターゲット・レジスタに値ｃｄａ
ｂが置かれる。制御信号が値１１2 であるとき、ターゲ
ット・レジスタに値ｂｃｄａが置かれる。
【００４２】本発明の好ましい例では、図６に示した論
理機構が、６４ビット・シフトを行い、かつそれぞれの
異なるダブル・ワードを各レジスタに置くことができる
ように修正される。たとえば、各マルチプレクサ２２１
ないし２２４に対する各制御信号を別々にドライブする
ことによって、以下のように様々な新しい命令を実施す
ることができる。
理機構が、６４ビット・シフトを行い、かつそれぞれの
異なるダブル・ワードを各レジスタに置くことができる
ように修正される。たとえば、各マルチプレクサ２２１
ないし２２４に対する各制御信号を別々にドライブする
ことによって、以下のように様々な新しい命令を実施す
ることができる。
【００４３】追加機能を追加することもできる。たとえ
ば、下記の表３は、６４ビット・ダブル・ワード（ａｂ
ｃｄ）に対してライト・ハーフ・ワード・シフトを実行
するハードウェアに対する右シフトの結果を示す。この
場合、”ａ”は上位１６ビットを、”ｂ”は次の１６ビ
ットを、”ｃ”は次の１６ビットを、”ｄ”は下位１６
ビットを表す。６４ビット・ダブル・ワード”ａｂｃ
ｄ”を右へシフトすると、６４ビット・ダブル・ワー
ド”ａｂｃｄ”がシフトする。この場合、”Ａ”は上位
１６ビットを、”Ｂ”は次の１６ビットを、”Ｃ”は次
の１６ビットを、”Ｄ”は下位１６ビットを表す。
ば、下記の表３は、６４ビット・ダブル・ワード（ａｂ
ｃｄ）に対してライト・ハーフ・ワード・シフトを実行
するハードウェアに対する右シフトの結果を示す。この
場合、”ａ”は上位１６ビットを、”ｂ”は次の１６ビ
ットを、”ｃ”は次の１６ビットを、”ｄ”は下位１６
ビットを表す。６４ビット・ダブル・ワード”ａｂｃ
ｄ”を右へシフトすると、６４ビット・ダブル・ワー
ド”ａｂｃｄ”がシフトする。この場合、”Ａ”は上位
１６ビットを、”Ｂ”は次の１６ビットを、”Ｃ”は次
の１６ビットを、”Ｄ”は下位１６ビットを表す。
【００４４】
【表３】
【００４５】図７は、レジスタ１８１が６４ビット・ダ
ブル・ワードＡＢＣＤを含み、レジスタ１８２が６４ビ
ット・ダブル・ワードａｂｃｄを含む例を示す。マルチ
プレクサ１９１、マルチプレクサ１９２、マルチプレク
サ１９３、マルチプレクサ１９４はそれぞれ、別々に制
御される３ビット制御信号を有する。マルチプレクサ１
９１は、入力２８１と、入力２９１と、入力３０１とを
有する。マルチプレクサ１９２は、入力２８２と、入力
２９２と、入力３０２とを有する。マルチプレクサ１９
３は、入力２８３と、入力２９３と、入力３０３とを有
する。マルチプレクサ１９４は、入力２８４と、入力２
９４と、入力３０４とを有する。制御信号は、どの１６
ビット・ハーフ・ワードを１６ビット出力２０１、２０
２、２０３、２０４に配置するかを決定する。
ブル・ワードＡＢＣＤを含み、レジスタ１８２が６４ビ
ット・ダブル・ワードａｂｃｄを含む例を示す。マルチ
プレクサ１９１、マルチプレクサ１９２、マルチプレク
サ１９３、マルチプレクサ１９４はそれぞれ、別々に制
御される３ビット制御信号を有する。マルチプレクサ１
９１は、入力２８１と、入力２９１と、入力３０１とを
有する。マルチプレクサ１９２は、入力２８２と、入力
２９２と、入力３０２とを有する。マルチプレクサ１９
３は、入力２８３と、入力２９３と、入力３０３とを有
する。マルチプレクサ１９４は、入力２８４と、入力２
９４と、入力３０４とを有する。制御信号は、どの１６
ビット・ハーフ・ワードを１６ビット出力２０１、２０
２、２０３、２０４に配置するかを決定する。
【００４６】図７は、８０×５ビット・マルチプレクサ
を使用する例を示す。シフト機能を含む応用例ではおそ
らく、５つの６４×４ビット・マルチプレクサを使用し
てシフタの第１段を実施することが好ましい。これによ
って、制御信号の数を１マルチプレクサ当たり２つに減
少させることができる。その場合、第１段用の制御信号
の総数は１０になり、これに対して、４つの８０×５ビ
ット・マルチプレクサを使用する例では合計で１２個の
制御信号が必要である。また、５つの６４×４ビット・
マルチプレクサを使用するシフタの第１段を実施するた
めのデータ線の総数は２５６本であり、これに対して、
４つの８０×５ビット・マルチプレクサを使用する例の
場合は合計で４００本のデータ線が必要である。他の例
ではデータ線および制御線をさらに減少させることがで
きる。
を使用する例を示す。シフト機能を含む応用例ではおそ
らく、５つの６４×４ビット・マルチプレクサを使用し
てシフタの第１段を実施することが好ましい。これによ
って、制御信号の数を１マルチプレクサ当たり２つに減
少させることができる。その場合、第１段用の制御信号
の総数は１０になり、これに対して、４つの８０×５ビ
ット・マルチプレクサを使用する例では合計で１２個の
制御信号が必要である。また、５つの６４×４ビット・
マルチプレクサを使用するシフタの第１段を実施するた
めのデータ線の総数は２５６本であり、これに対して、
４つの８０×５ビット・マルチプレクサを使用する例の
場合は合計で４００本のデータ線が必要である。他の例
ではデータ線および制御線をさらに減少させることがで
きる。
【００４７】図８は、事前に定義されたいくつかの方法
で２つのソース・レジスタＲ１およびＲ２からサブ・ワ
ード・アイテムを選択するコンピュータ命令（ＭＩＸｘ
ｘ）２５１を示す。たとえば、ＭＩＸＷＬ（Ｍｉｘ Ｗ
ｏｒｄ Ｌｅｆｔ）は、Ｒ１の左半分（３２ビット）を
Ｒ２の左半分に連結する。ＭＩＸＷＲ（Ｍｉｘ Ｗｏｒ
ｄ Ｒｉｇｈｔ）は、Ｒ１の右半分をＲ２の右半分に連
結する。ＭＩＸＨＬ（Ｍｉｘ Ｈａｌｆ−ｗｏｒｄ Ｌ
ｅｆｔ）は、Ｒ１の第１のハーフ・ワードとＲ２の第１
のハーフ・ワードを連結し、その後、Ｒ１の第３のハー
フ・ワードとＲ２の第３のハーフ・ワードを連結する。
ＭＩＸＨＲ（Ｍｉｘ Ｈａｌｆ−ｗｏｒｄ Ｒｉｇｈ
ｔ）は、Ｒ１の第２のハーフ・ワードとＲ２の第２のハ
ーフ・ワードを連結し、その後、Ｒ１の第４のハーフ・
ワードとＲ２の第４のハーフ・ワードを連結する。以
下、同様である。この命令は他のフィールドを含むこと
もできる。当業者には理解されるように、命令中のフィ
ールドの相対位置は、任意のものであり、本発明の趣旨
内で変更することができる。
で２つのソース・レジスタＲ１およびＲ２からサブ・ワ
ード・アイテムを選択するコンピュータ命令（ＭＩＸｘ
ｘ）２５１を示す。たとえば、ＭＩＸＷＬ（Ｍｉｘ Ｗ
ｏｒｄ Ｌｅｆｔ）は、Ｒ１の左半分（３２ビット）を
Ｒ２の左半分に連結する。ＭＩＸＷＲ（Ｍｉｘ Ｗｏｒ
ｄ Ｒｉｇｈｔ）は、Ｒ１の右半分をＲ２の右半分に連
結する。ＭＩＸＨＬ（Ｍｉｘ Ｈａｌｆ−ｗｏｒｄ Ｌ
ｅｆｔ）は、Ｒ１の第１のハーフ・ワードとＲ２の第１
のハーフ・ワードを連結し、その後、Ｒ１の第３のハー
フ・ワードとＲ２の第３のハーフ・ワードを連結する。
ＭＩＸＨＲ（Ｍｉｘ Ｈａｌｆ−ｗｏｒｄ Ｒｉｇｈ
ｔ）は、Ｒ１の第２のハーフ・ワードとＲ２の第２のハ
ーフ・ワードを連結し、その後、Ｒ１の第４のハーフ・
ワードとＲ２の第４のハーフ・ワードを連結する。以
下、同様である。この命令は他のフィールドを含むこと
もできる。当業者には理解されるように、命令中のフィ
ールドの相対位置は、任意のものであり、本発明の趣旨
内で変更することができる。
【００４８】ＭＩＸｘｘ命令の動作は、下記の表４に記
載したとおりである。
載したとおりである。
【００４９】
【表４】
【００５０】この好ましい例を様々な方法で使用して、
ある種の命令のコンピュータ動作を著しく向上させるこ
とができる。たとえば、前述のＭＩＸｘｘ命令を使用し
て、それぞれ、表５に記載した４つのハーフ・ワードを
含む、４つのレジスタｒ１、ｒ２、ｒ３、ｒ４に含まれ
るハーフ・ワードの４×４行列を転置することができ
る。
ある種の命令のコンピュータ動作を著しく向上させるこ
とができる。たとえば、前述のＭＩＸｘｘ命令を使用し
て、それぞれ、表５に記載した４つのハーフ・ワードを
含む、４つのレジスタｒ１、ｒ２、ｒ３、ｒ４に含まれ
るハーフ・ワードの４×４行列を転置することができ
る。
【００５１】
【表５】
【００５２】表５では、ａ１、ａ２、ａ３、ａ４、ｂ
１、ｂ２、ｂ３、ｂ４、ｃ１、ｃ２、ｃ３、ｃ４、ｄ
１、ｄ２、ｄ３、ｄ４はそれぞれ、１６ビットハーフ・
ワードを表す。表５中の４×４行列の転置の結果を下記
の表６に示す。
１、ｂ２、ｂ３、ｂ４、ｃ１、ｃ２、ｃ３、ｃ４、ｄ
１、ｄ２、ｄ３、ｄ４はそれぞれ、１６ビットハーフ・
ワードを表す。表５中の４×４行列の転置の結果を下記
の表６に示す。
【００５３】
【表６】
【００５４】この転置は、８つのＭＩＸｘｘ命令を必要
とし、２つの追加レジスタ（ｔ１およびｔ２）を使用す
る。これは、一般にマイクロプロセッサでそうであるよ
うに、各命令で２つのレジスタしか読み取れず、かつ１
つのレジスタにしか書込みを行えないと仮定した場合に
可能な命令の最小数である。４×４転置演算では、少な
くとも３つのレジスタを読み取る必要があり、その結果
１つのレジスタに書込みを行う必要がある。したがっ
て、ＣＥＩＬＩＮＧ［３／２］＊４＝８命令は理論最小
値である。ある命令が３つのレジスタを読み取り、１つ
のレジスタに書込みを行うことができる場合、理論最小
値は４つの命令である。下記の表７は、８つの命令によ
って実行される転置を示す。
とし、２つの追加レジスタ（ｔ１およびｔ２）を使用す
る。これは、一般にマイクロプロセッサでそうであるよ
うに、各命令で２つのレジスタしか読み取れず、かつ１
つのレジスタにしか書込みを行えないと仮定した場合に
可能な命令の最小数である。４×４転置演算では、少な
くとも３つのレジスタを読み取る必要があり、その結果
１つのレジスタに書込みを行う必要がある。したがっ
て、ＣＥＩＬＩＮＧ［３／２］＊４＝８命令は理論最小
値である。ある命令が３つのレジスタを読み取り、１つ
のレジスタに書込みを行うことができる場合、理論最小
値は４つの命令である。下記の表７は、８つの命令によ
って実行される転置を示す。
【００５５】
【表７】
【００５６】これらのＭＩＸｘｘ命令がない場合、ハー
フ・ワードの同じ４×４行列転置は、少なくとも２０個
の命令および３つの追加レジスタを必要とし、たとえば
Precision Architecture ＲＩＳＣプロセッサにおける
抽出命令および蓄積命令の最適化シーケンスを使用す
る。Ruby B. Lee著「Precision Architecture」，IEEEC
omputer，第２２巻，第１号，１９８９年１月，７８ペ
ージないし９１ページを参照されたい。したがって、２
０／８＝２．５の高速化が達成される。
フ・ワードの同じ４×４行列転置は、少なくとも２０個
の命令および３つの追加レジスタを必要とし、たとえば
Precision Architecture ＲＩＳＣプロセッサにおける
抽出命令および蓄積命令の最適化シーケンスを使用す
る。Ruby B. Lee著「Precision Architecture」，IEEEC
omputer，第２２巻，第１号，１９８９年１月，７８ペ
ージないし９１ページを参照されたい。したがって、２
０／８＝２．５の高速化が達成される。
【００５７】本発明の教示の他の使用法は、ビデオ技法
を使用するためのものである。ビデオ入力は多くの場
合、バイト単位であり、ＲＧＢフォーマットでかつバイ
ト単位でディスプレイに出力する必要がある。しかし、
すべての内部演算は、より正確な結果を得るためにハー
フ・ワードで実行される。１つのシフト・マージ装置し
か有さないプロセッサでは、ハーフ・ワードをバイトと
してパックし、バイトをハーフ・ワードとしてアンパッ
クするために多数の命令が使用される。これは、単にＭ
ｉｘ命令のバイト・バージョンを使用することによって
最小限に抑えることができる。
を使用するためのものである。ビデオ入力は多くの場
合、バイト単位であり、ＲＧＢフォーマットでかつバイ
ト単位でディスプレイに出力する必要がある。しかし、
すべての内部演算は、より正確な結果を得るためにハー
フ・ワードで実行される。１つのシフト・マージ装置し
か有さないプロセッサでは、ハーフ・ワードをバイトと
してパックし、バイトをハーフ・ワードとしてアンパッ
クするために多数の命令が使用される。これは、単にＭ
ｉｘ命令のバイト・バージョンを使用することによって
最小限に抑えることができる。
【００５８】バイト混合命令用のフォーマットを下記の
表８に示す。
表８に示す。
【００５９】
【表８】
【００６０】ＭＩＸＢｘは、事前に定義された２つの方
法で、２つのソース・レジスタｒ１およびｒ２からバイ
トを交互に選択する。すなわち、ＭＩＸＢＬは、ｒ１の
４つの奇数バイトとｒ２の４つの奇数バイトとを交互に
配置し、ＭＩＸＢＲは、ｒ１の４つの偶数バイトとｒ２
の４つの偶数バイトとを交互に配置する。この演算を下
記の表９に記載する。
法で、２つのソース・レジスタｒ１およびｒ２からバイ
トを交互に選択する。すなわち、ＭＩＸＢＬは、ｒ１の
４つの奇数バイトとｒ２の４つの奇数バイトとを交互に
配置し、ＭＩＸＢＲは、ｒ１の４つの偶数バイトとｒ２
の４つの偶数バイトとを交互に配置する。この演算を下
記の表９に記載する。
【００６１】
【表９】
【００６２】ＭＩＸＢＬ命令を使用してたとえば、バイ
トを、対応するハーフ・ワードの上位半分としてアンパ
ックし、その上位半分をバイトとしてパックすることが
できる。この命令を使用して、それぞれ、各ハーフ・ワ
ードの上位バイトである、８バイトを含むレジスタを、
それぞれ、４つのハーフ・ワードからなる、２つのレジ
スタに「アンパック」することができる。その場合、Ｍ
ＩＸＢＬは、第２のソース・レジスタをｒ０に設定した
状態で使用される。多くのコンピュータ・アーキテクチ
ャでは、ｒ０は、常に零を提供するものとして定義され
る。ｒ０が常に零なので、ｒ０のすべての８バイトは
「０」である。これを下記の表１０に示す。
トを、対応するハーフ・ワードの上位半分としてアンパ
ックし、その上位半分をバイトとしてパックすることが
できる。この命令を使用して、それぞれ、各ハーフ・ワ
ードの上位バイトである、８バイトを含むレジスタを、
それぞれ、４つのハーフ・ワードからなる、２つのレジ
スタに「アンパック」することができる。その場合、Ｍ
ＩＸＢＬは、第２のソース・レジスタをｒ０に設定した
状態で使用される。多くのコンピュータ・アーキテクチ
ャでは、ｒ０は、常に零を提供するものとして定義され
る。ｒ０が常に零なので、ｒ０のすべての８バイトは
「０」である。これを下記の表１０に示す。
【００６３】
【表１０】
【００６４】次に、最初のレジスタ中の隣接バイトが、
並行ハーフ・ワード演算命令を使用できるようにｒｔ１
およびｒｔ２中の同じハーフ・ワードトラックで適切に
位置合わせされる（たとえば、ａ０およびｂ０がｒｔ１
およびｒｔ２の最も左のハーフ・ワードとなり、ｃ０お
よびｄ０が次のハーフ・ワードとなり、ｅ０およびｆ０
が次のハーフ・ワードとなり、ｇ０およびｈ０がｒｔ１
およびｒｔ２の下位のハーフ・ワードとなる）。
並行ハーフ・ワード演算命令を使用できるようにｒｔ１
およびｒｔ２中の同じハーフ・ワードトラックで適切に
位置合わせされる（たとえば、ａ０およびｂ０がｒｔ１
およびｒｔ２の最も左のハーフ・ワードとなり、ｃ０お
よびｄ０が次のハーフ・ワードとなり、ｅ０およびｆ０
が次のハーフ・ワードとなり、ｇ０およびｈ０がｒｔ１
およびｒｔ２の下位のハーフ・ワードとなる）。
【００６５】最初の入力バイト・ストリーム中のハーフ
・ワード境界を横切る一対の隣接するバイト（たとえ
ば、ｂおよびｃ、ｄおよびｅ、ｆおよびｇ）を処理する
必要がある場合、これらのバイトからなるすべての３つ
の対を並行ハーフ・ワード演算のために位置合わせさせ
るにはｒｔ２の１回の右シフトを実行するだけでよい。
すなわち、 ＥＸＴＲＵ（Shift rt2 right by 16 bits）：rt３＝００ｂ０ｄ０ｆ０ （rt１＝ａ０ｃ０ｅ０ｇ０）
・ワード境界を横切る一対の隣接するバイト（たとえ
ば、ｂおよびｃ、ｄおよびｅ、ｆおよびｇ）を処理する
必要がある場合、これらのバイトからなるすべての３つ
の対を並行ハーフ・ワード演算のために位置合わせさせ
るにはｒｔ２の１回の右シフトを実行するだけでよい。
すなわち、 ＥＸＴＲＵ（Shift rt2 right by 16 bits）：rt３＝００ｂ０ｄ０ｆ０ （rt１＝ａ０ｃ０ｅ０ｇ０）
【００６６】すべての計算が並行ハーフ・ワード演算を
介して実行された後、ｒｔ１およびｒｔ２に対して同じ
ＭＩＸＢｘ命令を使用してハーフ・ワードをワードにパ
ックし直すことができる。すなわち、 ＭＩＸＢＬ rt1,rt2,r gives: r ＝ａｂｃｄｅｆｇｈ
介して実行された後、ｒｔ１およびｒｔ２に対して同じ
ＭＩＸＢｘ命令を使用してハーフ・ワードをワードにパ
ックし直すことができる。すなわち、 ＭＩＸＢＬ rt1,rt2,r gives: r ＝ａｂｃｄｅｆｇｈ
【００６７】ＭＩＢＸｘ命令を使用して、バイトを、対
応するハーフ・ワードの下位半分としてアンパックし、
この下位半分をバイトとしてパックすることもできる。
これは、アンパック時にはｒ０が第２のソース・レジス
タではなく第１のソース・レジスタとして使用されるこ
とを除いて上記と同じである。また、パック時には、Ｍ
ＩＸＢＬ命令ではなくＭＩＸＢＲ命令が使用される。し
たがって、アンパックおよびパックでは下記の演算が行
われる。すなわち、 アンパック： If r＝ａｂｃｄｅｆｇｈ then ＭＩＸＢＬ r0,r,rt1 gives: rt1＝ and ＭＩＸＢＲ r0,r,rt2 gives: rt2＝ パック： ＭＩＸＢＲ rt1,rt2,r gives: r ＝ａｂｃｄｅｆｇｈ
応するハーフ・ワードの下位半分としてアンパックし、
この下位半分をバイトとしてパックすることもできる。
これは、アンパック時にはｒ０が第２のソース・レジス
タではなく第１のソース・レジスタとして使用されるこ
とを除いて上記と同じである。また、パック時には、Ｍ
ＩＸＢＬ命令ではなくＭＩＸＢＲ命令が使用される。し
たがって、アンパックおよびパックでは下記の演算が行
われる。すなわち、 アンパック： If r＝ａｂｃｄｅｆｇｈ then ＭＩＸＢＬ r0,r,rt1 gives: rt1＝ and ＭＩＸＢＲ r0,r,rt2 gives: rt2＝ パック： ＭＩＸＢＲ rt1,rt2,r gives: r ＝ａｂｃｄｅｆｇｈ
【００６８】前記の議論は、本発明の単に例示的な方法
および例を開示し説明したものである。当業者には理解
されるように、本発明は、その趣旨からも基本的特性か
らも逸脱せずに他の特定の形で実施することができる。
したがって、本発明の開示は、例示的なものであり、特
許請求の範囲に記載した本発明の範囲を制限するもので
はない。
および例を開示し説明したものである。当業者には理解
されるように、本発明は、その趣旨からも基本的特性か
らも逸脱せずに他の特定の形で実施することができる。
したがって、本発明の開示は、例示的なものであり、特
許請求の範囲に記載した本発明の範囲を制限するもので
はない。
【００６９】以下、本発明を要約して挙げる。
【００７０】１． 第１のレジスタと、第２のレジスタ
と、第３のレジスタと、第１のレジスタ、第２のレジス
タ及び第３のレジスタに結合され、第１のレジスタおよ
び第２のレジスタ内にパックされている複数のサブ・ワ
ード・アイテムを混合するためであり、混合されたとき
に複数のサブ・ワード・アイテムが第３のレジスタに置
かれる混合回路とを備えたことを特徴とする複数のコン
ピュータ・ワードにパックされている複数のサブ・ワー
ド・アイテムの選択混合システム。
と、第３のレジスタと、第１のレジスタ、第２のレジス
タ及び第３のレジスタに結合され、第１のレジスタおよ
び第２のレジスタ内にパックされている複数のサブ・ワ
ード・アイテムを混合するためであり、混合されたとき
に複数のサブ・ワード・アイテムが第３のレジスタに置
かれる混合回路とを備えたことを特徴とする複数のコン
ピュータ・ワードにパックされている複数のサブ・ワー
ド・アイテムの選択混合システム。
【００７１】２． 前記混合回路が、行として構成され
た複数のマルチプレクサを備えることを特徴とする１に
記載のシステム。
た複数のマルチプレクサを備えることを特徴とする１に
記載のシステム。
【００７２】３． 前記マルチプレクサに結合され、該
マルチプレクサによる複数のサブ・ワード・アイテムの
混合を制御する制御信号を生成するための制御回路を備
えることを特徴とする２に記載のシステム。
マルチプレクサによる複数のサブ・ワード・アイテムの
混合を制御する制御信号を生成するための制御回路を備
えることを特徴とする２に記載のシステム。
【００７３】４． 前記第１のレジスタが第１のダブル
・ワード・レジスタであり、前記第２のレジスタが第２
のダブル・ワード・レジスタであり、前記第３のレジス
タが第３のダブル・ワード・レジスタであり、前記混合
回路が、レフト・ワード混合命令に応答して、前記第１
のダブル・ワード・レジスタ中の最も左のワードを前記
第２のダブル・ワード・レジスタ中の最も左のワードに
連結し、前記第３のダブル・ワード・レジスタに結果を
置くことを特徴とする１に記載のシステム。
・ワード・レジスタであり、前記第２のレジスタが第２
のダブル・ワード・レジスタであり、前記第３のレジス
タが第３のダブル・ワード・レジスタであり、前記混合
回路が、レフト・ワード混合命令に応答して、前記第１
のダブル・ワード・レジスタ中の最も左のワードを前記
第２のダブル・ワード・レジスタ中の最も左のワードに
連結し、前記第３のダブル・ワード・レジスタに結果を
置くことを特徴とする１に記載のシステム。
【００７４】５． 前記第１のレジスタが第１のダブル
・ワード・レジスタであり、前記第２のレジスタが第２
のダブル・ワード・レジスタであり、前記第３のレジス
タが第３のダブル・ワード・レジスタであり、前記混合
回路が、レフト・ハーフ・ワード混合命令に応答して、
前記第１のダブル・ワード・レジスタの第１のハーフ・
ワードと、前記第２のハーフ・ワード・レジスタの第１
のハーフ・ワードと、前記第１のダブル・ワード・レジ
スタの第３のハーフ・ワードと、前記第２のダブル・ワ
ード・レジスタの第３のハーフ・ワードを連結し、前記
第３のダブル・ワード・レジスタに結果を置くことを特
徴とする１に記載のシステム。
・ワード・レジスタであり、前記第２のレジスタが第２
のダブル・ワード・レジスタであり、前記第３のレジス
タが第３のダブル・ワード・レジスタであり、前記混合
回路が、レフト・ハーフ・ワード混合命令に応答して、
前記第１のダブル・ワード・レジスタの第１のハーフ・
ワードと、前記第２のハーフ・ワード・レジスタの第１
のハーフ・ワードと、前記第１のダブル・ワード・レジ
スタの第３のハーフ・ワードと、前記第２のダブル・ワ
ード・レジスタの第３のハーフ・ワードを連結し、前記
第３のダブル・ワード・レジスタに結果を置くことを特
徴とする１に記載のシステム。
【００７５】６． 前記第１のレジスタが第１のダブル
・ワード・レジスタであり、前記第２のレジスタが第２
のダブル・ワード・レジスタであり、前記第３のレジス
タが第３のダブル・ワード・レジスタであり、前記混合
回路が、レフト・バイト混合命令に応答して、前記第１
のダブル・ワード・レジスタの第１のバイトと、前記第
２のダブル・ワード・レジスタの第１のバイトと、前記
第１のダブル・ワード・レジスタの第３のバイトと、前
記第２のダブル・ワード・レジスタの第３のバイトと、
前記第１のダブル・ワード・レジスタの第５のバイト
と、前記第２のダブル・ワード・レジスタの第５のバイ
トと、前記第１のダブル・ワード・レジスタの第７のバ
イトと、前記第２のダブル・ワード・レジスタの第７の
バイトを連結し、前記第３のダブル・ワード・レジスタ
に結果を置くことを特徴とする１に記載のシステム。
・ワード・レジスタであり、前記第２のレジスタが第２
のダブル・ワード・レジスタであり、前記第３のレジス
タが第３のダブル・ワード・レジスタであり、前記混合
回路が、レフト・バイト混合命令に応答して、前記第１
のダブル・ワード・レジスタの第１のバイトと、前記第
２のダブル・ワード・レジスタの第１のバイトと、前記
第１のダブル・ワード・レジスタの第３のバイトと、前
記第２のダブル・ワード・レジスタの第３のバイトと、
前記第１のダブル・ワード・レジスタの第５のバイト
と、前記第２のダブル・ワード・レジスタの第５のバイ
トと、前記第１のダブル・ワード・レジスタの第７のバ
イトと、前記第２のダブル・ワード・レジスタの第７の
バイトを連結し、前記第３のダブル・ワード・レジスタ
に結果を置くことを特徴とする１に記載のシステム。
【００７６】７． 前記第１のレジスタが第１のダブル
・ワード・レジスタであり、前記第２のレジスタが第２
のダブル・ワード・レジスタであり、前記第３のレジス
タが第３のダブル・ワード・レジスタであり、前記混合
回路が、ライト・ワード混合命令に応答して、前記第１
のダブル・ワード・レジスタ中の最も右のワードを前記
第２のダブル・ワード・レジスタ中の最も右のワードに
連結し、前記第３のダブル・ワード・レジスタに結果を
置くことを特徴とする１に記載のシステム。
・ワード・レジスタであり、前記第２のレジスタが第２
のダブル・ワード・レジスタであり、前記第３のレジス
タが第３のダブル・ワード・レジスタであり、前記混合
回路が、ライト・ワード混合命令に応答して、前記第１
のダブル・ワード・レジスタ中の最も右のワードを前記
第２のダブル・ワード・レジスタ中の最も右のワードに
連結し、前記第３のダブル・ワード・レジスタに結果を
置くことを特徴とする１に記載のシステム。
【００７７】８． 前記第１のレジスタが第１のダブル
・ワード・レジスタであり、前記第２のレジスタが第２
のダブル・ワード・レジスタであり、前記第３のレジス
タが第３のダブル・ワード・レジスタであり、前記混合
回路が、ライト・ハーフ・ワード混合命令に応答して、
前記第１のダブル・ワード・レジスタの第２のハーフ・
ワードと、前記第２のダブル・ワード・レジスタの第２
のハーフ・ワードと、前記第１のダブル・ワード・レジ
スタの第４のハーフ・ワードと、前記第２のダブル・ワ
ード・レジスタの第４のハーフ・ワードを連結し、前記
第３のダブル・ワード・レジスタに結果を置くことを特
徴とする１に記載のシステム。
・ワード・レジスタであり、前記第２のレジスタが第２
のダブル・ワード・レジスタであり、前記第３のレジス
タが第３のダブル・ワード・レジスタであり、前記混合
回路が、ライト・ハーフ・ワード混合命令に応答して、
前記第１のダブル・ワード・レジスタの第２のハーフ・
ワードと、前記第２のダブル・ワード・レジスタの第２
のハーフ・ワードと、前記第１のダブル・ワード・レジ
スタの第４のハーフ・ワードと、前記第２のダブル・ワ
ード・レジスタの第４のハーフ・ワードを連結し、前記
第３のダブル・ワード・レジスタに結果を置くことを特
徴とする１に記載のシステム。
【００７８】９． 前記第１のレジスタが第１のダブル
・ワード・レジスタであり、前記第２のレジスタが第２
のダブル・ワード・レジスタであり、前記第３のレジス
タが第３のダブル・ワード・レジスタであり、前記混合
回路が、ライト・バイト混合命令に応答して、前記第１
のダブル・ワード・レジスタの第２のバイトと、前記第
２のダブル・ワード・レジスタの第２のバイトと、前記
第１のダブル・ワード・レジスタの第４のバイトと、前
記第２のダブル・ワード・レジスタの第４のバイトと、
前記第１のダブル・ワード・レジスタの第６のバイト
と、前記第２のダブル・ワード・レジスタの第６のバイ
トと、前記第１のダブル・ワード・レジスタの第８のバ
イトと、前記第２のダブル・ワード・レジスタの第８の
バイトを連結し、前記第３のダブル・ワード・レジスタ
に結果を置くことを特徴とする１に記載のシステム。
・ワード・レジスタであり、前記第２のレジスタが第２
のダブル・ワード・レジスタであり、前記第３のレジス
タが第３のダブル・ワード・レジスタであり、前記混合
回路が、ライト・バイト混合命令に応答して、前記第１
のダブル・ワード・レジスタの第２のバイトと、前記第
２のダブル・ワード・レジスタの第２のバイトと、前記
第１のダブル・ワード・レジスタの第４のバイトと、前
記第２のダブル・ワード・レジスタの第４のバイトと、
前記第１のダブル・ワード・レジスタの第６のバイト
と、前記第２のダブル・ワード・レジスタの第６のバイ
トと、前記第１のダブル・ワード・レジスタの第８のバ
イトと、前記第２のダブル・ワード・レジスタの第８の
バイトを連結し、前記第３のダブル・ワード・レジスタ
に結果を置くことを特徴とする１に記載のシステム。
【００７９】１０． （ａ）レフト・ワード混合命令に
応答して、第１のダブル・ワード中の最も左のワードを
第２のダブル・ワード中の最も左のワードに連結し、第
３のダブル・ワード・レジスタに結果を置くステップ
と、（ｂ）ライト・ワード混合命令に応答して、前記第
１のダブル・ワード中の最も右のワードを前記第２のダ
ブル・ワード中の最も右のワードに連結し、前記第３の
ダブル・ワード・レジスタに結果を置くステップとを含
むことを特徴とする方法。
応答して、第１のダブル・ワード中の最も左のワードを
第２のダブル・ワード中の最も左のワードに連結し、第
３のダブル・ワード・レジスタに結果を置くステップ
と、（ｂ）ライト・ワード混合命令に応答して、前記第
１のダブル・ワード中の最も右のワードを前記第２のダ
ブル・ワード中の最も右のワードに連結し、前記第３の
ダブル・ワード・レジスタに結果を置くステップとを含
むことを特徴とする方法。
【００８０】１１． （ｃ）レフト・ハーフ・ワード混
合命令に応答して、前記第１のダブル・ワードの第１の
ハーフ・ワードと、前記第２のダブル・ワードの第１の
ハーフ・ワードと、前記第１のダブル・ワードの第３の
ハーフ・ワードと、前記第２のダブル・ワードの第３の
ハーフ・ワードを連結し、前記第３のダブル・ワード・
レジスタに結果を置くステップと、（ｄ）ライト・ハー
フ・ワード混合命令に応答して、前記第１のダブル・ワ
ードの第２のハーフ・ワードと、前記第２のダブル・ワ
ードの第２のハーフ・ワードと、前記第１のダブル・ワ
ードの第４のハーフ・ワードと、前記第２のダブル・ワ
ードの第４のハーフ・ワードを連結し、前記第３のダブ
ル・ワード・レジスタに結果を置くステップを含むこと
を特徴とする１０に記載の方法。
合命令に応答して、前記第１のダブル・ワードの第１の
ハーフ・ワードと、前記第２のダブル・ワードの第１の
ハーフ・ワードと、前記第１のダブル・ワードの第３の
ハーフ・ワードと、前記第２のダブル・ワードの第３の
ハーフ・ワードを連結し、前記第３のダブル・ワード・
レジスタに結果を置くステップと、（ｄ）ライト・ハー
フ・ワード混合命令に応答して、前記第１のダブル・ワ
ードの第２のハーフ・ワードと、前記第２のダブル・ワ
ードの第２のハーフ・ワードと、前記第１のダブル・ワ
ードの第４のハーフ・ワードと、前記第２のダブル・ワ
ードの第４のハーフ・ワードを連結し、前記第３のダブ
ル・ワード・レジスタに結果を置くステップを含むこと
を特徴とする１０に記載の方法。
【００８１】１２． （ｃ）レフト・バイト混合命令に
応答して、前記第１のダブル・ワードの第１のバイト
と、前記第２のダブル・ワードの第１のバイトと、前記
第１のダブル・ワードの第３のバイトと、前記第２のダ
ブル・ワードの第３のバイトと、前記第１のダブル・ワ
ードの第５のバイトと、前記第２のダブル・ワードの第
５のバイトと、前記第１のダブル・ワードの第７のバイ
トと、前記第２のダブル・ワードの第７のバイトとを連
結し、前記第３のダブル・ワード・レジスタに結果を置
くステップと、（ｄ）ライト・バイト混合命令に応答し
て、前記第１のダブル・ワードの第２のバイトと、前記
第２のダブル・ワードの第２のバイトと、前記第１のダ
ブル・ワードの第４のバイトと、前記第２のダブル・ワ
ードの第４のバイトと、前記第１のダブル・ワードの第
６のバイトと、前記第２のダブル・ワードの第６のバイ
トと、前記第１のダブル・ワードの第８のバイトと、前
記第２のダブル・ワードの第８のバイトとを連結し、前
記第３のダブル・ワード・レジスタに結果を置くステッ
プを含むことを特徴とする１０に記載の方法。
応答して、前記第１のダブル・ワードの第１のバイト
と、前記第２のダブル・ワードの第１のバイトと、前記
第１のダブル・ワードの第３のバイトと、前記第２のダ
ブル・ワードの第３のバイトと、前記第１のダブル・ワ
ードの第５のバイトと、前記第２のダブル・ワードの第
５のバイトと、前記第１のダブル・ワードの第７のバイ
トと、前記第２のダブル・ワードの第７のバイトとを連
結し、前記第３のダブル・ワード・レジスタに結果を置
くステップと、（ｄ）ライト・バイト混合命令に応答し
て、前記第１のダブル・ワードの第２のバイトと、前記
第２のダブル・ワードの第２のバイトと、前記第１のダ
ブル・ワードの第４のバイトと、前記第２のダブル・ワ
ードの第４のバイトと、前記第１のダブル・ワードの第
６のバイトと、前記第２のダブル・ワードの第６のバイ
トと、前記第１のダブル・ワードの第８のバイトと、前
記第２のダブル・ワードの第８のバイトとを連結し、前
記第３のダブル・ワード・レジスタに結果を置くステッ
プを含むことを特徴とする１０に記載の方法。
【００８２】１３． （ａ）レフト・ハーフ・ワード混
合命令に応答して、第１のダブル・ワードの第１のハー
フ・ワードと、第２のダブル・ワードの第１のハーフ・
ワードと、第１のダブル・ワードの第３のハーフ・ワー
ドと、第２のダブル・ワードの第３のハーフ・ワードを
連結し、第３のダブル・ワード・レジスタに結果を置く
ステップと、（ｂ）ライト・ハーフ・ワード混合命令に
応答して、前記第１のダブル・ワードの第２のハーフ・
ワードと、前記第２のダブル・ワードの第２のハーフ・
ワードと、前記第１のダブル・ワードの第４のハーフ・
ワードと、前記第２のダブル・ワードの第４のハーフ・
ワードを連結し、前記第３のダブル・ワード・レジスタ
に結果を置くステップとを含むことを特徴とする方法。
合命令に応答して、第１のダブル・ワードの第１のハー
フ・ワードと、第２のダブル・ワードの第１のハーフ・
ワードと、第１のダブル・ワードの第３のハーフ・ワー
ドと、第２のダブル・ワードの第３のハーフ・ワードを
連結し、第３のダブル・ワード・レジスタに結果を置く
ステップと、（ｂ）ライト・ハーフ・ワード混合命令に
応答して、前記第１のダブル・ワードの第２のハーフ・
ワードと、前記第２のダブル・ワードの第２のハーフ・
ワードと、前記第１のダブル・ワードの第４のハーフ・
ワードと、前記第２のダブル・ワードの第４のハーフ・
ワードを連結し、前記第３のダブル・ワード・レジスタ
に結果を置くステップとを含むことを特徴とする方法。
【００８３】１４． （ｃ）レフト・バイト混合命令に
応答して、前記第１のダブル・ワードの第１のバイト
と、前記第２のダブル・ワードの第１のバイトと、前記
第１のダブル・ワードの第３のバイトと、前記第２のダ
ブル・ワードの第３のバイトと、前記第１のダブル・ワ
ードの第５のバイトと、前記第２のダブル・ワードの第
５のバイトと、前記第１のダブル・ワードの第７のバイ
トと、前記第２のダブル・ワードの第７のバイトとを連
結し、前記第３のダブル・ワード・レジスタに結果を置
くステップと、（ｄ）ライト・バイト混合命令に応答し
て、前記第１のダブル・ワードの第２のバイトと、前記
第２のダブル・ワードの第２のバイトと、前記第１のダ
ブル・ワードの第４のバイトと、前記第２のダブル・ワ
ードの第４のバイトと、前記第１のダブル・ワードの第
６のバイトと、前記第２のダブル・ワードの第６のバイ
トと、前記第１のダブル・ワードの第８のバイトと、前
記第２のダブル・ワードの第８のバイトとを連結し、前
記第３のダブル・ワード・レジスタに結果を置くステッ
プを含むことを特徴とする１３に記載の方法。
応答して、前記第１のダブル・ワードの第１のバイト
と、前記第２のダブル・ワードの第１のバイトと、前記
第１のダブル・ワードの第３のバイトと、前記第２のダ
ブル・ワードの第３のバイトと、前記第１のダブル・ワ
ードの第５のバイトと、前記第２のダブル・ワードの第
５のバイトと、前記第１のダブル・ワードの第７のバイ
トと、前記第２のダブル・ワードの第７のバイトとを連
結し、前記第３のダブル・ワード・レジスタに結果を置
くステップと、（ｄ）ライト・バイト混合命令に応答し
て、前記第１のダブル・ワードの第２のバイトと、前記
第２のダブル・ワードの第２のバイトと、前記第１のダ
ブル・ワードの第４のバイトと、前記第２のダブル・ワ
ードの第４のバイトと、前記第１のダブル・ワードの第
６のバイトと、前記第２のダブル・ワードの第６のバイ
トと、前記第１のダブル・ワードの第８のバイトと、前
記第２のダブル・ワードの第８のバイトとを連結し、前
記第３のダブル・ワード・レジスタに結果を置くステッ
プを含むことを特徴とする１３に記載の方法。
【００８４】１５． 複数のレジスタと、結果レジスタ
と、前記複数のレジスタおよび前記結果レジスタに結合
され、前記複数のレジスタにパックされている複数のサ
ブ・ワード・アイテムを混合するためであり、混合され
たときに前記複数のサブ・ワード・アイテムが前記結果
レジスタに置かれる混合回路とを備えたことを特徴とす
るシステム。
と、前記複数のレジスタおよび前記結果レジスタに結合
され、前記複数のレジスタにパックされている複数のサ
ブ・ワード・アイテムを混合するためであり、混合され
たときに前記複数のサブ・ワード・アイテムが前記結果
レジスタに置かれる混合回路とを備えたことを特徴とす
るシステム。
【００８５】１６． 前記混合回路が、複数のマルチプ
レクサを備えることを特徴とする１５に記載のシステ
ム。
レクサを備えることを特徴とする１５に記載のシステ
ム。
【００８６】１７． 前記マルチプレクサに結合され、
該マルチプレクサによる複数のサブ・ワード・アイテム
の混合を制御する制御信号を生成するための制御回路を
備えることを特徴とする１６に記載のシステム。
該マルチプレクサによる複数のサブ・ワード・アイテム
の混合を制御する制御信号を生成するための制御回路を
備えることを特徴とする１６に記載のシステム。
【００８７】１８． （ａ）第１のレジスタに第１のワ
ードを置くステップと、（ｂ）第２のレジスタに第２の
ワードを置くステップと、（ｃ）命令に応答して、前記
第１のワードおよび前記第２のワードの複数のサブ・ワ
ード・アイテムを混合するステップと、（ｄ）ステップ
（ｃ）で混合された前記複数のサブ・ワード・アイテム
を結果レジスタに置くステップとを含むことを特徴とす
る方法。
ードを置くステップと、（ｂ）第２のレジスタに第２の
ワードを置くステップと、（ｃ）命令に応答して、前記
第１のワードおよび前記第２のワードの複数のサブ・ワ
ード・アイテムを混合するステップと、（ｄ）ステップ
（ｃ）で混合された前記複数のサブ・ワード・アイテム
を結果レジスタに置くステップとを含むことを特徴とす
る方法。
【００８８】１９． ステップ（ｃ）が、複数のマルチ
プレクサを使用して実行されることを特徴とする１８に
記載の方法。
プレクサを使用して実行されることを特徴とする１８に
記載の方法。
【００８９】２０． ステップ（ｃ）で、前記マルチプ
レクサが制御回路によって生成される制御信号に従って
複数のサブ・ワード・アイテムを混合することを特徴と
する１９に記載の方法。
レクサが制御回路によって生成される制御信号に従って
複数のサブ・ワード・アイテムを混合することを特徴と
する１９に記載の方法。
【００９０】２１． 第１のレジスタと、第２のレジス
タと、第３のレジスタと、前記第１のレジスタおよび前
記第２のレジスタに結合され、命令に応答して、前記第
１のレジスタから得たサブフィールドを前記第２のレジ
スタから得たサブフィールドに連結する混合回路とを備
え、前記第１のレジスタと前記第２のレジスタとを連結
する際に前記第１のレジスタから得た前記サブフィール
ドが前記第２のレジスタから得た前記サブフィールドに
連続しないことを特徴とするシステム。
タと、第３のレジスタと、前記第１のレジスタおよび前
記第２のレジスタに結合され、命令に応答して、前記第
１のレジスタから得たサブフィールドを前記第２のレジ
スタから得たサブフィールドに連結する混合回路とを備
え、前記第１のレジスタと前記第２のレジスタとを連結
する際に前記第１のレジスタから得た前記サブフィール
ドが前記第２のレジスタから得た前記サブフィールドに
連続しないことを特徴とするシステム。
【００９１】２２． 前記混合回路が、前記第１のレジ
スタから得た複数のサブフィールドを前記第２のレジス
タから得た複数のサブフィールドに連結することを特徴
とする２１に記載のシステム。
スタから得た複数のサブフィールドを前記第２のレジス
タから得た複数のサブフィールドに連結することを特徴
とする２１に記載のシステム。
【００９２】２３． 前記混合回路が、前記第１のレジ
スタから得た前記複数のサブフィールドのうちのサブフ
ィールドと前記第２のレジスタから得た前記複数のサブ
フィールドとを交互に連結することを特徴とする２２に
記載のシステム。
スタから得た前記複数のサブフィールドのうちのサブフ
ィールドと前記第２のレジスタから得た前記複数のサブ
フィールドとを交互に連結することを特徴とする２２に
記載のシステム。
【００９３】
【発明の効果】本発明によれば、選択したアイテムを含
むワードを生成するために複数のコンピュータ・ワード
としてパックされているいくつかのアイテムを同時に選
択する必要がある計算システムにより実行される演算に
対して顕著な効果をもたらすことができる。
むワードを生成するために複数のコンピュータ・ワード
としてパックされているいくつかのアイテムを同時に選
択する必要がある計算システムにより実行される演算に
対して顕著な効果をもたらすことができる。
【図１】本発明の好ましい例によって、２つのコンピュ
ータ・ワードとしてパックされている複数のサブ・ワー
ド・アイテムを混合する回路の簡略されたブロック図で
ある。
ータ・ワードとしてパックされている複数のサブ・ワー
ド・アイテムを混合する回路の簡略されたブロック図で
ある。
【図２】本発明の好ましい例によって、２つのコンピュ
ータ・ワードとしてパックされている複数のサブ・ワー
ド・アイテムを混合する回路の概念設計を示す図であ
る。
ータ・ワードとしてパックされている複数のサブ・ワー
ド・アイテムを混合する回路の概念設計を示す図であ
る。
【図３】本発明の好ましい例によって、２つのコンピュ
ータ・ワードとしてパックされている複数のサブ・ワー
ド・アイテムの混合を制御する選択制御論理機構の簡略
化されたブロック図である。
ータ・ワードとしてパックされている複数のサブ・ワー
ド・アイテムの混合を制御する選択制御論理機構の簡略
化されたブロック図である。
【図４】本発明の好ましい代替例によって、２つのコン
ピュータ・ワードとしてパックされている複数のサブ・
ワード・アイテムのビット・レベル混合を実行する回路
の他の細部を示す図である。
ピュータ・ワードとしてパックされている複数のサブ・
ワード・アイテムのビット・レベル混合を実行する回路
の他の細部を示す図である。
【図５】本発明の他の好ましい代替例によって、４つの
コンピュータ・ワードとしてパックされている複数のサ
ブ・ワード・アイテムの混合を実行する回路の簡略化さ
れたブロック図である。
コンピュータ・ワードとしてパックされている複数のサ
ブ・ワード・アイテムの混合を実行する回路の簡略化さ
れたブロック図である。
【図６】本発明の好ましい例によって多重化命令を実施
するために使用できる回路のブロック図である。
するために使用できる回路のブロック図である。
【図７】本発明の好ましい例によって様々な混合命令を
実施するために使用できる回路のブロック図である。
実施するために使用できる回路のブロック図である。
【図８】本発明の好ましい例による様々な混合命令に関
する命令のレイアウトを示す図である。
する命令のレイアウトを示す図である。
１１、１２、１３ レジスタ １５ 混合回路
Claims (1)
- 【請求項１】 第１のレジスタと、 第２のレジスタと、 第３のレジスタと、 第１のレジスタ、第２のレジスタ及び第３のレジスタに
結合され、第１のレジスタおよび第２のレジスタ内にパ
ックされている複数のサブ・ワード・アイテムを混合す
るためであり、混合されたときに複数のサブ・ワード・
アイテムが第３のレジスタに置かれる混合回路とを備え
たことを特徴とする複数のコンピュータ・ワードにパッ
クされている複数のサブ・ワード・アイテムの選択混合
システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US496-487 | 1995-06-29 | ||
| US08/496,487 US5673321A (en) | 1995-06-29 | 1995-06-29 | Efficient selection and mixing of multiple sub-word items packed into two or more computer words |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0916397A true JPH0916397A (ja) | 1997-01-17 |
| JPH0916397A5 JPH0916397A5 (ja) | 2004-07-15 |
Family
ID=23972860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8166122A Pending JPH0916397A (ja) | 1995-06-29 | 1996-06-26 | 複数のコンピュータ・ワードにパックされている複数のサブ・ワード・アイテムの選択混合システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5673321A (ja) |
| EP (1) | EP0751456A1 (ja) |
| JP (1) | JPH0916397A (ja) |
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1996
- 1996-06-21 EP EP96304529A patent/EP0751456A1/en not_active Withdrawn
- 1996-06-26 JP JP8166122A patent/JPH0916397A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0751456A1 (en) | 1997-01-02 |
| US5673321A (en) | 1997-09-30 |
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