JPH0916441A

JPH0916441A - メモリダンプシステム

Info

Publication number: JPH0916441A
Application number: JP7165020A
Authority: JP
Inventors: Hirokazu Yoshida; 啓和吉田; Yasuo Nakamura; 泰雄中村
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 1995-06-30
Filing date: 1995-06-30
Publication date: 1997-01-17

Abstract

(57)【要約】【目的】３ＣＰＵ系の冗長構成で３重化動作中の１つ
のＣＰＵ系が障害等により切離された場合、そのＣＰＵ
系のメモリ内容を読出すと共に、読出す手段として共通
のグローバルメモリ等を設けることなく、他系へ切離さ
れたＣＰＵ系のメモリ内容を転送するメモリダンプを実
行可能とする。【構成】各ＣＰＵ内の入出力制御部において、ダンプ
元開始アドレスレジスタ133 ，ダンプ先開始アドレスレ
ジスタ134 ，ダンプ終了アドレスレジスタ135 を設け、
レジスタ 133に格納されたアドレスに順次＋１カウンタ
137 によりカウントアップしつつ自系メモリからデータ
を読出す。このとき、レジスタ134 に格納されたアドレ
スに順次＋１カウンタ 141によりカウントアップしつつ
他系メモリへ読出しデータと共に送出する。この処理を
レジスタ135 に格納されたアドレスに達するまで続ける
ことで、メモリダンプが行われる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリダンプシステムに
関し、特にＣＰＵ（中央処理装置）を複数設けて冗長構
成とすることによりシステム全体の信頼性を向上するよ
うにした情報処理システムにおけるメモリダンプ方式に
関するものである。

【０００２】

【従来の技術】従来のこの種の冗長構成の情報処理シス
テムはいわゆるフォールトトレラントコンピュータ（Ｆ
ＴＣ）システムとして知られており、例えば特開平２−
２０２６３７号公報、特開平３−０１５９４６号公報、
特開平３−０５０９１６号公報及び特開昭６４−０４６
８４４号公報等に開示されており、冗長構成のＣＰＵ
（情報処理サブシステムとも称されている）の複数出力
の多数決を採り、多数決に合致した出力を選択的に採用
することによってシステム全体の信頼性を向上させる技
術である。

【０００３】例えば、特開平２−２０６３７号公報開示
の技術を参照すれば、図８にそのシステム全体構成が示
されており、３つのＣＰＵサブシステム（ＣＰＵ−ａ，
ｂ，ｃ）と、２つのグローバルメモリ（グローバルメモ
リ＃１，＃２）と、複数のＩ／Ｏプロセッサ（Ｉ／Ｏプ
ロセッサ＃１，＃２，＃３）と、複数のＩ／Ｏコントロ
ーラとから成り立っている。

【０００４】各ＣＰＵサブシステムは内部に夫々ローカ
ルメモリを有しており各ローカルメモリは他のＣＰＵサ
ブシステムから直接アクセスすることはできないように
なっており、これら３つのＣＰＵサブシステムはローカ
ルメモリ内にＯＳの核となるプログラムを有しており、
３つのＣＰＵサブシステムは独立したクロックＣＫによ
り動作するものである。

【０００５】本来独立して動作する３つのＣＰＵサブシ
ステムを互いに同期させて同一動作を行わせ、ＣＰＵサ
ブシステムの挙動を多数決（Ｖｏｔｉｎｇ）すること
で、フォールトトレラントを実現するものである。

【０００６】この多数決のためにグローバルメモリ＃
１，＃２を設けており、グローバルメモリは３つのＣＰ
Ｕサブシステムからアクセス可能であり、ローカルメモ
リとの間でページスワッピングが行われる。具体的に
は、ユーザプログラムやユーザプログラムが使用するデ
ータが格納されるものである。３ＣＰＵサブシステムか
らグローバルメモリへのアクセスはグローバルメモリで
多数決される。

【０００７】２つのグローバルメモリは夫々に複数のＩ
／Ｏプロセッサとの間がバスにて接続されており、グロ
ーバルメモリとＩ／Ｏプロセッサとの間のバスは二重化
されている。

【０００８】周辺装置（Ｉ／Ｏコントローラ配下のディ
スク装置等）のＤＭＡ動作は、Ｉ／Ｏプロセッサ及びＩ
／Ｏコントローラを介してグローバルメモリに対しての
み行われ、周辺装置からＣＰＵサブシステム内の各ロー
カルメモリへのＤＭＡ動作は行われない。

【０００９】グローバルメモリ内のレジスタ、Ｉ／Ｏプ
ロセッサ内のレジスタ、Ｉ／Ｏコントローラ内のレジス
タへの各アクセスが行われるが、これらアクセスはグロ
ーバルメモリ内のポート回路にて多数決されるようにな
っている。

【００１０】グローバルメモリは二重化されており、各
ＣＰＵサブシステムとは１：２接続構成であり、一方が
「プライマリ」、他方が「バックアップ」として定義さ
れている。ＣＰＵサブシステムからグローバルメモリへ
のライトは両方へ行われ、グローバルメモリからのリー
ドはプライマリから行われる。リード時、バックアップ
側は内部でリード動作を行うが、リードデータの出力は
行わず、ステータスのみをＣＰＵサブシステムへ返すよ
うになっている。

【００１１】Ｉ／Ｏプロセッサからグローバルメモリへ
のライト動作は二重化されたバスを使用してプライマ
リ、バックアップの両方に対して行われる。リード動作
については、両メモリからのデータを受信してプライマ
リ側のデータが用いられる。

【００１２】ここで、２つのグローバルメモリ間のメモ
リコピーは２ステップのプロセスで実行される。例とし
て、グローバルメモリ＃１から＃２へのメモリコピーを
行う場合、第１のステップとしてグローバルメモリ＃１
の全てのロケーションをプロセッサがリードし、グロー
バルメモリ＃１，＃２の両方に対してライトする。グロ
ーバルメモリ＃１，＃２は通常動作でもプライマリとバ
ックアップとに夫々定義されており、リードはどちらか
一方のプライマリと定義された方からリードされ、ライ
トはプライマリとバックアップとの両方に対して行われ
る。第１のステップでは、ＩＯバスから生じるライトは
全て無視される。

【００１３】第２のステップでは、ＩＯバスからのライ
トも実行されることを除いて第１のステップと同一であ
る。この第２のステップがグローバルメモリのアドレス
の最初から最後まで指定された時に、グローバルメモリ
＃１と＃２とは同一内容となる。この第１と第２のステ
ップは通常の動作が進行中に実行中のタスクに挿入して
行われるようになっている。

【００１４】各プロセッサのローカルメモリは、これ等
ローカルメモリ間でメモリコピー機能を有していない。
正常な２つのプロセッサのローカルメモリの内容をグロ
ーバルメモリ＃１と＃２とにコピーして、その後各プロ
セッサをリセットすることにより、ローカルメモリの内
容はクリアされる。リセット後に、全プロセッサが同期
すると、グローバルメモリ＃１，＃２にコピーしていた
内容をローカルメモリへコピーして戻すことで、各プロ
セッサのローカルメモリの内容は同一になる。

【００１５】

【発明が解決しようとする課題】従来のこの様な構成で
は、多数決論理回路より前段のローカルメモリの内容を
メモリコピーするためには、多数決論理回路以後の段に
３重化モジュールの全てからアクセス可能なグローバル
メモリを設ける必要がある。

【００１６】メモリコピーはグローバルメモリに一旦正
常なローカルメモリの内容をコピーし、全てのローカル
メモリの内容をクリアしてしかる後に、全てのローカル
メモリにグローバルメモリにコピーした内容を戻すとい
う作業が必要であるために、１つのローカルメモリの内
容を他のローカルメモリへ移すということは不可能であ
る。

【００１７】ここで、本発明が対象とするメモリダンプ
機能は、あるＣＰＵサブシステム系のメモリ内容の一部
を他のＣＰＵサブシステム系のメモリへ転送する機能で
ある。このメモリダンプ機能が必要になるのは、あるＣ
ＰＵサブシステム系の障害発生時には、そのＣＰＵサブ
システム系はシステムから分離され、そのＣＰＵサブシ
ステム系の障害解析に必要な情報を採取する場合であ
る。

【００１８】しかし、通常動作から切り離されているＣ
ＰＵサブシステム系のメモリ内容を、直接確認すること
はできない。また、周辺制御装置に接続されたファイル
装置等にアクセスして、そのメモリ内容を格納すること
もできない。そこで、通常動作している他系のメモリへ
切り離されているＣＰＵサブシステム系のメモリ内容を
コピーする機能つまり、メモリダンプ機能によって、必
要な情報を採取し、かつファイル装置等に採取したデー
タを格納することが可能になる。

【００１９】このメモリダンプ機能は、通常動作から切
り離されている障害ＣＰＵサブシステム系から通常動作
しているＣＰＵサブシステム系へメモリデータの一部を
転送するもので、通常は１対２のメモリデータの転送と
なる。

【００２０】この様なメモリダンプ動作を行う場合も、
上記従来技術では、１つのＣＰＵサブシステム系のロー
カルメモリの内容を他系のローカルメモリへ直接移すこ
とができないという問題がある。

【００２１】本発明の目的は、グローバルメモリを必要
とすることなく簡単な構成で１つのローカルメモリの内
容を他のローカルメモリへ直接移すことが可能な情報処
理装置におけるメモリダンプシステムを提供することで
ある。

【００２２】

【課題を解決するための手段】本発明によれば、冗長構
成とされた少なくとも３系統の情報処理サブシステム
と、入出力バスと、この入出力バスに接続された複数の
周辺制御装置と、これ等複数の周辺制御装置に共通に設
けられ前記情報処理サブシステムと前記入出力バスとの
間の接続をなし前記情報処理サブシステムの各々から前
記周辺制御装置への出力の多数決論理を実行するバスイ
ンタフェース装置とを含み、前記情報処理装置サブシス
テムの各系は、演算処理を実行する演算処理部と、プロ
グラムデータを格納するメモリと、前記演算処理部から
前記周辺制御装置をアクセスするトランザクション及び
前記周辺制御装置から前記メモリをアクセスするトラン
ザクションを制御する入出力制御部とを有する情報処理
装置におけるメモリダンプシステムであって、前記入出
力制御部の各々は、自系の前記メモリの内容を他系のメ
モリへ転送するメモリダンプの開始及び終了を指示する
指示手段と、前記メモリダンプの開始指示から終了指示
までの間、自系メモリの内容を順次読出しつつ前記バス
インタフェース装置へ送出するメモリダンプ制御手段と
を有し、前記バスインタフェース装置は、前記入出力制
御部から送出されてきたメモリの内容を前記他系のメモ
リへ順次送出制御する送出制御手段を有することを特徴
とするメモリダンプシステムが得られる。

【００２３】そして、前記指示手段は、予め指示された
メモリダンプ元開始アドレスと、メモリダンプ先開始ア
ドレスと、メモリダンプ終了アドレスとを夫々保持する
手段を有し、前記メモリダンプ制御手段は、前記メモリ
タンプ元開始アドレスを前記メモリダンプ終了アドレス
まで順次更新しつつ前記自系メモリからデータを読出す
手段と、前記メモリダンプ先開始アドレスを順次更新す
る手段と、この更新メモリダンプ先アドレスと読出しデ
ータとを前記バスインタフェース装置へ送出する手段と
を有することを特徴としている。

【００２４】

【作用】ある１系の情報処理サブシステム内のメモリの
内容を他系のメモリへダンプするとき、当該１系の情報
処理サブシステム内の入出力制御部において、自系のメ
モリ内容を他系メモリへ転送するメモリダンプ開始及び
終了を指示し、このメモリダンプの開始から終了までの
間自系メモリの内容を順次読出しつつバスインタフェー
ス装置へ送出し、当該バスインタフェース装置では、こ
の送出されてきたメモリ内容を他系のメモリへ順次送出
制御することで、メモリ間のデータ転送が直接可能とな
る。

【００２５】

【実施例】以下に図面を参照して本発明の実施例を詳細
に説明する。

【００２６】図１は本発明の実施例のシステムブロック
図である。図１において、演算処理を実行する演算処理
装置（ＥＰＵ）１００ａ，１００ｂ，１００ｃと、プロ
グラムデータを格納するメモリ１０１ａ，１０１ｂ，１
０１ｃと、ＥＰＵから周辺制御装置（ＰＣＵ）へアクセ
スするたのＩＯトランザクションとＰＣＵからメモリを
アクセスするためのＤＭＡ（ダイレクトメモリアクセ
ス）トランザクションとを制御する入出力制御装置（Ｂ
ＩＵ）１０３ａ，１０３ｂ，１０３ｃとを夫々含んで３
系統の情報処理サブシステム（以下、単にＣＰＵと称す
る）が構成されている。

【００２７】これ等各ＥＰＵ，メモリ，ＢＩＵはキャッ
シュコヒーレンシ機能を有するＭＰバス１０２ａ，１０
２ｂ，１０２ｃにて夫々相互に接続されている。これ等
３系統の冗長構成のＣＰＵは同期クロックにより同期動
作しかつ同一プログラムを実行することにより３重化動
作を行うものである。

【００２８】複数のＰＣＵはＩＯバス１０８〜１１１を
夫々介してバスインタフェースアダプタ（ＢＩＡ）１０
４〜１０７に接続されており、これ等ＢＩＡ１０４〜１
０７では、３重化された各ＣＰＵ系からＰＣＵへのアク
セスの多数決論理をとる機能を有している。障害が生じ
ていない限り、各ＣＰＵ系からのアクセスは一致してい
るが、いずれかのＣＰＵ系に障害が生じると、多数決論
理で障害が発見されて他の正常な２つのＣＰＵ系と異な
るアクセスのＣＰＵ系は故障とみなされる。

【００２９】各ＣＰＵ系からＰＣＵへのアクセスはＢＩ
Ａでの多数決論理により１つとなり、ＰＣＵをアクセス
する。ＰＣＵからのメモリへのアクセスはＢＩＡから全
てのＣＰＵ系に対するトランザクションとして実行され
る。各ＢＩＡはそのために３つのＣＰＵ系への入出力ポ
ートを夫々有してる。

【００３０】上記構成において、メモリダンプに関係す
る重要な機能を有するＢＩＵ１０３ａ，１０３ｂ，１０
３ｃについて、更に詳述する。ＢＩＵは内部に中間バス
であるＮＡバスを有しており、ＭＰバスとＮＡバスとの
インタフェース制御はＩＡＣ（インタフェースアドレス
コントローラ）及びＩＤＢ（インタフェースデータバッ
ファ：ＩＯキャッシュ）により行われる。ＮＡバス配下
には、ＢＩＡとのインタフェースとＮＡバスとのインタ
フェースの制御を行うＴＩＵ（トリプルリダンダンシイ
ンタフェースユニット）が複数接続されている。各ＴＩ
Ｕは夫々異なるＢＩＡに接続され、各ＣＰＵ系のシステ
ム構成として等しいＴＩＵが同じＢＩＡに接続されてい
る。

【００３１】本システムでは、ＣＰＵ系で障害が発生す
るとＢＩＡで検出され、障害の発生したＣＰＵ系は切り
離され、残りの２つのＣＰＵ系で動作し続ける。障害が
発生したＣＰＵ系では、障害の要因が取り除かれた後、
再度システムに組み込まれて３重化運転に戻るようにな
っている。

【００３２】本発明のメモリダンプ機能はＢＩＵ内のＩ
ＡＣにあり、このＩＡＣについて図２のブロック図を参
照して説明する。ＮＡバススレーブ制御部１２０はＮＡ
バス１２１からＩＡＣが受信する（つまりＴＩＵからＩ
ＡＣに発行される）トランザクションの制御を行う。Ｎ
Ａバスから受信するトランザクションには、ＤＭＡリー
ド／ライトトランザクション、ＩＯリードレスポンスト
ランザクション、割込みトランザクションがある。ＩＯ
リードレスポンストランザクションまたは割込みトラン
ザクションの場合は、ＭＰバス１２２にそのトランザク
ションを発行するためのＩＡＣの内部要求を行うように
内部要求制御部１２３に指示を出す。

【００３３】ＤＭＡリード／ライトトランザクションの
場合は、ＤＭＡ制御部１２４に制御が移される。これは
ＩＡＣでは、メモリアクセスの効率化のためにＩＯキャ
ッシュを備えているため、ＤＭＡトランザクションに対
するキャッシュのヒットチェックを行うためである。Ｄ
ＭＡ制御部１２４はＩＯキャッシュ制御部１２５にＤＭ
Ａトランザクションのヒットチェックを行うよう指示を
出す。

【００３４】ＩＯキャッシュ制御部１２５でＤＭＡトラ
ンザクションがミスヒットした場合は、キャシュに必要
なデータを読込むために、メモリに対してリード要求を
行うためのＭＰバスのトランザクションを実行する必要
がある。そのために、そのＭＰバストランザクションを
実行する内部要求を行うように内部要求制御部１２３に
指示を出す。

【００３５】この様に、ミスヒットの場合はキャッシュ
に新しいデータを読込むため、キャッシュのエントリが
全て使用されている（全エントリが有効）場合は、どれ
かのエントリを無効にしなければならない。無効にする
ように選択されたエントリのキャッシュデータが既に変
更されている場合は、そのデータをメモリに書き戻す必
要がある。そのために、上記の場合には選択されたキャ
ッシュのデータを書き戻すためのＭＰバストランザクシ
ョンを発行する内部要求を行うように内部要求制御部１
２３に指示を出す。

【００３６】内部要求制御部１２３では、各内部要求の
調停を行い、その結果選択された内部要求に対するＭＰ
バストランザクションの要求をＭＰバスマスタ制御部１
２６に行う。ＭＰバスマスタ制御部１２６は内部要求制
御部１２３から要求されたＭＰバストランザクションを
ＭＰバス上に発行する。

【００３７】ＩＯキャッシュ制御部１２５でＤＭＡライ
トトランザクションがキュッシュヒットした場合は、ヒ
ットしたキャッシュのエントリにＤＭＡライトデータが
書込まれる。ＤＭＡリードトランザクションがキャッシ
ュにヒットした場合はＮＡバス１２１にデータレスポン
スを実行する。

【００３８】ＤＭＡリード／ライトトランザクションで
キャッシュにミスヒットしたトランザクションは、メモ
リからデータがリプライされるのを待つ。ＭＰバススレ
ーブ制御部１２７でメモリからのデータリプライを受信
すると、ＩＯキャッシュ制御部１２５に制御を移し、Ｉ
Ｏキャッシュ制御部１２５はメモリからリプライデータ
をキャッシュに格納する。

【００３９】ＤＭＡライトトランザクションの場合は、
その後ＤＭＡライトデータがリプライデータを格納した
キャッシュのエントリに書込まれ、ＤＭＡライトトラン
ザクションは完了する。ＤＭＡリードトランザクション
の場合は、ＤＭＡレスポンス制御部１２８にＤＭＡリー
ドトランザクションに対するレスポンスを行うように指
示し、ＤＭＡレスポンス制御部１２８はＮＡバスマスタ
制御部１２９にＮＡバスに対してＤＭＡリードレスポン
ストランザクションを発行するよう指示する。ＮＡバス
マスタ制御部１２９はＤＭＡリードレスポンストランザ
クションをＮＡバスに発行して、ＤＭＡリードトランザ
クションが終了する。

【００４０】ＭＰバススレーブ制御部１２７がＩＯリー
ド／ライトトランザクションを受信すると、ＩＯ制御部
１３０に制御を移し、ＩＯ制御部１３０はＮＡバスマス
タ制御部１２９にＩＯトランザクションを実行するよう
指示を出す。ＩＯライトトランザクションの場合は、Ｎ
Ａバスマスタ制御部１２９がＮＡバスにＩＯライトトラ
ンザクションを発行すると、完了する。

【００４１】ＩＯリードトランザクションの場合は、Ｎ
ＡバスにＩＯリードトランザクションを発行すると、Ｉ
Ｏリードレスポンストランザクションが返ってくるのを
待つ。ＩＯリードレスポンストランザクションをＮＡバ
ススレーブ制御部１２０が検出すると、内部要求制御部
１２３に内部要求を行い、内部要求制御部１２３はＩＯ
リードレスポンスを行うＭＰバストランザクションをＭ
Ｐバスマスタ制御部１２６に要求する。ＭＰバスマスタ
制御部１２６がＩＯリードに対するレスポンストランザ
クションをＭＰバス上に発行すると、一連のＩＯリード
トランザクションは完了する。

【００４２】以上がＩＡＣの通常の機能の説明である。
以下に、図２のメモリダンプ制御部１３１の説明を図３
のブロック図を使用して説明する。メモリダンプ制御部
には、ソフトウェアで設定可能なメモリダンプ制御レジ
スタ１３２，ダンプ元開始アドレスレジスタ１３３，ダ
ンプ先開始アドレスレジスタ１３４及びダンプ終了アド
レスレジスタ１３５がある。

【００４３】メモリダンプ制御レジスタ１３２はメモリ
ダンプの開始及び中止を指示するレジスタである。この
レジスタは上記のソフトウェアで設定可能なレジスタの
中で最後に設定されるものである。

【００４４】ダンプ元開始アドレスレジスタ１３３はダ
ンプ元のメモリダンプを開始するアドレスを示すレジス
タである。ＩＡＣはＩＯキャッシュを備えているため、
キャッシュのブロックサイズを考慮してブロックアドレ
スでダンプ元開始アドレスは与えられている。このダン
プ元開始アドレスレジスタ１３３の出力はダンプ元アド
レスレジスタ１３６に格納され、メモリダンプ動作を一
度実行する毎に、ＩＯキャッシュブロックサイズ分進め
るように、＋１カウンタ１３７とセレクタ１３８とによ
り＋１カウントアップされる。このカウントアップの制
御はカウンタ制御部１３９により制御される。これによ
り、ダンプ元のメモリダンプ開始アドレスから連続した
アドレスでメモリダンプが実行されていくことになるの
である。

【００４５】ダンプ先開始アドレスレジスタ１３４はダ
ンプ先のメモリダンプを開始するアドレスを示すレジス
タである。ダンプ元開始アドレスレジスタ１３３と同様
の理由でダンプ先開始アドレスもブロックアドレスで与
えられている。このダンプ先開始アドレスレジスタの出
力はダンプ先アドレスレジスタ１４０に格納され、ダン
プ元アドレスレジスタと同様にメモリダンプを一度実行
する毎に、＋１カウンタ１４１とセレクタ１４２とによ
り＋１カウントアップされる。このカウントアップの制
御はカウンタ制御部１４３により制御される。これによ
りダンプ先のメモリダンプ開始アドレスから連続したア
ドレスでメモリダンプが実行されていくことになるので
ある。

【００４６】ダンプ終了アドレスレジスタ１３５はダン
プ元のメモリダンプを終了するアドレスを示すレジスタ
である。ダンプ開始元アドレスレジスタと同様の理由で
ダンプ終了アドレスもブロックアドレスで与えられてい
る。ここで、メモリダンプ終了動作について説明する。

【００４７】ソフトウェアで設定可能なダンプ終了アド
レスレジスタの値と、メモリダンプ動作を一度実行する
毎に＋１カウントアップされるダンプ元アドレスレジス
タの値とは、ダンプ終了検出回路１４４で比較され、一
致することによりメモリダンプの終了が検出されると、
メモリダンプは終了となる。

【００４８】以下に、メモリダンプ制御部１３１より要
求されたメモリダンプのＩＡＣにおける概略動作を図２
により説明する。メモリダンプはＤＭＡリードトランザ
クションの制御回路を使用して実行する。メモリダンプ
を実行しているＣＰＵ系は障害が発生して停止した系で
あるために、自ＩＡＣ以外は動作していない。従って、
ＩＡＣはＮＡバスにおけるエージェント側からのリクエ
ストは全て禁止し、エージェントにＮＡバスを解放する
ことはない。

【００４９】従って、メモリダンプ制御部１３１からＮ
Ａバスマスタ制御部１２９にメモリダンプの要求が指示
されると、ＮＡバスマスタ制御部１２９はＮＡバス１２
１を獲得する。ＮＡバス１２１を獲得すると、ＤＭＡリ
ードトランザクション受信時と同様にＤＭＡ制御部１２
４に制御を移す。

【００５０】キャッシュミスヒット時のＤＭＡリードと
同様に、ＩＯキャッシュ制御部１２５より内部要求制御
部１２３に指示を出し、メモリダンプ元アドレスのデー
タをメモリからリードするために、ＭＰバスマスタ制御
部１２６よりコヒーレントブロックリード（ＣＲ）トラ
ンザクション（各キャッシュの一致を保ちながらリード
する）がＭＰバス１２２上に発行される。メモリからデ
ータリプライがあると、この時も、ＤＭＡリードトラン
ザクションと同様に実行される。

【００５１】但し、実際にＮＡ１２１バスに発行される
アドレスはダンプ先アドレスレジスタ１４０の値となる
ので、ＤＭＡ制御部１２４でアドレスの付け替えが行わ
れる。このために、ＤＭＡ制御部１２４では、ＭＰバス
１２２に発行したダンプ元アドレスとＮＡバス１２１に
発行するダンプ先アドレスとをペアとして保持してい
る。

【００５２】また、ＤＭＡレスポンス制御部１２８を通
してＮＡバスマスタ制御部１２９よりＮＡバス１２１に
実行されるトランザクションは、ＤＭＡリードレスポン
ストランザクションではなく、データ長が６４バイトの
ＩＯトランザクションとして実行される。これはデータ
長６４バイトのＩＯトランザクションをメモリダンプト
ランザクションとして定義し、ＮＡバス配下のＴＩＵ及
びその先のＢＩＡでその他のトランザクションと区別す
るためである。

【００５３】ＩＯトランザクションの最大データ長はＯ
ＳまたはＥＰＵにより左右されるが、一般に現在は６４
ビットアーキテクチャの８バイトが最大である。データ
長６４バイトのＩＯライトトランザクションは実際には
存在しないトランザクションであるために、このトラン
ザクションをメモリダンプトランザクションと定義し
た。

【００５４】ＢＩＡの動作を図４のブロック図を用いて
説明する。尚、図１のシステム構成図より明らかなよう
に、ＩＡＣとＢＩＡとの間にはＴＩＵが存在するが、こ
のＴＩＵは単なる中継機能を有するにすぎないので、Ｔ
ＩＵは本発明に関連する特別な機能はなく、よってその
動作説明は省略する。

【００５５】ＢＩＡでは、ＣＰＵ０系、ＣＰＵ１系、Ｃ
ＰＵ２系夫々からのリクエストを受けて、リクエストは
夫々リクエスト０レジスタ１４５，リクエスト１レジス
タ１４６，リクエスト２レジスタ１４７に保持される。
各リクエストレジスタの出力を調停回路１４８で受け、
調停回路１４８は各リクエストの調停を行う。

【００５６】調停結果レジスタ１４９では、調停回路１
４８の出力に基づきどのＣＰＵ系からリクエストがあっ
たかを保持する。最終的にメモリダンプ先はリクエスト
の来なかったＣＰＵ系２つとなる。また、通常機能にお
いて、調停結果レジスタの情報はＶｏｔｉｎｇ（多数
決）判定にも使用される。

【００５７】ＣＰＵ０系、ＣＰＵ１系、ＣＰＵ２系から
のトランザクションデータは夫々ダウンデータ０レジス
タ１５０、ダウンデータ１レジスタ１５１、ダウンデー
タ２レジスタ１５２に保持される。トランザクションデ
ータは各フェーズで意味が異なり、アクセスコード、ア
ドレス、データの順に転送される。

【００５８】ダウンデータ０，１，２レジスタの出力は
比較回路１５３〜１５５にて夫々の間で比較チェックさ
れ、その結果と調停結果レジスタ１４９の出力によりＶ
ｏｔｉｎｇ判定回路１５６により多数決論理が取られ
る。通常、３重化動作時には、調停結果レジスタ１４９
は全ての３つのＣＰＵ系からリクエストがあったことを
示し、ダウンデータ０，１，２レジスタの全ての出力は
有効となる。

【００５９】しかし、メモリダンプ時には、調停結果レ
ジスタ１４９は１つのＣＰＵ系からしかリクエストがな
いことを示し、その結果Ｖｏｔｉｎｇ判定回路１５６で
は、リクエストのあったＣＰＵ系のみがＶｏｔｉｎｇ対
象となる。Ｖｏｔｉｎｇ判定回路１５６はＶｏｔｉｎｇ
の結果選択されたＣＰＵ系のデータを選択するようデー
タ選択回路１５７に指示する。データ選択回路１５７は
Ｖｏｔｉｎｇ判定回路１５６から指示のあったＣＰＵ系
のダウンデータレジスタの出力を選択して出力する。

【００６０】ダウン制御部１５８はまずデータ選択回路
１５７から最初のフェーズで受けるアクセスコードによ
りメモリダンプトランザクションか通常のトランザクシ
ョンかを判断する。メモリダンプトランザクション、つ
まりデータ長６４バイトのＩＯライトトランザクション
である場合は、次のフェーズ以降に続くアドレスとデー
タとを格納するようにデータバッファに対して指示を出
す。また通常のトランザクションである場合は、出力バ
ッファ１６６に対して次のフェーズ以降に続くアドレス
とデータとを格納するように指示を出す。

【００６１】メモリダンプトランザクションの場合は、
メモリダンプ先を判定するようにメモリダンプ先判定回
路１５９にダウン制御部１５８から指示を出し、メモリ
ダンプ先判定回路１５９は調停結果レジスタ１４９の内
容に基づいてメモリダンプ先を決定する。メモリダンプ
先は調停結果レジスタでリクエストを受けていなかった
ＣＰＵ系になる。つまり、メモリダンプはデータを出力
したＣＰＵ系からデータを出力しなかったＣＰＵ系へと
自動的に実行されることになる。メモリダンプ先判定回
路１５９により決定されたメモリダンプ先は、メモリダ
ンプ先レジスタ１６０によって保持される。

【００６２】データバッファ１６１はダウン制御部１５
８からの指示によりアドレス及びデータを格納し、それ
をアクセスコード変換回路１６２へ出力する。アクセス
コード変換回路１６２はメモリダンプトランザクション
が６４バイト長のＩＯライトであったアクセスコード
を、データ長６４バイトのＤＭＡライトに変換する。の
ＤＭＡライトの実行先ＣＰＵ系はメモリダンプ先レジス
タ１６０から指定されるＣＰＵ系に対してのみ実行され
る。

【００６３】アップデータ０レジスタ１６３、アップデ
ータ１レジスタ１６４、アップデータ２レジスタ１６５
の中で指定されたＣＰＵ系のアップデータレジスタに対
して、アクセスコード変換回路１６２からデータ長６４
バイトのＤＭＡライトが実行され、そのＣＰＵ系に対す
るメモリへのライトが実行される。その後、ＤＭＡライ
トは通常と同じに処理される。

【００６４】図５，６のＩＡＣのブロック図を参照して
ＩＡＣの詳細説明を行う。この説明に先立ち図２との対
応関係を以下に示す。但し、図５，６の１つの機能が図
２の１つの機能と一対一で対応しているとは限らず、例
えば、図５のＳＷ（ソフトウェア）ビジブルレジスタ群
２０は図２の全ての制御部に対応している。

【００６５】ＮＡバススレーブ制御部：１〜４，５，６，８，９，２０ＤＭＡ制御部：７，９，２０，５０ＩＯキャッシュ制御部：１０，１１，２０，３１，３２，７６内部要求制御部：１２，１３，１７，２０ＭＰバスマスタ制御部：１４〜１６，２０〜２６，４５ＭＰバススレーブ制御部：１８〜２０，２７〜３０，３３〜４４，４６ＩＯ制御部：２０，４７〜４９，５４，５５ＤＭＡレスポンス制御部：２０，５１〜５３，６５，７５ＮＡバスマスタ制御部：２０，５６，５８〜６４，６６〜７４メモリダンプ制御部：２０，５７

【００６６】レジスタ１はＮＡバスからのトランザクシ
ョンタイプを格納し、レジスタ２，３はＮＡバスからア
ドレスを格納するものである。ＮＡバスは３６ビットで
あり、レジタ２には上位４ビットが格納され、レジスタ
３には下位３２ビットが格納される。レジスタ４にはＮ
ＡバスからのリードトランザクションのスプリットＩＤ
が格納される。ＩＡＣの場合は、ＮＡバスからＤＭＡリ
ードに対するレスポンスを受けることはないため、ＩＯ
リードに対するレスポンストランザクション時のみにそ
のスプリットＩＤを格納する。

【００６７】各レジスタ１〜４でＮＡバスから受信した
信号はパリティ等の不正チェックを行って、エラーがな
ければレジスタ５〜８に夫々格納される。ここで、レジ
スタ７にはレジスタ２，３のアドレスが両方結合させて
格納される。またレジスタ７はメモリダンプ実行時には
メモリダンプ元アドレスを格納する。

【００６８】レジスタ６はＮＡバスのアドレスにより転
送される割込みデータを格納する。割込みトランザクシ
ョンではレジスタ３にアドレスが格納された次のサイク
ルには、割込みデータが格納される。この割込みデータ
をレジスタ６は格納する。

【００６９】ＮＡバススレーブ制御部９はレジスタ１に
格納されたトランザクションタイプによりＮＡバスのト
ランザクションが何のトランザクションであるかを判断
し、そのトランザクションに対応するＭＰバストランザ
クションを開始する要因をセットするように、ＭＰバス
リクエスト要因制御部１２に指示を出す。

【００７０】例えば、ＮＡバストランザクションが割込
みトランザクションであれば、割込みトランザクション
の要因のセット指示を出し、ＤＭＡリードトランザクシ
ョンであれば、コヒーレントブロックリードの要因のセ
ット指示を出す。メモリダンプの場合は、ＤＭＡリード
トランザクションと同様にコヒーレントブロックリード
の要因のセット指示を出す。

【００７１】レジスタ７に保持されているＮＡバスから
のアドレスは比較回路７６及び１０で、バッファ１１と
３１とに格納されているアドレスとヒットチェックさ
れ、その結果はＭＰバスリクエスト要因制御部１２に通
知される。

【００７２】ＩＡＣには同時に２つのＤＭＡトランザク
ションが存在する場合があり、その管理のためにバッフ
ァ１１が存在する。ＮＡバスはスプリット可能なバスで
あり、よって２つのＤＭＡリードトランザクションが登
録されている場合と、ＤＭＡリードとＤＭＡライトとの
２つのトランザクションが登録されいる場合がある。

【００７３】但し、バッファ１１に登録されるＤＭＡト
ランザクションはキャッシュにミスヒットして、メモリ
へデータを要求するＭＰバストランザクションを実行し
ている場合に登録される。ＤＭＡライトトランザクショ
ンがキャッシュにヒットした場合は、ライトを実行して
ＤＭＡライトトランザクションを終了し、ＤＭＡリード
トランザクションがキャッシュにヒットした場合は、即
座にＮＡバスへデータレスポンスを行ってＤＭＡリード
トランザクションは終了する。そのために、キャッシュ
にヒットしたＤＭＡトランザクションはバッファ１１に
登録されることはない。

【００７４】比較回路７６でヒットした時は、同じキャ
ッシュブロックアドレスのトランザクションがＭＰバス
上に既に前ＤＭＡトランザクションにより発行されてい
ることを示し、前ＤＭＡトランザクションのメモリから
のレスポンスデータに現トランザクションに必要なデー
タ含んでいるため、現トランザクションはキャッシュに
ミスヒットしても、メモリに対してデータを要求するＭ
Ｐバストランザクションを発行する必要はない。従っ
て、比較回路７６でヒットしたトランザクションはバッ
ファ１１に登録されるのみで、ＭＰバスリクエスト要因
制御部１２でＭＰバストランザクションを開始する要因
をセットしない。

【００７５】バッファ３１はキャッシュのアドレスタグ
であり、バッファ３１のアドレスにヒットするというこ
とは、キャッシュにデータが存在することを示す。キャ
ッシュのデータはＩＤＢチップで保持されいる。キャッ
シュは４エントリであるので、バッファ３１も４エント
リのアドレスタグである。

【００７６】ＤＭＡリードトランザクション時に比較回
路１０でレジスタ７のアドレスとバッファ３１のアドレ
スとが一致すると、ＤＭＡリードキャッシュヒット制御
部６５にＮＡバスへのデータレスポンスを開始するよう
に指示を出す。ＤＭＡリードキャッシュヒット制御部６
５はＤＭＡリードをスプリットしないでデータレスポン
スをすることを示すＮＡバスのスプリットＩＤを出力
し、それが選択回路６８で選択されてレジスタ６９に格
納される。レジスタ６９は格納されたスプリットＩＤを
ＮＡバス上に出力する。

【００７７】ＭＰバスリクエスト要因制御部１２はＮＡ
バススレーブ制御部９からの指示に従ってＭＰバストラ
ンザクションを開始する要因をセットする。但し、ＤＭ
Ａトランザクションの場合は、比較回路７６及び比較回
路１０でヒットしなかった場合にのみＭＰバストランザ
クションを開始する要因がセットされる。

【００７８】また、ＭＰバスの調停結果を格納している
レジスタ３６により、自ＩＡＣがＭＰバスにキャッシュ
にデータをリードするコヒーレントブロックリードまた
はコヒーレントブロックリードエクスクルーシブが発行
成功していると、キャッシュの空きエントリを用意する
ために、キャッシュデータのメモリへの書き戻しが発生
する可能性がある。メモリへの書き戻しがあった場合、
ＭＰバスにブロックライト（ＢＷ）トランザクションを
発行する必要がある。

【００７９】ブロックライトが必要がどうかはブロック
ライト（ＢＷ）チェック回路１７でチェックされる。ブ
ロックライトが必要だと判断されると、ＭＰバスリクエ
スト要因制御部１２にブロックライトトランザクション
を開始する要因がセットされる。

【００８０】更に、ＭＰバスのスレーブトランザクショ
ン（自ＩＡＣ以外が発行したトランザクション）のアド
レスを格納するレジスタ３７のアドレスとキャッシュの
アドレスタグ部のバッファ３１のアドレスとを比較回路
３０でヒットチェックする。スレーブトランザクション
がコヒーレントリードトランザクション（ＣＲ／ＣＥ）
の時にヒットした場合は、ＭＰバスに対してブロックデ
ータレスポンスを行う必要がある。そのために、比較回
路３０はＭＰバスリクエスト要因制御部１２にブロック
データレスポンスを開始する要因のセットを指示する。
ＭＰバスリクエスト要因制御部１２はＭＰバスリクエス
ト内部要求制御部１３にＭＰバスリクエストのセットを
指示する。

【００８１】ＭＰバスリクエスト内部要求制御部１３は
ＭＰバスリクエスト要因制御部１２に従ってＭＰバスト
ランザクションの実行を要求するＭＰバス内部リクエス
トをセットし、ＭＰバス内部調停回路１４にＭＰバス内
部リクエストを出力する。但し、リードトランザクショ
ンの場合、既に発行されていてまだレスポンスのないＭ
Ｐバスリードトランザクションと同じアドレスのリード
トランザクションがあった場合は、キャッシュのコヒー
レンシを保つために、既に発行されている同じアドレス
のリードトランザクションのデータレスポンスが完了す
るまで、ＭＰバス上に発行することはできない。

【００８２】そのため、ＭＰバスのリードトランザクシ
ョンを管理するバッファ１９に登録されているアドレス
とレジスタ７に格納されているアドレスとが比較回路１
８で一致した場合は、ＭＰバスリクエスト内部要求制御
部１３はそのリードトランザクションのＭＰバスリクエ
ストをセットしない。アドレスが一致したＭＰバスリー
ドトランザクションのデータレスポンスが終了し、バッ
ファ１９より削除されるまで待たされる。尚、リードト
ランザクションのＭＰバス上でのスプリットＩＤはバッ
ファ１９に登録されるエントリ番号に等しい。

【００８３】ＭＰバス内部調停部１４では、ＭＰバスリ
クエスト内部要求制御部１３からのＭＰバスリクエスト
を調停し、その調停結果はレジスタ１５に格納される。
ＭＰバスは図７にあるように、４ステートを１サイクル
とするバスである。最初の４ステートの中で、ステート
Ｉでリクエストを出力し、ステートIII でアドレスやコ
マンドやスプリットＩＤを出力する。

【００８４】レジスタ１５に格納されている調停結果に
基づきリクエスト生成回路２３はリクエストを生成し、
選択回路２５はリクエスト生成回路２３の出力を選択
し、レジスタ２６に格納する。そして、レジスタ２６は
ステートＩでリクエストをＭＰバスへ出力する。

【００８５】ＩＡＣはＭＰバスの全ノードのリクエスト
を取り込んでレジスタ３３に格納する。レジスタ３３に
格納されているリクエストをＭＰバス調停回路３４で調
停し、その調停結果からレジスタ１５に格納されている
リクエストのどれかがＭＰバスを獲得したかを判断し、
その結果をレジスタ３５に格納する。

【００８６】レジスタ３６はレジスタ３５に格納されて
いる自ＩＡＣ発行のトランザクションがＭＰバス上でリ
トライにならなかった場合に、レジスタ３５の出力が格
納される。コマンド生成回路２１はレジスタ１５の出力
からＭＰバスコマンドを生成し、レジスタ２２はそのＭ
Ｐバスコマンドを格納する。

【００８７】割込みデータ生成回路１６は割込みトラン
ザクション時に、ＮＡバスから受信した割込みデータを
格納するレジスタ６の出力とＳＷビジブルレジスタ群２
０にあるレジスタからの出力により、ＭＰバスへの割込
みコードを発生して選択回路２４に出力する。

【００８８】選択回路２４は、割込みトランザクション
時は、割込みデータ生成回路１６の出力を選択し、キャ
ッシュのリプレースによるブロックライトの場合は、バ
ッファ３１からのアドレスを選択し、それ以外の場合は
レジスタ７に格納されているアドレスを選択して選択回
路２５へ出力する。選択回路２５はリクエスト生成回路
２３からのリクエストを選択した後は、選択回路２４の
アドレスを選択してレジスタ２６に格納する。

【００８９】レジスタ２２に格納されているコマンドと
レジスタ２６に格納されているアドレスとは、レジスタ
３５に格納されているＭＰバスを獲得したトランザクシ
ョンがコヒーレントブロックリードの様なリードトラン
ザクション、またはブロックライトの様なライトトラン
ザクションの場合にのみＭＰバスへ出力される。

【００９０】リードトランザクションに対するレスポン
ストランザクションの場合は、ＭＰバス出力スプリット
ＩＤ選択回路４５により選択されたスプリットＩＤがレ
ジスタ４２に格納され、ステートIII でスプリットＩＤ
が出力される（図７（２）参照）。ＭＰバス出力スプリ
ットＩＤ選択回路４５はＮＡバスに対するＩＯリードト
ランザクションの場合は、レジスタ８に格納されている
ＮＡバスのスプリットＩＤとバッファ４８に格納されて
いるＩＯリードトランザクションの情報とにより、ＭＰ
バスのスプリットＩＤを選択する。

【００９１】ＭＰバスのスレーブリードトランザクショ
ンのキャッシュヒットによるレスポンスの場合は、スレ
ーブリードトランザクションが登録されるバッファ１９
のエントリ番号がＭＰバス上のスプリットＩＤになるた
めに、登録ＩＤ生成回路２９でＭＰバス上のスプリット
ＩＤを生成し、そのスプリットＩＤがＭＰバス出力スプ
リットＩＤ選択回路４５で選択される。

【００９２】レジスタ２７はどのＳＷビジブルレジスタ
にライトするかを判別するために、アドレスの下位バイ
トを格納する。レジスタ２８はＳＷビジブルレジスタに
ライトするデータを格納する。ＳＷビジブルレジスタ群
２０はＳＷビジブルなレジスタの集合であり、メモリダ
ンプ機能のＳＷビジブルレジスタも含まれる。

【００９３】レジスタ３３はＭＰバスステートＩでリク
エストを取り込み、ステートIII でアドレスを取り込
む。ステートIII で取り込まれたアドレスはアドレス空
間チェック回路３８でどのアドレス空間に対するトラン
ザクションかがチェックされる。自ＩＡＣ配下のＩＯ空
間に対するトランザクションであれば、ＩＯトランザク
ションの開始をＩＯトランザクション制御部４７に対し
て指示する。

【００９４】レジスタ３９はＭＰバスステートIII でス
プリットＩＤを取り込む。レジスタ４０はレジスタ３９
の出力を取り込む。バッファ１１に登録されているメモ
リからデータレスポンス待ちのトランザクションに対す
るレスポンスかどうか、レジスタ４０に格納されている
スプリットＩＤとバッファ１１に登録されているスプリ
ットＩＤとが比較回路４１でチェックされる。

【００９５】一致した場合は、バッファ１１に登録され
ているデータレスポンス待ちのトランザクションのデー
タがリプライされたことを示しており、バッファ１１の
データリプライのあったトランザクションの情報はレジ
スタ３２に格納される。データがキャッシュに格納され
ると、キャッシュのアドレスタグ部であるバッファ３１
にアドレスが登録される。

【００９６】ＤＭＡリードトランザクションまたはメモ
リダンプの場合に、ＮＡバスに対してトランザクション
を発行する必要がある。選択回路７５は通常のＤＭＡリ
ードトランザクションの場合はバッファ３２の出力を選
択し、メモリダンプの場合はダンプ元アドレスとダンプ
先アドレスの付け替えを行うために、バッファ１１から
の情報を選択する。

【００９７】選択回路５１は、データがリプライされた
トランザクションがレジスタ３２に格納されている場合
は、選択回路７５の出力を選択し、バッファ１１に登録
されているトランザクションがバッファ１１のもう一方
のエントリのトランザクションにヒットしたＤＭＡリー
ドトランザクションでありかつそのヒットしたトランザ
クションのデータレスポンスが確認されている場合は、
バッファ１１の出力を選択する。

【００９８】選択回路５１で選択されたトランザクショ
ンはバッファ５２に格納される。バッファ５２で、ＤＭ
Ａリードレスポンストランザクションまたはメモリダン
プの実行を待たされる。バッファ５２に実行待ちのトラ
ンザクションがあると、ＤＭＡリードレスポンス制御部
５３はＮＡバス内部調停部６４にバス獲得要求を出し、
ＤＭＡリードレスポンストランザクションまたはメモリ
ダンプによるＩＯライトトランザクションを開始する。

【００９９】レジスタ４３はＭＰバスステートIII でコ
マンドを取り込む。レジスタ４４はレジスタ４３の出力
を取り込む。レジスタ４３に格納されているコマンドは
コマンドデコード回路４６でデコードされ、何のトラン
ザクションであるかが判定される。

【０１００】シングルリードまたはシングルライトの場
合は、ＩＯトランザクションを発行するためＩＯトラン
ザクション制御部４７に指示を出す。ＩＯトランザクシ
ョン制御部４７では、コマンドデコード回路４６とアド
レス空間チェック回路３８との両方からの指示がある
と、ＩＯトランザクションを開始する。リードトランザ
クションであれば、バッファ４８にＩＯリードトランザ
クションを登録し、ライトトランザクションならば、レ
ジスタ４９にライトトランザクションを登録する。

【０１０１】コマンドデコード回路４６が割込みクリア
トランザクションであると判断すると、割込みクリア制
御部５６はＳＷビジブルレジスタ群２０の情報に従って
割込みクリアトランザクションを開始する。メモリダン
プ制御部５７はＳＷビジブルレジスタ群２０の指示に従
ってメモリダンプを開始する。

【０１０２】ＮＡバス内部調停回路６４は、ＤＭＡリー
ドレスポンス制御部５３，ＩＯリード／ライト制御部５
５，割込みクリア制御部５６，メモリダンプ制御部５７
からの夫々のリクエストを調停し、ＮＡバス調停回路６
７にＮＡバス獲得のためのリクエストを出す。

【０１０３】ＮＡバス調停回路６７はレジスタ７４で受
け取っているＮＡバスの他のノードからのリクエスト
に、ＮＡバス内部調停回路６４からの自ＩＡＣのリクエ
ストを含めて調停し、リクエストを出した何れか１つが
ＮＡバスを獲得する。調停結果はレジスタ７３に格納さ
れ、ＮＡバスの各ノードに通知される。

【０１０４】選択回路５８は、ＤＭＡリードレスポンス
制御部５３とＩＯリード／ライト制御部５５とメモリダ
ンプ制御部５７の出力の中から、ＮＡバス内部調停回路
６４で選択されたトランザクションのＮＡバススプリッ
トＩＤを選択する。

【０１０５】選択結果はレジスタ６１に格納される。選
択回路６８はＤＭＡリード時のキャッシュヒットでない
限りレジスタ６１の出力を選択し、レジスタ６１に格納
されているＮＡバスのスプリットＩＤはレジスタ６９に
格納される。その後、レジスタ６９に格納されているス
プリットＩＤがＮＡバスに出力される。

【０１０６】選択回路５９はＮＡバスのトランザクショ
ンが何のトランザクションであるかを示すトランザクシ
ョンタイプを、ＤＭＡリードレスポンス制御部５３とＩ
Ｏリード／ライト制御部５５と割込みクリア制御部５６
とメモリダンプ制御部５７の出力の中から、ＮＡバス内
部調停回路６４で選択されたトランザクションのトラン
ザクションタイプを選択する。

【０１０７】選択結果はレジスタ６２に格納され、次に
レジスタ７０に格納された後にＮＡバスにトランザクシ
ョンタイプが出力される。

【０１０８】選択回路６０は、メモリダンプ時のＤＭＡ
リードレスポンス制御部５３の出力とＩＯリード／ライ
ト制御部５５の出力と割込みクリア制御部５６の出力の
中から、ＮＡバス内部調停回路６４で選択されたトラン
ザクションのアドレスを選択する。

【０１０９】選択結果はレジスタ６３に格納される。選
択回路６６は割込みトランザクションの時のみレジスタ
６３のアドレスを選択した後に割込みクリア制御部から
の割込みをクリアデータを選択してレジスタ７１及びレ
ジスタ７２に格納する。割込みトランザクション以外の
時はレジスタ６３のアドレスを選択する。

【０１１０】レジスタ７１はアドレスの上位４ビットを
格納しＮＡバスへ出力する。レジスタ７２は下位３２ビ
ットを格納しＮＡバスへ出力する。

【０１１１】実施例でのメモリダンプトランザクション
の動作を説明する。図３のメモリダンプ制御部ブロック
図の各機能が実施例のどの機能に対応するかを示す。

【０１１２】メモリダンプ制御機能：ＳＷビジブルレジスタ機能群２０メモリダンプ制御レジスタ：ＳＷビジブルレジスタ機能群２０ダンプ元開始アドレスレジスタ：ＳＷビジブルレジスタ機能群２０ダンプ先開始アドレスレジスタ：ＳＷビジブルレジスタ機能群２０カウンタ制御：ＳＷビジブルレジスタ機能群２０ダンプ元アドレスレジスタ：ＳＷビジブルレジスタ機能群２０ダンプ先アドレスレジスタ：ＳＷビジブルレジスタ機能群２０終了アドレスレジスタ：ＳＷビジブルレジスタ機能群２０終了チェック回路：メモリダンプ制御部５７

【０１１３】ＳＷビジブルレジスタ群２０からのメモリ
ダンプ開始指示がメモリダンプ制御部５７に出される
と、メモリダンプ制御部５７はＮＡバス内部調停部６４
に対してＮＡバスを獲得するためのリクエストを発行す
る。ＮＡバス内部調停部６４でメモリダンプのリクエス
トが選択され、メモリダンプでは自ＩＡＣ以外は動作し
ていないため、ＮＡバス調停部６７でＩＡＣがＮＡバス
を獲得する。ＳＷビジブルレジスタ群２０の中のダンプ
元アドレスが選択回路５０で選択されてレジスタ７に格
納され、メモリダンプのトランザクションが開始され
る。

【０１１４】ＤＭＡリードトランザクションと同様にＭ
Ｐバスリクエスト要因制御部１２に指示を出し、最終的
にはＭＰバスにコヒーレントブロックリードトランザク
ションが発行される。この時にレジスタ７のアドレスは
バッファ１１に登録され、データがリプライされるのを
待つ。

【０１１５】バッファ１１にはダンプ元アドレスだけで
なく、そのタンプ元アドレスに対応するダンプ先アドレ
ス、ＭＰバスに発行されたコヒーレントブロックリード
トランザクションのスプリットＩＤも登録される。スプ
リットＩＤは、発行したコヒーレントブロックリードが
バッファ１９に登録され、登録されたエントリ番号によ
り登録ＩＤ生成回路２９で生成され、バッファ１１に登
録される。

【０１１６】バッファ１１に登録されているスプリット
ＩＤと、データレスポンストランザクションのスプリッ
トＩＤとの比較回路４１でのチェックにおいて、バッフ
ァ１１に登録されているトランザクションに対するデー
タレスポンスであると確認すると、バッファ１１内のダ
ンプ元アドレスはレジスタ３２に格納される。選択回路
７５ではバッファ１１に登録されているメモリダンプ先
アドレスを選択することにより、メモリダンプ元アドレ
スからメモリダンプ先アドレスへのアドレスの付け換え
が行われる。選択回路７５の出力は選択回路５１で選択
され、バッファ５２に登録されてＮＡバスにメモリダン
プのデータ長６４バイトのＩＯライトを実行するのを待
つ。

【０１１７】以上のようにメモリダンプのトランザクシ
ョンは必ずバッファ５２に登録されて、ＮＡバスに出力
されるのを待つ。

【０１１８】バッファ５２はＤＭＡリードレスポンス制
御部５３にメモリダンプトランザクションであることを
指示し、ＤＭＡリードレスポンス制御部５３はＮＡバス
に対するデータ長６４バイトのＩＯライトの実行を開始
する。ＮＡバス内部調停部６４にリクエストを出し、Ｎ
Ａバス内部調停部６４の内部調停結果によって選択さ
れ、トランザクションタイプがレジスタ６２に格納され
て、アドレスがレジスタ６３に格納される。

【０１１９】メモリダンプでは自ＩＡＣ以外は動作して
いないため、ＮＡバス調停部６７ではＩＡＣがＮＡバス
を獲得する。レジスタ７０にトランザクションタイプが
格納され、アドレスがレジスタ７１とレジスタ７２に格
納されて、ＮＡバスに対するデータ長６４バイトのＩＯ
ライト、すなわちメモリダンプが実行される。

【０１２０】ＢＩＡの動作は図４のＢＩＡブロック図を
使用して前述した通りである。メモリダンプ時の動作を
以下に述べる。例としてＣＰＵ０系から通常動作してい
るＣＰＵ１系とＣＰＵ２系へメモリダンプする動作の説
明をする。

【０１２１】ＣＰＵ０系からリクエストがきてリクエス
ト０レジスタ１４５に格納され、調停回路１４８で調停
される。調停回路１４８ではＣＰＵ０系が選択され、そ
の結果が調停結果レジスタ１４９に格納される。

【０１２２】データはダウンデータ０レジスタ１５０の
みに格納される。Ｖｏｔｉｎｇ判定回路１５６は単にダ
ウンデータ０レジスタ１５０の出力を選択するのみであ
る。データ選択回路１５７はダウンデータ０レジスタ１
５０を選択し、ダウン制御部１５８は最初のフェーズの
アクセスコードでデータ長６４バイトのＩＯライトトラ
ンザクションであればメモリダンプと判断し、次フェー
ズ以降のデータをデータバッファ１６１に格納するよう
に指示を出す。データバッファ１６１はダウン制御部１
５８の指示に従ってデータを格納する。

【０１２３】メモリダンプ先判定回路１５９では調停結
果レジスタより、リクエストのきていないＣＰＵ系をメ
モリダンプ先と判断して、結果をメモリダンプ先レジス
タ１６０に格納する。

【０１２４】アクセスコード変換回路１６２ではデータ
長６４バイトのＩＯライトのアクセスコードを、データ
長６４バイトのＤＭＡライトのアクセスコードに変換す
る。データ長６４バイトのＤＭＡライトは通常のトラン
ザクションであり、メモリダンプのための特別なトラン
ザクションではない。

【０１２５】アクセスコード変換回路１６２はメモリダ
ンプ先レジスタ１６０が示しているＣＰＵ１系，ＣＰＵ
２系に対して、変換したデータ長６４バイトのＤＭＡラ
イトを実行する。まず、アップデータ１レジスタ１６４
とアップデータ２レジスタ１６５にデータ長６４バイト
のＤＭＡライトのアクセスコードを格納し、ＣＰＵ１
系，ＣＰＵ２系に送出する。次にデータバッファ１６１
からメモリダンプデータをアップデータ１レジスタ１６
４とアップデータ２レジスタ１６５に格納し、ＣＰＵ１
系，ＣＰＵ２系へデータを送出する。以上によりメモリ
ダンプ動作が完了するのである。

【０１２６】

【発明の効果】以上述べた如く、本発明によれば、障害
等の要因により切離されたＣＰＵ系のメモリ内容を読出
すことが可能となり、また読出すための手段としてグロ
ーバルメモリ等の共通のメモリを特別に設けることな
く、ＣＰＵ系の各メモリの内容を他系へ直接に転送して
メモリダンプ処理を実行することができるという効果が
ある。

【図面の簡単な説明】

【図１】本発明の実施例が適用されるシステムブロック
図である。

【図２】図１のＩＡＣの機能ブロック図である。

【図３】図２のメモリダンプ制御部１３１の機能ブロッ
ク図である。

【図４】図１のＢＩＡの機能ブロック図である。

【図５】図２のＩＡＣ機能ブロックの更に詳細ブロック
の一部を示す図である。

【図６】図２のＩＡＣ機能ブロックの更に詳細ブロック
の一部を示す図である。

【図７】ＭＰバストランザクションの処理例を説明する
図である。

【図８】従来の３重化構成の情報処理装置のシステムブ
ロック図である。

【符号の説明】

１００ａ〜１００ｃＥＰＣ１０１ａ〜１０１ｃメモリ１０２ａ〜１０２ｃＭＰバス１０３ａ〜１０３ｃＢＩＵ１０４〜１０７ＢＩＡ１０８〜１１１ＩＯバス１２０ＮＡバススレーブ制御部１２１ＮＡバス１２２ＭＰバス１２３内部要求制御部１２４ＤＭＡ制御部１２５ＩＯキャッシュ制御部１２６ＭＰバスマスタ制御部１２７ＭＰバススレーブ制御部１２８ＤＭＡレスポンス制御部１２９ＮＡバスマスタ制御部１３０ＩＯ制御部１３１メモリダンプ制御部１３２メモリダンプ制御レジスタ１３３ダンプ元開始アドレスレジスタ１３４ダンプ先開始アドレスレジスタ１３５ダンプ終了アドレスレジスタ１３６ダンプ元アドレスレジスタ１３７，１４１＋１カウンタ１３８，１４２セレクタ１３９，１４３カウンタ制御部１４０ダンプ先アドレスレジスタ１４４終了チェック回路

Claims

【特許請求の範囲】

【請求項１】冗長構成とされた少なくとも３系統の情
報処理サブシステムと、入出力バスと、この入出力バス
に接続された複数の周辺制御装置と、これ等複数の周辺
制御装置に共通に設けられ前記情報処理サブシステムと
前記入出力バスとの間の接続をなし前記情報処理サブシ
ステムの各々から前記周辺制御装置への出力の多数決論
理を実行するバスインタフェース装置とを含み、前記情報処理装置サブシステムの各系は、演算処理を実
行する演算処理部と、プログラムデータを格納するメモ
リと、前記演算処理部から前記周辺制御装置をアクセス
するトランザクション及び前記周辺制御装置から前記メ
モリをアクセスするトランザクションを制御する入出力
制御部とを有する情報処理装置におけるメモリダンプシ
ステムであって、前記入出力制御部の各々は、自系の前記メモリの内容を他系のメモリへ転送するメモ
リダンプの開始及び終了を指示する指示手段と、前記メモリダンプの開始指示から終了指示までの間、自
系メモリの内容を順次読出しつつ前記バスインタフェー
ス装置へ送出するメモリダンプ制御手段とを有し、前記バスインタフェース装置は、前記入出力制御部から送出されてきたメモリの内容を前
記他系のメモリへ順次送出制御する送出制御手段を有す
ることを特徴とするメモリダンプシステム。
【請求項２】前記指示手段は、予め指示されたメモリ
ダンプ元開始アドレスと、メモリダンプ先開始アドレス
と、メモリダンプ終了アドレスとを夫々保持する手段を
有し、前記メモリダンプ制御手段は、前記メモリタンプ元開始
アドレスを前記メモリダンプ終了アドレスまで順次更新
しつつ前記自系メモリからデータを読出す手段と、前記
メモリダンプ先開始アドレスを順次更新する手段と、こ
の更新メモリダンプ先アドレスと読出しデータとを前記
バスインタフェース装置へ送出する手段とを有すること
を特徴とする請求項１記載のメモリダンプシステム。
【請求項３】前記送出制御手段は、各ＣＰＵ系のリク
エストを調停するリクエスト調停手段と、前記リクエス
ト調停手段の結果より、リクエストを受けなかったＣＰ
Ｕ系をメモリダンプ先として判断するメモリダンプ先判
定手段と、前記メモリダンプ先判定手段の指示するＣＰ
Ｕ系のメモリへとライトを実行するダンプデータ送出制
御手段とを有することを特徴とする請求項１または２記
載のメモリダンプシステム。