JPH0916470A - 半導体記憶装置 - Google Patents
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- JPH0916470A JPH0916470A JP7167604A JP16760495A JPH0916470A JP H0916470 A JPH0916470 A JP H0916470A JP 7167604 A JP7167604 A JP 7167604A JP 16760495 A JP16760495 A JP 16760495A JP H0916470 A JPH0916470 A JP H0916470A
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- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【目的】 各メモリ間の転送動作における待機時間の削
減が可能な半導体記憶装置を提供する。 【構成】 ＤＲＡＭからなるメインメモリ１０１におい
て、使用頻度の高いデータはＳＲＡＭであるメインキャ
ッシュ１０３に格納され、アクセスの高速化が図られて
いるが、一方、メインキャッシュ１０３に格納されたデ
ータのうち使用頻度が低くなったものは、ＳＲＡＭであ
るサブキャッシュ１０５に格納され、メインメモリ１０
１のリフレッシュ動作や転送動作の隙間を狙ってメイン
メモリ１０１に戻される。
減が可能な半導体記憶装置を提供する。 【構成】 ＤＲＡＭからなるメインメモリ１０１におい
て、使用頻度の高いデータはＳＲＡＭであるメインキャ
ッシュ１０３に格納され、アクセスの高速化が図られて
いるが、一方、メインキャッシュ１０３に格納されたデ
ータのうち使用頻度が低くなったものは、ＳＲＡＭであ
るサブキャッシュ１０５に格納され、メインメモリ１０
１のリフレッシュ動作や転送動作の隙間を狙ってメイン
メモリ１０１に戻される。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にキャッシュシステムを有する半導体記憶装置に関す
る。
特にキャッシュシステムを有する半導体記憶装置に関す
る。
【０００２】
【従来の技術】図１９は、従来のキャッシュシステム１
９００の構成を示す図である。
９００の構成を示す図である。
【０００３】図１９を参照して、従来のキャッシュシス
テム１９００は、ＭＰＵに必要なデータの多くを格納す
るメインメモリ１０１と、それらデータの一部を格納す
るメインキャッシュ１０３とを含む。
テム１９００は、ＭＰＵに必要なデータの多くを格納す
るメインメモリ１０１と、それらデータの一部を格納す
るメインキャッシュ１０３とを含む。
【０００４】一般に、メインメモリ１０１にはＤＲＡＭ
が使用され、メインキャッシュ１０３にはＳＲＡＭが使
用される。
が使用され、メインキャッシュ１０３にはＳＲＡＭが使
用される。
【０００５】ＭＰＵはメインキャッシュ１０３を介して
メインメモリ１０１に接続されている。ＭＰＵに必要な
データの多くはメインメモリ１０１に格納されている
が、使用頻度の高いデータはメインキャッシュに格納さ
れている。これにより、ＭＰＵの動作速度がメインメモ
リ１０１へのアクセス時間に律則されることが回避され
る。すなわち、メインメモリ１０１を構成するＤＲＡＭ
は、そのアクセス時間がＭＰＵの動作周波数に対して遅
く、ＭＰＵが一度ＤＲＡＭにアクセスすると、その後数
サイクルはＤＲＡＭからのデータの出力、もしくはＤＲ
ＡＭへのデータの入力が完了するまで待機しなければな
らない。一方、メインキャッシュ１０３を構成するＳＲ
ＡＭは、ＤＲＡＭに比べてアクセスに必要な時間が短
い。したがって、頻繁にアクセスする必要のあるデータ
をメインキャッシュ１０３に格納しておけば、ＭＰＵの
動作特性を極力妨げずに、システムとしての性能を向上
させることができる。
メインメモリ１０１に接続されている。ＭＰＵに必要な
データの多くはメインメモリ１０１に格納されている
が、使用頻度の高いデータはメインキャッシュに格納さ
れている。これにより、ＭＰＵの動作速度がメインメモ
リ１０１へのアクセス時間に律則されることが回避され
る。すなわち、メインメモリ１０１を構成するＤＲＡＭ
は、そのアクセス時間がＭＰＵの動作周波数に対して遅
く、ＭＰＵが一度ＤＲＡＭにアクセスすると、その後数
サイクルはＤＲＡＭからのデータの出力、もしくはＤＲ
ＡＭへのデータの入力が完了するまで待機しなければな
らない。一方、メインキャッシュ１０３を構成するＳＲ
ＡＭは、ＤＲＡＭに比べてアクセスに必要な時間が短
い。したがって、頻繁にアクセスする必要のあるデータ
をメインキャッシュ１０３に格納しておけば、ＭＰＵの
動作特性を極力妨げずに、システムとしての性能を向上
させることができる。
【０００６】図２０は、図１９のキャッシュシステム１
９００を備えた従来のキャッシュチップ２０００の一例
を示す図である。
９００を備えた従来のキャッシュチップ２０００の一例
を示す図である。
【０００７】図２０を参照して、従来の半導体記憶装置
２０００は、従来のキャッシュシステム１９００と、外
部データをチップ内に供給するデータバッファ１０７
と、チップセレクト信号ＣＳをチップ内に供給するＣＳ
バッファ１０９と、アドレス信号を受信するアドレスバ
ッファ１１１と、データのキャッシュシステム１９００
に含まれているメインキャッシュ１０３におけるアドレ
スを記憶するアドレスＣＡＭ２０７と、キャッシュシス
テム１９００に含まれているメインメモリ１０１へのア
クセスを制御する同期アービタ１１５と、同期アービタ
１１５に接続されメインメモリ１０１内のメモリセルを
リフレッシュするリフレッシュコントローラ２１１と、
リフレッシュコントローラ２１１を制御するクロック信
号を発生するクロック発生回路２１３とを含む。
２０００は、従来のキャッシュシステム１９００と、外
部データをチップ内に供給するデータバッファ１０７
と、チップセレクト信号ＣＳをチップ内に供給するＣＳ
バッファ１０９と、アドレス信号を受信するアドレスバ
ッファ１１１と、データのキャッシュシステム１９００
に含まれているメインキャッシュ１０３におけるアドレ
スを記憶するアドレスＣＡＭ２０７と、キャッシュシス
テム１９００に含まれているメインメモリ１０１へのア
クセスを制御する同期アービタ１１５と、同期アービタ
１１５に接続されメインメモリ１０１内のメモリセルを
リフレッシュするリフレッシュコントローラ２１１と、
リフレッシュコントローラ２１１を制御するクロック信
号を発生するクロック発生回路２１３とを含む。
【０００８】メインキャッシュ１０３は、データを格納
しているアドレスがアドレスＣＡＭ（Content Addressa
ble Memory）２０７と呼ばれる連装記憶装置に格納され
ている。メインキャッシュ１０３と外部とはデータバッ
ファ１０７によりインタフェースがとられている。チッ
プセレクト信号ＣＳの入力とともにデータバッファ１０
７やアドレスバッファ１１１が活性化され、アドレスＣ
ＡＭ２０７が動作して、アドレスＣＡＭ２０７に格納さ
れているアドレスと外部から要求されたアドレスとが一
致すれば、メインキャッシュ１０３に格納されたデータ
のアドレスがアドレスＣＡＭ２０７により求められアク
セスされる。この状態をヒット（Ｈｉｔ）という。も
し、一致しなければ、メインメモリ１０１のアドレスに
直接アクセスされる。この状態をミス（Ｍｉｓｓ）と言
う。
しているアドレスがアドレスＣＡＭ（Content Addressa
ble Memory）２０７と呼ばれる連装記憶装置に格納され
ている。メインキャッシュ１０３と外部とはデータバッ
ファ１０７によりインタフェースがとられている。チッ
プセレクト信号ＣＳの入力とともにデータバッファ１０
７やアドレスバッファ１１１が活性化され、アドレスＣ
ＡＭ２０７が動作して、アドレスＣＡＭ２０７に格納さ
れているアドレスと外部から要求されたアドレスとが一
致すれば、メインキャッシュ１０３に格納されたデータ
のアドレスがアドレスＣＡＭ２０７により求められアク
セスされる。この状態をヒット（Ｈｉｔ）という。も
し、一致しなければ、メインメモリ１０１のアドレスに
直接アクセスされる。この状態をミス（Ｍｉｓｓ）と言
う。
【０００９】ところで、メインキャッシュ１０３の格納
容量は限られているので、あまりアクセスしなくなった
データはメインメモリ１０１側に転送しなければならな
い。これは、メインキャッシュ１０３に格納されている
データに対応してアドレスＣＡＭ２０７に格納されてい
るアドレスと等しいメインメモリ１０１のアドレスにデ
ータを転送すればよい。このとき、メインメモリ１０１
への転送に関しては、メインメモリのＤＲＡＭをリフレ
ッシュするためのアドレスがリフレッシュコントローラ
２１１から転送されてくるので、同期アービタ１１５に
よりアクセスの競合を避けている。メインメモリ１０１
がリフレッシュされている間、メインキャッシュ１０３
や外部からのデータの転送、あるいはメインメモリ１０
１からメインキャッシュ１０３や外部へのデータの転送
は待機しており、リフレッシュが終了すると上記転送作
業が開始される。
容量は限られているので、あまりアクセスしなくなった
データはメインメモリ１０１側に転送しなければならな
い。これは、メインキャッシュ１０３に格納されている
データに対応してアドレスＣＡＭ２０７に格納されてい
るアドレスと等しいメインメモリ１０１のアドレスにデ
ータを転送すればよい。このとき、メインメモリ１０１
への転送に関しては、メインメモリのＤＲＡＭをリフレ
ッシュするためのアドレスがリフレッシュコントローラ
２１１から転送されてくるので、同期アービタ１１５に
よりアクセスの競合を避けている。メインメモリ１０１
がリフレッシュされている間、メインキャッシュ１０３
や外部からのデータの転送、あるいはメインメモリ１０
１からメインキャッシュ１０３や外部へのデータの転送
は待機しており、リフレッシュが終了すると上記転送作
業が開始される。
【００１０】
【発明が解決しようとする課題】しかしながら、上記メ
インメモリ１０１，メインキャッシュ１０３，リフレッ
シュコントローラ１１７など各ユニット間の転送動作は
外部から入力されるクロックにより同期的に行なわれ
る。このため、各ユニット間のデータ転送が競合する
と、前動作が終了してから次動作の開始となり、この間
の待機時間が無駄になるという問題点があった。
インメモリ１０１，メインキャッシュ１０３，リフレッ
シュコントローラ１１７など各ユニット間の転送動作は
外部から入力されるクロックにより同期的に行なわれ
る。このため、各ユニット間のデータ転送が競合する
と、前動作が終了してから次動作の開始となり、この間
の待機時間が無駄になるという問題点があった。
【００１１】本発明の半導体記憶装置は以上のような問
題点を解決するためになされたもので、データ転送やリ
フレッシュ動作の競合による待機時間のロスが少なくな
り、スムーズに要領よく転送動作を行なうことが可能な
半導体記憶装置を提供することを目的とする。
題点を解決するためになされたもので、データ転送やリ
フレッシュ動作の競合による待機時間のロスが少なくな
り、スムーズに要領よく転送動作を行なうことが可能な
半導体記憶装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、メインメモリとして動作するＤＲＡＭと、メ
インキャッシュとして動作する第１のＳＲＡＭと、サブ
キャッシュとして動作する第２のＳＲＡＭとを設け、第
２のＳＲＡＭに、常時、第１のＳＲＡＭからデータを受
取る第１のデータ受取手段と、受取ったデータを保持す
るデータ保持手段と、ＤＲＡＭがレディ状態のときに保
持されたデータをＤＲＡＭに送出すデータ送出手段とを
設けたものである。
憶装置は、メインメモリとして動作するＤＲＡＭと、メ
インキャッシュとして動作する第１のＳＲＡＭと、サブ
キャッシュとして動作する第２のＳＲＡＭとを設け、第
２のＳＲＡＭに、常時、第１のＳＲＡＭからデータを受
取る第１のデータ受取手段と、受取ったデータを保持す
るデータ保持手段と、ＤＲＡＭがレディ状態のときに保
持されたデータをＤＲＡＭに送出すデータ送出手段とを
設けたものである。
【００１３】請求項２に係る半導体記憶装置は、請求項
１の半導体記憶装置において、データ保持手段に、デー
タを格納する複数のレジスタ素子からなるシフトレジス
タを設け、第１のデータ受取手段に、受取ったデータを
格納するとき複数のレジスタ素子のうちデータ送出手段
に最も近い空のレジスタ素子を格納先として選択するセ
レクタを設けたものである。
１の半導体記憶装置において、データ保持手段に、デー
タを格納する複数のレジスタ素子からなるシフトレジス
タを設け、第１のデータ受取手段に、受取ったデータを
格納するとき複数のレジスタ素子のうちデータ送出手段
に最も近い空のレジスタ素子を格納先として選択するセ
レクタを設けたものである。
【００１４】請求項３に係る半導体記憶装置は、請求項
２に係る半導体記憶装置において、セレクタは、次にデ
ータを格納すべきレジスタ素子をフラグで示す。
２に係る半導体記憶装置において、セレクタは、次にデ
ータを格納すべきレジスタ素子をフラグで示す。
【００１５】請求項４に係る半導体記憶装置は、請求項
１から３のいずれかの半導体記憶装置において、第１の
ＳＲＡＭに、複数の選択線を設け、データのＤＲＡＭで
のアドレスをタグデータとして格納するタグメモリと、
外部アドレスとタグメモリに格納されているＤＲＡＭの
アドレスとを比較し、一致したとき第１のＳＲＡＭの選
択線のいずれかを駆動する比較選択手段とを設けたもの
である。
１から３のいずれかの半導体記憶装置において、第１の
ＳＲＡＭに、複数の選択線を設け、データのＤＲＡＭで
のアドレスをタグデータとして格納するタグメモリと、
外部アドレスとタグメモリに格納されているＤＲＡＭの
アドレスとを比較し、一致したとき第１のＳＲＡＭの選
択線のいずれかを駆動する比較選択手段とを設けたもの
である。
【００１６】請求項５に係る半導体記憶装置は、請求項
１から４のいずれかの半導体記憶装置において、第２の
ＳＲＡＭに、複数の選択線を設け、データのＤＲＡＭで
のアドレスをタグデータとして格納するタグメモリと、
外部アドレスとタグメモリに格納されているＤＲＡＭの
アドレスとを比較し、一致したとき第２のＳＲＡＭの選
択線のいずれかを駆動する比較選択手段とを設けたもの
である。
１から４のいずれかの半導体記憶装置において、第２の
ＳＲＡＭに、複数の選択線を設け、データのＤＲＡＭで
のアドレスをタグデータとして格納するタグメモリと、
外部アドレスとタグメモリに格納されているＤＲＡＭの
アドレスとを比較し、一致したとき第２のＳＲＡＭの選
択線のいずれかを駆動する比較選択手段とを設けたもの
である。
【００１７】請求項６に係る半導体記憶装置は、複数の
選択線を有しキャッシュメモリとして動作するＳＲＡＭ
と、データを格納するタグメモリと、外部データとタグ
メモリに格納されているデータとを比較し、一致したと
きＳＲＡＭの選択線のいずれかを駆動する比較選択手段
とを設けたものである。
選択線を有しキャッシュメモリとして動作するＳＲＡＭ
と、データを格納するタグメモリと、外部データとタグ
メモリに格納されているデータとを比較し、一致したと
きＳＲＡＭの選択線のいずれかを駆動する比較選択手段
とを設けたものである。
【００１８】請求項７に係る半導体記憶装置は、請求項
１から５のいずれかの半導体記憶装置において、第２の
ＳＲＡＭにデータ保持手段で保持されているデータを出
力する第１のデータ出力手段を設けたものである。
１から５のいずれかの半導体記憶装置において、第２の
ＳＲＡＭにデータ保持手段で保持されているデータを出
力する第１のデータ出力手段を設けたものである。
【００１９】請求項８に係る半導体記憶装置は、請求項
７の半導体記憶装置において、第２のＳＲＡＭに、保持
しているデータをＤＲＡＭに出力するとき、次に出力す
る次データの電位と次データより前に出力された前デー
タの電位とを比較する第１の比較手段と、比較結果に基
づいてＤＲＡＭへの出力ノードの電位を保持したり次デ
ータの電位と前データの電位との中間の電位にする処理
を行なう電位処理手段とを設けたものである。
７の半導体記憶装置において、第２のＳＲＡＭに、保持
しているデータをＤＲＡＭに出力するとき、次に出力す
る次データの電位と次データより前に出力された前デー
タの電位とを比較する第１の比較手段と、比較結果に基
づいてＤＲＡＭへの出力ノードの電位を保持したり次デ
ータの電位と前データの電位との中間の電位にする処理
を行なう電位処理手段とを設けたものである。
【００２０】請求項９に係る半導体記憶装置は、請求項
８の半導体記憶装置において、第１の比較手段に、次デ
ータの電位が前データの電位と比較して高ければ第１の
論理レベルのデータを、低ければ第２の論理レベルのデ
ータを出力する第２のデータ出力手段を設けたものであ
る。
８の半導体記憶装置において、第１の比較手段に、次デ
ータの電位が前データの電位と比較して高ければ第１の
論理レベルのデータを、低ければ第２の論理レベルのデ
ータを出力する第２のデータ出力手段を設けたものであ
る。
【００２１】請求項１０に係る半導体記憶装置は、請求
項９の半導体記憶装置において、第２のデータ出力手段
に、出力されたデータの論理レベルが第１の論理レベル
のときは＋１を、第２の論理レベルのときは−１を前加
算結果に加算する加算回路と、加算結果をディジタルデ
ータからアナログデータに変換するＤ／Ａコンバータと
を設けたものである。
項９の半導体記憶装置において、第２のデータ出力手段
に、出力されたデータの論理レベルが第１の論理レベル
のときは＋１を、第２の論理レベルのときは−１を前加
算結果に加算する加算回路と、加算結果をディジタルデ
ータからアナログデータに変換するＤ／Ａコンバータと
を設けたものである。
【００２２】請求項１１に係る半導体記憶装置は、請求
項９または１０の半導体記憶装置において、ＤＲＡＭ
に、第２の出力手段から出力された第１または第２の論
理レベルのデータを受取る第２の受取手段と、受取った
第１または第２の論理レベルのデータをそのデータより
前に受取っていた第１または第２の論理レベルの前受取
データを基準電位として比較する第２の比較手段とを設
けたものである。
項９または１０の半導体記憶装置において、ＤＲＡＭ
に、第２の出力手段から出力された第１または第２の論
理レベルのデータを受取る第２の受取手段と、受取った
第１または第２の論理レベルのデータをそのデータより
前に受取っていた第１または第２の論理レベルの前受取
データを基準電位として比較する第２の比較手段とを設
けたものである。
【００２３】請求項１２に係る半導体記憶装置は、請求
項１１の半導体記憶装置において、第２の比較手段に、
受取った第１または第２の論理レベルのデータを遅延す
る遅延回路を設けたものである。
項１１の半導体記憶装置において、第２の比較手段に、
受取った第１または第２の論理レベルのデータを遅延す
る遅延回路を設けたものである。
【００２４】請求項１３に係る半導体記憶装置は、請求
項１から請求項５および請求項７から請求項１２のいず
れかの半導体記憶装置において、ＤＲＡＭに、複数のメ
モリセルと、メモリセルが接続された複数の選択線とを
設け、外部信号を入力する入力手段と、入力された外部
信号をデコードするデコーダと、デコーダから与えられ
るデコード信号のパターンによりいずれかの選択線を選
択し所定の数のメモリセルを活性化するメモリセル活性
化手段とを設けたものである。
項１から請求項５および請求項７から請求項１２のいず
れかの半導体記憶装置において、ＤＲＡＭに、複数のメ
モリセルと、メモリセルが接続された複数の選択線とを
設け、外部信号を入力する入力手段と、入力された外部
信号をデコードするデコーダと、デコーダから与えられ
るデコード信号のパターンによりいずれかの選択線を選
択し所定の数のメモリセルを活性化するメモリセル活性
化手段とを設けたものである。
【００２５】請求項１４に係る半導体記憶装置は、請求
項１から請求項５および請求項７から請求項１２のいず
れかの半導体記憶装置において、ＤＲＡＭに、複数のメ
モリセルとメモリセルが接続された複数の選択線とを設
け、外部信号を入力する入力手段と、入力された外部信
号をデコードするデコーダと、デコーダから与えられる
デコード信号のパターンにより予め登録されていたデコ
ード信号のパターンに基づいていずれかの選択線を選択
し所定の数のメモリセルを活性化するメモリセル活性化
手段とを設けたものである。
項１から請求項５および請求項７から請求項１２のいず
れかの半導体記憶装置において、ＤＲＡＭに、複数のメ
モリセルとメモリセルが接続された複数の選択線とを設
け、外部信号を入力する入力手段と、入力された外部信
号をデコードするデコーダと、デコーダから与えられる
デコード信号のパターンにより予め登録されていたデコ
ード信号のパターンに基づいていずれかの選択線を選択
し所定の数のメモリセルを活性化するメモリセル活性化
手段とを設けたものである。
【００２６】請求項１５に係る半導体記憶装置は、請求
項１３または１４の半導体記憶装置において、デコーダ
から与えられたデコード信号のパターンによりデコード
信号のパターンに基づいてＤＲＡＭと第１のＳＲＡＭと
第２のＳＲＡＭとの間のデータの転送ビット幅を変更す
る転送ビット幅変更手段を設けたものである。
項１３または１４の半導体記憶装置において、デコーダ
から与えられたデコード信号のパターンによりデコード
信号のパターンに基づいてＤＲＡＭと第１のＳＲＡＭと
第２のＳＲＡＭとの間のデータの転送ビット幅を変更す
る転送ビット幅変更手段を設けたものである。
【００２７】請求項１６に係る半導体記憶装置は、請求
項１から請求項５および請求項７から請求項１２のいず
れかの半導体記憶装置において、外部信号を入力する入
力手段と、入力された外部信号をデコードするデコーダ
と、デコーダから与えられるデコード信号のパターンに
より、予め登録されていたデコード信号のパターンに基
づいてＤＲＡＭと第１のＳＲＡＭと第２のＳＲＡＭとの
間のデータの転送ビット幅を変更する転送ビット幅変更
手段とを設けたものである。
項１から請求項５および請求項７から請求項１２のいず
れかの半導体記憶装置において、外部信号を入力する入
力手段と、入力された外部信号をデコードするデコーダ
と、デコーダから与えられるデコード信号のパターンに
より、予め登録されていたデコード信号のパターンに基
づいてＤＲＡＭと第１のＳＲＡＭと第２のＳＲＡＭとの
間のデータの転送ビット幅を変更する転送ビット幅変更
手段とを設けたものである。
【００２８】請求項１７に係る半導体記憶装置は、請求
項１５または１６の半導体記憶装置において、転送ビッ
ト幅は所定の時間が経過するごとに変動するパラメータ
により刻々と変化する。
項１５または１６の半導体記憶装置において、転送ビッ
ト幅は所定の時間が経過するごとに変動するパラメータ
により刻々と変化する。
【００２９】請求項１８に係る半導体記憶装置は、請求
項１から請求項５および請求項７から請求項１７のいず
れかの半導体記憶装置において、ＤＲＡＭに、アドレス
信号を入力するアドレス信号入力手段と、第１の方向に
配置された複数の第１の選択線と、アドレス信号に応答
して第１の選択線のうちのいずれかを選択する第１のデ
コーダと、第１の方向と交わる第２の方向に配置され各
々が対応する１つの選択クロックを受ける複数のブロッ
クを設け、各ブロックに、第１の選択線に対応して設け
られた複数の第２の選択線と、１つの選択クロックに応
答して第２の選択線のうち対応する１つの選択線を選択
する複数の第２のデコーダとを設けたものである。
項１から請求項５および請求項７から請求項１７のいず
れかの半導体記憶装置において、ＤＲＡＭに、アドレス
信号を入力するアドレス信号入力手段と、第１の方向に
配置された複数の第１の選択線と、アドレス信号に応答
して第１の選択線のうちのいずれかを選択する第１のデ
コーダと、第１の方向と交わる第２の方向に配置され各
々が対応する１つの選択クロックを受ける複数のブロッ
クを設け、各ブロックに、第１の選択線に対応して設け
られた複数の第２の選択線と、１つの選択クロックに応
答して第２の選択線のうち対応する１つの選択線を選択
する複数の第２のデコーダとを設けたものである。
【００３０】請求項１９に係る半導体記憶装置は、請求
項１から請求項５および請求項７から請求項１７のいず
れかの半導体記憶装置において、ＤＲＡＭに、アドレス
信号を入力するアドレス信号入力手段と、第１の方向に
配置された複数の第１の選択線と、アドレス信号に応答
して第１の選択線のうちのいずれかを選択する第１のデ
コーダと、第１の方向と交わる第２の方向に配置され各
々が対応する複数の選択クロックを受ける複数のブロッ
クを設け、各ブロックに、第１の選択線に対応して設け
られた複数の第２の選択線と、複数の選択クロックに応
答して第２の選択線のうち対応する１つの選択線を選択
する複数の第２のデコーダとを設けたものである。
項１から請求項５および請求項７から請求項１７のいず
れかの半導体記憶装置において、ＤＲＡＭに、アドレス
信号を入力するアドレス信号入力手段と、第１の方向に
配置された複数の第１の選択線と、アドレス信号に応答
して第１の選択線のうちのいずれかを選択する第１のデ
コーダと、第１の方向と交わる第２の方向に配置され各
々が対応する複数の選択クロックを受ける複数のブロッ
クを設け、各ブロックに、第１の選択線に対応して設け
られた複数の第２の選択線と、複数の選択クロックに応
答して第２の選択線のうち対応する１つの選択線を選択
する複数の第２のデコーダとを設けたものである。
【００３１】
【作用】請求項１の半導体記憶装置においては、第２の
ＳＲＡＭにおいて、常時第１のＳＲＡＭからデータが受
取られ、受取られたデータが保持され、ＤＲＡＭがレデ
ィ状態のときに保持されたデータがＤＲＡＭに送出され
るので、サブキャッシュである第２のＳＲＡＭからメイ
ンメモリであるＤＲＡＭへのデータの転送動作によるア
クセスが、ＤＲＡＭの他の転送動作やリフレッシュ動作
によるアクセスと競合することが少なくなる。
ＳＲＡＭにおいて、常時第１のＳＲＡＭからデータが受
取られ、受取られたデータが保持され、ＤＲＡＭがレデ
ィ状態のときに保持されたデータがＤＲＡＭに送出され
るので、サブキャッシュである第２のＳＲＡＭからメイ
ンメモリであるＤＲＡＭへのデータの転送動作によるア
クセスが、ＤＲＡＭの他の転送動作やリフレッシュ動作
によるアクセスと競合することが少なくなる。
【００３２】請求項２の半導体記憶装置においては、請
求項１の半導体記憶装置の作用に加えて、受取ったデー
タを格納するとき、複数のレジスタ素子のうちデータ送
出手段に最も近い空のレジスタ素子が格納先として選択
されるので、最小限のレジスタ素子をデータがシフトさ
れ、短時間でメインメモリであるＤＲＡＭにデータの送
出ができる。
求項１の半導体記憶装置の作用に加えて、受取ったデー
タを格納するとき、複数のレジスタ素子のうちデータ送
出手段に最も近い空のレジスタ素子が格納先として選択
されるので、最小限のレジスタ素子をデータがシフトさ
れ、短時間でメインメモリであるＤＲＡＭにデータの送
出ができる。
【００３３】請求項３の半導体記憶装置においては、請
求項２の半導体記憶装置の作用に加えて、セレクタは、
次にデータを格納すべきレジスタ素子をフラグで示すの
で、フラグを利用して各レジスタ素子Ｓへデータの格納
が行なわれる。
求項２の半導体記憶装置の作用に加えて、セレクタは、
次にデータを格納すべきレジスタ素子をフラグで示すの
で、フラグを利用して各レジスタ素子Ｓへデータの格納
が行なわれる。
【００３４】請求項４の半導体記憶装置においては、請
求項１から３のいずれかの半導体記憶装置の作用に加え
て、第１のＳＲＡＭにおいて、データのＤＲＡＭでのア
ドレスがタグデータとして格納され、外部アドレスとタ
グメモリに格納されているＤＲＡＭのアドレスとが比較
され、一致したとき第１のＳＲＡＭの選択線のいずれか
が駆動されるので、入力されたアドレスとタグメモリに
格納されているＤＲＡＭのアドレスとが一致したとき、
第１のＳＲＡＭに格納されているそのアドレスに対応す
るデータを他の操作をすることなしに直接得ることがで
きる。
求項１から３のいずれかの半導体記憶装置の作用に加え
て、第１のＳＲＡＭにおいて、データのＤＲＡＭでのア
ドレスがタグデータとして格納され、外部アドレスとタ
グメモリに格納されているＤＲＡＭのアドレスとが比較
され、一致したとき第１のＳＲＡＭの選択線のいずれか
が駆動されるので、入力されたアドレスとタグメモリに
格納されているＤＲＡＭのアドレスとが一致したとき、
第１のＳＲＡＭに格納されているそのアドレスに対応す
るデータを他の操作をすることなしに直接得ることがで
きる。
【００３５】請求項５の半導体記憶装置においては、請
求項１から４のいずれかの半導体記憶装置の作用に加え
て、第２のＳＲＡＭにおいて、データのＤＲＡＭでのア
ドレスがタグデータとして格納され、外部アドレスとタ
グメモリに格納されているＤＲＡＭのアドレスとを比較
し、一致したとき第２のＳＲＡＭの選択線のいずれかが
駆動されるので、入力されたアドレスとタグメモリに格
納されているＤＲＡＭのアドレスとが一致したとき、第
２のＳＲＡＭに格納されているそのアドレスに対応する
データを他の操作をすることなしに直接得ることができ
る。
求項１から４のいずれかの半導体記憶装置の作用に加え
て、第２のＳＲＡＭにおいて、データのＤＲＡＭでのア
ドレスがタグデータとして格納され、外部アドレスとタ
グメモリに格納されているＤＲＡＭのアドレスとを比較
し、一致したとき第２のＳＲＡＭの選択線のいずれかが
駆動されるので、入力されたアドレスとタグメモリに格
納されているＤＲＡＭのアドレスとが一致したとき、第
２のＳＲＡＭに格納されているそのアドレスに対応する
データを他の操作をすることなしに直接得ることができ
る。
【００３６】請求項６の半導体記憶装置においては、外
部データとタグメモリに格納されているデータとを比較
し、一致したときＳＲＡＭの選択線のいずれかが駆動さ
れるので、入力された外部データとタグメモリに格納さ
れているデータとが一致したとき、ＳＲＡＭに格納され
ているそのデータに関連のあるデータを他の操作をする
ことなしに直接得ることができる。
部データとタグメモリに格納されているデータとを比較
し、一致したときＳＲＡＭの選択線のいずれかが駆動さ
れるので、入力された外部データとタグメモリに格納さ
れているデータとが一致したとき、ＳＲＡＭに格納され
ているそのデータに関連のあるデータを他の操作をする
ことなしに直接得ることができる。
【００３７】請求項７の半導体記憶装置においては、請
求項１から５のいずれかの半導体記憶装置の作用に加え
て、第２のＳＲＡＭで、データ保持手段で保持されてい
るデータが出力されるので、第２のＳＲＡＭに直接アク
セスして、該当するデータが保持されていればそれを得
ることができる。
求項１から５のいずれかの半導体記憶装置の作用に加え
て、第２のＳＲＡＭで、データ保持手段で保持されてい
るデータが出力されるので、第２のＳＲＡＭに直接アク
セスして、該当するデータが保持されていればそれを得
ることができる。
【００３８】請求項８の半導体記憶装置においては、請
求項７の半導体記憶装置の作用に加えて、第２のＳＲＡ
Ｍで、保持しているデータをＤＲＡＭに出力するとき、
次に出力する次データの電位と次データより前に出力さ
れた前データの電位とが比較され、比較結果に基づい
て、ＤＲＡＭへの出力ノードの電位を保持したり次デー
タの電位と前データの電位との中間の電位にする処理が
行なわれるので、次データの電位が前データの電位に等
しくない場合はＤＲＡＭへの出力ノードの電位を次デー
タの電位と前データの電位との中間の電位に、次データ
の電位が前データの電位に等しい場合は、前データの電
位を保持することにより次データの出力に備えることが
できる。
求項７の半導体記憶装置の作用に加えて、第２のＳＲＡ
Ｍで、保持しているデータをＤＲＡＭに出力するとき、
次に出力する次データの電位と次データより前に出力さ
れた前データの電位とが比較され、比較結果に基づい
て、ＤＲＡＭへの出力ノードの電位を保持したり次デー
タの電位と前データの電位との中間の電位にする処理が
行なわれるので、次データの電位が前データの電位に等
しくない場合はＤＲＡＭへの出力ノードの電位を次デー
タの電位と前データの電位との中間の電位に、次データ
の電位が前データの電位に等しい場合は、前データの電
位を保持することにより次データの出力に備えることが
できる。
【００３９】請求項９の半導体記憶装置においては、請
求項８の半導体記憶装置の作用に加えて、第１の比較手
段で、次データの電位が前データの電位と比較して高け
れば第１の論理レベルのデータが、低ければ第２の論理
レベルのデータが出力されるので、出力される次データ
の電位が前データの電位と比較して高いか低いかを第１
または第２の論理レベルを用いて簡単に示すことができ
る。
求項８の半導体記憶装置の作用に加えて、第１の比較手
段で、次データの電位が前データの電位と比較して高け
れば第１の論理レベルのデータが、低ければ第２の論理
レベルのデータが出力されるので、出力される次データ
の電位が前データの電位と比較して高いか低いかを第１
または第２の論理レベルを用いて簡単に示すことができ
る。
【００４０】請求項１０の半導体記憶装置においては、
請求項９の半導体記憶装置の作用に加えて、第２出力手
段で、出力されたデータの論理レベルが第１の論理レベ
ルのときは＋１が、第２の論理レベルのときは−１が前
加算結果に加算され、加算結果がディジタルデータから
アナログデータに変換されるので、出力データの電位の
変化が＋１の加算および−１の減算による累算で表わさ
れ、ディジタルデータからアナログデータに変換され
る。
請求項９の半導体記憶装置の作用に加えて、第２出力手
段で、出力されたデータの論理レベルが第１の論理レベ
ルのときは＋１が、第２の論理レベルのときは−１が前
加算結果に加算され、加算結果がディジタルデータから
アナログデータに変換されるので、出力データの電位の
変化が＋１の加算および−１の減算による累算で表わさ
れ、ディジタルデータからアナログデータに変換され
る。
【００４１】請求項１１の半導体記憶装置においては、
請求項９または１０の半導体記憶装置の作用に加えて、
ＤＲＡＭで、第２の出力手段から出力された第１または
第２の論理レベルのデータが受取られ、受取られた第１
または第２の論理レベルのデータがこのデータより前に
受取られた第１または第２の論理レベルの前受取データ
を基準電位として比較されるので、受取られたデータの
電位が前受取データの電位と比較して高いか低いかを第
１または第２の論理レベルを用いて簡単に示すことがで
きる。
請求項９または１０の半導体記憶装置の作用に加えて、
ＤＲＡＭで、第２の出力手段から出力された第１または
第２の論理レベルのデータが受取られ、受取られた第１
または第２の論理レベルのデータがこのデータより前に
受取られた第１または第２の論理レベルの前受取データ
を基準電位として比較されるので、受取られたデータの
電位が前受取データの電位と比較して高いか低いかを第
１または第２の論理レベルを用いて簡単に示すことがで
きる。
【００４２】請求項１２の半導体記憶装置においては、
請求項１１の半導体記憶装置の作用に加えて、第２比較
手段で、受取られた第１または第２の論理レベルのデー
タが遅延されるで、次に行なわれる比較の基準となる前
受取データを生成することができない。
請求項１１の半導体記憶装置の作用に加えて、第２比較
手段で、受取られた第１または第２の論理レベルのデー
タが遅延されるで、次に行なわれる比較の基準となる前
受取データを生成することができない。
【００４３】請求項１３の半導体記憶装置においては、
請求項１から請求項５および請求項７から請求項１２の
いずれかの半導体記憶装置の作用に加えて、ＤＲＡＭ
で、外部信号が入力され、入力された外部信号がデコー
ドされ、デコーダから与えられるデコード信号のパター
ンによりいずれかの選択線が選択され、所定の数のメモ
リセルが活性化されるので、外部信号を入力することに
より、メモリメモリであるＤＲＡＭ中の必要なメモリセ
ルのみが活性化されるように制御することができる。
請求項１から請求項５および請求項７から請求項１２の
いずれかの半導体記憶装置の作用に加えて、ＤＲＡＭ
で、外部信号が入力され、入力された外部信号がデコー
ドされ、デコーダから与えられるデコード信号のパター
ンによりいずれかの選択線が選択され、所定の数のメモ
リセルが活性化されるので、外部信号を入力することに
より、メモリメモリであるＤＲＡＭ中の必要なメモリセ
ルのみが活性化されるように制御することができる。
【００４４】請求項１５の半導体記憶装置においては、
請求項１３または１４の半導体記憶装置の作用に加え
て、デコーダから与えられるデコード信号のパターンに
より、デコード信号のパターンに基づいて、ＤＲＡＭお
よび第１のＳＲＡＭおよび第２のＳＲＡＭ間のデータの
転送ビット幅が変更されるので、比較的簡易な外部信号
を入力することにより、各メモリ間の転送ビット幅を変
更することができる。
請求項１３または１４の半導体記憶装置の作用に加え
て、デコーダから与えられるデコード信号のパターンに
より、デコード信号のパターンに基づいて、ＤＲＡＭお
よび第１のＳＲＡＭおよび第２のＳＲＡＭ間のデータの
転送ビット幅が変更されるので、比較的簡易な外部信号
を入力することにより、各メモリ間の転送ビット幅を変
更することができる。
【００４５】請求項１６の半導体記憶装置においては、
請求項１から請求項５および請求項７から請求項１２の
いずれかの半導体記憶装置の作用に加えて、外部信号が
入力され、入力された外部信号がデコードされ、デコー
ダから与えられるデコード信号のパターンにより、予め
登録されていたデコード信号のパターンに基づいて、Ｄ
ＲＡＭおよび第１のＳＲＡＭおよび第２のＳＲＡＭ間の
データの転送ビット幅か変更されるので、比較的簡易な
外部信号を入力することにより、各メモリ間の転送ビッ
ト幅を変更することができる。
請求項１から請求項５および請求項７から請求項１２の
いずれかの半導体記憶装置の作用に加えて、外部信号が
入力され、入力された外部信号がデコードされ、デコー
ダから与えられるデコード信号のパターンにより、予め
登録されていたデコード信号のパターンに基づいて、Ｄ
ＲＡＭおよび第１のＳＲＡＭおよび第２のＳＲＡＭ間の
データの転送ビット幅か変更されるので、比較的簡易な
外部信号を入力することにより、各メモリ間の転送ビッ
ト幅を変更することができる。
【００４６】請求項１７の半導体記憶装置においては、
請求項１５または１６の半導体記憶装置の作用に加え
て、転送ビット幅は所定の時間が経過するごとに変動す
るパラメータにより刻々と変化するので、パラメータの
変動に基づいて、入力する外部信号を設定することがで
きる。
請求項１５または１６の半導体記憶装置の作用に加え
て、転送ビット幅は所定の時間が経過するごとに変動す
るパラメータにより刻々と変化するので、パラメータの
変動に基づいて、入力する外部信号を設定することがで
きる。
【００４７】請求項１９の半導体記憶装置においては、
請求項１から請求項５および請求項７から請求項１７の
いずれかの半導体記憶装置の作用に加えて、アドレス信
号が入力され、入力されたアドレス信号に応答して第１
の方向に配置された複数の第１の選択線のうちのいずれ
かが選択され、第１の方向と交わる第２の方向に配置さ
れた複数のブロックの各々において、第１の選択線に対
応して設けられた複数の第２の選択線のうち複数の選択
クロックに応答して対応する１つの第２の選択線が選択
されるので、選択クロックのオン／オフにより、駆動す
る選択線の範囲を調整することができる。
請求項１から請求項５および請求項７から請求項１７の
いずれかの半導体記憶装置の作用に加えて、アドレス信
号が入力され、入力されたアドレス信号に応答して第１
の方向に配置された複数の第１の選択線のうちのいずれ
かが選択され、第１の方向と交わる第２の方向に配置さ
れた複数のブロックの各々において、第１の選択線に対
応して設けられた複数の第２の選択線のうち複数の選択
クロックに応答して対応する１つの第２の選択線が選択
されるので、選択クロックのオン／オフにより、駆動す
る選択線の範囲を調整することができる。
【００４８】
【実施例】以下、本発明の実施例を図面を参照しながら
説明する。
説明する。
【００４９】（１） 第１実施例 図１は、本発明の第１実施例の半導体記憶装置によるキ
ャッシュシステム１００の構成を示す図である。
ャッシュシステム１００の構成を示す図である。
【００５０】図１を参照して、キャッシュシステム１０
０は、メインメモリ１０１と、メインキャッシュ１０３
と、サブキャッシュ１０５とを含む。
０は、メインメモリ１０１と、メインキャッシュ１０３
と、サブキャッシュ１０５とを含む。
【００５１】メインキャッシュ１０３はメインメモリ１
０１とサブキャッシュ１０５とに接続されている。メイ
ンメモリ１０１もまたサブキャッシュ１０５に接続され
ている。
０１とサブキャッシュ１０５とに接続されている。メイ
ンメモリ１０１もまたサブキャッシュ１０５に接続され
ている。
【００５２】メインキャッシュ１０３とサブキャッシュ
１０５の動作は類似しており、外部から入力されるアド
レスがメインキャッシュ１０３またはサブキャッシュ１
０５に登録されているアドレスと一致すれば、メインメ
モリ１０１にアクセスすることなく、高速でメインキャ
ッシュ１０３またはサブキャッシュ１０５に蓄積されて
いるデータが処理される。
１０５の動作は類似しており、外部から入力されるアド
レスがメインキャッシュ１０３またはサブキャッシュ１
０５に登録されているアドレスと一致すれば、メインメ
モリ１０１にアクセスすることなく、高速でメインキャ
ッシュ１０３またはサブキャッシュ１０５に蓄積されて
いるデータが処理される。
【００５３】ここで、従来と異なる点は、メインキャッ
シュ１０３とサブキャッシュ１０５との間のデータ転送
およびサブキャッシュ１０５とメインメモリ１０１との
間のデータ転送である。メインキャッシュ１０３とサブ
キャッシュ１０５との間のデータ転送は、サブキャッシ
ュ１０５に存在するデータをアクセスした場合は、サブ
キャッシュ１０５からメインキャッシュ１０３にデータ
が転送され昇格する。逆に、メインキャッシュ１０３に
データが存在しながら長時間アクセスされない場合は、
外部または内部の制御に従って、メインキャッシュ１０
３からサブキャッシュ１０５にデータが転送され降格す
る。この降格したデータは、一定の時間さらにアクセス
されずメインキャッシュ１０３に再登録されることがな
ければ、自動的にメインメモリ１０１に転送される。そ
して、これらの転送作業が、外部からの制御信号または
内部で同期的に作られる制御信号により制御されるので
はなく、自己生成的に作られた制御信号によりリフレッ
シュ動作や他の転送動作とは非同期的に行なわれる。
シュ１０３とサブキャッシュ１０５との間のデータ転送
およびサブキャッシュ１０５とメインメモリ１０１との
間のデータ転送である。メインキャッシュ１０３とサブ
キャッシュ１０５との間のデータ転送は、サブキャッシ
ュ１０５に存在するデータをアクセスした場合は、サブ
キャッシュ１０５からメインキャッシュ１０３にデータ
が転送され昇格する。逆に、メインキャッシュ１０３に
データが存在しながら長時間アクセスされない場合は、
外部または内部の制御に従って、メインキャッシュ１０
３からサブキャッシュ１０５にデータが転送され降格す
る。この降格したデータは、一定の時間さらにアクセス
されずメインキャッシュ１０３に再登録されることがな
ければ、自動的にメインメモリ１０１に転送される。そ
して、これらの転送作業が、外部からの制御信号または
内部で同期的に作られる制御信号により制御されるので
はなく、自己生成的に作られた制御信号によりリフレッ
シュ動作や他の転送動作とは非同期的に行なわれる。
【００５４】図２は、図１のキャッシュシステム１００
を含むキャッシュチップ２００を示す図である。
を含むキャッシュチップ２００を示す図である。
【００５５】図２を参照して、キャッシュチップ２００
は、キャッシュシステム１００と、外部から入力された
アドレス信号Ａｄｄを供給するアドレスバッファ２０１
と、外部に対してデータを入出力するデータバッファ２
０３と、外部から入力されたキャッシュチップ２００を
制御するための制御信号ＣＳをチップ内に供給するＣＳ
バッファ２０５と、キャッシュシステム１００内のメイ
ンキャッシュ１０３に格納されているデータのアドレス
を格納しているアドレスＣＡＭ２０７と、同様にキャッ
シュシステム１００内のサブキャッシュ１０５のデータ
のアドレスを格納しているアドレスＣＡＭ２０９と、キ
ャッシュシステム１００に含まれているメインメモリ１
０１にリフレッシュ要求信号を出力するリフレッシュコ
ントローラ２１１と、リフレッシュコントローラ２１１
に与えるクロックを発生するクロック発生回路２１３
と、アドレスバッファ２０１，アドレスＣＡＭ２０７，
アドレスＣＡＭ２０９，リフレッシュコントローラ２１
１，クロック発生回路２１３，およびサブキャッシュ１
０５に接続され、クロック発生回路２１３からのクロッ
クを基に各ユニットのメインメモリ１０１へのアクセス
が競合した場合にその優先順位を与える非同期アービタ
２１５とを含む。チップ電源投入時、各アドレスＣＡＭ
はリセットされる。
は、キャッシュシステム１００と、外部から入力された
アドレス信号Ａｄｄを供給するアドレスバッファ２０１
と、外部に対してデータを入出力するデータバッファ２
０３と、外部から入力されたキャッシュチップ２００を
制御するための制御信号ＣＳをチップ内に供給するＣＳ
バッファ２０５と、キャッシュシステム１００内のメイ
ンキャッシュ１０３に格納されているデータのアドレス
を格納しているアドレスＣＡＭ２０７と、同様にキャッ
シュシステム１００内のサブキャッシュ１０５のデータ
のアドレスを格納しているアドレスＣＡＭ２０９と、キ
ャッシュシステム１００に含まれているメインメモリ１
０１にリフレッシュ要求信号を出力するリフレッシュコ
ントローラ２１１と、リフレッシュコントローラ２１１
に与えるクロックを発生するクロック発生回路２１３
と、アドレスバッファ２０１，アドレスＣＡＭ２０７，
アドレスＣＡＭ２０９，リフレッシュコントローラ２１
１，クロック発生回路２１３，およびサブキャッシュ１
０５に接続され、クロック発生回路２１３からのクロッ
クを基に各ユニットのメインメモリ１０１へのアクセス
が競合した場合にその優先順位を与える非同期アービタ
２１５とを含む。チップ電源投入時、各アドレスＣＡＭ
はリセットされる。
【００５６】図２において、データをキャッシュするた
めには、データそのものとそのデータの格納場所を示す
アドレスとを認識する必要がある。したがって、アドレ
スはアドレスＣＡＭ２０７，２０９に格納され、外部か
ら入力されるアドレスが、チップセレクト信号ＣＳの入
力によりアドレスＣＡＭ２０７，２０９中のアドレスと
比較され、一致すればそのアドレスＣＡＭ中のアドレス
に対応したキャッシュのデータがアクセスされる。メイ
ンキャッシュ１０３、サブキャッシュ１０５ともにこの
比較動作およびアクセス動作が行なわれる。アドレスの
比較はメインキャッシュ１０３とサブキャッシュ１０５
とを同時に行なう。これは、両者に存在するデータのア
ドレスは必ず異なるため、また、メインキャッシュアク
セス時とサブキャッシュアクセス時とのデータ出力に要
する時間差を極力小さくするためである。
めには、データそのものとそのデータの格納場所を示す
アドレスとを認識する必要がある。したがって、アドレ
スはアドレスＣＡＭ２０７，２０９に格納され、外部か
ら入力されるアドレスが、チップセレクト信号ＣＳの入
力によりアドレスＣＡＭ２０７，２０９中のアドレスと
比較され、一致すればそのアドレスＣＡＭ中のアドレス
に対応したキャッシュのデータがアクセスされる。メイ
ンキャッシュ１０３、サブキャッシュ１０５ともにこの
比較動作およびアクセス動作が行なわれる。アドレスの
比較はメインキャッシュ１０３とサブキャッシュ１０５
とを同時に行なう。これは、両者に存在するデータのア
ドレスは必ず異なるため、また、メインキャッシュアク
セス時とサブキャッシュアクセス時とのデータ出力に要
する時間差を極力小さくするためである。
【００５７】アドレスの比較に用いるアドレスＣＡＭ
は、それぞれに１ワード（１ワードのビット数は仕様に
より異なる）に設定され、各々を比較した結果ヒットす
れば該当するワード線が活性化され、ミスヒットすれば
メインキャッシュおよびサブキャッシュそれぞれからミ
スヒット信号が出力される。
は、それぞれに１ワード（１ワードのビット数は仕様に
より異なる）に設定され、各々を比較した結果ヒットす
れば該当するワード線が活性化され、ミスヒットすれば
メインキャッシュおよびサブキャッシュそれぞれからミ
スヒット信号が出力される。
【００５８】必要なデータがメインキャッシュ１０３に
格納されている場合は、データメインキャッシュ１０３
にとどまったまま外部に出力され、書込動作であればメ
インキャッシュ１０３内のデータは書換えられる。必要
なデータがサブキャッシュ１０５に格納されている場合
は、データはサブキャッシュ１０５から読出されると同
時にメインキャッシュ１０３に登録され、書込動作であ
ればメインキャッシュ１０３内にデータが登録され同時
に書換えられる。このとき、サブキャッシュ１０５内に
格納されていたデータはそのまま放置されてもよい。な
ぜならば、サブキャッシュ１０５は、データを非同期的
にメインメモリ１０１に排出する動作を行なっているの
で、使われなくなったデータは時間がたてばメインメモ
リ１０１に転送されるためである。たとえ、サブキャッ
シュ１０５のデータを後から書換えたデータがメインキ
ャッシュ１０３に登録されて、元のデータがメインメモ
リ１０１に転送され登録されても、メインキャッシュ１
０３のデータが降格してこない限りメインメモリ１０１
上のデータをアクセスすることがないので誤動作を起こ
すことはない。
格納されている場合は、データメインキャッシュ１０３
にとどまったまま外部に出力され、書込動作であればメ
インキャッシュ１０３内のデータは書換えられる。必要
なデータがサブキャッシュ１０５に格納されている場合
は、データはサブキャッシュ１０５から読出されると同
時にメインキャッシュ１０３に登録され、書込動作であ
ればメインキャッシュ１０３内にデータが登録され同時
に書換えられる。このとき、サブキャッシュ１０５内に
格納されていたデータはそのまま放置されてもよい。な
ぜならば、サブキャッシュ１０５は、データを非同期的
にメインメモリ１０１に排出する動作を行なっているの
で、使われなくなったデータは時間がたてばメインメモ
リ１０１に転送されるためである。たとえ、サブキャッ
シュ１０５のデータを後から書換えたデータがメインキ
ャッシュ１０３に登録されて、元のデータがメインメモ
リ１０１に転送され登録されても、メインキャッシュ１
０３のデータが降格してこない限りメインメモリ１０１
上のデータをアクセスすることがないので誤動作を起こ
すことはない。
【００５９】メインメモリ１０１は、大抵、ＤＲＡＭと
いう揮発性メモリで構成されている。このメモリは一定
時間ごとにリフレッシュされなければならないので、こ
のリフレッシュを行なうアドレスとそのタイミングとを
メインメモリ１０１に与えなければならない。そこで、
このアドレスと、サブキャッシュ１０５から転送されて
くるアドレスなどとの優先順位を決めるため、非同期ア
ービタ２１５を介してデータがメインメモリ１０１に転
送される。メインメモリ１０１は、メインキャッシュ１
０３およびサブキャッシュ１０５から出力されるミスヒ
ット信号のＡＮＤと、サブキャッシュ１０５からのデー
タ転送トリガと、リフレッシュコントローラからのリフ
レッシュ要求信号との以上３者を非同期アービタ２１５
により裁定し、それをＤＲＡＭ活性化信号とする。
いう揮発性メモリで構成されている。このメモリは一定
時間ごとにリフレッシュされなければならないので、こ
のリフレッシュを行なうアドレスとそのタイミングとを
メインメモリ１０１に与えなければならない。そこで、
このアドレスと、サブキャッシュ１０５から転送されて
くるアドレスなどとの優先順位を決めるため、非同期ア
ービタ２１５を介してデータがメインメモリ１０１に転
送される。メインメモリ１０１は、メインキャッシュ１
０３およびサブキャッシュ１０５から出力されるミスヒ
ット信号のＡＮＤと、サブキャッシュ１０５からのデー
タ転送トリガと、リフレッシュコントローラからのリフ
レッシュ要求信号との以上３者を非同期アービタ２１５
により裁定し、それをＤＲＡＭ活性化信号とする。
【００６０】非同期アービタ２１５の各要求信号に対す
る裁定における優先度は、リフレッシュ要求が最も高い
場合が多いが、処理スピードを最優先し、ミスヒット時
のＤＲＡＭアクセスを最優先してもよい。リフレッシュ
動作は、キャッシュヒット率がそこそこ高い状態ではミ
スヒットによるＤＲＡＭアクセスを待ったうえでも十分
にリフレッシュ動作を行なうことができる。これは、連
続ヒットによるＤＲＡＭ非アクセス時間がかなり長いこ
とが期待できるためである。
る裁定における優先度は、リフレッシュ要求が最も高い
場合が多いが、処理スピードを最優先し、ミスヒット時
のＤＲＡＭアクセスを最優先してもよい。リフレッシュ
動作は、キャッシュヒット率がそこそこ高い状態ではミ
スヒットによるＤＲＡＭアクセスを待ったうえでも十分
にリフレッシュ動作を行なうことができる。これは、連
続ヒットによるＤＲＡＭ非アクセス時間がかなり長いこ
とが期待できるためである。
【００６１】図３は、図１のメインキャッシュ１０３お
よびサブキャッシュ１０５のキャッシュメモリ３００と
その周辺回路の構成を示す図である。
よびサブキャッシュ１０５のキャッシュメモリ３００と
その周辺回路の構成を示す図である。
【００６２】図３を参照して、キャッシュメモリ３００
は、メモリセルアレイ３０１と、センスアンプ群および
入出力回路（Ｓ／Ａ，Ｉ／Ｏ回路）３０３と、ロウアド
レスＣＡＭ３０５と、コラムアドレスＣＡＭ３０７とを
含む。
は、メモリセルアレイ３０１と、センスアンプ群および
入出力回路（Ｓ／Ａ，Ｉ／Ｏ回路）３０３と、ロウアド
レスＣＡＭ３０５と、コラムアドレスＣＡＭ３０７とを
含む。
【００６３】図３において、アドレスバッファ（図示せ
ず）から転送されるアドレスはロウアドレスＣＡＭ３０
５およびコラムアドレスＣＡＭ３０７に入力される。
ず）から転送されるアドレスはロウアドレスＣＡＭ３０
５およびコラムアドレスＣＡＭ３０７に入力される。
【００６４】ロウアドレスＣＡＭ３０５で比較されたロ
ウアドレスにおいて、一致検出がなされるとＭａｔｃｈ
信号が出力される。このＭａｔｃｈ信号は、実は、キャ
ッシュメモリのワード線の役割を兼ねている。したがっ
て、キャッシュメモリのワード線の数だけロウアドレス
ＣＡＭ３０５中の比較回路が存在しＭａｔｃｈ信号が存
在する。このＭａｔｃｈ信号により、キャッシュメモリ
中のワード線に接続されたメモリセルがＨｉｔしたとし
て選択される。選択されたデータをすべて使用するので
あれば、比較系はワード線に関する方向のみでよい。
ウアドレスにおいて、一致検出がなされるとＭａｔｃｈ
信号が出力される。このＭａｔｃｈ信号は、実は、キャ
ッシュメモリのワード線の役割を兼ねている。したがっ
て、キャッシュメモリのワード線の数だけロウアドレス
ＣＡＭ３０５中の比較回路が存在しＭａｔｃｈ信号が存
在する。このＭａｔｃｈ信号により、キャッシュメモリ
中のワード線に接続されたメモリセルがＨｉｔしたとし
て選択される。選択されたデータをすべて使用するので
あれば、比較系はワード線に関する方向のみでよい。
【００６５】図３中では、ワード線で選択されたメモリ
セル中で、さらに転送出力されるデータのメモリセルを
細かく設定するのに、コラムアドレスに対しても比較回
路を備えている。アドレスバッファから転送されるコラ
ムアドレスは、コラム系のコラムアドレスＣＡＭ３０７
に格納されているコラムアドレスと比較され、一致検出
がなされればＭａｔｃｈ信号が出力される。このＭａｔ
ｃｈ信号は、実は、キャッシュメモリのコラム選択線の
役割を兼ねている。したがって、キャッシュメモリのコ
ラム選択線の数だけコラムアドレスＣＡＭ中の比較回路
が存在しＭａｔｃｈ信号が存在する。このＭａｔｃｈ信
号により、キャッシュメモリ中のコラム選択線に接続さ
れたメモリセルがＨｉｔしたとして選択される。
セル中で、さらに転送出力されるデータのメモリセルを
細かく設定するのに、コラムアドレスに対しても比較回
路を備えている。アドレスバッファから転送されるコラ
ムアドレスは、コラム系のコラムアドレスＣＡＭ３０７
に格納されているコラムアドレスと比較され、一致検出
がなされればＭａｔｃｈ信号が出力される。このＭａｔ
ｃｈ信号は、実は、キャッシュメモリのコラム選択線の
役割を兼ねている。したがって、キャッシュメモリのコ
ラム選択線の数だけコラムアドレスＣＡＭ中の比較回路
が存在しＭａｔｃｈ信号が存在する。このＭａｔｃｈ信
号により、キャッシュメモリ中のコラム選択線に接続さ
れたメモリセルがＨｉｔしたとして選択される。
【００６６】図４は、図１のサブキャッシュ１０５の構
成を示す図である。図４を参照して、サブキャッシュ１
０５は、メインキャッシュから転送されたデータおよび
そのアドレスを格納するシフトレジスタ４０１と、メイ
ンキャッシュから転送されたデータおよびそのアドレス
を受取りそれらをシフトレジスタ４０１に格納するセレ
クタ４０３と、シフトレジスタ４０１に格納されたデー
タおよびそのアドレスのシフトをコントロールするシフ
トコントロール回路４０５と、シフトレジスタ４０１か
ら出力されるデータをメインメモリに供給する出力バッ
ファ４０７とを含む。シフトレジスタ４０１は、さらに
レジスタ素子Ｓ１〜ｎを含む。
成を示す図である。図４を参照して、サブキャッシュ１
０５は、メインキャッシュから転送されたデータおよび
そのアドレスを格納するシフトレジスタ４０１と、メイ
ンキャッシュから転送されたデータおよびそのアドレス
を受取りそれらをシフトレジスタ４０１に格納するセレ
クタ４０３と、シフトレジスタ４０１に格納されたデー
タおよびそのアドレスのシフトをコントロールするシフ
トコントロール回路４０５と、シフトレジスタ４０１か
ら出力されるデータをメインメモリに供給する出力バッ
ファ４０７とを含む。シフトレジスタ４０１は、さらに
レジスタ素子Ｓ１〜ｎを含む。
【００６７】図４において、シフトレジスタは、入力さ
れた順番にデータを出力する。ここでは、その入力はメ
インキャッシュ１０３より転送されるデータとそれに伴
うアドレスであり、出力はメインメモリ１０１に転送さ
れるべきデータとそれと伴うアドレスである。
れた順番にデータを出力する。ここでは、その入力はメ
インキャッシュ１０３より転送されるデータとそれに伴
うアドレスであり、出力はメインメモリ１０１に転送さ
れるべきデータとそれと伴うアドレスである。
【００６８】ここで、サブキャッシュ１０５に必要とさ
れる作業は、メインキャッシュ１０３から転送されてき
たデータを、一度バッファリングして、メインメモリ１
０１が動作していない間にメインメモリ１０１に転送す
ることである。従来は即メインメモリ１０１に転送する
ようにしていたが、メインメモリ１０１の書込速度はそ
れほど速くなく、メインキャッシュ１０３から転送され
てきたデータをすぐにメインメモリ１０１に排出するこ
とができないようにするためこのバッファリングを行な
う。したがって、このシフトレジスタ４０１はある程度
の長さを必要とする。しかし、この長いシフトレジスタ
４０１に入力部から順次メインキャッシュ１０３からの
転送データを入力して、シフトさせながら最終的にメイ
ンメモリ１０１に排出していたのではメインメモリ１０
１への転送が遅くなってしまう。そこで、メインキャッ
シュ１０３から転送されてきたデータはセレクタ４０３
に入力され、最適なシフトレジスタの位置に入力され
る。最適なシフトレジスタ４０１の位置とは、既にデー
タが入力されているレジスタ素子Ｓのすぐ後ろのレジス
タ素子Ｓを指す。たとえば、シフトレジスタ４０１にメ
インキャッシュ１０３から転送されてきたデータが何も
入っていなければ、先頭のレジスタ素子Ｓに入力され、
３番目のレジスタ素子Ｓまでメインキャッシュから転送
されてきたデータが入っていれば４番目のレジスタ素子
Ｓに入力されるようにする。先頭のレジスタに到達した
データは出力バッファ４０７により出力制御信号ＯＵＴ
を基にメインメモリ１０１に転送される。
れる作業は、メインキャッシュ１０３から転送されてき
たデータを、一度バッファリングして、メインメモリ１
０１が動作していない間にメインメモリ１０１に転送す
ることである。従来は即メインメモリ１０１に転送する
ようにしていたが、メインメモリ１０１の書込速度はそ
れほど速くなく、メインキャッシュ１０３から転送され
てきたデータをすぐにメインメモリ１０１に排出するこ
とができないようにするためこのバッファリングを行な
う。したがって、このシフトレジスタ４０１はある程度
の長さを必要とする。しかし、この長いシフトレジスタ
４０１に入力部から順次メインキャッシュ１０３からの
転送データを入力して、シフトさせながら最終的にメイ
ンメモリ１０１に排出していたのではメインメモリ１０
１への転送が遅くなってしまう。そこで、メインキャッ
シュ１０３から転送されてきたデータはセレクタ４０３
に入力され、最適なシフトレジスタの位置に入力され
る。最適なシフトレジスタ４０１の位置とは、既にデー
タが入力されているレジスタ素子Ｓのすぐ後ろのレジス
タ素子Ｓを指す。たとえば、シフトレジスタ４０１にメ
インキャッシュ１０３から転送されてきたデータが何も
入っていなければ、先頭のレジスタ素子Ｓに入力され、
３番目のレジスタ素子Ｓまでメインキャッシュから転送
されてきたデータが入っていれば４番目のレジスタ素子
Ｓに入力されるようにする。先頭のレジスタに到達した
データは出力バッファ４０７により出力制御信号ＯＵＴ
を基にメインメモリ１０１に転送される。
【００６９】図２のチップセレクト信号ＣＳはメインメ
モリ１０１となるＤＲＡＭの動作には関与せず、キャッ
シュメモリであるＳＲＡＭおよびサブキャッシュとなる
シフトレジスタに対しての活性化信号となり、サブキャ
ッシュ１０５であるシフトレジスタ４０１とメインメモ
リ１０１であるＤＲＡＭ間の転送に関しては関与しない
が、サブキャッシュ１０５の格納アドレスと入力アドレ
スとの比較、サブキャッシュ１０５からのデータの取出
のトリガとなる。
モリ１０１となるＤＲＡＭの動作には関与せず、キャッ
シュメモリであるＳＲＡＭおよびサブキャッシュとなる
シフトレジスタに対しての活性化信号となり、サブキャ
ッシュ１０５であるシフトレジスタ４０１とメインメモ
リ１０１であるＤＲＡＭ間の転送に関しては関与しない
が、サブキャッシュ１０５の格納アドレスと入力アドレ
スとの比較、サブキャッシュ１０５からのデータの取出
のトリガとなる。
【００７０】図５は、図４のシフトレジスタ４０１の回
路図である。図５を参照して、シフトレジスタ４０１
は、レジスタ素子Ｓ１〜Ｓｎと２つのインバータで構成
されたラッチ５０５とトランスファゲートＴＧ３とを含
む。
路図である。図５を参照して、シフトレジスタ４０１
は、レジスタ素子Ｓ１〜Ｓｎと２つのインバータで構成
されたラッチ５０５とトランスファゲートＴＧ３とを含
む。
【００７１】レジスタ素子Ｓ１において、２つのインバ
ータで構成されたラッチ５０１は、トランスファゲート
ＴＧ１のソースドレイン電極に接続され、トランスファ
ゲートＴＧ１のもう一方のソースドレイン電極は２つの
インバータで構成されたもう１つのラッチ５０３に接続
され、ラッチ５０３はさらにもう１つのトランスファゲ
ートＴＧ２のソースドレイン電極に接続されている。レ
ジスタ素子Ｓ２〜Ｓｎもまたレジスタ素子Ｓ１と同様の
構成を有し、各レジスタ素子は、レジスタ素子Ｓ１内の
ラッチ５０１側に直列に接続されている。レジスタ素子
Ｓ１内のトランスファゲートＴＧ２のラッチ５０３に接
続されていないもう一方のソースドレイン電極は、ラッ
チ５０５に接続され、ラッチ５０５はトランスファゲー
ト３のソースドレイン電極に接続されている。トランス
ファゲートＴＧ３のもう一方のソースドレイン電極はメ
インメモリ１０１に接続されている。トランスファゲー
トＴＧ１のゲート電極にはシフト信号Ｋ２が入力され、
トランスファゲートＴＧ２のゲート電極にはシフト信号
Ｋ１が入力され、トランスファゲートＴＧ３のゲート電
極には出力クロックＯＥが入力される。
ータで構成されたラッチ５０１は、トランスファゲート
ＴＧ１のソースドレイン電極に接続され、トランスファ
ゲートＴＧ１のもう一方のソースドレイン電極は２つの
インバータで構成されたもう１つのラッチ５０３に接続
され、ラッチ５０３はさらにもう１つのトランスファゲ
ートＴＧ２のソースドレイン電極に接続されている。レ
ジスタ素子Ｓ２〜Ｓｎもまたレジスタ素子Ｓ１と同様の
構成を有し、各レジスタ素子は、レジスタ素子Ｓ１内の
ラッチ５０１側に直列に接続されている。レジスタ素子
Ｓ１内のトランスファゲートＴＧ２のラッチ５０３に接
続されていないもう一方のソースドレイン電極は、ラッ
チ５０５に接続され、ラッチ５０５はトランスファゲー
ト３のソースドレイン電極に接続されている。トランス
ファゲートＴＧ３のもう一方のソースドレイン電極はメ
インメモリ１０１に接続されている。トランスファゲー
トＴＧ１のゲート電極にはシフト信号Ｋ２が入力され、
トランスファゲートＴＧ２のゲート電極にはシフト信号
Ｋ１が入力され、トランスファゲートＴＧ３のゲート電
極には出力クロックＯＥが入力される。
【００７２】レジスタ素子Ｓ１〜Ｓｎ内のラッチ５０１
にデータが格納されているものとする。シフト信号Ｋ２
がハイレベルになるとトランスファゲートＴＧ１がオン
し、ラッチ５０１に格納されていたデータはラッチ５０
３にシフトする。次に、シフト信号Ｋ１がハイレベルに
なるとトランスファゲートＴＧ２がオンし、ラッチ５０
３に格納されていたデータはメインメモリ１０１の出力
に近い１つ前のレジスタ素子内のラッチ５０１にシフト
される。レジスタ素子Ｓ１の場合は、ラッチ５０３に格
納されていたデータはラッチ５０５にシフトされ、出力
クロックＯＥがハイレベルになるとトランスファゲート
ＴＧ３がオンしメインメモリ１０１へラッチ５０５に格
納されたデータが出力される。
にデータが格納されているものとする。シフト信号Ｋ２
がハイレベルになるとトランスファゲートＴＧ１がオン
し、ラッチ５０１に格納されていたデータはラッチ５０
３にシフトする。次に、シフト信号Ｋ１がハイレベルに
なるとトランスファゲートＴＧ２がオンし、ラッチ５０
３に格納されていたデータはメインメモリ１０１の出力
に近い１つ前のレジスタ素子内のラッチ５０１にシフト
される。レジスタ素子Ｓ１の場合は、ラッチ５０３に格
納されていたデータはラッチ５０５にシフトされ、出力
クロックＯＥがハイレベルになるとトランスファゲート
ＴＧ３がオンしメインメモリ１０１へラッチ５０５に格
納されたデータが出力される。
【００７３】図５において、シフトレジスタ４０１その
ものは一般的なマスタスレーブ方式のシフトレジスタを
用いることができる。外部から入力される低速クロック
Ｋ１，Ｋ２の制御によりデータの入力が制御される。レ
ジスタ素子Ｓ１からレジスタ素子Ｓｎまでのレジスタ素
子Ｓがシフト動作に関与する場合、図４におけるセレク
タ４０３は入力されてくるデータをレジスタ素子Ｓ１か
らレジスタ素子Ｓｎまでの対応するレジスタ素子Ｓに転
送する。どのレジスタ素子Ｓにもデータが蓄積されてい
ない場合、レジスタ素子Ｓ１にデータが入力され、これ
は直ちにメインメモリ１０１に出力される。レジスタ素
子Ｓ１〜Ｓｎまでデータが蓄積されている状態では、レ
ジスタ素子Ｓｎにデータが入力され、これは低速クロッ
クＫ１，Ｋ２のマスタスレーブ動作によりデータが転送
される動作に準じてシフトされる。
ものは一般的なマスタスレーブ方式のシフトレジスタを
用いることができる。外部から入力される低速クロック
Ｋ１，Ｋ２の制御によりデータの入力が制御される。レ
ジスタ素子Ｓ１からレジスタ素子Ｓｎまでのレジスタ素
子Ｓがシフト動作に関与する場合、図４におけるセレク
タ４０３は入力されてくるデータをレジスタ素子Ｓ１か
らレジスタ素子Ｓｎまでの対応するレジスタ素子Ｓに転
送する。どのレジスタ素子Ｓにもデータが蓄積されてい
ない場合、レジスタ素子Ｓ１にデータが入力され、これ
は直ちにメインメモリ１０１に出力される。レジスタ素
子Ｓ１〜Ｓｎまでデータが蓄積されている状態では、レ
ジスタ素子Ｓｎにデータが入力され、これは低速クロッ
クＫ１，Ｋ２のマスタスレーブ動作によりデータが転送
される動作に準じてシフトされる。
【００７４】図６，７は、図４のセレクタ４０３の回路
図である。図６はセレクタ４０３に含まれているトラン
スファゲート群７００を制御するための選択回路６００
を示す図であり、図７はセレクタ４０３に含まれている
メインキャッシュ１０３のメモリセルアレイからのデー
タをシフトレジスタ４０１に転送するためのトランスフ
ァゲート群７００を示した図である。
図である。図６はセレクタ４０３に含まれているトラン
スファゲート群７００を制御するための選択回路６００
を示す図であり、図７はセレクタ４０３に含まれている
メインキャッシュ１０３のメモリセルアレイからのデー
タをシフトレジスタ４０１に転送するためのトランスフ
ァゲート群７００を示した図である。
【００７５】図６を参照して、トランスファゲート群６
００は、双方向シフトレジスタ６１０と、双方向シフト
レジスタ６１０に含まれているレジスタ素子Ｓ１′〜Ｓ
ｎ′がすべて空であることを示す状態出力回路６０１
と、シフトレジスタ４０１に含まれているレジスタ素子
Ｓ１〜ｎがすべてデータを格納していることを示す状態
出力回路６０３と、トランスファゲート群に接続された
出力ノードＲ０〜Ｒｎのレベルをリセットするリセット
回路６０５と、ラッチ６１５と、ＮＭＯＳトランジスタ
Ｔｒ１〜Ｔｒ５を含む。
００は、双方向シフトレジスタ６１０と、双方向シフト
レジスタ６１０に含まれているレジスタ素子Ｓ１′〜Ｓ
ｎ′がすべて空であることを示す状態出力回路６０１
と、シフトレジスタ４０１に含まれているレジスタ素子
Ｓ１〜ｎがすべてデータを格納していることを示す状態
出力回路６０３と、トランスファゲート群に接続された
出力ノードＲ０〜Ｒｎのレベルをリセットするリセット
回路６０５と、ラッチ６１５と、ＮＭＯＳトランジスタ
Ｔｒ１〜Ｔｒ５を含む。
【００７６】双方シフトレジスタ６１０において、各シ
フトレジスタＳ１′〜Ｓｎ′は、２つのインバータで構
成されたラッチ６１１にトランスファゲートＴＧ４のソ
ースドレイン電極が接続され、トランスファゲートＴＧ
４のもう一方のソースドレイン電極に２つのインバータ
で構成されたもう１つのラッチ６１３が接続され、ラッ
チ６１３にトランスファゲートＴＧ５のソースドレイン
電極が接続されている。そして、トランスファゲートＴ
Ｇ６の一方のソースドレイン電極はラッチ６１１のトラ
ンスファゲートＴＧ４に接続されていない側に接続さ
れ、他方のソースドレイン電極はラッチ６１３とトラン
スファゲートＴＧ５の接続ノードに接続され、トランス
ファゲートＴＧ７は、その一方のソースドレイン電極が
トランスファゲートＴＧ４とラッチ６１３との接続ノー
ドに接続され、他方のソースドレイン電極はレジスタ素
子Ｓ２′のラッチ６１１とトランスファゲートＴＧ４と
の接続ノードに接続されている。各レジスタ素子Ｓ１′
〜Ｓｎ′は、トランスファゲート群７００への出力ノー
ドＲ１〜Ｒｎ−１で直列に接続され、レジスタ素子Ｓ
１′のラッチ６１１側に出力ノードＲ０が、レジスタ素
子ＲｎのトランスファゲートＴＧ５側に出力ノードＲｎ
が設けられている。レジスタ素子Ｓｎ′のみにおいて
は、トランスファゲートＴＧ５のラッチ６１３に接続さ
れていない側のソースドレイン電極はラッチ６１５に接
続され、トランスファゲートＴＧ４とラッチ６１３との
接続ノードに接続されていない側のトランスファゲート
ＴＧ７のソースドレイン電極はラッチ６１５のトランス
ファゲートＴＧ５に接続されていない側に接続されてい
る。
フトレジスタＳ１′〜Ｓｎ′は、２つのインバータで構
成されたラッチ６１１にトランスファゲートＴＧ４のソ
ースドレイン電極が接続され、トランスファゲートＴＧ
４のもう一方のソースドレイン電極に２つのインバータ
で構成されたもう１つのラッチ６１３が接続され、ラッ
チ６１３にトランスファゲートＴＧ５のソースドレイン
電極が接続されている。そして、トランスファゲートＴ
Ｇ６の一方のソースドレイン電極はラッチ６１１のトラ
ンスファゲートＴＧ４に接続されていない側に接続さ
れ、他方のソースドレイン電極はラッチ６１３とトラン
スファゲートＴＧ５の接続ノードに接続され、トランス
ファゲートＴＧ７は、その一方のソースドレイン電極が
トランスファゲートＴＧ４とラッチ６１３との接続ノー
ドに接続され、他方のソースドレイン電極はレジスタ素
子Ｓ２′のラッチ６１１とトランスファゲートＴＧ４と
の接続ノードに接続されている。各レジスタ素子Ｓ１′
〜Ｓｎ′は、トランスファゲート群７００への出力ノー
ドＲ１〜Ｒｎ−１で直列に接続され、レジスタ素子Ｓ
１′のラッチ６１１側に出力ノードＲ０が、レジスタ素
子ＲｎのトランスファゲートＴＧ５側に出力ノードＲｎ
が設けられている。レジスタ素子Ｓｎ′のみにおいて
は、トランスファゲートＴＧ５のラッチ６１３に接続さ
れていない側のソースドレイン電極はラッチ６１５に接
続され、トランスファゲートＴＧ４とラッチ６１３との
接続ノードに接続されていない側のトランスファゲート
ＴＧ７のソースドレイン電極はラッチ６１５のトランス
ファゲートＴＧ５に接続されていない側に接続されてい
る。
【００７７】出力ノードＲ０にはＮＭＯＳトランジスタ
Ｔｒ０のソース電極が接続され、出力ノードＲ１〜Ｒｎ
にはＮＭＯＳトランジスタＴｒ１〜Ｔｒｎのドレイン電
極が接続されている。ＮＭＯＳトランジスタＴｒ０のド
レイン電極はＶｃｃ電源に接続され、ＮＭＯＳトランジ
スタＴｒ１〜Ｔｒｎのソース電極は接地されている。Ｎ
ＭＯＳトランジスタＴｒ０〜Ｔｒｎのゲート電極はリセ
ット回路６０５に接続され、リセット回路６０５から与
えられるリセット信号ＲＳがＨレベルになるとＮＭＯＳ
トランジスタＴｒ０〜Ｔｒｎはオンし、出力ノードＲ０
はＨレベル、出力ノードＲ１〜ＲｎはＬレベルとなる。
これは動作初期においてカウンタをリセットした状態で
ある。
Ｔｒ０のソース電極が接続され、出力ノードＲ１〜Ｒｎ
にはＮＭＯＳトランジスタＴｒ１〜Ｔｒｎのドレイン電
極が接続されている。ＮＭＯＳトランジスタＴｒ０のド
レイン電極はＶｃｃ電源に接続され、ＮＭＯＳトランジ
スタＴｒ１〜Ｔｒｎのソース電極は接地されている。Ｎ
ＭＯＳトランジスタＴｒ０〜Ｔｒｎのゲート電極はリセ
ット回路６０５に接続され、リセット回路６０５から与
えられるリセット信号ＲＳがＨレベルになるとＮＭＯＳ
トランジスタＴｒ０〜Ｔｒｎはオンし、出力ノードＲ０
はＨレベル、出力ノードＲ１〜ＲｎはＬレベルとなる。
これは動作初期においてカウンタをリセットした状態で
ある。
【００７８】出力ノードＲ０には、さらに状態出力回路
６０１が接続され、出力ノードＲ０がＨレベルのときシ
フトレジスタ４０１のレジスタ素子Ｓ１〜Ｓ２はすべて
空でありメインメモリ１０１への出力を禁止する出力禁
止信号が出力される。一方、出力ノードＲｎには状態出
力回路６０３が接続され、出力ノードＲｎはＨレベルの
ときシフトレジスタＳ１〜Ｓｎにはすべてデータが格納
されていることを示し、メインキャッシュ１０３からの
データの取込みを禁止する禁止信号が出力される。シフ
ト信号ΦＡが入力されるとトランスファゲートＴＧ４が
オンしラッチ６１３に格納されていたデータはラッチ６
１１へシフトされる。シフト信号ΦＢが入力されるとト
ランスファゲートＴＧ５がオンし後方のレジスタ素子の
ラッチ６１１に格納されていたデータは１つ前方のレジ
スタ素子のラッチ６１３へシフトされる。反対に、シフ
ト信号ΦＤが入力されるとトランスファゲートＴＧ６が
オンしラッチ６１１に格納されていたデータはラッチ６
１３へシフトされる。ΦＣが入力されるとトランスファ
ゲートＴＧ７がオンし前方のレジスタ素子のラッチ６１
３に格納されていたデータは１つ後方のレジスタ素子の
ラッチ６１１へシフトされる。
６０１が接続され、出力ノードＲ０がＨレベルのときシ
フトレジスタ４０１のレジスタ素子Ｓ１〜Ｓ２はすべて
空でありメインメモリ１０１への出力を禁止する出力禁
止信号が出力される。一方、出力ノードＲｎには状態出
力回路６０３が接続され、出力ノードＲｎはＨレベルの
ときシフトレジスタＳ１〜Ｓｎにはすべてデータが格納
されていることを示し、メインキャッシュ１０３からの
データの取込みを禁止する禁止信号が出力される。シフ
ト信号ΦＡが入力されるとトランスファゲートＴＧ４が
オンしラッチ６１３に格納されていたデータはラッチ６
１１へシフトされる。シフト信号ΦＢが入力されるとト
ランスファゲートＴＧ５がオンし後方のレジスタ素子の
ラッチ６１１に格納されていたデータは１つ前方のレジ
スタ素子のラッチ６１３へシフトされる。反対に、シフ
ト信号ΦＤが入力されるとトランスファゲートＴＧ６が
オンしラッチ６１１に格納されていたデータはラッチ６
１３へシフトされる。ΦＣが入力されるとトランスファ
ゲートＴＧ７がオンし前方のレジスタ素子のラッチ６１
３に格納されていたデータは１つ後方のレジスタ素子の
ラッチ６１１へシフトされる。
【００７９】動作初期において出力ノードＲ０がＨレベ
ルのとき、トランスファゲート群７００（図７）はすべ
てオフになっており、データの転送先であるシフトレジ
スタ４０１（図５）にはデータが蓄積されていないこと
を示す。その後、メインキャッシュ１０３のメモリセル
アレイからのデータ転送に従って、各レジスタ素子Ｓ１
〜ｎに転送されるごとに、出力ノードＲ１、Ｒ２、Ｒ
３、…とＨレベルが順次移動しシフトされていく。この
ため、順次オンされるトランスファゲートが移動する。
このシフト機能により、データがメインキャッシュ１０
３のメモリセルアレイから転送される際には、常にデー
タが蓄積されているレジスタ素子Ｓのすぐ後ろのレジス
タ素子Ｓに対応するトランスファゲートを開けるように
設定されるので、次々と入力されてくるデータは各レジ
スタ素子Ｓに順次入力される。
ルのとき、トランスファゲート群７００（図７）はすべ
てオフになっており、データの転送先であるシフトレジ
スタ４０１（図５）にはデータが蓄積されていないこと
を示す。その後、メインキャッシュ１０３のメモリセル
アレイからのデータ転送に従って、各レジスタ素子Ｓ１
〜ｎに転送されるごとに、出力ノードＲ１、Ｒ２、Ｒ
３、…とＨレベルが順次移動しシフトされていく。この
ため、順次オンされるトランスファゲートが移動する。
このシフト機能により、データがメインキャッシュ１０
３のメモリセルアレイから転送される際には、常にデー
タが蓄積されているレジスタ素子Ｓのすぐ後ろのレジス
タ素子Ｓに対応するトランスファゲートを開けるように
設定されるので、次々と入力されてくるデータは各レジ
スタ素子Ｓに順次入力される。
【００８０】また、図５に示したように、レジスタ４０
１に格納されたデータはシフト信号Ｋ１，Ｋ２の交互動
作により出力されるので、それに伴いデータが格納され
ている最後尾のレジスタ素子Ｓの位置が変更される。こ
の位置の変更は、図６中の双方向シフトレジスタ６１０
のＨレベルの出力ノードが逆方向にシフトされることで
表わされる。
１に格納されたデータはシフト信号Ｋ１，Ｋ２の交互動
作により出力されるので、それに伴いデータが格納され
ている最後尾のレジスタ素子Ｓの位置が変更される。こ
の位置の変更は、図６中の双方向シフトレジスタ６１０
のＨレベルの出力ノードが逆方向にシフトされることで
表わされる。
【００８１】ところで、メインキャッシュ１０３のメモ
リセルアレイからデータが頻繁に転送され、シフトレジ
スタ４０１の容量を超える場合がある。この場合には、
双方向シフトレジスタ６１０のＨレベルの出力ノードが
最上位の出力ノードＲｎまで転送されるので、出力ノー
ドＲｎがＨレベルになったことを状態出力回路６０３で
検出すればオーバフローを起こしたことは容易に検出で
きる。その場合には、状態出力回路６０３から外部に対
しデータの取込みを禁止する禁止信号を出力して、シフ
トレジスタ６１０の容量に空きがでるまで待機させる。
リセルアレイからデータが頻繁に転送され、シフトレジ
スタ４０１の容量を超える場合がある。この場合には、
双方向シフトレジスタ６１０のＨレベルの出力ノードが
最上位の出力ノードＲｎまで転送されるので、出力ノー
ドＲｎがＨレベルになったことを状態出力回路６０３で
検出すればオーバフローを起こしたことは容易に検出で
きる。その場合には、状態出力回路６０３から外部に対
しデータの取込みを禁止する禁止信号を出力して、シフ
トレジスタ６１０の容量に空きがでるまで待機させる。
【００８２】ただし、実際には他のアクセスと非同期的
にメインメモリ１０１にデータ転送を行ない、メインキ
ャッシュ１０３のヒット率がある程度高ければ、双方向
シフトレジスタ４０１′に十数ビットの容量を持たせて
おけば、メインメモリ１０１のアクセスの遅さを考慮し
ても上記のようなオーバフローを起こすことはほとんど
ない。
にメインメモリ１０１にデータ転送を行ない、メインキ
ャッシュ１０３のヒット率がある程度高ければ、双方向
シフトレジスタ４０１′に十数ビットの容量を持たせて
おけば、メインメモリ１０１のアクセスの遅さを考慮し
ても上記のようなオーバフローを起こすことはほとんど
ない。
【００８３】図７において、メインキャッシュ１０３の
メモリセルアレイから転送されるデータの通り道が示さ
れている。図６で示した出力ノードＲ１〜Ｒｎは、それ
ぞれＮＭＯＳトランジスタＴｒ７１〜７ｎのドレイン電
極に接続され、各ＮＭＯＳトランジスタＴｒ７１〜７ｎ
のソース電極はインバータおよびＮＭＯＳトランジスタ
およびＰＭＯＳトランジスタで構成されたトランスファ
ゲートに接続され、ゲート電極に入力されたクロックＲ
ＤがＨレベルのときＮＭＯＳトランジスタＴｒ７１〜７
ｎがオンしトランスファゲートを介してメインメモリ１
０３のメモリセルアレイからのデータがシフトレジスタ
４０１内の対応するレジスタ素子Ｓ１〜Ｓｎのいずれか
に入力される。
メモリセルアレイから転送されるデータの通り道が示さ
れている。図６で示した出力ノードＲ１〜Ｒｎは、それ
ぞれＮＭＯＳトランジスタＴｒ７１〜７ｎのドレイン電
極に接続され、各ＮＭＯＳトランジスタＴｒ７１〜７ｎ
のソース電極はインバータおよびＮＭＯＳトランジスタ
およびＰＭＯＳトランジスタで構成されたトランスファ
ゲートに接続され、ゲート電極に入力されたクロックＲ
ＤがＨレベルのときＮＭＯＳトランジスタＴｒ７１〜７
ｎがオンしトランスファゲートを介してメインメモリ１
０３のメモリセルアレイからのデータがシフトレジスタ
４０１内の対応するレジスタ素子Ｓ１〜Ｓｎのいずれか
に入力される。
【００８４】データは出力ノードＲ１〜Ｒｎのいずれか
が選択されることにより、シフトレジスタ４０１のレジ
スタ素子Ｓ１〜ｎまでの対応するレジスタ素子Ｓに転送
され入力される。
が選択されることにより、シフトレジスタ４０１のレジ
スタ素子Ｓ１〜ｎまでの対応するレジスタ素子Ｓに転送
され入力される。
【００８５】図８は、本発明の第１実施例の半導体記憶
装置によるキャッシュチップ２００全体の動作の例を示
すタイミングチャートである。
装置によるキャッシュチップ２００全体の動作の例を示
すタイミングチャートである。
【００８６】キャッシュチップ２００の動作はチップ内
部で自己発振的に発生されるクロックＣＬＫでトリガさ
れる。クロックＣＬＫがＬレベルになるとクロックΦ
Ａ，ΦＢが動作し、セレクタ４０３のＨノードをインク
リメントする。初期において、シフトレジスタ４０１中
にデータが蓄積されていないときは出力は禁止状態であ
る。つまり、出力クロックＯＥはＬレベルである。セレ
クタ４０３のＨノードをインクリメントした後、クロッ
クＲＤにより、メインキャッシュ１０３のメモリセルア
レイから転送されたデータがセレクタ４０３からシフト
レジスタ４０１に転送される。このとき、データはシフ
トレジスタ４０１のレジスタ素子Ｓ１に格納される。こ
れにより、シフトレジスタ４０１中に出力すべきデータ
が存在するため、出力クロックＯＥはＨレベルとなる。
部で自己発振的に発生されるクロックＣＬＫでトリガさ
れる。クロックＣＬＫがＬレベルになるとクロックΦ
Ａ，ΦＢが動作し、セレクタ４０３のＨノードをインク
リメントする。初期において、シフトレジスタ４０１中
にデータが蓄積されていないときは出力は禁止状態であ
る。つまり、出力クロックＯＥはＬレベルである。セレ
クタ４０３のＨノードをインクリメントした後、クロッ
クＲＤにより、メインキャッシュ１０３のメモリセルア
レイから転送されたデータがセレクタ４０３からシフト
レジスタ４０１に転送される。このとき、データはシフ
トレジスタ４０１のレジスタ素子Ｓ１に格納される。こ
れにより、シフトレジスタ４０１中に出力すべきデータ
が存在するため、出力クロックＯＥはＨレベルとなる。
【００８７】一旦、クロックＣＬＫがＨレベルになり、
再びＬレベルになると、カウンタの値は２に設定され
る。カウンタの値が２ということは、メインキャッシュ
１０３のメモリセルアレイから転送されたデータが次に
入力されるシフトレジスタのレジスタ素子Ｓ番号が２と
いうことである。同様にして、さらに次のデータはレジ
スタ素子Ｓ３に格納される。この後、出力信号ＯＵＴが
Ｌレベルとなり出力バッファ４０７に入力されるとレジ
スタ素子Ｓ１に格納されているデータは出力信号Ｄｏｕ
ｔとして外部（メインメモリ）に出力される。これによ
り、シフトレジスタ４０１中の格納データが１段シフト
されるのでカウンタの値がクロックΦＣ，ΦＤによりデ
クリメントされ２に戻る。出力が終了するとシフト系は
シフト信号Ｋ１，Ｋ２によりシフトする。再び次のＣＬ
Ｋサイクルによりメインキャッシュ１０３のメモリセル
アレイから転送されたデータが入力されるシフトレジス
タ４０１のレジスタ素子Ｓ番号は３になる。
再びＬレベルになると、カウンタの値は２に設定され
る。カウンタの値が２ということは、メインキャッシュ
１０３のメモリセルアレイから転送されたデータが次に
入力されるシフトレジスタのレジスタ素子Ｓ番号が２と
いうことである。同様にして、さらに次のデータはレジ
スタ素子Ｓ３に格納される。この後、出力信号ＯＵＴが
Ｌレベルとなり出力バッファ４０７に入力されるとレジ
スタ素子Ｓ１に格納されているデータは出力信号Ｄｏｕ
ｔとして外部（メインメモリ）に出力される。これによ
り、シフトレジスタ４０１中の格納データが１段シフト
されるのでカウンタの値がクロックΦＣ，ΦＤによりデ
クリメントされ２に戻る。出力が終了するとシフト系は
シフト信号Ｋ１，Ｋ２によりシフトする。再び次のＣＬ
Ｋサイクルによりメインキャッシュ１０３のメモリセル
アレイから転送されたデータが入力されるシフトレジス
タ４０１のレジスタ素子Ｓ番号は３になる。
【００８８】（２） 第２実施例 図９は、本発明の第２実施例の半導体記憶装置によるサ
ブキャッシュ１０５の構成を示す図である。
ブキャッシュ１０５の構成を示す図である。
【００８９】図９を参照して、サブキャッシュ１０５
は、シフトレジスタ４０１と、セレクタ４０３と、シフ
トコントロール回路４０５と、出力バッファ４０７と、
比較回路９０９と、出力制御回路９１１とを含む。
は、シフトレジスタ４０１と、セレクタ４０３と、シフ
トコントロール回路４０５と、出力バッファ４０７と、
比較回路９０９と、出力制御回路９１１とを含む。
【００９０】図９において、シフトレジスタ４０１とセ
レクタ４０３とシフトコントロール回路４０５と出力バ
ッファ４０７とは図４と同様に接続され動作する。比較
回路９０９は、シフトレジスタ４０１の最前列のレジス
タ素子Ｓ１と次のレジスタ素子Ｓ２とに接続され、レジ
スタ素子Ｓ１に格納されているデータとレジスタ素子Ｓ
２に格納されているデータとを比較してその一致、不一
致を出力する。この動作はレジスタ素子Ｓ１に格納され
ているデータが出力される前に予め行なうことができ
る。出力制御回路９１１は、比較回路９０９に接続さ
れ、比較出力をもとに出力バッファ４０７の出力機能を
制御する。制御内容としては、たとえば、レジスタ素子
Ｓ１内のデータとレジスタ素子Ｓ２内のデータとが一致
する場合には、レジスタ素子Ｓ１のデータを出力した後
レジスタ素子Ｓ２のデータを出力するまで、出力バッフ
ァ４０７は出力ノードを同一電位で保持する。また、レ
ジスタ素子Ｓ１内のデータとレジスタ素子Ｓ２内のデー
タとが不一致である場合には、レジスタ素子Ｓ１のデー
タを出力した後レジスタ素子Ｓ２のデータを出力するま
での間に、出力バッファ４０７の出力ノードを一旦リセ
ットして、逆データである次のデータの出力に備える。
レクタ４０３とシフトコントロール回路４０５と出力バ
ッファ４０７とは図４と同様に接続され動作する。比較
回路９０９は、シフトレジスタ４０１の最前列のレジス
タ素子Ｓ１と次のレジスタ素子Ｓ２とに接続され、レジ
スタ素子Ｓ１に格納されているデータとレジスタ素子Ｓ
２に格納されているデータとを比較してその一致、不一
致を出力する。この動作はレジスタ素子Ｓ１に格納され
ているデータが出力される前に予め行なうことができ
る。出力制御回路９１１は、比較回路９０９に接続さ
れ、比較出力をもとに出力バッファ４０７の出力機能を
制御する。制御内容としては、たとえば、レジスタ素子
Ｓ１内のデータとレジスタ素子Ｓ２内のデータとが一致
する場合には、レジスタ素子Ｓ１のデータを出力した後
レジスタ素子Ｓ２のデータを出力するまで、出力バッフ
ァ４０７は出力ノードを同一電位で保持する。また、レ
ジスタ素子Ｓ１内のデータとレジスタ素子Ｓ２内のデー
タとが不一致である場合には、レジスタ素子Ｓ１のデー
タを出力した後レジスタ素子Ｓ２のデータを出力するま
での間に、出力バッファ４０７の出力ノードを一旦リセ
ットして、逆データである次のデータの出力に備える。
【００９１】図１０は、図９のサブキャッシュ１０５の
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
【００９２】基本的な動作は図８と同じである。出力が
連続する場合、レジスタ素子Ｓ１のデータとレジスタ素
子Ｓ２のデータとが等しい場合は、データ出力間で出力
バッファ４０７を非選択化せずに前出力レベルを保持す
る。また、レジスタ素子Ｓ１のデータとレジスタ素子Ｓ
２のデータとが等しくない場合は、出力ノードのレベル
を中間電位に設定し次のデータ出力に備える。これによ
り、動作の高速化と低消費電力化を図ることができる。
連続する場合、レジスタ素子Ｓ１のデータとレジスタ素
子Ｓ２のデータとが等しい場合は、データ出力間で出力
バッファ４０７を非選択化せずに前出力レベルを保持す
る。また、レジスタ素子Ｓ１のデータとレジスタ素子Ｓ
２のデータとが等しくない場合は、出力ノードのレベル
を中間電位に設定し次のデータ出力に備える。これによ
り、動作の高速化と低消費電力化を図ることができる。
【００９３】（３） 第３実施例 図１１は、本発明の第３実施例の半導体記憶装置による
サブキャッシュ１０５の構成を示す図である。
サブキャッシュ１０５の構成を示す図である。
【００９４】図１１を参照して、サブキャッシュ１０５
は、シフトレジスタ４０１と、セレクタ４０３と、シフ
トコントロール回路４０５と、出力制御回路１１１０と
を含む。出力制御回路１１１０は、さらにＨ／Ｌ判別回
路１１０９と、出力バッファ４０７とを含み、出力バッ
ファ４０７は、加算器１１１１と、Ｄ／Ａコンバータ１
１１３とを含む。
は、シフトレジスタ４０１と、セレクタ４０３と、シフ
トコントロール回路４０５と、出力制御回路１１１０と
を含む。出力制御回路１１１０は、さらにＨ／Ｌ判別回
路１１０９と、出力バッファ４０７とを含み、出力バッ
ファ４０７は、加算器１１１１と、Ｄ／Ａコンバータ１
１１３とを含む。
【００９５】図１１において、シフトレジスタ４０１と
セレクタ４０３とシフトコントロール回路４０５とは図
４と同様に構成され動作する。出力制御回路１１１０に
おいて、Ｈ／Ｌ判別回路１１０９は、シフトレジスタ４
０１の最前列のレジスタ素子Ｓ１に格納されているデー
タがＨレベルであるかＬレベルであるかを判別し、その
結果によって“＋１”または“−１”を出力する。この
動作は予めレジスタ素子Ｓ１に格納されているデータが
出力される前に行なうことができる。出力制御回路１１
１０内のＤ／Ａコンバータ１１１３と加算器１１１１と
からなる出力バッファ４０７は、その動作電位幅を複数
のレベルに分割し、その間のいずれかのレベルでその出
力レベルを示す。すなわち、現出力レベルに対する次出
力レベルの高低が一分割電位分だけ高くなるか低くなる
かで示される。このため、加算器１１１１が設けられて
おり、次出力レベルがＨレベルなら現出力レベルに“＋
１”、Ｌレベルなら現出力レベルに“−１”を加算す
る。
セレクタ４０３とシフトコントロール回路４０５とは図
４と同様に構成され動作する。出力制御回路１１１０に
おいて、Ｈ／Ｌ判別回路１１０９は、シフトレジスタ４
０１の最前列のレジスタ素子Ｓ１に格納されているデー
タがＨレベルであるかＬレベルであるかを判別し、その
結果によって“＋１”または“−１”を出力する。この
動作は予めレジスタ素子Ｓ１に格納されているデータが
出力される前に行なうことができる。出力制御回路１１
１０内のＤ／Ａコンバータ１１１３と加算器１１１１と
からなる出力バッファ４０７は、その動作電位幅を複数
のレベルに分割し、その間のいずれかのレベルでその出
力レベルを示す。すなわち、現出力レベルに対する次出
力レベルの高低が一分割電位分だけ高くなるか低くなる
かで示される。このため、加算器１１１１が設けられて
おり、次出力レベルがＨレベルなら現出力レベルに“＋
１”、Ｌレベルなら現出力レベルに“−１”を加算す
る。
【００９６】図１２は、図１１のサブキャッシュ１０５
の出力を受けるレシーバ１２００の構成を示す図であ
る。
の出力を受けるレシーバ１２００の構成を示す図であ
る。
【００９７】図１２を参照して、レシーバ１２００は、
入力データＤｉｎが伝送される信号線に初期電位を与え
る初期電位設定回路１２０１と、入力データＤｉｎを遅
延させる遅延回路１２０３と、遅延回路１２０３で遅延
された前データと次に入力されるデータとを比較する比
較回路１２０５と、比較回路１２０５の比較の結果によ
るデータをラッチするラッチ１２０７とを含む。
入力データＤｉｎが伝送される信号線に初期電位を与え
る初期電位設定回路１２０１と、入力データＤｉｎを遅
延させる遅延回路１２０３と、遅延回路１２０３で遅延
された前データと次に入力されるデータとを比較する比
較回路１２０５と、比較回路１２０５の比較の結果によ
るデータをラッチするラッチ１２０７とを含む。
【００９８】図１２において、図１１の出力バッファ４
０７から出力されたデータは入力データＤｉｎとして遅
延回路１２０３と比較回路１２０５とに入力される。遅
延回路１２０３と比較回路１２０５とは図１１の出力バ
ッファ４０７に接続され、比較回路１２０５は遅延回路
１２０３に接続されている。比較回路１２０５はさらに
ラッチ１２０７に接続されている。
０７から出力されたデータは入力データＤｉｎとして遅
延回路１２０３と比較回路１２０５とに入力される。遅
延回路１２０３と比較回路１２０５とは図１１の出力バ
ッファ４０７に接続され、比較回路１２０５は遅延回路
１２０３に接続されている。比較回路１２０５はさらに
ラッチ１２０７に接続されている。
【００９９】入力データＤｉｎは、初期電位設定回路１
２０１により予め定められた電位になっている信号線上
を図１１のサブキャッシュ１０５のＤ／Ａコンバータの
動作に従って転送されてくる。そして、これを比較回路
１２０５で受ける。ここで、入力データのレベルはデー
タごとに変化するので、比較回路１２０５の基準として
は前データを用いる。すなわち、入力データＤｉｎが変
化したとき、比較回路１２０５は基準電位ＲＥＦとの比
較を行なうが、この基準電位ＲＥＦは遅延回路１２０３
を介して転送された前データを用いる。この比較による
Ｈ／Ｌの判別結果をラッチして内部信号として取扱うこ
とができる。
２０１により予め定められた電位になっている信号線上
を図１１のサブキャッシュ１０５のＤ／Ａコンバータの
動作に従って転送されてくる。そして、これを比較回路
１２０５で受ける。ここで、入力データのレベルはデー
タごとに変化するので、比較回路１２０５の基準として
は前データを用いる。すなわち、入力データＤｉｎが変
化したとき、比較回路１２０５は基準電位ＲＥＦとの比
較を行なうが、この基準電位ＲＥＦは遅延回路１２０３
を介して転送された前データを用いる。この比較による
Ｈ／Ｌの判別結果をラッチして内部信号として取扱うこ
とができる。
【０１００】図１３は、図１１，１２のサブキャッシュ
１０５およびレシーバ１２００の動作を示すタイミング
チャートである。
１０５およびレシーバ１２００の動作を示すタイミング
チャートである。
【０１０１】クロックＣＬＫがＨレベルになると入力デ
ータＤｉｎのレベルと基準電位ＲＥＦである前データの
レベルとが比較される。比較の結果、判定ウィンドウＡ
では入力データＤｉｎの方が前データ（基準電位ＲＥ
Ｆ）より高いレベルであったので、比較回路１２０５か
ら出力されるＨ／Ｌ判別結果はＨレベルとなる。したが
って、ラッチデータはＨレベルとなる。同様に、判定ウ
ィンドウＢでは、入力データＤｉｎの方が前データ（基
準電位ＲＥＦ）よりレベルが高く、Ｈ／Ｌ判別結果はＨ
レベルとなり、ラッチデータはＨを保持したままであ
る。判定ウィンドウＣでは、入力データＤｉｎが前デー
タ（基準電位ＲＥＦ）より低いので、Ｈ／Ｌ判別結果は
Ｌレベルとなり、ラッチデータはＬレベルとなる。判定
ウィンドウＤでは、入力データＤｉｎが前データ（基準
電位ＲＥＦ）より高いので、Ｈ／Ｌ判別結果はＨレベル
となり、ラッチデータは再びＨレベルとなる。判定ウィ
ンドウＥでは、入力データＤｉｎが前データ（基準電位
ＲＥＦ）と比較して低いので、Ｈ／Ｌ判別結果はＬレベ
ルとなり、ラッチデータはＬレベルとなる。判定ウィン
ドウＦでは、入力データＤｉｎが前データ（基準電位Ｒ
ＥＦ）と比較して低いので、Ｈ／Ｌ判別結果はＬレベル
となり、ラッチデータはＬレベルを保持する。
ータＤｉｎのレベルと基準電位ＲＥＦである前データの
レベルとが比較される。比較の結果、判定ウィンドウＡ
では入力データＤｉｎの方が前データ（基準電位ＲＥ
Ｆ）より高いレベルであったので、比較回路１２０５か
ら出力されるＨ／Ｌ判別結果はＨレベルとなる。したが
って、ラッチデータはＨレベルとなる。同様に、判定ウ
ィンドウＢでは、入力データＤｉｎの方が前データ（基
準電位ＲＥＦ）よりレベルが高く、Ｈ／Ｌ判別結果はＨ
レベルとなり、ラッチデータはＨを保持したままであ
る。判定ウィンドウＣでは、入力データＤｉｎが前デー
タ（基準電位ＲＥＦ）より低いので、Ｈ／Ｌ判別結果は
Ｌレベルとなり、ラッチデータはＬレベルとなる。判定
ウィンドウＤでは、入力データＤｉｎが前データ（基準
電位ＲＥＦ）より高いので、Ｈ／Ｌ判別結果はＨレベル
となり、ラッチデータは再びＨレベルとなる。判定ウィ
ンドウＥでは、入力データＤｉｎが前データ（基準電位
ＲＥＦ）と比較して低いので、Ｈ／Ｌ判別結果はＬレベ
ルとなり、ラッチデータはＬレベルとなる。判定ウィン
ドウＦでは、入力データＤｉｎが前データ（基準電位Ｒ
ＥＦ）と比較して低いので、Ｈ／Ｌ判別結果はＬレベル
となり、ラッチデータはＬレベルを保持する。
【０１０２】（４） 第４実施例 図１４は、本発明の第４実施例の半導体記憶装置による
キャッシュチップ１４００の構成を示す図である。
キャッシュチップ１４００の構成を示す図である。
【０１０３】図１４は、図２のキャッシュチップ２００
の構成に分割設定のコマンドレジスタ１４０１を付加し
たものである。
の構成に分割設定のコマンドレジスタ１４０１を付加し
たものである。
【０１０４】図１４において、分割設定のコマンドレジ
スタ１４０１は、メインメモリ１０１とメインキャッシ
ュ１０３とサブキャッシュ１０５とに接続されている。
スタ１４０１は、メインメモリ１０１とメインキャッシ
ュ１０３とサブキャッシュ１０５とに接続されている。
【０１０５】このキャッシュシステム１４００では、コ
マンドレジスタ１４０１により選択線、たとえばワード
線の分割数を設定すれば、メインメモリ１０１とメイン
キャッシュ１０３とサブキャッシュ１０５との間の転送
ビット幅やメインメモリの活性領域を設定できるように
なっている。
マンドレジスタ１４０１により選択線、たとえばワード
線の分割数を設定すれば、メインメモリ１０１とメイン
キャッシュ１０３とサブキャッシュ１０５との間の転送
ビット幅やメインメモリの活性領域を設定できるように
なっている。
【０１０６】コマンドレジスタとは、アドレス入力ピン
などを利用して、あるタイミングに入力されたアドレス
信号のグループをデコードして内部命令に変えるようラ
ッチしておくレジスタ構成をいう。ここでのコマンドレ
ジスタの命令は転送ビット幅の変更である。したがっ
て、一度コマンドレジスタにアドレス信号のグループを
入力し内部命令を設定してラッチに保持しておけば、同
一の転送ビット幅を保持しながら動作させることができ
る。また、扱うデータの状態が変化して、転送ビット幅
を変化させた方が処理能力が増す場合などは、コマンド
レジスタ１４０１の書換えを行なうことで転送ビット幅
を任意に変化させることができる。
などを利用して、あるタイミングに入力されたアドレス
信号のグループをデコードして内部命令に変えるようラ
ッチしておくレジスタ構成をいう。ここでのコマンドレ
ジスタの命令は転送ビット幅の変更である。したがっ
て、一度コマンドレジスタにアドレス信号のグループを
入力し内部命令を設定してラッチに保持しておけば、同
一の転送ビット幅を保持しながら動作させることができ
る。また、扱うデータの状態が変化して、転送ビット幅
を変化させた方が処理能力が増す場合などは、コマンド
レジスタ１４０１の書換えを行なうことで転送ビット幅
を任意に変化させることができる。
【０１０７】図１５は、図１４のキャッシュチップ１４
００に適したメモリ内のワード線の構成について示す。
図１５では、理解の容易性のため、２種類の切換えに限
り説明するが、実際には、分割数は任意である。また、
デコード線やデコーダの数も任意である。
００に適したメモリ内のワード線の構成について示す。
図１５では、理解の容易性のため、２種類の切換えに限
り説明するが、実際には、分割数は任意である。また、
デコード線やデコーダの数も任意である。
【０１０８】各ワード線１ａ〜１ｄ，２ａ〜２ｄは、複
数のデコード線１５１０の組合せにより、活性化された
デコード線に接続されたデコーダ１５０３ａ〜１５０３
ｄの活性化により選択される。ワード線１ａ〜１ｄはそ
れぞれサブデコーダ１５０５ａ〜１５０５ｄに接続さ
れ、ワード線２ａ〜２ｄはそれぞれサブデコーダ１５０
７ａ〜１５０７ｄに接続され、デコーダ１５０３ａ〜１
５０３ｄにより選択され、さらに選択クロックＣＬＫ１
で活性化されたサブデコーダ１５０５ａ〜１５０５ｄま
たは選択クロックＣＬＫ２で活性化されたサブデコーダ
１５０７ａ〜１５０７ｄにより駆動されるワード線が最
終的に活性化される。したがって、この選択クロックＣ
ＬＫ１，ＣＬＫ２の活性化制御を図１４のコマンドレジ
スタ１４０１で行なえば、転送ビット幅に応じたメモリ
数を活性化できる。たとえば、常に選択クロックＣＬＫ
１，ＣＬＫ２の両方が活性化されるべくコマンドレジス
タ１４０１を構成すれば、ワード線１ａ〜１ｄ，２ａ〜
２ｄの両方で選択された部分に存在するメモリセルは活
性化される。また、選択クロックＣＬＫ１，ＣＬＫ２の
うちいずれか一方の選択クロックが入力されるアドレス
でデコードされるようにコマンドレジスタ１４０１を構
成すれば、選択クロックＣＬＫ１，ＣＬＫ２のうちいず
れか一方の選択クロックで選択された部分に存在するメ
モリセルが活性化される。これにより、扱うデータ幅に
より最適な転送ビット幅の設定が可能となり、また、メ
インメモリであるＤＲＡＭの活性メモリ数を変化させる
ことで、ＤＲＡＭの低消費電力化を図ることができる。
数のデコード線１５１０の組合せにより、活性化された
デコード線に接続されたデコーダ１５０３ａ〜１５０３
ｄの活性化により選択される。ワード線１ａ〜１ｄはそ
れぞれサブデコーダ１５０５ａ〜１５０５ｄに接続さ
れ、ワード線２ａ〜２ｄはそれぞれサブデコーダ１５０
７ａ〜１５０７ｄに接続され、デコーダ１５０３ａ〜１
５０３ｄにより選択され、さらに選択クロックＣＬＫ１
で活性化されたサブデコーダ１５０５ａ〜１５０５ｄま
たは選択クロックＣＬＫ２で活性化されたサブデコーダ
１５０７ａ〜１５０７ｄにより駆動されるワード線が最
終的に活性化される。したがって、この選択クロックＣ
ＬＫ１，ＣＬＫ２の活性化制御を図１４のコマンドレジ
スタ１４０１で行なえば、転送ビット幅に応じたメモリ
数を活性化できる。たとえば、常に選択クロックＣＬＫ
１，ＣＬＫ２の両方が活性化されるべくコマンドレジス
タ１４０１を構成すれば、ワード線１ａ〜１ｄ，２ａ〜
２ｄの両方で選択された部分に存在するメモリセルは活
性化される。また、選択クロックＣＬＫ１，ＣＬＫ２の
うちいずれか一方の選択クロックが入力されるアドレス
でデコードされるようにコマンドレジスタ１４０１を構
成すれば、選択クロックＣＬＫ１，ＣＬＫ２のうちいず
れか一方の選択クロックで選択された部分に存在するメ
モリセルが活性化される。これにより、扱うデータ幅に
より最適な転送ビット幅の設定が可能となり、また、メ
インメモリであるＤＲＡＭの活性メモリ数を変化させる
ことで、ＤＲＡＭの低消費電力化を図ることができる。
【０１０９】（５） 第５実施例 図１６は、本発明の第５実施例の半導体記憶装置による
キャッシュチップ１６００の構成を示す図である。
キャッシュチップ１６００の構成を示す図である。
【０１１０】図１６を参照して、キャッシュチップ１６
００は、図２に示すキャッシュチップ２００の構成に分
割設定回路１６０１を加えたものである。
００は、図２に示すキャッシュチップ２００の構成に分
割設定回路１６０１を加えたものである。
【０１１１】図１６において、分割設定回路１６０１
は、メインメモリ１０１とメインキャッシュ１０３とサ
ブキャッシュ１０５とに接続されている。
は、メインメモリ１０１とメインキャッシュ１０３とサ
ブキャッシュ１０５とに接続されている。
【０１１２】図１６のキャッシュシステム１６００で
は、入力信号により分割設定を行なえば、メインメモリ
１０１とメインキャッシュ１０３とサブキャッシュ１０
５との間の転送ビット幅やメインメモリ１０１の活性領
域が分割できるようになっている。
は、入力信号により分割設定を行なえば、メインメモリ
１０１とメインキャッシュ１０３とサブキャッシュ１０
５との間の転送ビット幅やメインメモリ１０１の活性領
域が分割できるようになっている。
【０１１３】この構成に適したメモリ内のワード線構成
は図１６と同様のものでよい。選択クロックＣＬＫ１，
ＣＬＫ２の活性化制御を入力信号により行ない転送ビッ
ト幅に応じたメモリ数を活性化する。たとえば、常に選
択クロックＣＬＫ１，ＣＬＫ２の両方が活性化されるよ
うに信号を入力すれば、ワード線１ａ〜１ｄ，２ａ〜２
ｄの両方で選択される部分に存在するメモリセルは活性
化される。また選択クロックＣＬＫ１，ＣＬＫ２のうち
いずれか一方の選択クロックが、入力されるアドレスで
デコードされるように信号を入力すれば、選択クロック
ＣＬＫ１，ＣＬＫ２のいずれか一方の選択線で選択され
た部分に存在するメモリセルが活性化される。
は図１６と同様のものでよい。選択クロックＣＬＫ１，
ＣＬＫ２の活性化制御を入力信号により行ない転送ビッ
ト幅に応じたメモリ数を活性化する。たとえば、常に選
択クロックＣＬＫ１，ＣＬＫ２の両方が活性化されるよ
うに信号を入力すれば、ワード線１ａ〜１ｄ，２ａ〜２
ｄの両方で選択される部分に存在するメモリセルは活性
化される。また選択クロックＣＬＫ１，ＣＬＫ２のうち
いずれか一方の選択クロックが、入力されるアドレスで
デコードされるように信号を入力すれば、選択クロック
ＣＬＫ１，ＣＬＫ２のいずれか一方の選択線で選択され
た部分に存在するメモリセルが活性化される。
【０１１４】図１７は、データパケットの転送サイクル
の例を示す図である。図１６のキャッシュチップ１６０
０の構成は、図１７で示す転送サイクル１〜３のよう
に、転送幅指定パケット内の情報により、転送されるデ
ータのビット幅が刻々と変化する場合に有用である。
の例を示す図である。図１６のキャッシュチップ１６０
０の構成は、図１７で示す転送サイクル１〜３のよう
に、転送幅指定パケット内の情報により、転送されるデ
ータのビット幅が刻々と変化する場合に有用である。
【０１１５】このようにして、簡単な入力信号で分割設
定が行なえるよう予め登録されているので、第４実施例
の場合より容易に扱うデータ幅により最適の転送ビット
幅やメインメモリであるＤＲＡＭの活性メモリセル数を
変化させることで、ＤＲＡＭの低消費電力化と転送ビッ
トの最適化を図ることができる。
定が行なえるよう予め登録されているので、第４実施例
の場合より容易に扱うデータ幅により最適の転送ビット
幅やメインメモリであるＤＲＡＭの活性メモリセル数を
変化させることで、ＤＲＡＭの低消費電力化と転送ビッ
トの最適化を図ることができる。
【０１１６】（６） 第６実施例 図１８は、図１４，１６のキャッシュチップ１４００，
１６００の構成に適したメモリ内のワード線の構成の他
の例を示す図である。
１６００の構成に適したメモリ内のワード線の構成の他
の例を示す図である。
【０１１７】図１８において、このワード線の構成は、
図１５に示したワード線の構成において、選択クロック
ＣＬＫ１，ＣＬＫ２を複数に分割している。これは、メ
モリ容量が増大し、ワード線１ａ〜１ｄ，２ａ〜２ｄを
選択するための選択クロックＣＬＫ１，ＣＬＫ２の寄生
容量が増大して消費電力が増大するのを防ぐためであ
る。これにより、不使用のデコーダに接続されたワード
線が活性化される可能性は小さくなるのでさらに低消費
電力化が図れる。
図１５に示したワード線の構成において、選択クロック
ＣＬＫ１，ＣＬＫ２を複数に分割している。これは、メ
モリ容量が増大し、ワード線１ａ〜１ｄ，２ａ〜２ｄを
選択するための選択クロックＣＬＫ１，ＣＬＫ２の寄生
容量が増大して消費電力が増大するのを防ぐためであ
る。これにより、不使用のデコーダに接続されたワード
線が活性化される可能性は小さくなるのでさらに低消費
電力化が図れる。
【０１１８】
【発明の効果】請求項１の半導体記憶装置においては、
第２のＳＲＡＭにおいて、常時第１のＳＲＡＭからデー
タが受取られ、受取られたデータが保持され、ＤＲＡＭ
がレディ状態のときに保持されたデータがＤＲＡＭに送
出されるので、サブキャッシュである第２のＳＲＡＭか
らメインメモリであるＤＲＡＭへのデータの転送動作に
よるアクセスが、ＤＲＡＭの他の転送動作やリフレッシ
ュ動作によるアクセスと競合することが少なくなる。
第２のＳＲＡＭにおいて、常時第１のＳＲＡＭからデー
タが受取られ、受取られたデータが保持され、ＤＲＡＭ
がレディ状態のときに保持されたデータがＤＲＡＭに送
出されるので、サブキャッシュである第２のＳＲＡＭか
らメインメモリであるＤＲＡＭへのデータの転送動作に
よるアクセスが、ＤＲＡＭの他の転送動作やリフレッシ
ュ動作によるアクセスと競合することが少なくなる。
【０１１９】その結果、アクセスの競合による待機時間
などのロスが少なくなり、サブキャッシュである第２の
ＳＲＡＭからメインメモリであるＤＲＡＭへの転送動作
をスムーズに要領よく行なうことが可能な半導体記憶装
置を提供することができる。
などのロスが少なくなり、サブキャッシュである第２の
ＳＲＡＭからメインメモリであるＤＲＡＭへの転送動作
をスムーズに要領よく行なうことが可能な半導体記憶装
置を提供することができる。
【０１２０】請求項２の半導体記憶装置においては、請
求項１の半導体記憶装置の効果に加えて、受取ったデー
タを格納するとき、複数のレジスタ素子のうちデータ送
出手段に最も近い空のレジスタ素子が格納先として選択
されるので、最小限のレジスタ素子をデータがシフトさ
れ、短時間でメインメモリであるＤＲＡＭにデータの送
出ができる。
求項１の半導体記憶装置の効果に加えて、受取ったデー
タを格納するとき、複数のレジスタ素子のうちデータ送
出手段に最も近い空のレジスタ素子が格納先として選択
されるので、最小限のレジスタ素子をデータがシフトさ
れ、短時間でメインメモリであるＤＲＡＭにデータの送
出ができる。
【０１２１】その結果、サブキャッシュである第２のＳ
ＲＡＭに保持されているデータをメインメモリであるＤ
ＲＡＭに短時間でスムーズに転送することが可能な半導
体記憶装置を提供することができる。
ＲＡＭに保持されているデータをメインメモリであるＤ
ＲＡＭに短時間でスムーズに転送することが可能な半導
体記憶装置を提供することができる。
【０１２２】請求項３の半導体記憶装置においては、請
求項２の半導体記憶装置の効果に加えて、セレクタは、
次にデータを格納すべきレジスタ素子をフラグで示すの
で、フラグを利用して各レジスタ素子Ｓへデータの格納
が行なわれる。
求項２の半導体記憶装置の効果に加えて、セレクタは、
次にデータを格納すべきレジスタ素子をフラグで示すの
で、フラグを利用して各レジスタ素子Ｓへデータの格納
が行なわれる。
【０１２３】その結果、データの格納が容易となる。請
求項４の半導体記憶装置においては、請求項１から３の
いずれかの半導体記憶装置の効果に加えて、第１のＳＲ
ＡＭにおいて、データのＤＲＡＭでのアドレスがタグデ
ータとして格納され、外部アドレスとタグメモリに格納
されているＤＲＡＭのアドレスとが比較され、一致した
とき第１のＳＲＡＭの選択線のいずれかが駆動されるの
で、入力されたアドレスとタグメモリに格納されている
ＤＲＡＭのアドレスとが一致したとき、第１のＳＲＡＭ
に格納されているそのアドレスに対応するデータを他の
操作をすることなしに直接得ることができる。
求項４の半導体記憶装置においては、請求項１から３の
いずれかの半導体記憶装置の効果に加えて、第１のＳＲ
ＡＭにおいて、データのＤＲＡＭでのアドレスがタグデ
ータとして格納され、外部アドレスとタグメモリに格納
されているＤＲＡＭのアドレスとが比較され、一致した
とき第１のＳＲＡＭの選択線のいずれかが駆動されるの
で、入力されたアドレスとタグメモリに格納されている
ＤＲＡＭのアドレスとが一致したとき、第１のＳＲＡＭ
に格納されているそのアドレスに対応するデータを他の
操作をすることなしに直接得ることができる。
【０１２４】その結果、第１のＳＲＡＭに格納されたデ
ータを取出すときの操作を簡略化することができる。
ータを取出すときの操作を簡略化することができる。
【０１２５】請求項５の半導体記憶装置においては、請
求項１から４のいずれかの半導体記憶装置の効果に加え
て、第２のＳＲＡＭにおいて、データのＤＲＡＭでのア
ドレスがタグデータとして格納され、外部アドレスとタ
グメモリに格納されているＤＲＡＭのアドレスとを比較
し、一致したとき第２のＳＲＡＭの選択線のいずれかが
駆動されるので、入力されたアドレスとタグメモリに格
納されているＤＲＡＭのアドレスとが一致したとき、第
２のＳＲＡＭに格納されているそのアドレスに対応する
データを他の操作をすることなしに直接得ることができ
る。
求項１から４のいずれかの半導体記憶装置の効果に加え
て、第２のＳＲＡＭにおいて、データのＤＲＡＭでのア
ドレスがタグデータとして格納され、外部アドレスとタ
グメモリに格納されているＤＲＡＭのアドレスとを比較
し、一致したとき第２のＳＲＡＭの選択線のいずれかが
駆動されるので、入力されたアドレスとタグメモリに格
納されているＤＲＡＭのアドレスとが一致したとき、第
２のＳＲＡＭに格納されているそのアドレスに対応する
データを他の操作をすることなしに直接得ることができ
る。
【０１２６】その結果、第２のＳＲＡＭに格納されたデ
ータを取出すときの操作を簡略化することができる。
ータを取出すときの操作を簡略化することができる。
【０１２７】請求項６の半導体記憶装置においては、外
部データとタグメモリに格納されているデータとを比較
し、一致したときＳＲＡＭの選択線のいずれかが駆動さ
れるので、入力された外部データとタグメモリに格納さ
れているデータとが一致したとき、ＳＲＡＭに格納され
ているそのデータに関連のあるデータを他の操作をする
ことなしに直接得ることができる。
部データとタグメモリに格納されているデータとを比較
し、一致したときＳＲＡＭの選択線のいずれかが駆動さ
れるので、入力された外部データとタグメモリに格納さ
れているデータとが一致したとき、ＳＲＡＭに格納され
ているそのデータに関連のあるデータを他の操作をする
ことなしに直接得ることができる。
【０１２８】その結果、ＳＲＡＭに格納されたデータを
取出すときの操作を簡略化することができる。
取出すときの操作を簡略化することができる。
【０１２９】請求項７の半導体記憶装置においては、請
求項１から５のいずれかの半導体記憶装置の効果に加え
て、第２のＳＲＡＭで、データ保持手段で保持されてい
るデータが出力されるので、第２のＳＲＡＭに直接アク
セスして、該当するデータが保持されていればそれを得
ることができる。
求項１から５のいずれかの半導体記憶装置の効果に加え
て、第２のＳＲＡＭで、データ保持手段で保持されてい
るデータが出力されるので、第２のＳＲＡＭに直接アク
セスして、該当するデータが保持されていればそれを得
ることができる。
【０１３０】その結果、第２のＳＲＡＭに格納されてい
るメインメモリに転送される前のデータでもアクセス可
能な半導体記憶装置を提供することができる。
るメインメモリに転送される前のデータでもアクセス可
能な半導体記憶装置を提供することができる。
【０１３１】請求項８の半導体記憶装置においては、請
求項７の半導体記憶装置の効果に加えて、第２のＳＲＡ
Ｍで、保持しているデータをＤＲＡＭに出力するとき、
次に出力する次データの電位と次データより前に出力さ
れた前データの電位とが比較され、比較結果に基づい
て、ＤＲＡＭへの出力ノードの電位を保持したり次デー
タの電位と前データの電位との中間の電位にする処理が
行なわれるので、次データの電位が前データの電位に等
しくない場合はＤＲＡＭへの出力ノードの電位を次デー
タの電位と前データの電位との中間の電位に、次データ
の電位が前データの電位に等しい場合は、前データの電
位を保持することにより次データの出力に備えることが
できる。
求項７の半導体記憶装置の効果に加えて、第２のＳＲＡ
Ｍで、保持しているデータをＤＲＡＭに出力するとき、
次に出力する次データの電位と次データより前に出力さ
れた前データの電位とが比較され、比較結果に基づい
て、ＤＲＡＭへの出力ノードの電位を保持したり次デー
タの電位と前データの電位との中間の電位にする処理が
行なわれるので、次データの電位が前データの電位に等
しくない場合はＤＲＡＭへの出力ノードの電位を次デー
タの電位と前データの電位との中間の電位に、次データ
の電位が前データの電位に等しい場合は、前データの電
位を保持することにより次データの出力に備えることが
できる。
【０１３２】その結果、無駄な電位変動が少なくなり、
低消費電力化および動作の高速化が可能となる。
低消費電力化および動作の高速化が可能となる。
【０１３３】請求項９の半導体記憶装置においては、請
求項８の半導体記憶装置の効果に加えて、第１の比較手
段で、次データの電位が前データの電位と比較して高け
れば第１の論理レベルのデータが、低ければ第２の論理
レベルのデータが出力されるので、出力される次データ
の電位が前データの電位と比較して高いか低いかを第１
または第２の論理レベルを用いて簡単に示すことができ
る。
求項８の半導体記憶装置の効果に加えて、第１の比較手
段で、次データの電位が前データの電位と比較して高け
れば第１の論理レベルのデータが、低ければ第２の論理
レベルのデータが出力されるので、出力される次データ
の電位が前データの電位と比較して高いか低いかを第１
または第２の論理レベルを用いて簡単に示すことができ
る。
【０１３４】請求項１０の半導体記憶装置においては、
請求項９の半導体記憶装置の効果に加えて、第２出力手
段で、出力されたデータの論理レベルが第１の論理レベ
ルのときは＋１が、第２の論理レベルのときは−１が前
加算結果に加算され、加算結果がディジタルデータから
アナログデータに変換されるので、出力データの電位の
変化が＋１の加算および−１の減算による累算で表わさ
れ、ディジタルデータからアナログデータに変換され
る。
請求項９の半導体記憶装置の効果に加えて、第２出力手
段で、出力されたデータの論理レベルが第１の論理レベ
ルのときは＋１が、第２の論理レベルのときは−１が前
加算結果に加算され、加算結果がディジタルデータから
アナログデータに変換されるので、出力データの電位の
変化が＋１の加算および−１の減算による累算で表わさ
れ、ディジタルデータからアナログデータに変換され
る。
【０１３５】請求項１１の半導体記憶装置においては、
請求項９または１０の半導体記憶装置の効果に加えて、
ＤＲＡＭで、第２の出力手段から出力された第１または
第２の論理レベルのデータが受取られ、受取られた第１
または第２の論理レベルのデータがこのデータより前に
受取られた第１または第２の論理レベルの前受取データ
を基準電位として比較されるので、受取られたデータの
電位が前受取データの電位と比較して高いか低いかを第
１または第２の論理レベルを用いて簡単に示すことがで
きる。
請求項９または１０の半導体記憶装置の効果に加えて、
ＤＲＡＭで、第２の出力手段から出力された第１または
第２の論理レベルのデータが受取られ、受取られた第１
または第２の論理レベルのデータがこのデータより前に
受取られた第１または第２の論理レベルの前受取データ
を基準電位として比較されるので、受取られたデータの
電位が前受取データの電位と比較して高いか低いかを第
１または第２の論理レベルを用いて簡単に示すことがで
きる。
【０１３６】請求項１２の半導体記憶装置においては、
請求項１１の半導体記憶装置の効果に加えて、第２比較
手段で、受取られた第１または第２の論理レベルのデー
タが遅延されるで、次に行なわれる比較の基準となる前
受取データを生成することができない。
請求項１１の半導体記憶装置の効果に加えて、第２比較
手段で、受取られた第１または第２の論理レベルのデー
タが遅延されるで、次に行なわれる比較の基準となる前
受取データを生成することができない。
【０１３７】その結果、遅延された第１または第２の論
理レベルのデータを次に行なわれる比較の基準となる前
受信データとして使用することができる。
理レベルのデータを次に行なわれる比較の基準となる前
受信データとして使用することができる。
【０１３８】請求項１３の半導体記憶装置においては、
請求項１から請求項５および請求項７から請求項１２の
いずれかの半導体記憶装置の効果に加えて、ＤＲＡＭ
で、外部信号が入力され、入力された外部信号がデコー
ドされ、デコーダから与えられるデコード信号のパター
ンによりいずれかの選択線が選択され、所定の数のメモ
リセルが活性化されるので、外部信号を入力することに
より、メモリメモリであるＤＲＡＭ中の必要なメモリセ
ルのみが活性化されるように制御することができる。
請求項１から請求項５および請求項７から請求項１２の
いずれかの半導体記憶装置の効果に加えて、ＤＲＡＭ
で、外部信号が入力され、入力された外部信号がデコー
ドされ、デコーダから与えられるデコード信号のパター
ンによりいずれかの選択線が選択され、所定の数のメモ
リセルが活性化されるので、外部信号を入力することに
より、メモリメモリであるＤＲＡＭ中の必要なメモリセ
ルのみが活性化されるように制御することができる。
【０１３９】請求項１４の半導体記憶装置においては、
請求項１から請求項５および請求項７から請求項１２の
いずれかの半導体記憶装置において、ＤＲＡＭで、外部
信号が入力され、入力された外部信号がデコードされ、
デコーダから与えられるデコード信号のパターンによ
り、予め登録されていたデコード信号のパターンに基づ
いていずれかの選択線が選択され所定の数のメモリセル
が活性化されるので、比較的簡易な外部信号を入力する
ことによりＤＲＡＭ中の必要なメモリセルのみが活性化
されるように制御することができる。
請求項１から請求項５および請求項７から請求項１２の
いずれかの半導体記憶装置において、ＤＲＡＭで、外部
信号が入力され、入力された外部信号がデコードされ、
デコーダから与えられるデコード信号のパターンによ
り、予め登録されていたデコード信号のパターンに基づ
いていずれかの選択線が選択され所定の数のメモリセル
が活性化されるので、比較的簡易な外部信号を入力する
ことによりＤＲＡＭ中の必要なメモリセルのみが活性化
されるように制御することができる。
【０１４０】その結果、ＤＲＡＭの低消費電力化を図る
ことが可能となる。請求項１５の半導体記憶装置におい
ては、請求項１３または１４の半導体記憶装置の効果に
加えて、デコーダから与えられるデコード信号のパター
ンにより、デコード信号のパターンに基づいて、ＤＲＡ
Ｍおよび第１のＳＲＡＭおよび第２のＳＲＡＭ間のデー
タの転送ビット幅が変更されるので、比較的簡易な外部
信号を入力することにより、各メモリ間の転送ビット幅
を変更することができる。
ことが可能となる。請求項１５の半導体記憶装置におい
ては、請求項１３または１４の半導体記憶装置の効果に
加えて、デコーダから与えられるデコード信号のパター
ンにより、デコード信号のパターンに基づいて、ＤＲＡ
Ｍおよび第１のＳＲＡＭおよび第２のＳＲＡＭ間のデー
タの転送ビット幅が変更されるので、比較的簡易な外部
信号を入力することにより、各メモリ間の転送ビット幅
を変更することができる。
【０１４１】請求項１６の半導体記憶装置においては、
請求項１から請求項５および請求項７から請求項１２の
いずれかの半導体記憶装置の効果に加えて、外部信号が
入力され、入力された外部信号がデコードされ、デコー
ダから与えられるデコード信号のパターンにより、予め
登録されていたデコード信号のパターンに基づいて、Ｄ
ＲＡＭおよび第１のＳＲＡＭおよび第２のＳＲＡＭ間の
データの転送ビット幅か変更されるので、比較的簡易な
外部信号を入力することにより、各メモリ間の転送ビッ
ト幅を変更することができる。
請求項１から請求項５および請求項７から請求項１２の
いずれかの半導体記憶装置の効果に加えて、外部信号が
入力され、入力された外部信号がデコードされ、デコー
ダから与えられるデコード信号のパターンにより、予め
登録されていたデコード信号のパターンに基づいて、Ｄ
ＲＡＭおよび第１のＳＲＡＭおよび第２のＳＲＡＭ間の
データの転送ビット幅か変更されるので、比較的簡易な
外部信号を入力することにより、各メモリ間の転送ビッ
ト幅を変更することができる。
【０１４２】その結果、転送ビット幅の最適化を図るこ
とができ、低消費電力化および動作の高速化が可能とな
る。
とができ、低消費電力化および動作の高速化が可能とな
る。
【０１４３】請求項１７の半導体記憶装置においては、
請求項１５または１６の半導体記憶装置の効果に加え
て、転送ビット幅は所定の時間が経過するごとに変動す
るパラメータにより刻々と変化するので、パラメータの
変動に基づいて、入力する外部信号を設定することがで
きる。
請求項１５または１６の半導体記憶装置の効果に加え
て、転送ビット幅は所定の時間が経過するごとに変動す
るパラメータにより刻々と変化するので、パラメータの
変動に基づいて、入力する外部信号を設定することがで
きる。
【０１４４】その結果、低消費電力化および動作の高速
化を入力する外部信号の設定により容易に図ることがで
きる。
化を入力する外部信号の設定により容易に図ることがで
きる。
【０１４５】請求項１８の半導体記憶装置においては、
請求項１から請求項５および請求項７から請求項１７の
いずれかの半導体記憶装置の効果に加えて、アドレス信
号が入力され、入力されたアドレス信号に応答して第１
の方向に配置された複数の第１の選択線のうちのいずれ
かが選択され、第１の方向と交わる第２の方向に配置さ
れた複数のブロックの各々において、第１の選択線に対
応して設けられた複数の第２の選択線のうち１つの選択
クロックに応答して対応する１つの第２の選択線が選択
されるので、選択クロックのオン／オフにより、駆動す
る選択線の範囲を調整することができる。
請求項１から請求項５および請求項７から請求項１７の
いずれかの半導体記憶装置の効果に加えて、アドレス信
号が入力され、入力されたアドレス信号に応答して第１
の方向に配置された複数の第１の選択線のうちのいずれ
かが選択され、第１の方向と交わる第２の方向に配置さ
れた複数のブロックの各々において、第１の選択線に対
応して設けられた複数の第２の選択線のうち１つの選択
クロックに応答して対応する１つの第２の選択線が選択
されるので、選択クロックのオン／オフにより、駆動す
る選択線の範囲を調整することができる。
【０１４６】その結果、活性化されるメモリセルの数の
調整が可能となり低消費電力化が可能となる。
調整が可能となり低消費電力化が可能となる。
【０１４７】請求項１９の半導体記憶装置においては、
請求項１から請求項５および請求項７から請求項１７の
いずれかの半導体記憶装置の効果に加えて、アドレス信
号が入力され、入力されたアドレス信号に応答して第１
の方向に配置された複数の第１の選択線のうちのいずれ
かが選択され、第１の方向と交わる第２の方向に配置さ
れた複数のブロックの各々において、第１の選択線に対
応して設けられた複数の第２の選択線のうち複数の選択
クロックに応答して対応する１つの第２の選択線が選択
されるので、選択クロックのオン／オフにより、駆動す
る選択線の範囲を調整することができる。
請求項１から請求項５および請求項７から請求項１７の
いずれかの半導体記憶装置の効果に加えて、アドレス信
号が入力され、入力されたアドレス信号に応答して第１
の方向に配置された複数の第１の選択線のうちのいずれ
かが選択され、第１の方向と交わる第２の方向に配置さ
れた複数のブロックの各々において、第１の選択線に対
応して設けられた複数の第２の選択線のうち複数の選択
クロックに応答して対応する１つの第２の選択線が選択
されるので、選択クロックのオン／オフにより、駆動す
る選択線の範囲を調整することができる。
【０１４８】その結果、活性化されるメモリセルの細か
い調整が可能となり、さらなる低消費電力化が可能とな
る。
い調整が可能となり、さらなる低消費電力化が可能とな
る。
【図面の簡単な説明】
【図１】 本発明の第１実施例の半導体記憶装置による
キャッシュシステム１００の構成を示す図である。
キャッシュシステム１００の構成を示す図である。
【図２】 図１のキャッシュシステム１００を含むキャ
ッシュチップ２００の構成を示す図である。
ッシュチップ２００の構成を示す図である。
【図３】 図１のメインキャッシュ１０３およびサブキ
ャッシュ１０５のキャッシュメモリ３００の構成を示す
図である。
ャッシュ１０５のキャッシュメモリ３００の構成を示す
図である。
【図４】 図１のサブキャッシュ１０５の構成を示す図
である。
である。
【図５】 図４のシフトレジスタ４０１の回路図であ
る。
る。
【図６】 図４のセレクタ４０３に含まれているトラン
スファゲート群７００を制御するための選択回路６００
を示す図である。
スファゲート群７００を制御するための選択回路６００
を示す図である。
【図７】 図４のセレクタ４０３に含まれているメイン
キャッシュ１０３のメモリセルアレイからのデータをシ
フトレジスタ４０１に転送するためのトランスファゲー
ト群７００の構成を示す図である。
キャッシュ１０３のメモリセルアレイからのデータをシ
フトレジスタ４０１に転送するためのトランスファゲー
ト群７００の構成を示す図である。
【図８】 本発明の第１実施例のキャッシュシステム全
体の動作を示すタイミングチャートである。
体の動作を示すタイミングチャートである。
【図９】 本発明の第２実施例の半導体記憶装置による
サブキャッシュ１０５の構成を示す図である。
サブキャッシュ１０５の構成を示す図である。
【図１０】 図９のサブキャッシュ１０５の動作を示す
タイミングチャートである。
タイミングチャートである。
【図１１】 本発明の第３実施例のサブキャッシュ１０
５の構成を示す図である。
５の構成を示す図である。
【図１２】 図１１のサブキャッシュ１０５の出力を受
けるレシーバ１２００の構成を示す図である。
けるレシーバ１２００の構成を示す図である。
【図１３】 図１１，１２のサブキャッシュ１０５およ
びレシーバ１２００の動作を示すタイミングチャートで
ある。
びレシーバ１２００の動作を示すタイミングチャートで
ある。
【図１４】 本発明の第４実施例の半導体記憶装置によ
るキャッシュチップ１４００の構成を示す図である。
るキャッシュチップ１４００の構成を示す図である。
【図１５】 図１４のキャッシュチップ１４００に適し
たメインメモリ内のワード線の構成を示す図である。
たメインメモリ内のワード線の構成を示す図である。
【図１６】 本発明の第５実施例の半導体記憶装置によ
るキャッシュチップ１６００の構成を示す図である。
るキャッシュチップ１６００の構成を示す図である。
【図１７】 データパケットの転送サイクルの例を示す
図である。
図である。
【図１８】 図１６のキャッシュチップ１６００に適し
たメインメモリ内のワード線の構成の他の例を示す図で
ある。
たメインメモリ内のワード線の構成の他の例を示す図で
ある。
【図１９】 従来のキャッシュシステム１９００の構成
を示す図である。
を示す図である。
【図２０】 図１９のキャッシュシステム１９００を備
えた従来のキャッシュチップ２０００の構成の例を示す
図である。
えた従来のキャッシュチップ２０００の構成の例を示す
図である。
１０１ メインメモリ、１０３ メインキャッシュ、１
０５ サブキャッシュ、４０１ シフトレジスタ、４０
３ セレクタ、４０５ シフトコントロール回路、４０
７ 出力バッファ、６０５ リセット回路、６０１，６
０３ 状態出力回路、９０９，１２０５ 比較回路、９
１１ 出力制御回路、１１０９ Ｈ／Ｌ判別回路、１１
１０ 出力制御回路、１１１１ 加算器、１１１３ Ｄ
／Ａコンバータ、１２０１ 初期電位設定回路、１２０
３ 遅延回路、１２０７ ラッチ、１２００ レシー
バ、１４０１ 分割設定のコマンドレジスタ、１００
キャッシュシステム、２００，１４００，１６００ キ
ャッシュチップ、Ｓ１〜Ｓｎレジスタ素子、６１０ 双
方向レジスタ、６００ 選択回路、７００ トランスフ
ァゲート群。
０５ サブキャッシュ、４０１ シフトレジスタ、４０
３ セレクタ、４０５ シフトコントロール回路、４０
７ 出力バッファ、６０５ リセット回路、６０１，６
０３ 状態出力回路、９０９，１２０５ 比較回路、９
１１ 出力制御回路、１１０９ Ｈ／Ｌ判別回路、１１
１０ 出力制御回路、１１１１ 加算器、１１１３ Ｄ
／Ａコンバータ、１２０１ 初期電位設定回路、１２０
３ 遅延回路、１２０７ ラッチ、１２００ レシー
バ、１４０１ 分割設定のコマンドレジスタ、１００
キャッシュシステム、２００，１４００，１６００ キ
ャッシュチップ、Ｓ１〜Ｓｎレジスタ素子、６１０ 双
方向レジスタ、６００ 選択回路、７００ トランスフ
ァゲート群。
Claims (19)
- 【請求項１】 メインメモリとして動作するＤＲＡＭ
と、 メインキャッシュとして動作する第１のＳＲＡＭと、 サブキャッシュとして動作する第２のＳＲＡＭとを含
み、 前記第２のＳＲＡＭは、 常時、前記第１のＳＲＡＭからデータを受取る第１のデ
ータ受取手段と、 受取ったデータを保持するデータ保持手段と、 前記ＤＲＡＭがレディ状態のときに、保持されたデータ
を前記ＤＲＡＭに送出すデータ送出手段とを含む半導体
記憶装置。 - 【請求項２】 前記データ保持手段は、 データを格納する複数のレジスタ素子からなるシフトレ
ジスタを含み、 前記第１のデータ受取手段は、 受取ったデータを格納するとき前記複数のレジスタ素子
のうち前記データ送出手段に最も近い空のレジスタ素子
を格納先として選択するセレクタをさらに含む請求項１
に記載の半導体記憶装置。 - 【請求項３】 前記セレクタは、次にデータを格納すべ
きレジスタ素子をフラグで示す請求項２に記載の半導体
記憶装置。 - 【請求項４】 前記第１のＳＲＡＭは、 複数の選択線を含み、 データの前記ＤＲＡＭでのアドレスをタグデータとして
格納するタグメモリと、 外部アドレスと前記タグメモリに格納されている前記Ｄ
ＲＡＭのアドレスとを比較し、一致したとき第１のＳＲ
ＡＭの選択線のいずれかを駆動する比較選択手段とをさ
らに含む請求項１から３のいずれかに記載の半導体記憶
装置。 - 【請求項５】 前記第２のＳＲＡＭは、 複数の選択線を含み、 データの前記ＤＲＡＭでのアドレスをタグデータとして
格納するタグメモリと、 外部アドレスと前記タグメモリに格納されている前記Ｄ
ＲＡＭのアドレスと比較し、一致したとき前記第２のＳ
ＲＡＭの選択線のいずれかを駆動する比較選択手段とを
さらに含む請求項１から４のいずれかに記載の半導体記
憶装置。 - 【請求項６】 複数の選択線を有し、キャッシュメモリ
として動作するＳＲＡＭと、 データを格納するタグメモリと、 外部データと前記タグメモリに格納されているデータと
を比較し、一致したとき前記ＳＲＡＭの選択線のいずれ
かを駆動する比較選択手段とを含む半導体記憶装置。 - 【請求項７】 前記第２のＳＲＡＭは、 前記データ保持手段で保持されているデータを出力する
第１のデータ出力手段をさらに含む請求項１から５に記
載の半導体記憶装置。 - 【請求項８】 前記第２のＳＲＡＭは、 保持しているデータを前記ＤＲＡＭに出力するとき、次
に出力する次データの電位と前記次データより前に出力
された前データの電位とを比較する第１の比較手段と、 前記比較結果に基づいて前記ＤＲＡＭへの出力ノードの
電位を保持したり前記次データの電位と前記前データの
電位との中間の電位にしたりする処理を行なう電位処理
手段とをさらに含む請求項７に記載の半導体記憶装置。 - 【請求項９】 前記第１の比較手段は、 前記次データの電位が前記前データの電位と比較して高
ければ第１の論理レベルのデータを、低ければ第２の論
理レベルのデータを出力する第２のデータ出力手段をさ
らに含む請求項８に記載の半導体記憶装置。 - 【請求項１０】 前記第２のデータ出力手段は、 出力されたデータの論理レベルが前記第１の論理レベル
のときは＋１を、前記第２の論理レベルのときは−１を
前加算結果に加算する加算回路と、 前記加算結果をディジタルデータからアナログデータに
変換するＤ／Ａコンバータとをさらに含む請求項９に記
載の半導体記憶装置。 - 【請求項１１】 前記ＤＲＡＭは、 前記出力手段から出力された前記第１または第２の論理
レベルのデータを受取る第２の受取手段と、 受取った前記第１または第２の論理レベルのデータをそ
れより前に受取っていた前記第１または第２の論理レベ
ルの前受取データを基準電位として比較する第２の比較
手段とをさらに含む請求項９または１０に記載の半導体
記憶装置。 - 【請求項１２】 前記第２の比較手段は、 受取った前記第１または第２の論理レベルのデータを遅
延する遅延回路をさらに含む請求項１１に記載の半導体
記憶装置。 - 【請求項１３】 前記ＤＲＡＭは、 複数のメモリセルと、 前記メモリセルが接続された複数の選択線と、 外部信号を入力する入力手段と、 入力された前記外部信号をデコードするデコーダと、 前記デコーダから与えられるデコード信号のパターンに
より、いずれかの前記選択線を選択し、所定の数の前記
メモリセルを活性化するメモリセル活性化手段とをさら
に含む請求項１から請求項５および請求項７から請求項
１２のいずれかに記載の半導体記憶装置。 - 【請求項１４】 前記ＤＲＡＭは、 複数のメモリセルと、 前記メモリセルが接続された複数の選択線と、 外部信号を入力する入力手段と、 入力された前記外部信号をデコードするデコーダと、 前記デコーダから与えられるデコード信号により、予め
登録されていた前記デコード信号のパターンに基づいて
いずれかの前記選択線を選択し所定の数の前記メモリセ
ルを活性化するメモリセル活性化手段とをさらに含む請
求項１から５のいずれかまたは請求項７から１２のいず
れかに記載の半導体記憶装置。 - 【請求項１５】 前記デコーダから与えられるデコード
信号により、前記デコード信号のパターンに基づいて前
記ＤＲＡＭと前記第１のＳＲＡＭと前記第２のＳＲＡＭ
との間のデータの転送ビット幅を変更する転送ビット幅
変更手段をさらに含む請求項１３または１４に記載の半
導体記憶装置。 - 【請求項１６】 外部信号を入力する入力手段と、 入力された前記外部信号をデコードするデコーダと、 前記デコーダから与えられるデコード信号により、予め
登録されていた前記デコード信号のパターンに基づい
て、前記ＤＲＡＭと前記第１のＳＲＡＭと前記第２のＳ
ＲＡＭとの間のデータの転送ビット幅を変更する転送ビ
ット幅変更手段とをさらに含む請求項１から請求項５お
よび請求項７から請求項１２のいずれかに記載の半導体
記憶装置。 - 【請求項１７】 前記転送ビット幅は、所定の時間が経
過するごとに所定のパラメータにより刻々と変化する請
求項１５または１６に記載の半導体記憶装置。 - 【請求項１８】 前記ＤＲＡＭは、 アドレス信号を入力するアドレス信号入力手段と、 第１の方向に配置された複数の第１の選択線と、 前記アドレス信号に応答して前記第１の選択線のうちの
いずれかを選択する第１のデコーダと、 前記第１の方向と交わる第２の方向に配置され各々が対
応する１つの選択クロックを受ける複数のブロックとを
含み、 前記各ブロックは、 前記第１の選択線に対応して設けられた複数の第２の選
択線と、 前記１つの選択クロックに応答して前記第２の選択線の
うち対応する１つの選択線を選択する複数の第２のデコ
ーダとを含む請求項１から請求項５および請求項７から
請求項１７のいずれかに記載の半導体記憶装置。 - 【請求項１９】 前記ＤＲＡＭはアドレス信号を入力す
るアドレス信号入力手段と、 第１の方向に配置された複数の第１の選択線と、 前記アドレス信号に応答して前記第１の選択線のうちの
いずれかを選択する第１のデコーダと、 前記第１の方向と交わる第２の方向に配置され各々が対
応する複数の選択クロックを受ける複数のブロックを含
み、 前記各ブロックは、 前記第１の選択線に対応して設けられた複数の第２の選
択線と、 前記複数の選択クロックに応答して前記第２の選択線の
うち対応する１つの選択線を選択する複数の第２のデコ
ーダとを含む請求項１から請求項５および請求項７から
請求項１７のいずれかに記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7167604A JPH0916470A (ja) | 1995-07-03 | 1995-07-03 | 半導体記憶装置 |
| US08/602,895 US5943681A (en) | 1995-07-03 | 1996-02-16 | Semiconductor memory device having cache function |
| US09/271,172 US6256707B1 (en) | 1995-07-03 | 1999-03-18 | Semiconductor memory device having cache function |
| US09/848,410 US6601141B2 (en) | 1995-07-03 | 2001-05-04 | Semiconductor memory device having cache function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7167604A JPH0916470A (ja) | 1995-07-03 | 1995-07-03 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004254724A Division JP2004355810A (ja) | 2004-09-01 | 2004-09-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0916470A true JPH0916470A (ja) | 1997-01-17 |
Family
ID=15852862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7167604A Pending JPH0916470A (ja) | 1995-07-03 | 1995-07-03 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US5943681A (ja) |
| JP (1) | JPH0916470A (ja) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040702 |
|
| A131 | Notification of reasons for refusal |
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| A02 | Decision of refusal |
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