JPH11353871A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 従来のＤＲＡＭでは、読み出しや書き込みの
時、メモリセルへの再書き込みのためにビット線の振幅
を大きくしなければならないので増幅やプリチャージの
ための時間が長い。このためＤＲＡＭを完全パイプライ
ン化した場合、そのパイプラインピッチが長くなり高速
化に制約がある。 【解決手段】 ワード線に接続される複数のダイナミッ
ク形メモリセルを単位として再書き込みを行わずに一括
して読み出す動作と、一括して書き込む動作を設ける。
一括して読み出したデータはキャッシュに待避し、キャ
ッシュのデータを消去する時は複数のダイナミック形メ
モリセルに一括して書き込むと良い。 【効果】 ダイナミックメモリセルのサイクルタイムを
短縮できるので、パイプライン動作をさせる時に、読み
出しと書き込みのクロックサイクルを同じにでき、高速
なパイプライン動作のできるＤＲＡＭが実願できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はダイナミックメモリ
およびそれを用いた半導体装置に係わり、特に高速低電
力な用途に好適なダイナミックメモリおよびそれを用い
た半導体装置を提供する。

【０００２】

【従来の技術】従来のダイナミックメモリ(以下DRAMと
記す)の動作波形は、例えば伊藤清男著、「超LSIメモ
リ」、培風館、p86に記載されているように、図2のよう
に動作する。すなわち、読み出し動作時にはワード線を
アサートしてメモリセルからの信号をビット線に読み出
した後、所定時間φAでセンスアンプを起動し、ビット
線の信号を増幅する。この結果、アクセスを開始してか
らロウアドレスアクセス時間(tRAC)後にデータが確定出
力される。また、メモリセルへの再書き込みのためにtR
ASまで時間を要し、その後、プリチャージ時間(tRP)が
ビット線等のプリチャージ時間として必要になる。

【０００３】一方、書き込み動作時は基本的に読み出し
動作と同様であるが、センスアンプ駆動後に選択メモリ
セルのデータをビット線を書き込みデータに応じて駆動
することで行われる。

【０００４】

【発明が解決しようとする課題】上記従来のダイナミッ
クメモリでは、 (1)読み出し動作時、メモリセルへの再書き込みのため
にビット線の振幅を大きくしなければならない。これに
よって、tRAS+tRPで表されるサイクル時間(tRC)が長く
なる。

【０００５】(2)書き込み動作時、非選択メモリセルは
読み出し動作と同様の動作を行う必要があるため、書き
込みのサイクル時間tRCも読み出し動作と場合と同様に
長くなる。

【０００６】(3)上記(1)(2)のためにダイナミックメモ
リを完全パイプライン化した場合、そのパイプラインピ
ッチが長くなる。

【０００７】という課題が生じる。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に本発明で用いた主な手段は以下の通りである。

【０００９】(1)複数のワード線と複数のビット線の交
点に設けられた複数のダイナミック型メモリセルと、前
記複数のビット線のそれぞれに対応して設けられた複数
のセンスアンプと、前記複数のセンスアンプそれぞれに
対応して設けられた複数の入出力線を有するダイナミッ
クメモリを含む半導体装置において、前記ダイナミック
メモリは、前記ワード線を選択して対応する前記ダイナ
ミック型メモリセルの信号を対応する前記複数のビット
線に読み出した後、前記読み出し信号の前記ダイナミッ
ク型メモリセルへの再書き込み期間に移行せずに、前記
複数のセンスアンプが前記ビット線に読み出された信号
を前記入出力線上で増幅した後、前記複数のビット線が
プリチャージされる (2)さらに前記ダイナミックメモリは、対応するビット
線にライトアンプをさらに備え、前記ダイナミック型メ
モリセルへの書き込み動作時に、対応する前記ワード線
を選択する直後あるいは直前あるいは同時に前記ライト
アンプは書き込み信号を対応する前記ビット線に出力し
て、前記ダイナミック型メモリセルへ信号を書き込む。

【００１０】(3)また、上記(1)から(2)の半導体装置は
スタティック型メモリセルによって構成された少なくと
も一つのキャッシュをさらに備え、前記ダイナミックメ
モリからのデータの読み出し動作において、前記読み出
し方法で前記ダイナミックメモリからデータを読み出
し、前記データは少なくとも一つの前記キャッシュに書
き込まれ、前記全てのキャッシュから前記データが消去
される際には、前記データが前記ダイナミックメモリへ
書き戻す。

【００１１】(4)上記(1)から(3)に記載のダイナミック
メモリダイナミックメモリを含む半導体装置において、
複数のワード線のうち、アクセスすべきワード線を選択
するためのロウアドレスを受けるアドレスラッチ回路を
備え、前記アドレスラッチ回路は、所定周期を有するク
ロック信号の変化点毎に前記ロウアドレスをラッチす
る。

【００１２】(5)さらに(4)のパイプライン化されたダイ
ナミックメモリは、第１書き込みアクセス時に入力され
る第１書き込みアドレスと第１書き込みデータが入力さ
れるライト遅延回路をさらに有し、前記第１書き込みア
クセスに対応する前記ダイナミック型メモリセルへの書
き込み動作は、第１書き込みアクセスに続く第２書き込
みアクセス時にライト遅延回路に格納されている前記第
１書き込みアドレスと前記第１書き込みデータに対して
行う。

【００１３】(6)また(5)のダイナミックメモリは、アド
レス比較器を有するフォワード回路をさらに備え、読み
出しアクセスにおいて、前記フォワード回路は、入力さ
れる読み出しアドレスを前記第１書き込みアドレスと前
記アドレス比較器により比較し、第１書き込みアクセス
と第２書き込みアクセスの間に前記第１書き込みアドレ
スと同じアドレスの読み出しアクセスがあった場合に
は、第１書き込みデータを前記読み出しアクセスに対応
する読み出しデータとして出力する。

【００１４】

【発明の実施の形態】図1に本発明の代表的な実施例を
示す。

【００１５】本発明のメモリ装置はダイナミックメモリ
100とキャッシュメモリ110からなっている。キャッシュ
メモリ110中の111はValidビット、112、113はキャッシ
ュメモリの各エントリのアドレスとデータを示してい
る。114はキャッシュに接続されているバス、115はDRAM
に接続されているバス、116はそれらのバスコントロー
ラを示している。

【００１６】ダイナミックメモリ100は図3に示したよう
な動作を行う。すなわち、読み出し動作時にはワード線
をアサートした後、φAでセンスアンプを起動する。こ
の結果、ワード線をアサートしてからtRAC後にデータが
出力される。その際従来のダイナミックメモリと異な
り、ビット線に読み出し信号を増幅してメモリセルへ書
き込むという再書き込み動作を行わない。

【００１７】したがって、従来のようにビット線にデー
タを増幅する必要がなく、ビット線の充放電に要する電
力を削減できる。また、tRASに相当する時間が必要な
い。tRPがビット線等のプリチャージ時間として必要に
なるが、ビット線は小振幅のままであるため短い時間で
プリチャージが可能になる。

【００１８】一方、書き込み動作は選択メモリセルのワ
ード線のみアサートすることで、ワード線をアサートす
るとすぐにビット線を書き込みデータに応じて駆動す
る。

【００１９】読み出し時にメモリセルへの再書き込みを
行わないことから、破壊読み出しとなる。そのデータを
保護するためにキャッシュメモリ110を使用する。ダイ
ナミックメモリ100から読み出されたデータはキャッシ
ュメモリへ送られる。キャッシュメモリは読み出したデ
ータをあるエントリに格納するが、その際そのエントリ
のValidビットをセットする。さらに、キャッシュメモ
リのリプレース動作際、Validビットのセットされてい
るエントリに関しては、新しいデータをそのエントリに
格納すると同時に格納されていたデータをダイナミック
メモリへ書き戻す。(ライトアロケート方式のライト方
式を使用したライトバック方式の如く制御する。) このように制御することでダイナミックメモリから破壊
読み出しで読み出されたデータはキャッシュメモリのあ
るエントリに格納され、キャッシュメモリから追い出さ
れる(リプレース)際にはValidビットがセットされてい
るためダイナミックメモリへの書き戻しがなされる。ダ
イナミックメモリ100とキャッシュメモリ110内で往復し
ているだけで、元のデータは決して失われることがな
い。

【００２０】上記のダイナミックメモリ100とキャッシ
ュメモリ110との間のデータの流れはバスコントローラ1
16によって行われるが、ダイナミックメモリ100とキャ
ッシュが直接一つのバスで接続可能な構成になっていれ
ば図1中のバスコントローラは特に必要がないのは言う
までない。

【００２１】また、本発明のダイナミックメモリ100の
センスアンプには、例えば伊藤清男著、「超LSIメモ
リ」、培風館、p165に記載されているような直接センス
方式のセンスアンプが好適である。この直接センス方式
ではセンスアンプがビット線にデータを増幅するのを待
たずにメモリセル信号を直接共通データ出力線に取り出
すことができ、高速動作が可能である。従来のダイナミ
ックメモリでこの直接センス方式を使用した場合、その
センスアンプと並列にメモリセルへの再書き込み用のア
ンプが必要になるが、本発明のダイナミックメモリでは
これは必要ない。

【００２２】図4はこの直接センス方式のセンスアンプ
を本発明のダイナミックメモリに適用した場合の実施例
である。MCはダイナミック型メモリセル、301はイコラ
イザ回路、302は直接センス方式のセンスアンプ回路、3
03はライトアンプ回路、304はワードドライバ回路、305
a〜305dはワード線、BLと/BLはビット線、EQはイコライ
ザ回路起動信号、SAはセンスアンプ回路起動信号、WAは
ライトアンプ回路起動信号を示している。ROと/ROはセ
ンスアンプ回路からの出力線、WIと/WIはライトアンプ
回路への入力線を示しており、２本のデュアルレール信
号でI/O線（入出力線）を形成している。再書き込みア
ンプ回路がないのが特徴である。ここでは、出力線と入
力線を分離した例を示したが、共通とすることも可能で
ある。即ち入出力線とは書き込み読み出し用に分離した
２対のものであってもよいし、１対に共通化したもので
もよい。

【００２３】上記したように本発明のダイナミックメモ
リ100はtRCが従来のダイナミックメモリと比較して大幅
に短くできる。この特徴を使用するとダイナミックメモ
リ100を図5のようにパイプラインした場合にそのパイプ
ラインピッチを小さくできる。図5で、200は本発明のダ
イナミックメモリをパイプライン化した時の構成例であ
る。201はアドレスラッチ、202はアドレスデコーダ、20
3はアドレスドライバ、204はセンスアンプとライトアン
プ、205は入力データDIラッチ、206はライトバッファ、
207はI/O線210,211の信号を増幅するI/O線アンプ、208
と209はビット線対BLと/BL、210と211はI/O線対、212は
ワード線、213はメモリセルである。クロックCLKは201
と205と207に入力され、２ステージパイプライン構造に
なっている。

【００２４】読み出し時には、201でラッチされたアド
レスはデコードされた後、ワード線212の内、一本を選
択してアサートする。ビット線BL,/BLに出力されたメモ
リセルの情報は204で増幅される。増幅されたメモリセ
ルのデータは次のクロックによって207によってラッチ
され、出力データDOとして出力される。

【００２５】書き込み時には、201でラッチされたアド
レスはデコードされた後、ワード線212の内、一本を選
択してアサートする。同時に書き込みデータは205によ
ってラッチされ、206によってビット線BL,/BLを駆動す
る。この動作によってメモリセルへの書き込みが行われ
る。

【００２６】上記二つの動作にはビット線BL,/BLおよび
I/O線等のプリチャージ動作は省略したが、その方法は
特に限定しない。クロックCLKの立ち上がりからワード
線のアサートまでの間におこいなってもよい。

【００２７】従来のダイナミックメモリではtRCが長い
ためにパイプライン化してもそのパイプラインピッチが
長くなってしまうという欠点があった。従来ではこの欠
点を見かけ上隠ぺいするためにマルチバンクインターリ
ーブ等の方式が使用されているが、同一バンクへのアク
セスが連続したときにはパイプラインが乱れる等の問題
があり、またバンク制御が複雑になるという欠点があっ
た。

【００２８】図6は図5のダイナミックメモリのライトレ
イテンシとリードレイテンシを同じにした場合の実施例
である。レイテンシとはリードアクセス要求からリード
データ出力までの時間あるいは、ライトアクセス要求か
らライト動作終了までの時間である。

【００２９】221はリードアドレスラッチ、222、223、2
24はライトアドレスラッチ、225はセレクタである。矢
印付きの破線はクロック線を表し、ライトデータ制御部
226によって以下に示すように制御される。

【００３０】図5と比較すると、アドレスラッチ201がリ
ードアドレスラッチ221とライトアドレスラッチ222〜22
4とセレクタ225に置き換えられている。また、アドレス
ラッチの入力クロックと205の入力クロックはライトデ
ータ制御部226によって以下のように制御されている。

【００３１】ライトアドレスが入力されるとライトアド
レスラッチによってそのアドレスは遅延される。２クロ
ック後にライトデータは205によってラッチされ、ライ
ト準備状態となる。このライトアクセスの次にライトア
クセス要求があったタイミングで、224にラッチされて
いるアドレスと205にラッチされているデータを元にメ
モリセルにライトレイテンシ０で書き込まれる。したが
って、ライト動作はそのライトアクセスの次のライトア
クセス時に行われることになる。(ディレイドライトさ
れる) 図5の方式ではライトレイテンシ０、リードレイ
テンシ３であるが、図6のような構成で制御すること
で、ライトレイテンシとリードレイテンシをどちらも３
にできる。

【００３２】このようにライトとリードのレイテンシを
合わせるように制御することで、複数のCPUやバスマス
タからのアクセス要求、リフレッシュ要求等をパイプラ
インを乱すことなくダイナミックメモリへ投入できる。
また、本発明のダイナミックメモリを使用するデバイス
はリードレイテンシのみならず、ライトレイテンシも完
全に把握できる。したがって、ライトデータをリードレ
イテンシと同じレイテンシでダイナミックメモリに投入
するということが容易にでき、それによってリードとラ
イトが混在した場合のパイプライン充填率を高めること
ができる。

【００３３】なお、図6の方式ではライトアクセス後に
実際にメモリにその情報が書き込まれるのは少なくとも
２クロック後である。したがって、その間に同一アドレ
スに対してリードアクセス要求があった場合には注意が
必要である。

【００３４】(1)ライトアクセスの１クロック後に同一
アドレスにリードアクセスがあった場合、ライトデータ
はまだダイナミックメモリには入力されていないので、
次のクロックでそのライトデータを入力して、その次の
クロックでそのデータをフォワードすればよい。

【００３５】(2)ライトアクセスの２クロック後に同一
アドレスにリードアクセスがあった場合、そのクロック
でラッチしたライトデータをそのままフォワードすれば
よい。

【００３６】以上のフォワード回路を図6に付加したの
が図7である。231はアドレス比較器、232はセレクタ、2
33はラッチである。231のアドレス比較器によってメモ
リセルへ未書き込みのデータのリード要求がなされたこ
とを検出し、セレクタ232を用いて対応する読みだしデ
ータをフォワーディングしている。

【００３７】図1のキャッシュメモリ110はダイナミック
メモリ100と同一半導体チップ上に集積してもよいが、
別チップにしてもよい。

【００３８】また、ダイナミックメモリ100をCPUの主記
憶として使用する場合、キャッシュメモリ110はCPUの1
次キャッシュとして実現するのが最適である。あるいは
また、CPUの1次キャッシュと2次キャッシュからなるメ
モリシステムとして実現してもよい。この場合、ダイナ
ミックメモリ100から読み出されたデータは1次キャッシ
ュに書き込まれ、1次キャッシュから前記データが消去
される際には、前記データが2次キャッシュへ書き込ま
れ、2次キャッシュから前記データがリプレース際に、
前記データがダイナミックメモリ100に書き戻されるよ
うに制御するのが最適である。前記のようにキャッシュ
メモリ110をCPUの1次キャッシュあるいは2次キャッシュ
と兼ねることで面積効率を高くできる。

【００３９】本発明のダイナミックメモリは基本的に選
択メモリセルに接続されたワード線のみをアサートする
必要がある。したがって、選択メモリセルが少ない場
合、ワード線を多くのサブワード線に分割しデコードす
る必要がある。これが面積増加になる。一度に選択する
選択メモリセルの数を増やすためには以下に示す方法が
ある。

【００４０】(1)キャッシュメモリ110はダイナミックメ
モリ100と同一半導体チップ上に集積すれば、ピン数ネ
ックが無いためにキャッシュメモリのラインサイズを大
きくすることができ、一度に選択する選択メモリセルの
数を増やすことができる。極端な例ではキャッシュメモ
リのメモリセルをセンスアンプと並列にレイアウトして
もよい。

【００４１】(2)キャッシュメモリ110をCPUの1次キャッ
シュあるいは2次キャッシュを用いて実現するなどして
ダイナミックメモリ100とは別チップにした場合には、
キャッシュメモリ110とダイナミックメモリ100間だけの
データ転送サイズを多くする。例えばキャッシュメモリ
110をCPUの2次キャッシュで実現した場合、2次キャッシ
ュのラインサイズを大きくすればよい。

【００４２】また、本発明のダイナミックメモリに格納
されているデータはキャッシュメモリ110あるいはダイ
ナミックメモリ100中に存在する。したがって、これら
のメモリシステムに対して複数のバスマスタがある場
合、いわゆるコヒーレンシの問題が生じるが、例えば以
下のようにしてこの問題を解決できる。

【００４３】(1)キャッシュメモリ110とダイナミックメ
モリ100が同一半導体チップ上に集積されており、その
チップへのアクセスはキャッシュメモリ110を通しての
み行われるのであれば、ダイナミックメモリ100への直
接のアクセスは有り得ないのでコヒーレンシの問題は生
じない。

【００４４】(2)キャッシュメモリ110とダイナミックメ
モリ100が別チップ上に形成された場合、キャッシュメ
モリ110をCPUの1次キャッシュあるいは2次キャッシュを
用いて実現すればよい。ダイナミックメモリ100には直
接複数のCPUからのアクセスが可能になるが、CPUや1次
キャッシュあるいは2次キャッシュコントローラに内蔵
しているMESIプロトコル等を用いたコヒーレンシ補償方
法をそのまま使用できる。ダイナミックメモリ100から
データを読み出した場合にはそのデータのエントリのVa
lidビットはセットされるため、MESIプロトコルが他のC
PUの該当エントリアクセスをモニタしてくれる。

【００４５】図8はキャッシュメモリ110が使用できない
場合の本発明の完全パイプライン化したダイナミックメ
モリの使用例である。前記のように本発明のダイナミッ
クメモリは破壊読み出しである。したがって、読み出し
たデータはダイナミックメモリ内には存在しなくなる。
図8ではダイナミックメモリをパイプライン化して、読
み出した直後に同一アドレスに読み出したデータの書き
込み動作を行っている。(A)は図5の実施例を使用した場
合の波形である。(B)は図6あるいは図7の実施例を使用
した場合の波形である。前記のように図6あるいは図7の
方式を使うとアクセスオーバーヘッドを完全に1クロッ
クに抑えることができる。なお、複数のバスマスタがあ
った場合、コヒーレンシを補償するために、再書き込み
のための連続リードライト動作の後続するライトアクセ
スは最優先で行う必要がある。

【００４６】図8の方法はキャッシュメモリ110が使用で
きない場合のみならず、キャッシュメモリ110にValidビ
ット制御が使用できない場合でも使用できる。さらに、
キャッシュメモリ110が命令キャッシュであるときにも
使用できる。

【００４７】また、キャッシュメモリ110の数は限定し
ない。あるいはキャッシュメモリ110の中に複数のメモ
リ階層を持っていてもよい。命令キャッシュとデータキ
ャッシュのように二つあってもよい。データキャッシュ
の場合には図1で記述したValidビットを使用したアクセ
ス方法を使用し、命令キャッシュの場合には図8で記述
した方法を用いてリードアクセス後にライトアクセスす
ればよい。あるいは、ダイナミックメモリ100に二つの
モードも設け、本発明のダイナミックメモリ形式でアク
セスするモードと従来のダイナミックメモリ形式でアク
セスするモードを持っていてもよい。アクセス効率がよ
いモードをアクセス内容によって選択すれば、より効率
的にダイナミックメモリ100を使用することができる。

【００４８】以上の実施例ではValidビットを使用して
例を示したが、Validビットの有無は特に限定しない。
また、キャッシュメモリ110のラインサイズ、ウェイ
数、容量等も特に限定しない。ダイナミックメモリ100
から破壊読み出しされたデータがキャッシュメモリ110
に格納され、キャッシュメモリ110から追い出されたデ
ータがダイナミックメモリ100に格納されるようにすれ
ばよい。２つ以上のキャッシュメモリがある場合には、
それらのキャッシュメモリとダイナミックメモリの中で
データが常にあるように制御すればよい。要はダイナミ
ックメモリを破壊読み出し、読み出したデータがダイナ
ミックメモリを使用しているシステム全体の読み出した
ダイナミックメモリ以外のメモリ（本発明で言うキャッ
シュメモリ）に格納するように制御すればシステム構成
は特に限定しない。

【００４９】また、ダイナミックメモリ100の数も限定
しない。複数のダイナミックメモリチップに対して本発
明の方式を適用してもよいし、複数のダイナミックメモ
リチップの一部のダイナミックメモリに本発明の方式を
適用してもよい。

【００５０】さらに、キャッシュメモリ110のメモリセ
ルの構造は特に限定しない。キャパシタンスに電荷をた
めてデータを記憶するダイナミック型でもよいし、ポリ
抵抗あるいはTFTをもちいたSRAMメモリセルあるいは６
つのMOSトランジスタを用いた完全CMOS SRAMメモリセル
でもよい。

【００５１】以上の実施例による作用効果は以下の通り
である。

【００５２】(1)ダイナミックメモリを破壊読み出しと
することで、ビット線にデータを増幅する必要がなく、
tRASに相当する時間が必要ない。プリチャージ時間につ
いてはビット線は小振幅のままであるため短い時間でプ
リチャージが可能になる。

【００５３】(2)(1)によりサイクルタイムtRCを従来の
ダイナミックメモリと比較して大幅に短くできる。この
特徴を使用するとダイナミックメモリをパイプラインSR
AMのようにパイプラインした場合にそのパイプラインピ
ッチを小さくできる。

【００５４】(3)ダイナミックメモリのセンスアンプに
は、直接センス方式のセンスアンプを利用した場合に
は、高速な増幅動作が可能である。従来のダイナミック
メモリでこの直接センス方式を使用した場合、そのセン
スアンプと並列にメモリセルへの再書き込み用のアンプ
が必要になるが、本発明のダイナミックメモリでは必要
ないためチップ面積が低減できる。

【００５５】(4)以上の構成によりパイプライン化した
ダイナミックメモリにおいて、そのリードレイテンシと
ライトレイテンシを同じにできる。これにより、リード
とライトが混在した場合のパイプライン充填率を高める
ことができる。

【００５６】

【発明の効果】ダイナミックメモリセルの読み出し・書
き込みのサイクルタイムを短縮できるので、高速動作の
できるＤＲＡＭが実願できる。

【図面の簡単な説明】

【図１】本発明の実施例を示す図である。

【図２】従来のダイナミックメモリの動作波形を示す図
である。

【図３】本発明のダイナミックメモリの動作波形の一例
を示す図である。

【図４】直接センス方式のセンスアンプ回路を用いた本
発明のダイナミックメモリの実施例を示す図である。

【図５】本発明のパイプライン化したダイナミックメモ
リの実施例と、その動作波形を示す図である。

【図６】本発明のライトレイテンシとリードレイテンシ
が同じパイプライン化したダイナミックメモリの実施例
と、その動作波形を示す図である。

【図７】図５の実施例にフォワード回路をさらに付加し
た時の実施例を示す図である。

【図８】キャッシュメモリが使用できない場合の本発明
のダイナミックメモリの使用例を示す図である。

【符号の説明】

100……ダイナミックメモリ、 110……キャッシュメモ
リ、 200……完全パイプラインダイナミックメモリ、
220……ノーウェイトアクセス完全パイプラインダイ
ナミックメモリ、 230……フォワード回路付きノーウ
ェイトアクセス完全パイプラインダイナミックメモリ、
300……直接センス方式のセンスアンプを用いたダイ
ナミックメモリ、 Ra1、Ra2……リードアドレス、 Wa
1、Wa2……ライトアドレス、 Rd1、Rd2……リードデー
タ、 Wd1、Wd2……ライトデータ。

Claims (15)

【特許請求の範囲】
1. 【請求項１】複数のワード線と複数のビット線の交点に
   設けられた複数のダイナミック型メモリセルと、前記複
   数のビット線のそれぞれに対応して設けられた複数のセ
   ンスアンプと、前記複数のセンスアンプそれぞれに対応
   して設けられた複数の入出力線を有するダイナミックメ
   モリを含む半導体装置において、 前記ダイナミックメモリは、前記ワード線を選択して対
   応する前記ダイナミック型メモリセルの信号を対応する
   前記複数のビット線に読み出した後、前記読み出し信号
   の前記ダイナミック型メモリセルへの再書き込み期間に
   移行せずに、前記複数のセンスアンプが前記ビット線に
   読み出された信号を前記入出力線上で増幅した後、前記
   複数のビット線がプリチャージされる第１の読み出しモ
   ードを有することを特徴とする半導体装置。
2. 【請求項２】請求項１において、 前記ダイナミックメモリはさらに、前記ワード線を選択
   して対応する前記ダイナミック型メモリセルの信号を対
   応するビット線に読み出し、前記センスアンプが前記ビ
   ット線に読み出した信号を前記ビット線と入出力線上で
   増幅し、前記ダイナミック型メモリセルから読み出され
   た前記ダイナミック型メモリセルへ再書き込む第２の読
   み出しモードを有することを特徴とする半導体装置。
3. 【請求項３】請求項１または２において、 前記ダイナミックメモリは、対応するビット線にライト
   アンプをさらに備え、 前記ダイナミック型メモリセルへの書き込み動作時に、
   対応する前記ワード線を選択する直後あるいは直前ある
   いは同時に前記ライトアンプは書き込み信号を対応する
   前記ビット線に出力して、前記ダイナミック型メモリセ
   ルへ信号を書き込む第１の書き込みモードを有すること
   を特徴とする半導体装置。
4. 【請求項４】請求項３において、 前記ダイナミックメモリはさらに、前記ワード線を選択
   して対応する前記ダイナミック型メモリセルの信号を対
   応するビット線に読み出し、前記センスアンプは前記ビ
   ット線に読み出した信号を前記ビット線に増幅し、前記
   ダイナミック型メモリセルから読み出した情報を前記ダ
   イナミック型メモリセルへ再書き込みした後に、前記ラ
   イトアンプは書き込み信号を対応する前記ビット線に出
   力して、前記ダイナミック型メモリセルへ信号を書き込
   む第２の書き込みモードを有することを特徴とする半導
   体装置。
5. 【請求項５】請求項１から４のいずれかにおいて、 前記半導体装置はスタティック型メモリセルによって構
   成された少なくとも一つのキャッシュをさらに備え、 前記ダイナミックメモリからのデータの読み出し動作に
   おいて、 前記第１の読み出しモードで前記ダイナミックメモリか
   らデータを読み出し、前記データは少なくとも一つの前
   記キャッシュに書き込まれ、 前記キャッシュから前記データが消去される際には、前
   記データが前記ダイナミックメモリへ前記第１あるいは
   第２の書き込みモードによって書き戻されることを特徴
   とする半導体装置。
6. 【請求項６】複数のワード線と複数のビット線の交点に
   設けられた複数のダイナミック型メモリセルと、前記複
   数のビット線のそれぞれに対応して設けられた複数のセ
   ンスアンプと、前記複数のセンスアンプのそれぞれに対
   応して設けられた複数の入出力線を有するダイナミック
   メモリを含む半導体装置において、 複数のワード線のうち、アクセスすべきワード線を選択
   するためのロウアドレスを受けるアドレスラッチ回路を
   備え、前記アドレスラッチ回路は、所定周期を有するク
   ロック信号の変化点毎に前記ロウアドレスをラッチする
   ことを特徴とする半導体装置。
7. 【請求項７】請求項６において、 前記ダイナミックメモリは、前記ワード線を選択して対
   応する前記ダイナミック型メモリセルの信号を対応する
   ビット線に読み出した後、前記読み出し信号の前記ダイ
   ナミック型メモリセルへの再書き込み期間に移行せず
   に、前記センスアンプが前記ビット線に読み出した信号
   を前記入出力線上で増幅した後、前記複数のビット線が
   プリチャージされる第１の読み出しモードを有すること
   を特徴とする半導体装置。
8. 【請求項８】請求項７において、 前記記ダイナミックメモリは、対応するビット線にライ
   トアンプをさらに備え、 前記ダイナミック型メモリセ
   ルへの書き込み動作時に、対応する前記ワード線を選択
   する直後あるいは直前あるいは同時に前記ライトアンプ
   は書き込み信号を対応する前記ビット線に出力して前記
   ダイナミック型メモリセルへ信号を書き込む第１の書き
   込みモードを有することを特徴とする半導体装置。
9. 【請求項９】請求項６において、 前記ダイナミックメモリは、第１書き込みアクセス時に
   入力される第１書き込みアドレスと第１書き込みデータ
   が入力されるライト遅延回路をさらに有し、 前記第１書き込みアクセスに対応する前記ダイナミック
   型メモリセルへの書き込み動作は、第１書き込みアクセ
   スに続く第２書き込みアクセス時にライト遅延回路に格
   納されている前記第１書き込みアドレスと前記第１書き
   込みデータに対して行われることを特徴とする半導体装
   置。
10. 【請求項１０】請求項９において、 前記ダイナミックメモリは、アドレス比較器を有するフ
    ォワード回路をさらに備え、 読み出しアクセスにおいて、前記フォワード回路は、入
    力される読み出しアドレスを前記第１書き込みアドレス
    と前記アドレス比較器により比較し、第１書き込みアク
    セスと第２書き込みアクセスの間に前記第１書き込みア
    ドレスと同じアドレスの読み出しアクセスがあった場合
    には、第１書き込みデータを前記読み出しアクセスに対
    応する読み出しデータとして出力することを特徴とする
    半導体装置。
11. 【請求項１１】請求項７において、 前記半導体装置はスタティック型メモリセルによって構
    成された少なくとも一つのキャッシュをさらに備え、 前記ダイナミックメモリからのデータの読み出し動作に
    おいて、 前記第１の読み出しモードで前記ダイナミックメモリか
    らデータを読み出し、前記データは少なくとも一つの前
    記キャッシュに書き込まれ、 前記キャッシュから前記データが消去される際には、前
    記データが前記ダイナミックメモリへ前記第１あるいは
    第２の書き込みモードによって書き戻されることを特徴
    とする半導体装置。
12. 【請求項１２】請求項５または１１において、 前記ダイナミックメモリと前記キャッシュメモリの少な
    くとも一つが同一半導体チップ上に集積されていること
    を特徴とする半導体装置。
13. 【請求項１３】請求項５または１１において、 前記半導体装置は中央処理装置をさらに有し、 前記中央処理装置と前記キャッシュの少なくとも一つが
    同一半導体チップ上に集積されていることを特徴とする
    半導体装置
14. 【請求項１４】請求項１３において、 前記キャッシュの少なくとも一つはは前記中央処理装置
    の１次キャッシュであることを特徴とする半導体装置
15. 【請求項１５】請求項５または１１において、 前記半導体装置は中央処理装置をさらに有し、 前記キャッシュの少なくとも一つは前記中央処理装置の
    ２次キャッシュであることを特徴とする半導体装置