JPH0916539A - 共有メモリ使用方式 - Google Patents
共有メモリ使用方式Info
- Publication number
- JPH0916539A JPH0916539A JP7168612A JP16861295A JPH0916539A JP H0916539 A JPH0916539 A JP H0916539A JP 7168612 A JP7168612 A JP 7168612A JP 16861295 A JP16861295 A JP 16861295A JP H0916539 A JPH0916539 A JP H0916539A
- Authority
- JP
- Japan
- Prior art keywords
- shared memory
- signal
- circuit
- control processor
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 111
- 238000000034 method Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 6
- 230000002457 bidirectional effect Effects 0.000 description 2
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】
【課題】 制御プロセッサで共有する主記憶回路のアド
レス空間を節約する。 【解決手段】 共有メモリ空間となる共有メモリ回路
２，３と制御プロセッサ１との間に、転送モード設定回
路５および切替回路６を追加する。これにより、共有メ
モリ回路２を読み込み専用の共有メモリ空間として、ま
た共有メモリ回路３を書き込み専用の共有メモリ空間と
して動作させる。
レス空間を節約する。 【解決手段】 共有メモリ空間となる共有メモリ回路
２，３と制御プロセッサ１との間に、転送モード設定回
路５および切替回路６を追加する。これにより、共有メ
モリ回路２を読み込み専用の共有メモリ空間として、ま
た共有メモリ回路３を書き込み専用の共有メモリ空間と
して動作させる。
Description
【０００１】
【発明の属する技術分野】本発明は、主記憶空間上に確
保した共有メモリ空間を媒体に制御プロセッサの主記憶
内容を共有する共有メモリ使用方式に関する。
保した共有メモリ空間を媒体に制御プロセッサの主記憶
内容を共有する共有メモリ使用方式に関する。
【０００２】
【従来の技術】従来、制御プロセッサ間で主記憶内容の
共有を実現する場合、制御プロセッサから主記憶回路の
方向および主記憶回路から制御プロセッサへの方向の双
方向の情報転送が可能な主記憶回路を共有メモリとして
使用していた。
共有を実現する場合、制御プロセッサから主記憶回路の
方向および主記憶回路から制御プロセッサへの方向の双
方向の情報転送が可能な主記憶回路を共有メモリとして
使用していた。
【０００３】
【発明が解決しようとする課題】前述した双方向の情報
転送が可能な主記憶回路による共有メモリ使用方式で
は、書き込み用主記憶回路と読み込み用主記憶回路を異
なるアドレス空間に配置する必要があるため、共有メモ
リの大容量化に伴い主記憶空間を圧迫するという問題が
ある。
転送が可能な主記憶回路による共有メモリ使用方式で
は、書き込み用主記憶回路と読み込み用主記憶回路を異
なるアドレス空間に配置する必要があるため、共有メモ
リの大容量化に伴い主記憶空間を圧迫するという問題が
ある。
【０００４】本発明の目的は、制御プロセッサで共有す
る主記憶回路のアドレス空間を節約する共有メモリ使用
方式を提供することにある。
る主記憶回路のアドレス空間を節約する共有メモリ使用
方式を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、前記の課題を
解決するために、主記憶空間の一部分を共有メモリ空間
とし制御プロセッサで主記憶空間を共有するメモリ使用
方式において、書き込み専用と読み込み専用の２種類の
主記憶回路でアドレスを共有し、主記憶空間と制御プロ
セッサ間のデータ転送の方向によって主記憶空間の選択
を切り替えることを特徴とする。
解決するために、主記憶空間の一部分を共有メモリ空間
とし制御プロセッサで主記憶空間を共有するメモリ使用
方式において、書き込み専用と読み込み専用の２種類の
主記憶回路でアドレスを共有し、主記憶空間と制御プロ
セッサ間のデータ転送の方向によって主記憶空間の選択
を切り替えることを特徴とする。
【０００６】
【発明の実施の形態】次に、本発明の実施の形態を図面
を参照して説明する。
を参照して説明する。
【０００７】図１は、本発明の１実施の形態による共有
メモリ使用方式を示すブロック図である。図１に示すよ
うに、本発明の共有メモリ使用方式は、制御プロセッサ
１と、共有メモリ回路２と、共有メモリ回路３と、アド
レスデコーダ４とから成る基本構成に、転送モード設定
回路５と、切替回路６とを追加してなるものである。
メモリ使用方式を示すブロック図である。図１に示すよ
うに、本発明の共有メモリ使用方式は、制御プロセッサ
１と、共有メモリ回路２と、共有メモリ回路３と、アド
レスデコーダ４とから成る基本構成に、転送モード設定
回路５と、切替回路６とを追加してなるものである。
【０００８】転送モード設定回路５は、データの転送モ
ードを設定するものであり、制御プロセッサ１から読み
込み信号１６および書き込み信号１７を受け、読み込み
モード信号または書き込みモード信号のいずれかの転送
モード信号１８を切替回路６に出力する。制御プロセッ
サ１と共有メモリ回路２，３との間では、データ信号７
の送受が行われる。制御プロセッサ１は、共有メモリ
２，３にアドレス信号８を与え、アドレスデコーダ４に
はアドレス信号９を与える。
ードを設定するものであり、制御プロセッサ１から読み
込み信号１６および書き込み信号１７を受け、読み込み
モード信号または書き込みモード信号のいずれかの転送
モード信号１８を切替回路６に出力する。制御プロセッ
サ１と共有メモリ回路２，３との間では、データ信号７
の送受が行われる。制御プロセッサ１は、共有メモリ
２，３にアドレス信号８を与え、アドレスデコーダ４に
はアドレス信号９を与える。
【０００９】切替回路６は、共有メモリ選択信号１０を
受け、転送モード信号１８に応じた共有メモリ選択信号
１４または１５を共有メモリ回路２または３に出力す
る。すなわち、読み込みモードの場合、切替回路６に入
力された共有メモリ選択信号１０を共有メモリ回路２へ
の共有メモリ選択信号１４として出力する。書き込みモ
ードの場合、切替回路６に入力された共有メモリ選択信
号１０を共有メモリ回路３への共有メモリ選択信号１５
として出力する。従って、共有メモリ回路２および３
は、同一アドレス空間に配置されていながら、それぞれ
独立した読み込み専用および書き込み専用の共有メモリ
として動作する。
受け、転送モード信号１８に応じた共有メモリ選択信号
１４または１５を共有メモリ回路２または３に出力す
る。すなわち、読み込みモードの場合、切替回路６に入
力された共有メモリ選択信号１０を共有メモリ回路２へ
の共有メモリ選択信号１４として出力する。書き込みモ
ードの場合、切替回路６に入力された共有メモリ選択信
号１０を共有メモリ回路３への共有メモリ選択信号１５
として出力する。従って、共有メモリ回路２および３
は、同一アドレス空間に配置されていながら、それぞれ
独立した読み込み専用および書き込み専用の共有メモリ
として動作する。
【００１０】図２は、上述した共有メモリ使用方式を複
数の制御プロセッサに適用した場合における本発明の他
の実施の形態を示すブロック図である。
数の制御プロセッサに適用した場合における本発明の他
の実施の形態を示すブロック図である。
【００１１】図２に示すように、本発明の共有メモリ使
用方式は、制御プロセッサ２１，２２と、共有メモリ回
路２３，２４と、アドレスデコーダ２５，２６と、転送
モード設定回路２７，２８と、切替回路２９，３０とを
有している。
用方式は、制御プロセッサ２１，２２と、共有メモリ回
路２３，２４と、アドレスデコーダ２５，２６と、転送
モード設定回路２７，２８と、切替回路２９，３０とを
有している。
【００１２】共有メモリ回路２３からデータ信号３１が
制御プロセッサ２１，２２に与えられ、かつ、共有メモ
リ回路２４からデータ信号３２が制御プロセッサ２１，
２２に与えられる。制御プロセッサ２１からアドレス信
号３３が制御プロセッサ２１，２２およびアドレスデコ
ーダ２５に与えられ、かつ、制御プロセッサ２２からア
ドレス信号３４が制御プロセッサ２１，２２およびアド
レスデコーダ２６に与えられる。制御プロセッサ２１か
ら読み込み信号３５が共有メモリ回路２３および転送モ
ード設定回路２７に与えられる。制御プロセッサ２２か
ら読み込み信号３６が共有メモリ回路２４および転送モ
ード設定回路２８に与えられる。制御プロセッサ２１か
ら書き込み信号３７が共有メモリ回路２３および転送モ
ード設定回路２７に与えられる。制御プロセッサ２２か
ら書き込み信号３８が共有メモリ回路２４および転送モ
ード設定回路２８に与えられる。
制御プロセッサ２１，２２に与えられ、かつ、共有メモ
リ回路２４からデータ信号３２が制御プロセッサ２１，
２２に与えられる。制御プロセッサ２１からアドレス信
号３３が制御プロセッサ２１，２２およびアドレスデコ
ーダ２５に与えられ、かつ、制御プロセッサ２２からア
ドレス信号３４が制御プロセッサ２１，２２およびアド
レスデコーダ２６に与えられる。制御プロセッサ２１か
ら読み込み信号３５が共有メモリ回路２３および転送モ
ード設定回路２７に与えられる。制御プロセッサ２２か
ら読み込み信号３６が共有メモリ回路２４および転送モ
ード設定回路２８に与えられる。制御プロセッサ２１か
ら書き込み信号３７が共有メモリ回路２３および転送モ
ード設定回路２７に与えられる。制御プロセッサ２２か
ら書き込み信号３８が共有メモリ回路２４および転送モ
ード設定回路２８に与えられる。
【００１３】制御プロセッサ２１は、読み込みモードの
場合に共有メモリ回路２３を選択し、書き込みモードの
場合に共有メモリ回路２４を選択する。一方、制御プロ
セッサ２２は、読み込みモードの場合共有メモリ回路２
４を選択し、書き込みモードの場合に共有メモリ回路２
３を選択する。
場合に共有メモリ回路２３を選択し、書き込みモードの
場合に共有メモリ回路２４を選択する。一方、制御プロ
セッサ２２は、読み込みモードの場合共有メモリ回路２
４を選択し、書き込みモードの場合に共有メモリ回路２
３を選択する。
【００１４】図３は、図２における制御プロセッサ２１
および２２の主記憶回路のアドレス空間を示す図であ
る。制御プロセッサ２１，２２は、２つの共有メモリ回
路２３，２４のアドレス空間を共有し、一方の共有メモ
リ回路を読み込み専用に、他方の共有メモリ回路を書き
込み専用として動作させることにより、制御プロセッサ
２１，２２の間のメモリ転送を同一アドレス空間上で実
現している。すなわち、制御プロセッサ２１から制御プ
ロセッサ２２へのメモリ転送では共有メモリ２３を使用
し、制御プロセッサ２２から制御プロセッサ２１へのメ
モリ転送では共有メモリ２４を使用する。
および２２の主記憶回路のアドレス空間を示す図であ
る。制御プロセッサ２１，２２は、２つの共有メモリ回
路２３，２４のアドレス空間を共有し、一方の共有メモ
リ回路を読み込み専用に、他方の共有メモリ回路を書き
込み専用として動作させることにより、制御プロセッサ
２１，２２の間のメモリ転送を同一アドレス空間上で実
現している。すなわち、制御プロセッサ２１から制御プ
ロセッサ２２へのメモリ転送では共有メモリ２３を使用
し、制御プロセッサ２２から制御プロセッサ２１へのメ
モリ転送では共有メモリ２４を使用する。
【００１５】
【発明の効果】本発明は、主記憶空間の固定領域に共有
メモリ空間を持ち、同一アドレス空間に配置した読み込
み専用の主記憶回路と書き込み専用の主記憶回路を選択
して使用することにより、主記憶のアドレス空間を節約
することができる。
メモリ空間を持ち、同一アドレス空間に配置した読み込
み専用の主記憶回路と書き込み専用の主記憶回路を選択
して使用することにより、主記憶のアドレス空間を節約
することができる。
【図１】本発明の１実施の形態を示すブロック図であ
る。
る。
【図２】本発明の共有メモリ使用方式を複数の制御プロ
セッサに適用した実施の形態を示すブロック図である。
セッサに適用した実施の形態を示すブロック図である。
【図３】図２に示す共有メモリ使用方式における各制御
プロセッサの主記憶のアドレス空間を示す図である。
プロセッサの主記憶のアドレス空間を示す図である。
１ 制御プロセッサ ２，３ 共有メモリ回路 ４ アドレスデコーダ ５ 転送モード設定回路 ６ 切替回路 ７ データ信号 ８，９ アドレス信号 １０，１４，１５ 共有メモリ選択信号 １１〜１３ 主記憶選択信号 １６ 読み込み信号 １７ 書き込み信号 １８ 転送モード信号 ２１，２２ 制御プロセッサ ２３，２４ 共有メモリ（回路） ２５，２６ アドレスデコーダ ２７，２８ 転送モード設定回路 ２９，３０ 切替回路 ３１，３２ データ信号 ３３，３４ アドレス信号 ３５，３６ 読み込み信号 ３７，３８ 書き込み信号
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年９月４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】共有メモリ回路２３からデータ信号３１が
制御プロセッサ２１に与えられ、かつ、共有メモリ回路
２４からデータ信号３２が制御プロセッサ２２に与えら
れる。制御プロセッサ２１からデータ信号３１が共有メ
モリ回路２４に与えられ、かつ、制御プロセッサ２２か
らデータ信号３２が共有メモリ回路２３に与えられる。
制御プロセッサ２１からアドレス信号３３が共有メモリ
回路２３，２４およびアドレスデコーダ２５に与えら
れ、かつ、制御プロセッサ２２からアドレス信号３４が
共有メモリ回路２３，２４およびアドレスデコーダ２６
に与えられる。制御プロセッサ２１から読み込み信号３
５が共有メモリ回路２３および転送モード設定回路２７
に与えられる。制御プロセッサ２２から読み込み信号３
６が共有メモリ回路２４および転送モード設定回路２８
に与えられる。制御プロセッサ２１から書き込み信号３
７が共有メモリ回路２３および転送モード設定回路２７
に与えられる。制御プロセッサ２２から書き込み信号３
８が共有メモリ回路２４および転送モード設定回路２８
に与えられる。
制御プロセッサ２１に与えられ、かつ、共有メモリ回路
２４からデータ信号３２が制御プロセッサ２２に与えら
れる。制御プロセッサ２１からデータ信号３１が共有メ
モリ回路２４に与えられ、かつ、制御プロセッサ２２か
らデータ信号３２が共有メモリ回路２３に与えられる。
制御プロセッサ２１からアドレス信号３３が共有メモリ
回路２３，２４およびアドレスデコーダ２５に与えら
れ、かつ、制御プロセッサ２２からアドレス信号３４が
共有メモリ回路２３，２４およびアドレスデコーダ２６
に与えられる。制御プロセッサ２１から読み込み信号３
５が共有メモリ回路２３および転送モード設定回路２７
に与えられる。制御プロセッサ２２から読み込み信号３
６が共有メモリ回路２４および転送モード設定回路２８
に与えられる。制御プロセッサ２１から書き込み信号３
７が共有メモリ回路２３および転送モード設定回路２７
に与えられる。制御プロセッサ２２から書き込み信号３
８が共有メモリ回路２４および転送モード設定回路２８
に与えられる。
Claims (2)
- 【請求項１】 主記憶空間の一部分を共有メモリ空間と
し制御プロセッサで主記憶空間を共有する共有メモリ使
用方式において、書き込み専用と読み込み専用の２種類
の主記憶回路でアドレスを共有し、主記憶空間と制御プ
ロセッサ間のデータ転送の方向によって主記憶空間の選
択を切り替えることを特徴とする共有メモリ使用方式。 - 【請求項２】 請求項１に記載された共有メモリ使用方
式において、前記主記憶空間上の一部分に確保した共有
メモリ空間へのアクセスモードを決定するためのデータ
転送モードを設定する手段と、読み込み専用の共有メモ
リ空間のアドレスと書き込み専用の共有メモリ空間のア
ドレスを共有する手段と、前記データ転送モードによっ
て読み込み専用あるいは書き込み専用のいずれかの共有
メモリ空間を選択する手段とを有していることを特徴と
する共有メモリ使用方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7168612A JPH0916539A (ja) | 1995-07-04 | 1995-07-04 | 共有メモリ使用方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7168612A JPH0916539A (ja) | 1995-07-04 | 1995-07-04 | 共有メモリ使用方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0916539A true JPH0916539A (ja) | 1997-01-17 |
Family
ID=15871292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7168612A Pending JPH0916539A (ja) | 1995-07-04 | 1995-07-04 | 共有メモリ使用方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0916539A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7517073B2 (en) | 2004-03-16 | 2009-04-14 | Canon Kabushiki Kaisha | Liquid composition, set of liquid composition and ink, ink jet recording apparatus, and image forming method |
-
1995
- 1995-07-04 JP JP7168612A patent/JPH0916539A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7517073B2 (en) | 2004-03-16 | 2009-04-14 | Canon Kabushiki Kaisha | Liquid composition, set of liquid composition and ink, ink jet recording apparatus, and image forming method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20010010057A1 (en) | Semiconductor integrated circuit, computer system, data processor and data processing method | |
| KR100267412B1 (ko) | 블럭 기록 기능이 있는 반도체 메모리 장치 | |
| US5701436A (en) | Information processing apparatus including synchronous storage having backup registers for storing the latest sets of information to enable state restoration after interruption | |
| JPH0916539A (ja) | 共有メモリ使用方式 | |
| JPS59226958A (ja) | メモリ−装置 | |
| US4618946A (en) | Dual page memory system having storage elements which are selectively swapped between the pages | |
| US6405293B1 (en) | Selectively accessible memory banks for operating in alternately reading or writing modes of operation | |
| US20020156964A1 (en) | Reduction of bank switching instructions in main memory of data processing apparatus having main memory and plural memory | |
| JP3131918B2 (ja) | メモリ装置 | |
| JPS6246354A (ja) | ペ−ジ履歴メモリ制御方式 | |
| JPH0520173A (ja) | キヤツシユメモリ回路 | |
| JP2547256B2 (ja) | Ｄｍａ装置 | |
| KR900003148B1 (ko) | 일시 화상 기억형 모니터 인터페이스 | |
| JP2636253B2 (ja) | 拡張バス方式 | |
| JP2841432B2 (ja) | データ転送装置 | |
| JPS646491B2 (ja) | ||
| JPH0865497A (ja) | 画像処理システム | |
| JPH10293716A (ja) | メモリ使用方式 | |
| JPH01261767A (ja) | データ通信方式 | |
| JPS63100554A (ja) | メモリ制御装置 | |
| JPH04155454A (ja) | 情報処理装置 | |
| JPH08235054A (ja) | 共有メモリ | |
| JPH02139651A (ja) | アドレスデコード回路 | |
| JPH05165731A (ja) | 二重化記憶装置 | |
| JPH03204049A (ja) | メモリ制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980924 |