JPH0916545A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH0916545A JPH0916545A JP7162569A JP16256995A JPH0916545A JP H0916545 A JPH0916545 A JP H0916545A JP 7162569 A JP7162569 A JP 7162569A JP 16256995 A JP16256995 A JP 16256995A JP H0916545 A JPH0916545 A JP H0916545A
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- JP
- Japan
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- clock
- circuit
- state
- signal
- input terminal
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 消費電力が少ないマイクロコンピュータの提
供。 【構成】 クロック入力端子10をNAND回路12、NAND回路
13の各一入力端子と接続する。NAND回路12の出力端子を
クロック出力端子11と接続する。ウエイト状態選択信号
ＳW (ウエイト信号WIT)をAND 回路120 の一入力端子
(他入力端子) へ入力する。AND 回路120 の出力端子をN
OR 回路23の一入力端子と接続する。発振状態選択信号
ＳE をNOR 回路24の一入力端子へ入力し、ストップ信号
STP をNOR 回路23,24 の各他入力端子へ入力する。NOR
回路23(24)の出力端子をNAND回路13(12)の他入力端子と
接続する。
供。 【構成】 クロック入力端子10をNAND回路12、NAND回路
13の各一入力端子と接続する。NAND回路12の出力端子を
クロック出力端子11と接続する。ウエイト状態選択信号
ＳW (ウエイト信号WIT)をAND 回路120 の一入力端子
(他入力端子) へ入力する。AND 回路120 の出力端子をN
OR 回路23の一入力端子と接続する。発振状態選択信号
ＳE をNOR 回路24の一入力端子へ入力し、ストップ信号
STP をNOR 回路23,24 の各他入力端子へ入力する。NOR
回路23(24)の出力端子をNAND回路13(12)の他入力端子と
接続する。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータに
関するものである。
関するものである。
【０００２】
【従来の技術】マイクロコンピュータは、クロックに同
期してCPU 、及びタイマ、シリアル入出力インタフェー
ス等の周辺回路を動作させるようにしており、そのため
クロック供給回路を内蔵している。このようなマイクロ
コンピュータのクロック供給回路は、一般にCPU 及び周
辺回路の動作を不要とする場合に、それらに供給するク
ロックを停止して可及的に消費電力を抑制する機能があ
る。その１つの機能にクロックの発振を停止させるスト
ップ機能があり、他の１つの機能にクロックの発振を停
止させずに、CPU 及び周辺回路へのクロックの供給を停
止させるウエイト機能がある。
期してCPU 、及びタイマ、シリアル入出力インタフェー
ス等の周辺回路を動作させるようにしており、そのため
クロック供給回路を内蔵している。このようなマイクロ
コンピュータのクロック供給回路は、一般にCPU 及び周
辺回路の動作を不要とする場合に、それらに供給するク
ロックを停止して可及的に消費電力を抑制する機能があ
る。その１つの機能にクロックの発振を停止させるスト
ップ機能があり、他の１つの機能にクロックの発振を停
止させずに、CPU 及び周辺回路へのクロックの供給を停
止させるウエイト機能がある。
【０００３】図13は従来のマイクロコンピュータの構成
を示すブロック図である。マイクロコンピュータMCに
は、後述する外付け発振回路を接続するための外付端子
あるクロック入力端子10とクロック出力端子11とを設け
ている。クロック入力端子10とクロック出力端子11との
間には、帰還抵抗82と、セラミック又は水晶発振子から
なる発振素子81との並列回路が介装される。クロック入
力端子10はコンデンサ84を介してクロック出力端子11は
コンデンサ83を介して接地されている。これらの帰還抵
抗82と、発振素子81と、コンデンサ83,84 とにより外付
け発振回路88が構成されている。またクロック入力端子
10は発振用のNAND回路12の一入力端子と接続され、その
他入力端子にはクロックの発振を停止させるストップ信
号STP の反転信号である反転ストップ信号＃STP が入力
される。
を示すブロック図である。マイクロコンピュータMCに
は、後述する外付け発振回路を接続するための外付端子
あるクロック入力端子10とクロック出力端子11とを設け
ている。クロック入力端子10とクロック出力端子11との
間には、帰還抵抗82と、セラミック又は水晶発振子から
なる発振素子81との並列回路が介装される。クロック入
力端子10はコンデンサ84を介してクロック出力端子11は
コンデンサ83を介して接地されている。これらの帰還抵
抗82と、発振素子81と、コンデンサ83,84 とにより外付
け発振回路88が構成されている。またクロック入力端子
10は発振用のNAND回路12の一入力端子と接続され、その
他入力端子にはクロックの発振を停止させるストップ信
号STP の反転信号である反転ストップ信号＃STP が入力
される。
【０００４】NAND回路12の出力端子はクロック出力端子
11及びシュミットトリガ回路14の入力端子と接続されて
いる。シュミットトリガ回路14の出力端子はノイズキャ
ンセラ15の入力端子と接続され、ノイズキャンセラ15の
出力端子はAND 回路16の一入力端子と接続されている。
一入力端子に、ウエイト状態において周辺回路へのクロ
ックの供給を停止させる状態を選択するウエイト状態選
択信号ＳW が入力され、他入力端子にCPU 及び周辺回路
へのクロックの供給を停止させるウエイト信号WIT が入
力されるNAND回路20の出力端子はAND 回路16の他入力端
子と接続されている。AND 回路16の出力端子は1/2 分周
器17の入力端子と接続され、その出力端子はAND 回路18
の一入力端子及び分周回路30の入力端子と接続されてい
る。ウエイト信号WIT を一入力端子に、ストップ信号 S
TP1 を他入力端子に入力されているNOR 回路22の出力端
子はAND 回路18の他入力端子と接続されている。AND 回
路18の出力端子はCPU １と接続されている。
11及びシュミットトリガ回路14の入力端子と接続されて
いる。シュミットトリガ回路14の出力端子はノイズキャ
ンセラ15の入力端子と接続され、ノイズキャンセラ15の
出力端子はAND 回路16の一入力端子と接続されている。
一入力端子に、ウエイト状態において周辺回路へのクロ
ックの供給を停止させる状態を選択するウエイト状態選
択信号ＳW が入力され、他入力端子にCPU 及び周辺回路
へのクロックの供給を停止させるウエイト信号WIT が入
力されるNAND回路20の出力端子はAND 回路16の他入力端
子と接続されている。AND 回路16の出力端子は1/2 分周
器17の入力端子と接続され、その出力端子はAND 回路18
の一入力端子及び分周回路30の入力端子と接続されてい
る。ウエイト信号WIT を一入力端子に、ストップ信号 S
TP1 を他入力端子に入力されているNOR 回路22の出力端
子はAND 回路18の他入力端子と接続されている。AND 回
路18の出力端子はCPU １と接続されている。
【０００５】分周回路30は周辺回路２…２夫々に適合す
るように分周したクロックｆi …ｆ k を出力し、また特
定の周波数のクロックｆWDT を出力するようになってお
り、クロックｆWDT はカウント対象としてカウント手段
31へ入力される。カウント手段31から出力されるオーバ
フロー信号OFは、RSフリップフロップ33のリセット端子
Ｒへ入力される。RSフリップフロップ33の出力端子Ｑは
スイッチ手段32の一側切換端子と接続されている。スト
ップ信号STP はカウント手段31の制御端子と、RSフリッ
プフロップ33のセット端子Ｓとスイッチ手段32の他側切
換端子とに与えられる。RSフリップフロップ33はストッ
プ信号STP でセットされ、カウント手段31からのオーバ
ーフロー信号OFでリセットされる。スイッチ手段32はク
ロックの発振を停止させるか、発振を再開させるかを選
択するストップ復帰選択信号ＳSにより切換制御される
ようになっており、ストップ復帰選択信号ＳS がＬレベ
ルの場合 (Ｈレベルの場合) は一側切換端子側 (他側切
換端子側) へ切換えられるようになっている。
るように分周したクロックｆi …ｆ k を出力し、また特
定の周波数のクロックｆWDT を出力するようになってお
り、クロックｆWDT はカウント対象としてカウント手段
31へ入力される。カウント手段31から出力されるオーバ
フロー信号OFは、RSフリップフロップ33のリセット端子
Ｒへ入力される。RSフリップフロップ33の出力端子Ｑは
スイッチ手段32の一側切換端子と接続されている。スト
ップ信号STP はカウント手段31の制御端子と、RSフリッ
プフロップ33のセット端子Ｓとスイッチ手段32の他側切
換端子とに与えられる。RSフリップフロップ33はストッ
プ信号STP でセットされ、カウント手段31からのオーバ
ーフロー信号OFでリセットされる。スイッチ手段32はク
ロックの発振を停止させるか、発振を再開させるかを選
択するストップ復帰選択信号ＳSにより切換制御される
ようになっており、ストップ復帰選択信号ＳS がＬレベ
ルの場合 (Ｈレベルの場合) は一側切換端子側 (他側切
換端子側) へ切換えられるようになっている。
【０００６】図14はシュミットトリガ回路14の構成を示
すブロック図である。図14(a) はシュミットトリガ回路
14の入力端子INが、インバータ50の入力端子と、インバ
ータ51の出力端子とに接続されており、インバータ50の
出力端子とインバータ51の入力端子とがシュミットトリ
ガ回路14の出力端子OUT と接続されている。図14(b)に
おいてはシュミットトリガ回路14の入力端子INが、イン
バータ52及びインバータ53の入力端子と接続され、イン
バータ52の出力端子はAND 回路54及びAND 回路55の各一
入力端子と接続されている。インバータ53の出力端子
は、AND 回路54及びAND 回路55の各他入力端子と接続さ
れている。AND 回路54の出力端子はNOR 回路56の一入力
端子と、AND 回路55の出力端子はNOR 回路57の一入力端
子と接続されている。NOR 回路56の出力端子はNOR 回路
57の他入力端子と、NOR 回路57の出力端子はNOR 回路56
の他入力端子と接続されている。NOR 回路57の出力端子
はシュミットトリガ回路14の出力端子OUT と接続されて
いる。
すブロック図である。図14(a) はシュミットトリガ回路
14の入力端子INが、インバータ50の入力端子と、インバ
ータ51の出力端子とに接続されており、インバータ50の
出力端子とインバータ51の入力端子とがシュミットトリ
ガ回路14の出力端子OUT と接続されている。図14(b)に
おいてはシュミットトリガ回路14の入力端子INが、イン
バータ52及びインバータ53の入力端子と接続され、イン
バータ52の出力端子はAND 回路54及びAND 回路55の各一
入力端子と接続されている。インバータ53の出力端子
は、AND 回路54及びAND 回路55の各他入力端子と接続さ
れている。AND 回路54の出力端子はNOR 回路56の一入力
端子と、AND 回路55の出力端子はNOR 回路57の一入力端
子と接続されている。NOR 回路56の出力端子はNOR 回路
57の他入力端子と、NOR 回路57の出力端子はNOR 回路56
の他入力端子と接続されている。NOR 回路57の出力端子
はシュミットトリガ回路14の出力端子OUT と接続されて
いる。
【０００７】図15はノイズキャンセラ15の構成を示すブ
ロック図である。図15(a) はノイズキャンセラ15の入力
端子INがインバータ60, インバータ61, インバータ62,
インバータ63の直列回路を介してNAND回路64の一入力端
子と接続されており、直接にNAND回路64の他入力端子と
接続されている。NAND回路64の出力端子はインバータ65
の入力端子と接続され、インバータ65の出力端子はノイ
ズキャンセラ15の出力端子OUT と接続されている。図15
(b) はノイズキャンセラ15の入力端子INがインバータ66
と抵抗68との直列回路を介してインバータ67の入力端子
と接続されており、抵抗68とインバータ67の入力端子と
の接続部はコンデンサ69を介して接地されている。イン
バータ67の出力端子はノイズキャンセラ15の出力端子OU
T と接続されている。
ロック図である。図15(a) はノイズキャンセラ15の入力
端子INがインバータ60, インバータ61, インバータ62,
インバータ63の直列回路を介してNAND回路64の一入力端
子と接続されており、直接にNAND回路64の他入力端子と
接続されている。NAND回路64の出力端子はインバータ65
の入力端子と接続され、インバータ65の出力端子はノイ
ズキャンセラ15の出力端子OUT と接続されている。図15
(b) はノイズキャンセラ15の入力端子INがインバータ66
と抵抗68との直列回路を介してインバータ67の入力端子
と接続されており、抵抗68とインバータ67の入力端子と
の接続部はコンデンサ69を介して接地されている。イン
バータ67の出力端子はノイズキャンセラ15の出力端子OU
T と接続されている。
【０００８】次に図13に示したマイクロコンピュータの
動作を説明する。図13に示すようにクロック入力端子10
及びクロック出力端子11に自励発振の外付け発振回路88
を接続して発振動作させる場合、発振動作を停止させる
ストップ命令を実行していない状態、つまりストップ信
号STP がＬレベル (反転ストップ信号＃STP がＨレベ
ル) の状態ではNAND回路12が信号伝達可能な状態とな
り、それによって外付け発振回路88が発振動作し、発振
による正弦波のクロックを発生させるそしてNAND回路12
を通ってクロック出力端子11へ与える正弦波のクロック
はシュミットトリガ回路14へ入力されて方形波のクロッ
クに波形整形された後ノイズキャンセラ15を通ってノイ
ズ成分が除去されたクロックφx がノイズキャンセラ15
から出力される。
動作を説明する。図13に示すようにクロック入力端子10
及びクロック出力端子11に自励発振の外付け発振回路88
を接続して発振動作させる場合、発振動作を停止させる
ストップ命令を実行していない状態、つまりストップ信
号STP がＬレベル (反転ストップ信号＃STP がＨレベ
ル) の状態ではNAND回路12が信号伝達可能な状態とな
り、それによって外付け発振回路88が発振動作し、発振
による正弦波のクロックを発生させるそしてNAND回路12
を通ってクロック出力端子11へ与える正弦波のクロック
はシュミットトリガ回路14へ入力されて方形波のクロッ
クに波形整形された後ノイズキャンセラ15を通ってノイ
ズ成分が除去されたクロックφx がノイズキャンセラ15
から出力される。
【０００９】次に発振動作をさせたままでCPU １へのク
ロックφの供給を停止させるウエイト命令を実行してい
ない状態、つまりウエイト信号WIT がＬレベルの状態で
はAND 回路20の出力＃ WIT1 はＨレベルになりAND 回路
16はノイズキャンセラ15が出力するクロックφx を通過
させて1/2 分周器17へ入力する。それにより1/2 分周器
17がクロックφx を２分周し、２分周したクロックｆ2
は分周回路30へ入力され、そこで分周されて周辺回路２
…２へ供給する。またウエイト信号WIT 及びストップ信
号 STP1 がともにＬレベルのためNOR 回路22の出力がＨ
レベルとなり、AND 回路18に入力されたクロックｆ
2 を、そのまま通過させ、AND 回路18から出力されるク
ロックφをCPU １へ供給する。
ロックφの供給を停止させるウエイト命令を実行してい
ない状態、つまりウエイト信号WIT がＬレベルの状態で
はAND 回路20の出力＃ WIT1 はＨレベルになりAND 回路
16はノイズキャンセラ15が出力するクロックφx を通過
させて1/2 分周器17へ入力する。それにより1/2 分周器
17がクロックφx を２分周し、２分周したクロックｆ2
は分周回路30へ入力され、そこで分周されて周辺回路２
…２へ供給する。またウエイト信号WIT 及びストップ信
号 STP1 がともにＬレベルのためNOR 回路22の出力がＨ
レベルとなり、AND 回路18に入力されたクロックｆ
2 を、そのまま通過させ、AND 回路18から出力されるク
ロックφをCPU １へ供給する。
【００１０】次にクロック入力端子10及びクロック出力
端子11に外付け発振回路88を接続せず、マイクロコンピ
ュータMCの外部から周波数が安定した方形波のクロック
をクロック入力端子10へ入力した場合は前述したように
正弦波のクロックをクロック入力端子10に入力した場合
と同様、クロック入力端子10へ入力したクロックはNAND
回路12を通ってシュミットトリガ回路14へ入力され、続
いてノイズキャンセラ15へ入力されて、ノイズキャンセ
ラ15から自励発振の場合のクロックと同様に出力され
る。
端子11に外付け発振回路88を接続せず、マイクロコンピ
ュータMCの外部から周波数が安定した方形波のクロック
をクロック入力端子10へ入力した場合は前述したように
正弦波のクロックをクロック入力端子10に入力した場合
と同様、クロック入力端子10へ入力したクロックはNAND
回路12を通ってシュミットトリガ回路14へ入力され、続
いてノイズキャンセラ15へ入力されて、ノイズキャンセ
ラ15から自励発振の場合のクロックと同様に出力され
る。
【００１１】次にマイクロコンピュータの全ての動作を
停止させて消費電力を可及的に少なくするためにストッ
プ命令を実行させた場合の動作を図16に示す各部信号の
タイミングチャートとともに説明する。ストップ復帰選
択信号ＳS がＬレベルの場合図16(a) に示すようにスト
ップ信号STP はストップ命令をCPU が実行した直後にＨ
レベルとなり、割り込み要求INT が発生した直後にＬレ
ベルとなる。ストップ信号SPT がＨレベルになるまで、
即ち反転ストップ信号＃STP がＬレベルになるまでは、
前述したようにクロック出力端子11にはクロック入力端
子10に入力された正弦波のクロックＸINが反転した正弦
波のクロックＸOUT が得られて、ノイズキャンセラ15か
らクロックφx が出力され、1/2 分周器17から２分周さ
れたクロックｆ2 が出力される通常の動作をする。また
ストップ信号STP がＨレベルになると、NAND回路12の他
入力端子に入力される反転ストップ信号＃STP がＬレベ
ルとなり、NAND回路12の出力はＨレベルに固定されて、
外付け発振回路88を自励発振させている場合は図16(a)
に示すようにストップ信号STP がＨレベルに反転した時
点で発振動作が停止し、クロックＸIN, ＸOUT が消滅す
る。また、外部からクロックが入力されている場合もク
ロック入力端子10に入力されたクロックＸINが図16(b)
に示すように遮断されてCPU １及び周辺回路２…２へ供
給するクロックｆ2 が消滅する。
停止させて消費電力を可及的に少なくするためにストッ
プ命令を実行させた場合の動作を図16に示す各部信号の
タイミングチャートとともに説明する。ストップ復帰選
択信号ＳS がＬレベルの場合図16(a) に示すようにスト
ップ信号STP はストップ命令をCPU が実行した直後にＨ
レベルとなり、割り込み要求INT が発生した直後にＬレ
ベルとなる。ストップ信号SPT がＨレベルになるまで、
即ち反転ストップ信号＃STP がＬレベルになるまでは、
前述したようにクロック出力端子11にはクロック入力端
子10に入力された正弦波のクロックＸINが反転した正弦
波のクロックＸOUT が得られて、ノイズキャンセラ15か
らクロックφx が出力され、1/2 分周器17から２分周さ
れたクロックｆ2 が出力される通常の動作をする。また
ストップ信号STP がＨレベルになると、NAND回路12の他
入力端子に入力される反転ストップ信号＃STP がＬレベ
ルとなり、NAND回路12の出力はＨレベルに固定されて、
外付け発振回路88を自励発振させている場合は図16(a)
に示すようにストップ信号STP がＨレベルに反転した時
点で発振動作が停止し、クロックＸIN, ＸOUT が消滅す
る。また、外部からクロックが入力されている場合もク
ロック入力端子10に入力されたクロックＸINが図16(b)
に示すように遮断されてCPU １及び周辺回路２…２へ供
給するクロックｆ2 が消滅する。
【００１２】次にストップ信号STP がＨレベルからＬレ
ベルに反転すると、自励発振の場合はNAND回路12が信号
伝達可能な状態になり発振動作を再開する。また外部か
らクロック入力端子10へクロックが入力されている場合
は、そのクロックをNAND回路12から出力することにな
る。
ベルに反転すると、自励発振の場合はNAND回路12が信号
伝達可能な状態になり発振動作を再開する。また外部か
らクロック入力端子10へクロックが入力されている場合
は、そのクロックをNAND回路12から出力することにな
る。
【００１３】そして図16(a) に示す自励発振の場合の動
作では、ストップ信号STP がＨレベルからＬレベルに反
転すると自励発振が可能となって、発振動作を開始する
が、発振動作が安定するまでに時間を要する。そのた
め、通常は図13に示すカウント手段31が所定時間を計時
してオーバーフロー信号OFを出力したときに、ストップ
信号 STP1 を始めてＨレベルからＬレベルに反転させて
CPU １へのクロックφの供給を再開させる。このような
動作を行わせるためにストップ復帰選択信号ＳSをＬレ
ベルにして図13におけるスイッチ手段32がオーバーフロ
ー信号OFでリセットされるRSフリップフロップ33の出力
を選択するようにしている。
作では、ストップ信号STP がＨレベルからＬレベルに反
転すると自励発振が可能となって、発振動作を開始する
が、発振動作が安定するまでに時間を要する。そのた
め、通常は図13に示すカウント手段31が所定時間を計時
してオーバーフロー信号OFを出力したときに、ストップ
信号 STP1 を始めてＨレベルからＬレベルに反転させて
CPU １へのクロックφの供給を再開させる。このような
動作を行わせるためにストップ復帰選択信号ＳSをＬレ
ベルにして図13におけるスイッチ手段32がオーバーフロ
ー信号OFでリセットされるRSフリップフロップ33の出力
を選択するようにしている。
【００１４】一方、図16(b) に示す外部からクロックが
入力される場合の動作では、ストップ信号STP がＨレベ
ルからＬレベルに反転し、ストップ命令後の復帰時には
発振動作が安定するのを待つ必要がないので、ストップ
復帰選択信号ＳS をＨレベルにして、ストップ信号STP
とストップ信号 STP1 とを同一の信号としている。この
ようにすることにより、ストップ信号STP がＨレベルか
らＬレベルに反転した後、クロックφを直ちにCPU １へ
供給することになる。なお、ストップ命令後の復帰時に
クロック入力端子10に入力されるクロックにノイズが生
じる可能性がある場合は、ストップ信号 STP1 をストッ
プ信号STP より僅かに遅れて反転するようにカウント手
段31と異なる別のカウント手段を用いることにより、ノ
イズが生じていないクロックをCPU １へ供給するように
している。
入力される場合の動作では、ストップ信号STP がＨレベ
ルからＬレベルに反転し、ストップ命令後の復帰時には
発振動作が安定するのを待つ必要がないので、ストップ
復帰選択信号ＳS をＨレベルにして、ストップ信号STP
とストップ信号 STP1 とを同一の信号としている。この
ようにすることにより、ストップ信号STP がＨレベルか
らＬレベルに反転した後、クロックφを直ちにCPU １へ
供給することになる。なお、ストップ命令後の復帰時に
クロック入力端子10に入力されるクロックにノイズが生
じる可能性がある場合は、ストップ信号 STP1 をストッ
プ信号STP より僅かに遅れて反転するようにカウント手
段31と異なる別のカウント手段を用いることにより、ノ
イズが生じていないクロックをCPU １へ供給するように
している。
【００１５】次に発振動作を停止させずにCPU １の動作
を停止させて、消費電力を可及的に少なくするためのウ
エイト命令を実行させた場合の動作を、図17に示す各部
信号のタイミングチャートとともに説明する。図17(a)
に示すようにウエイト命令をCPU １が実行した直後にウ
エイト信号WIT はＨレベルとなり、外部から割り込み要
求が発生した直後にウエイト信号WIT はＬレベルとな
る。ウエイト信号WIT がＨレベルの場合は、NOR 回路22
の出力がＬレベルとなるのでAND 回路18はそれに入力さ
れたクロックｆ2 を遮断し、CPU １へのクロックφの供
給を停止する。
を停止させて、消費電力を可及的に少なくするためのウ
エイト命令を実行させた場合の動作を、図17に示す各部
信号のタイミングチャートとともに説明する。図17(a)
に示すようにウエイト命令をCPU １が実行した直後にウ
エイト信号WIT はＨレベルとなり、外部から割り込み要
求が発生した直後にウエイト信号WIT はＬレベルとな
る。ウエイト信号WIT がＨレベルの場合は、NOR 回路22
の出力がＬレベルとなるのでAND 回路18はそれに入力さ
れたクロックｆ2 を遮断し、CPU １へのクロックφの供
給を停止する。
【００１６】ウエイト状態選択信号ＳW はウエイト状態
においてクロックｆ2 及び分周回路30が出力するクロッ
クｆi …ｆk ，ｆWDT を出力させるか否かを選択する信
号であって、Ｌレベルの場合にはこれらのクロック
ｆ2 , ｆi …ｆk ，ｆWDT を出力し、Ｈレベルの場合に
は出力させない。これらのクロックを出力しないように
すれば、ウエイト状態での消費電力はより小さくなる
が、周辺回路２…２は不動作になる。それ故、ウエイト
状態で周辺回路２…２を動作させる必要がある場合は、
ウエイト状態選択信号ＳW をＬレベルにして分周された
クロックｆi …ｆk を出力させておく必要がある。図17
(a) はウエイト状態選択信号ＳW がＬレベルの場合を示
している。この場合はNAND回路20の出力＃ WIT1 がＨレ
ベルであるためAND 回路16はクロックφx を出力させる
ことになり、1/2 分周器17からクロックｆ2 が出力さ
れ、分周回路30へ入力されて分周されたクロックｆi …
ｆk が周辺回路２…２へ供給されて周辺回路２…２の動
作が停止しない。
においてクロックｆ2 及び分周回路30が出力するクロッ
クｆi …ｆk ，ｆWDT を出力させるか否かを選択する信
号であって、Ｌレベルの場合にはこれらのクロック
ｆ2 , ｆi …ｆk ，ｆWDT を出力し、Ｈレベルの場合に
は出力させない。これらのクロックを出力しないように
すれば、ウエイト状態での消費電力はより小さくなる
が、周辺回路２…２は不動作になる。それ故、ウエイト
状態で周辺回路２…２を動作させる必要がある場合は、
ウエイト状態選択信号ＳW をＬレベルにして分周された
クロックｆi …ｆk を出力させておく必要がある。図17
(a) はウエイト状態選択信号ＳW がＬレベルの場合を示
している。この場合はNAND回路20の出力＃ WIT1 がＨレ
ベルであるためAND 回路16はクロックφx を出力させる
ことになり、1/2 分周器17からクロックｆ2 が出力さ
れ、分周回路30へ入力されて分周されたクロックｆi …
ｆk が周辺回路２…２へ供給されて周辺回路２…２の動
作が停止しない。
【００１７】図17(b) はウエイト状態選択信号ＳW がＨ
レベルの場合を示している。この場合、ウエイト状態に
おいてはNAND回路20の出力＃ WIT1 がＬレベルとなり、
AND回路16はクロックφx を出力せず、クロックｆ2 が
分周回路30へ入力されなくなり周辺回路２…２の動作が
停止する。またクロックｆ2 が出力されないのでCPU１
の動作も停止する。
レベルの場合を示している。この場合、ウエイト状態に
おいてはNAND回路20の出力＃ WIT1 がＬレベルとなり、
AND回路16はクロックφx を出力せず、クロックｆ2 が
分周回路30へ入力されなくなり周辺回路２…２の動作が
停止する。またクロックｆ2 が出力されないのでCPU１
の動作も停止する。
【００１８】図18はウエイト状態選択信号ＳW 、ストッ
プ復帰選択信号ＳS を格納するレジスタの構成を示すブ
ロック図である。図示しないCPU から出力される読み出
し信号RDはAND 回路104 の一入力端子へ入力される。書
き込み信号WRはAND 回路103の一入力端子へ入力され
る。アドレスバス112 は選択ビットが割り付けられてい
るレジスタのアドレスを検出するアドレスデコーダ102
の入力端子と接続されている。アドレスデコーダ102 出
力端子はAND 回路103,104 の各他入力端子と接続されて
いる。AND 回路104 の出力側はトライステートバッファ
105 の制御端子と接続されている。AND 回路103 の出力
端子はＤフリップフロップ101 のトリガ端子Ｔと接続さ
れている。Ｄフリップフロップ101 の出力端子Ｑはトラ
イステートバッファ105 の入力端子と接続されており、
トライステートバッファ105 の出力端子はデータバス11
0 と接続されている。Ｄフリップフロップ101 の出力端
子Ｑからウエイト状態選択信号ＳW 、ストップ復帰選択
信号ＳS が出力される。これによりCPU は適宜にこれら
の選択ビットのデータの書き込み, 読み出しができる。
プ復帰選択信号ＳS を格納するレジスタの構成を示すブ
ロック図である。図示しないCPU から出力される読み出
し信号RDはAND 回路104 の一入力端子へ入力される。書
き込み信号WRはAND 回路103の一入力端子へ入力され
る。アドレスバス112 は選択ビットが割り付けられてい
るレジスタのアドレスを検出するアドレスデコーダ102
の入力端子と接続されている。アドレスデコーダ102 出
力端子はAND 回路103,104 の各他入力端子と接続されて
いる。AND 回路104 の出力側はトライステートバッファ
105 の制御端子と接続されている。AND 回路103 の出力
端子はＤフリップフロップ101 のトリガ端子Ｔと接続さ
れている。Ｄフリップフロップ101 の出力端子Ｑはトラ
イステートバッファ105 の入力端子と接続されており、
トライステートバッファ105 の出力端子はデータバス11
0 と接続されている。Ｄフリップフロップ101 の出力端
子Ｑからウエイト状態選択信号ＳW 、ストップ復帰選択
信号ＳS が出力される。これによりCPU は適宜にこれら
の選択ビットのデータの書き込み, 読み出しができる。
【００１９】図19及び図20夫々は従来のマイクロコンピ
ュータの他の構成を示すブロック図である。図19におい
てクロック入力端子10はNAND回路12の一入力端子、及び
NAND回路12よりサイズが小さいNAND回路13の一入力端子
と接続されている。NAND回路12,13 の各他入力端子には
反転ストップ信号＃STP が入力される。NAND回路12の出
力端子はクロック出力端子11と接続されている。NAND回
路13の出力端子はシュミットトリガ回路14の入力端子と
接続されている。それ以外の構成は図13からNAND回路12
を除去した他の構成と同様であり、同一構成部分には同
一符号を付している。このマイクロコンピュータMCは自
励発振時にクロック入力端子10に与えた波形歪が少ない
正弦波のクロックをシュミットトリガ回路14へ入力する
ことができる。
ュータの他の構成を示すブロック図である。図19におい
てクロック入力端子10はNAND回路12の一入力端子、及び
NAND回路12よりサイズが小さいNAND回路13の一入力端子
と接続されている。NAND回路12,13 の各他入力端子には
反転ストップ信号＃STP が入力される。NAND回路12の出
力端子はクロック出力端子11と接続されている。NAND回
路13の出力端子はシュミットトリガ回路14の入力端子と
接続されている。それ以外の構成は図13からNAND回路12
を除去した他の構成と同様であり、同一構成部分には同
一符号を付している。このマイクロコンピュータMCは自
励発振時にクロック入力端子10に与えた波形歪が少ない
正弦波のクロックをシュミットトリガ回路14へ入力する
ことができる。
【００２０】図20はクロック入力端子10にクロックドイ
ンバータ40の入力端子を接続しており、その出力端子を
クロック出力端子11と、シュミットトリガ回路14の入力
端子と接続しており、またＰチャネルMOS トランジスタ
41を介して電源ＶC と接続している。反転ストップ信号
＃STP はクロックドインバータ40の制御端子及びＰチャ
ネルMOS トランジスタ41のゲートへ入力される。それ以
外の構成は図13からNAND回路12を除去した他の構成と同
様となっており、同一構成部分には同一符号を付してい
る。このマイクロコンピュータはストップ信号STP がＬ
レベルであり反転ストップ信号＃STP がＨレベルの場合
はクロックドインバータ40は信号伝達可能な状態とな
り、またＰチャネルMOS トランジスタ41がオフして外付
け発振回路88が発振動作する。
ンバータ40の入力端子を接続しており、その出力端子を
クロック出力端子11と、シュミットトリガ回路14の入力
端子と接続しており、またＰチャネルMOS トランジスタ
41を介して電源ＶC と接続している。反転ストップ信号
＃STP はクロックドインバータ40の制御端子及びＰチャ
ネルMOS トランジスタ41のゲートへ入力される。それ以
外の構成は図13からNAND回路12を除去した他の構成と同
様となっており、同一構成部分には同一符号を付してい
る。このマイクロコンピュータはストップ信号STP がＬ
レベルであり反転ストップ信号＃STP がＨレベルの場合
はクロックドインバータ40は信号伝達可能な状態とな
り、またＰチャネルMOS トランジスタ41がオフして外付
け発振回路88が発振動作する。
【００２１】一方、反転ストップ信号＃STP がＬレベル
の場合はクロックドインバータ40がフローティング出力
になり、またＰチャネルトランジスタ41がオンして電源
ＶCの電圧をクロック出力端子11へ出力する。そして、
これらのマイクロコンピュータはいずれも図13に示した
マイクロコンピュータと同様の動作をする。なお、これ
らの構成以外にも帰還抵抗82をマイクロコンピュータMC
に内蔵させているもの等が知られている。
の場合はクロックドインバータ40がフローティング出力
になり、またＰチャネルトランジスタ41がオンして電源
ＶCの電圧をクロック出力端子11へ出力する。そして、
これらのマイクロコンピュータはいずれも図13に示した
マイクロコンピュータと同様の動作をする。なお、これ
らの構成以外にも帰還抵抗82をマイクロコンピュータMC
に内蔵させているもの等が知られている。
【００２２】
【発明が解決しようとする課題】従来のこの種のマイク
ロコンピュータは前述したように構成されているから、
ストップ命令を実行しない状態ではNAND回路12が常に動
作する。そしてNAND回路12は外付け発振回路88を駆動す
る必要があるため、NAND回路12を構成するMOS トランジ
スタのサイズを、他のトランジスタよりかなり大きく設
計される。そのため、NAND回路12の消費電力が大きいも
のとなっている。このような消費電力はNAND回路12を構
成するトランジスタのドレイン容量, クロック出力端子
11のパッド及びリード端子に存在する容量の充放電によ
る電流と、NAND回路12の貫通電流によるものとであり、
NAND回路12のトランジスタサイズが大きい程、消費電力
が大きくなる。そのためクロック入力端子10に周波数が
安定したクロックが外部から供給される場合には、消費
電力が大きいNAND回路を必要とせず、無駄に電力が消費
されるという問題がある。また、クロック入力端子10に
外部からクロックが入力される場合には、外付け発振回
路88が不要であり、クロック出力端子11はオープン状態
となってクロック出力端子が有効に使用されないことに
なる。
ロコンピュータは前述したように構成されているから、
ストップ命令を実行しない状態ではNAND回路12が常に動
作する。そしてNAND回路12は外付け発振回路88を駆動す
る必要があるため、NAND回路12を構成するMOS トランジ
スタのサイズを、他のトランジスタよりかなり大きく設
計される。そのため、NAND回路12の消費電力が大きいも
のとなっている。このような消費電力はNAND回路12を構
成するトランジスタのドレイン容量, クロック出力端子
11のパッド及びリード端子に存在する容量の充放電によ
る電流と、NAND回路12の貫通電流によるものとであり、
NAND回路12のトランジスタサイズが大きい程、消費電力
が大きくなる。そのためクロック入力端子10に周波数が
安定したクロックが外部から供給される場合には、消費
電力が大きいNAND回路を必要とせず、無駄に電力が消費
されるという問題がある。また、クロック入力端子10に
外部からクロックが入力される場合には、外付け発振回
路88が不要であり、クロック出力端子11はオープン状態
となってクロック出力端子が有効に使用されないことに
なる。
【００２３】また、ウエイト状態選択信号ＳW 及びウエ
イト信号WIT をともにＨレベルとしてウエイト状態に
し、AND 回路16に入力されたクロックφx を遮断してCP
U １及び周辺回路２…２の動作を停止させた場合でもAN
D 回路16の前段にあるシュミットトリガ回路14及びノイ
ズキャンセラ15は動作し、ノイズキャンセラ15からクロ
ックφx を出力する。したがって、ウエイト状態であっ
てもシュミットトリガ回路14、ノイズキャンセラ15及び
それらの間の配線容量の充放電等によって無駄に電力が
消費されるという問題がある。
イト信号WIT をともにＨレベルとしてウエイト状態に
し、AND 回路16に入力されたクロックφx を遮断してCP
U １及び周辺回路２…２の動作を停止させた場合でもAN
D 回路16の前段にあるシュミットトリガ回路14及びノイ
ズキャンセラ15は動作し、ノイズキャンセラ15からクロ
ックφx を出力する。したがって、ウエイト状態であっ
てもシュミットトリガ回路14、ノイズキャンセラ15及び
それらの間の配線容量の充放電等によって無駄に電力が
消費されるという問題がある。
【００２４】本発明は斯かる問題に鑑み、外部からクロ
ック入力端子にクロックが入力される状態における消費
電力を低減できるとともに、クロック出力端子を有効に
使用でき、またCPU 及び周辺回路の動作を停止させるウ
エイト状態で生じる消費電力が極めて少ないマイクロコ
ンピュータを提供することを目的とする。
ック入力端子にクロックが入力される状態における消費
電力を低減できるとともに、クロック出力端子を有効に
使用でき、またCPU 及び周辺回路の動作を停止させるウ
エイト状態で生じる消費電力が極めて少ないマイクロコ
ンピュータを提供することを目的とする。
【００２５】
【課題を解決するための手段】第１発明に係るマイクロ
コンピュータは、クロック入力端子へ入力されるクロッ
クが、クロック発生回路で発生したクロックか否かを選
択する発振状態選択信号を、クロック入力端子及びクロ
ック出力端子間に介装している第１ゲート回路に与える
第２ゲート回路を備え、発振状態選択信号が第１の状態
の場合は第１ゲート回路を信号伝達可能な状態に、第２
の状態の場合は信号伝達不可能な状態にする構成にす
る。
コンピュータは、クロック入力端子へ入力されるクロッ
クが、クロック発生回路で発生したクロックか否かを選
択する発振状態選択信号を、クロック入力端子及びクロ
ック出力端子間に介装している第１ゲート回路に与える
第２ゲート回路を備え、発振状態選択信号が第１の状態
の場合は第１ゲート回路を信号伝達可能な状態に、第２
の状態の場合は信号伝達不可能な状態にする構成にす
る。
【００２６】第２発明に係るマイクロコンピュータは、
クロック入力端子に入力側を接続し、出力側をクロック
出力端子と接続しており、フローティング出力が得られ
る第１ゲート回路と、クロック出力端子に出力側を接続
しており、フローティング出力が得られる第２ゲート回
路と、クロック入力端子へ入力されるクロックが、クロ
ック発生回路で発生したクロックか否かを選択する発振
状態選択信号を第１,第２ゲート回路に与える第３ゲー
ト回路とを備え、発振状態選択信号が第１の状態の場合
は第１ゲート回路を信号伝達可能な状態に、第２ゲート
回路をフローティング出力になし、発振状態選択信号が
第２の状態の場合には、第１ゲート回路をフローティン
グ出力にし、第２ゲート回路を信号伝達可能な状態にす
る構成にする。
クロック入力端子に入力側を接続し、出力側をクロック
出力端子と接続しており、フローティング出力が得られ
る第１ゲート回路と、クロック出力端子に出力側を接続
しており、フローティング出力が得られる第２ゲート回
路と、クロック入力端子へ入力されるクロックが、クロ
ック発生回路で発生したクロックか否かを選択する発振
状態選択信号を第１,第２ゲート回路に与える第３ゲー
ト回路とを備え、発振状態選択信号が第１の状態の場合
は第１ゲート回路を信号伝達可能な状態に、第２ゲート
回路をフローティング出力になし、発振状態選択信号が
第２の状態の場合には、第１ゲート回路をフローティン
グ出力にし、第２ゲート回路を信号伝達可能な状態にす
る構成にする。
【００２７】第３発明に係るマイクロコンピュータは、
クロック入力端子に入力側を接続し、出力側をクロック
出力端子と接続しており、フローティング出力が得られ
る第１ゲート回路と、該第１ゲート回路に並列接続され
ており、フローティング出力が得られる第２ゲート回路
と、駆動能力を選択する駆動能力選択信号、及びクロッ
ク入力端子へ入力されるクロックが前記クロック発生回
路で発生したクロックか否かを選択する発振状態選択信
号の論理和の信号を第２ゲート回路へ与える第３ゲート
回路と、前記発振状態選択信号を第１ゲート回路へ与え
る第４ゲート回路とを備え、発振状態選択信号及び駆動
能力選択信号がともに第１の状態である場合は、第１,
第２ゲート回路をともに信号伝達可能な状態になし、発
振状態選択信号が第１の状態であり、駆動能力選択信号
が第２の状態である場合は、第１ゲート回路が信号伝達
可能な状態になし、第２ゲート回路をフローティング出
力になす構成にする。
クロック入力端子に入力側を接続し、出力側をクロック
出力端子と接続しており、フローティング出力が得られ
る第１ゲート回路と、該第１ゲート回路に並列接続され
ており、フローティング出力が得られる第２ゲート回路
と、駆動能力を選択する駆動能力選択信号、及びクロッ
ク入力端子へ入力されるクロックが前記クロック発生回
路で発生したクロックか否かを選択する発振状態選択信
号の論理和の信号を第２ゲート回路へ与える第３ゲート
回路と、前記発振状態選択信号を第１ゲート回路へ与え
る第４ゲート回路とを備え、発振状態選択信号及び駆動
能力選択信号がともに第１の状態である場合は、第１,
第２ゲート回路をともに信号伝達可能な状態になし、発
振状態選択信号が第１の状態であり、駆動能力選択信号
が第２の状態である場合は、第１ゲート回路が信号伝達
可能な状態になし、第２ゲート回路をフローティング出
力になす構成にする。
【００２８】第４発明に係るマイクロコンピュータは、
クロック入力端子に入力されたクロックに基づくクロッ
クをカウントするカウント手段と、CPU へクロックを供
給するための第５ゲート回路とを備え、発振停止状態か
らの復帰に際し、発振状態選択信号が第１の状態の場合
は、クロック入力端子へのクロックの供給を再開した時
点からカウント手段が所定数をカウントするまで第５ゲ
ート回路を信号伝達不可能な状態にし、発振状態選択信
号が第２の状態の場合は、クロックの供給を再開した時
点から第５ゲート回路を信号伝達可能な状態にする構成
にする。
クロック入力端子に入力されたクロックに基づくクロッ
クをカウントするカウント手段と、CPU へクロックを供
給するための第５ゲート回路とを備え、発振停止状態か
らの復帰に際し、発振状態選択信号が第１の状態の場合
は、クロック入力端子へのクロックの供給を再開した時
点からカウント手段が所定数をカウントするまで第５ゲ
ート回路を信号伝達不可能な状態にし、発振状態選択信
号が第２の状態の場合は、クロックの供給を再開した時
点から第５ゲート回路を信号伝達可能な状態にする構成
にする。
【００２９】第５発明のマイクロコンピュータは、クロ
ック入力端子又はクロック出力端子に接続され、クロッ
ク入力端子又はクロック出力端子に与えられたクロック
をCPU へ供給するための第２ゲート回路と、CPU の動作
を停止させるウエイト信号、周辺回路の動作の停止, 非
停止を選択するウエイト状態選択信号の論理積の信号を
第２ゲート回路へ与える論理積ゲート回路とを備え、ウ
エイト状態選択信号又はウエイト信号が第１の状態の場
合は、第２ゲート回路を信号伝達可能な状態に、ウエイ
ト状態選択信号及びウエイト信号がともに第２の状態の
場合は、第２ゲート回路を信号伝達不可能な状態にする
構成にする。
ック入力端子又はクロック出力端子に接続され、クロッ
ク入力端子又はクロック出力端子に与えられたクロック
をCPU へ供給するための第２ゲート回路と、CPU の動作
を停止させるウエイト信号、周辺回路の動作の停止, 非
停止を選択するウエイト状態選択信号の論理積の信号を
第２ゲート回路へ与える論理積ゲート回路とを備え、ウ
エイト状態選択信号又はウエイト信号が第１の状態の場
合は、第２ゲート回路を信号伝達可能な状態に、ウエイ
ト状態選択信号及びウエイト信号がともに第２の状態の
場合は、第２ゲート回路を信号伝達不可能な状態にする
構成にする。
【００３０】第６発明に係るマイクロコンピュータは、
クロック入力端子又はクロック出力端子に接続され、ク
ロック入力端子又はクロック出力端子に与えられたクロ
ックをCPU へ供給するための第２ゲート回路を備え、CP
U の動作を停止させるウエイト信号が第１の状態の場合
は、第２ゲート回路を信号伝達可能な状態に、第２の状
態の場合は第２ゲート回路を信号伝達不可能な状態にす
る構成にする。
クロック入力端子又はクロック出力端子に接続され、ク
ロック入力端子又はクロック出力端子に与えられたクロ
ックをCPU へ供給するための第２ゲート回路を備え、CP
U の動作を停止させるウエイト信号が第１の状態の場合
は、第２ゲート回路を信号伝達可能な状態に、第２の状
態の場合は第２ゲート回路を信号伝達不可能な状態にす
る構成にする。
【００３１】第７発明に係るマイクロコンピュータは、
発振状態選択信号、ウエイト状態選択信号のうち少なく
とも一方は、それを入力すべき入力端子を備える構成に
する。
発振状態選択信号、ウエイト状態選択信号のうち少なく
とも一方は、それを入力すべき入力端子を備える構成に
する。
【００３２】
【作用】第１発明では、発振状態選択信号を第１の状態
にすると、第１ゲート回路が信号伝達可能な状態にな
り、クロック発生回路はクロックを発生できる。発生し
たクロックによりCPU が動作する。発振状態選択信号を
第２の状態にすると、第１ゲート回路が信号伝達不可能
な状態になる。クロック入力端子へ、クロック発生回路
によらないクロックを入力すると、そのクロックにより
CPU が動作する。これにより、クロック発生回路によら
ないクロックをクロック入力端子へ入力する場合は消費
電力を低減できる。
にすると、第１ゲート回路が信号伝達可能な状態にな
り、クロック発生回路はクロックを発生できる。発生し
たクロックによりCPU が動作する。発振状態選択信号を
第２の状態にすると、第１ゲート回路が信号伝達不可能
な状態になる。クロック入力端子へ、クロック発生回路
によらないクロックを入力すると、そのクロックにより
CPU が動作する。これにより、クロック発生回路によら
ないクロックをクロック入力端子へ入力する場合は消費
電力を低減できる。
【００３３】第２発明では、発振状態選択信号を第１の
状態にすると、第１ゲート回路が信号伝達可能な状態に
なり、第２ゲート回路がフローティング出力になって、
クロック発生回路はクロックを発生し、そのクロックに
よりCPU が動作する。発振状態選択信号を第２の状態に
すると、第１ゲート回路がフローティング出力になり、
第２ゲート回路が信号伝達可能な状態になり、第２ゲー
ト回路に入力した信号をクロック出力端子へ出力する。
クロック入力端子へクロック発生回路によらないクロッ
クを入力すると、そのクロックによりCPU が動作する。
これにより、クロック発生回路によらないクロックをク
ロック入力端子へ入力する場合は、第１ゲート回路をフ
ローティング出力にして消費電力を低減できる。またク
ロック出力端子にクロック以外の信号を出力できる。
状態にすると、第１ゲート回路が信号伝達可能な状態に
なり、第２ゲート回路がフローティング出力になって、
クロック発生回路はクロックを発生し、そのクロックに
よりCPU が動作する。発振状態選択信号を第２の状態に
すると、第１ゲート回路がフローティング出力になり、
第２ゲート回路が信号伝達可能な状態になり、第２ゲー
ト回路に入力した信号をクロック出力端子へ出力する。
クロック入力端子へクロック発生回路によらないクロッ
クを入力すると、そのクロックによりCPU が動作する。
これにより、クロック発生回路によらないクロックをク
ロック入力端子へ入力する場合は、第１ゲート回路をフ
ローティング出力にして消費電力を低減できる。またク
ロック出力端子にクロック以外の信号を出力できる。
【００３４】第３発明では、発振状態選択信号及び駆動
能力選択信号をともに第１の状態にすると、第１ゲート
回路及び第２ゲート回路がともに信号伝達可能な状態に
なり、大きい駆動能力でクロック発生回路を駆動し、ク
ロックが発生する。発振状態選択信号を第１の状態に
し、駆動能力選択信号を第２の状態にすると、第１ゲー
ト回路が信号伝達可能な状態になり、第２ゲート回路が
フローティング出力になり、第１ゲート回路により小さ
い駆動能力でクロック発生回路を駆動し、クロックが継
続する。これにより、クロック発生回路の動作が安定す
るまでは大きい駆動能力でクロック発生回路を駆動し、
安定した後は小さい駆動能力でクロック発生回路を駆動
し、動作が安定した後は、消費電力を低減できる。
能力選択信号をともに第１の状態にすると、第１ゲート
回路及び第２ゲート回路がともに信号伝達可能な状態に
なり、大きい駆動能力でクロック発生回路を駆動し、ク
ロックが発生する。発振状態選択信号を第１の状態に
し、駆動能力選択信号を第２の状態にすると、第１ゲー
ト回路が信号伝達可能な状態になり、第２ゲート回路が
フローティング出力になり、第１ゲート回路により小さ
い駆動能力でクロック発生回路を駆動し、クロックが継
続する。これにより、クロック発生回路の動作が安定す
るまでは大きい駆動能力でクロック発生回路を駆動し、
安定した後は小さい駆動能力でクロック発生回路を駆動
し、動作が安定した後は、消費電力を低減できる。
【００３５】第４発明では、発振停止状態からの復帰に
際し、発振状態選択信号が第１の状態の場合は、クロッ
ク入力端子へクロック発生回路によるクロックの供給を
再開すると、カウント手段が所定数をカウントするまで
第５ゲート回路が信号伝達不可能な状態になり、CPU の
動作を禁止する。発振状態選択信号が第２の状態の場合
はクロック発生回路によらないクロックを入力した場合
に、そのクロックの供給を再開した時点から第５ゲート
回路が信号伝達可能な状態になり、CPU が動作する。こ
れにより、クロック入力端子へのクロックの供給を再開
した場合は、CPU には安定したクロックを供給できる。
際し、発振状態選択信号が第１の状態の場合は、クロッ
ク入力端子へクロック発生回路によるクロックの供給を
再開すると、カウント手段が所定数をカウントするまで
第５ゲート回路が信号伝達不可能な状態になり、CPU の
動作を禁止する。発振状態選択信号が第２の状態の場合
はクロック発生回路によらないクロックを入力した場合
に、そのクロックの供給を再開した時点から第５ゲート
回路が信号伝達可能な状態になり、CPU が動作する。こ
れにより、クロック入力端子へのクロックの供給を再開
した場合は、CPU には安定したクロックを供給できる。
【００３６】第５発明では、クロック入力端子又はクロ
ック出力端子のクロックを第２ゲート回路へ入力する。
ウエイト信号及びウエイト状態選択信号の論理積の信号
を第２ゲート回路へ与え、ウエイト状態選択信号又はウ
エイト信号を第１の状態にすると、第２ゲート回路が信
号伝達可能な状態になり、クロックをマイクロコンピュ
ータ内部へ供給しCPU ，周辺回路が動作可能となる。ウ
エイト信号及びウエイト状態選択信号をともに第２の状
態にすると、第２ゲート回路が信号伝達不可能な状態に
なり、マイクロコンピュータ内部へのクロックの供給を
停止し、CPU ，周辺回路の動作が停止する。これによ
り、クロック発生回路を動作させたまま、CPU ，周辺回
路へのクロックの供給を停止させて消費電力を低減でき
る。
ック出力端子のクロックを第２ゲート回路へ入力する。
ウエイト信号及びウエイト状態選択信号の論理積の信号
を第２ゲート回路へ与え、ウエイト状態選択信号又はウ
エイト信号を第１の状態にすると、第２ゲート回路が信
号伝達可能な状態になり、クロックをマイクロコンピュ
ータ内部へ供給しCPU ，周辺回路が動作可能となる。ウ
エイト信号及びウエイト状態選択信号をともに第２の状
態にすると、第２ゲート回路が信号伝達不可能な状態に
なり、マイクロコンピュータ内部へのクロックの供給を
停止し、CPU ，周辺回路の動作が停止する。これによ
り、クロック発生回路を動作させたまま、CPU ，周辺回
路へのクロックの供給を停止させて消費電力を低減でき
る。
【００３７】第６発明では、クロック入力端子又はクロ
ック出力端子のクロックを第２ゲート回路へ入力する。
ウエイト信号を第１の状態にすると、第２ゲート回路が
信号伝達可能な状態になり、クロックをマイクロコンピ
ュータ内部へ供給し、CPU ，周辺回路が動作可能とな
る。ウエイト信号及びウエイト状態選択信号をともに第
２の状態にすると、第２ゲート回路が信号伝達不可能な
状態になり、マイクロコンピュータ内部へのクロックの
供給を停止し、CPU ，周辺回路の動作が停止する。これ
により、クロック発生回路を動作させたまま、CPU ，周
辺回路へのクロックの供給を停止させて消費電力を低減
できる。
ック出力端子のクロックを第２ゲート回路へ入力する。
ウエイト信号を第１の状態にすると、第２ゲート回路が
信号伝達可能な状態になり、クロックをマイクロコンピ
ュータ内部へ供給し、CPU ，周辺回路が動作可能とな
る。ウエイト信号及びウエイト状態選択信号をともに第
２の状態にすると、第２ゲート回路が信号伝達不可能な
状態になり、マイクロコンピュータ内部へのクロックの
供給を停止し、CPU ，周辺回路の動作が停止する。これ
により、クロック発生回路を動作させたまま、CPU ，周
辺回路へのクロックの供給を停止させて消費電力を低減
できる。
【００３８】第７発明では、入力端子に入力された発振
状態選択信号又はウエイト状態選択信号を用いる。これ
により、発振状態選択信号、ウエイト状態選択信号を格
納せずにすむ。
状態選択信号又はウエイト状態選択信号を用いる。これ
により、発振状態選択信号、ウエイト状態選択信号を格
納せずにすむ。
【００３９】
【実施例】以下本発明をその実施例を示す図面により詳
述する。図１は本発明に係るマイクロコンピュータの第
１実施例の要部構成を示すブロック図である。マイクロ
コンピュータMCには外付端子であるクロック入力端子10
とクロック出力端子11とを備えている。クロック入力端
子10とクロック出力端子11との間には、帰還抵抗82とセ
ラミック又は水晶発振子からなる発振素子81との並列回
路が介装されている。クロック入力端子10はコンデンサ
84を介して、クロック出力端子11はコンデンサ83を介し
て接地される。これらの帰還抵抗82と発振素子81とコン
デンサ83,84 とにより外付け発振回路88が構成されてい
る。クロック入力端子10は発振用のNAND回路12及びNAND
回路12のトランジスタサイズより小さいトランジスタか
らなるNAND回路13の一入力端子と接続されている。NAND
回路12の出力端子はクロック出力端子11と接続されてい
る。
述する。図１は本発明に係るマイクロコンピュータの第
１実施例の要部構成を示すブロック図である。マイクロ
コンピュータMCには外付端子であるクロック入力端子10
とクロック出力端子11とを備えている。クロック入力端
子10とクロック出力端子11との間には、帰還抵抗82とセ
ラミック又は水晶発振子からなる発振素子81との並列回
路が介装されている。クロック入力端子10はコンデンサ
84を介して、クロック出力端子11はコンデンサ83を介し
て接地される。これらの帰還抵抗82と発振素子81とコン
デンサ83,84 とにより外付け発振回路88が構成されてい
る。クロック入力端子10は発振用のNAND回路12及びNAND
回路12のトランジスタサイズより小さいトランジスタか
らなるNAND回路13の一入力端子と接続されている。NAND
回路12の出力端子はクロック出力端子11と接続されてい
る。
【００４０】クロックの発振を停止させずにCPU ，周辺
回路へのクロックの供給を停止させるウエイト状態にお
いて、周辺回路へのクロックの供給を停止させる状態を
選択するウエイト状態選択信号ＳW が一入力端子へ入力
され、CPU 及び周辺回路へのクロックの供給を停止させ
るウエイト信号WIT が他入力端子へ入力されるAND 回路
120 の出力端子はNOR 回路23の一入力端子と接続されて
いる。発振状態を選択する発振状態選択信号ＳE が一入
力端子へ入力されるNOR 回路24の出力端子は、NAND回路
12の他入力端子と接続されている。NOR 回路23及びNOR
回路24の他入力端子には発振動作を停止させるストップ
信号STP が入力される。NOR 回路23の出力端子はNAND回
路13の他入力端子と接続され、その出力端子はシュミッ
トトリガ回路14の入力端子と接続されている。シュミッ
トトリガ回路14の出力端子は、ノイズキャンセラ15の入
力端子と接続され、その出力端子は入力クロックを２分
周する1/2 分周器17の入力端子と接続されている。
回路へのクロックの供給を停止させるウエイト状態にお
いて、周辺回路へのクロックの供給を停止させる状態を
選択するウエイト状態選択信号ＳW が一入力端子へ入力
され、CPU 及び周辺回路へのクロックの供給を停止させ
るウエイト信号WIT が他入力端子へ入力されるAND 回路
120 の出力端子はNOR 回路23の一入力端子と接続されて
いる。発振状態を選択する発振状態選択信号ＳE が一入
力端子へ入力されるNOR 回路24の出力端子は、NAND回路
12の他入力端子と接続されている。NOR 回路23及びNOR
回路24の他入力端子には発振動作を停止させるストップ
信号STP が入力される。NOR 回路23の出力端子はNAND回
路13の他入力端子と接続され、その出力端子はシュミッ
トトリガ回路14の入力端子と接続されている。シュミッ
トトリガ回路14の出力端子は、ノイズキャンセラ15の入
力端子と接続され、その出力端子は入力クロックを２分
周する1/2 分周器17の入力端子と接続されている。
【００４１】1/2分周器17の出力端子はAND 回路18の一
入力端子及び分周回路30の入力端子と接続されている。
ウエイト信号WIT が一入力端子に、ストップ信号 STP1
が他入力端子に入力されているNOR 回路22の出力端子は
AND 回路18の他入力端子と接続されている。AND 回路18
の出力端子はCPU １と接続されている。分周回路30は周
辺回路に適合するように分周したクロックｆi …ｆk を
出力し、周辺回路２…２へ入力される。分周回路30は適
宜に分周された特定のクロックｆWDT を出力するように
なっており、このクロックｆWDT はカウント手段31へカ
ウント対象として入力される。カウント手段31から出力
されるオーバーフローOFはRSフリップフロップ33のリセ
ット端子Ｒへ入力される。
入力端子及び分周回路30の入力端子と接続されている。
ウエイト信号WIT が一入力端子に、ストップ信号 STP1
が他入力端子に入力されているNOR 回路22の出力端子は
AND 回路18の他入力端子と接続されている。AND 回路18
の出力端子はCPU １と接続されている。分周回路30は周
辺回路に適合するように分周したクロックｆi …ｆk を
出力し、周辺回路２…２へ入力される。分周回路30は適
宜に分周された特定のクロックｆWDT を出力するように
なっており、このクロックｆWDT はカウント手段31へカ
ウント対象として入力される。カウント手段31から出力
されるオーバーフローOFはRSフリップフロップ33のリセ
ット端子Ｒへ入力される。
【００４２】RSフリップフロップ33の出力端子Ｑはスイ
ッチ手段32の一側切換端子と接続されている。ストップ
信号STP はカウント手段31と、RSフリップフロップ33の
セット端子Ｓとスイッチ手段32の他側切換端子とに与え
られている。RSフリップフロップ33はストップ信号STP
でセットされ、カウント手段31が出力するオーバーフロ
ーOFでリセットされるようになっている。スイッチ手段
32は外付け発振回路88による自励発振か、外付け発振回
路88によらない外部からのクロック入力かの状態を選択
する発振状態選択信号ＳE により切換制御されるように
なっており、発振状態選択信号ＳE が自励発振状態を選
択するＬレベルの場合は、一側切換端子側に切換わり、
外部からのクロック入力の状態を選択するＨレベルの場
合は他側切換端子側に切換わる。なお、発振状態選択信
号ＳE は前述した図18に示すレジスタにより与えられ
る。
ッチ手段32の一側切換端子と接続されている。ストップ
信号STP はカウント手段31と、RSフリップフロップ33の
セット端子Ｓとスイッチ手段32の他側切換端子とに与え
られている。RSフリップフロップ33はストップ信号STP
でセットされ、カウント手段31が出力するオーバーフロ
ーOFでリセットされるようになっている。スイッチ手段
32は外付け発振回路88による自励発振か、外付け発振回
路88によらない外部からのクロック入力かの状態を選択
する発振状態選択信号ＳE により切換制御されるように
なっており、発振状態選択信号ＳE が自励発振状態を選
択するＬレベルの場合は、一側切換端子側に切換わり、
外部からのクロック入力の状態を選択するＨレベルの場
合は他側切換端子側に切換わる。なお、発振状態選択信
号ＳE は前述した図18に示すレジスタにより与えられ
る。
【００４３】次にこのように構成したマイクロコンピュ
ータの動作を各部信号のタイミングチャートを示す図２
及び図３とともに説明する。外付け発振回路88の発振動
作を停止させない場合は、ストップ信号STP をＬレベル
に、発振状態選択信号ＳE をＬレベルにする。それによ
りNOR 回路24の出力はＨレベルになって、NAND回路12は
信号伝達可能な状態になり、クロック入力端子10及びク
ロック出力端子11に接続している自励発振用の外付け発
振回路88が発振動作する。
ータの動作を各部信号のタイミングチャートを示す図２
及び図３とともに説明する。外付け発振回路88の発振動
作を停止させない場合は、ストップ信号STP をＬレベル
に、発振状態選択信号ＳE をＬレベルにする。それによ
りNOR 回路24の出力はＨレベルになって、NAND回路12は
信号伝達可能な状態になり、クロック入力端子10及びク
ロック出力端子11に接続している自励発振用の外付け発
振回路88が発振動作する。
【００４４】そして図２(a) に示すようにクロック入力
端子10、クロック出力端子11に、夫々逆位相の正弦波の
クロックＸIN, ＸOUT が与えられる。ここでCPU １への
クロックの供給を停止させるウエイト状態でない場合
は、ウエイト信号WIT はＬレベルであり、そのためAND
回路120 の出力 WIT1 はＬレベルになって、NOR 回路23
の出力はＨレベルになる。それによりNAND回路13が信号
伝達可能な状態になり、クロック入力端子10に与えられ
た図２(a) に示す正弦波のクロックＸINH NAND回路13を
通ってシュミットトリガ回路14へ入力されて波形整形さ
れる。そしてノイズキャンセラ15へ入力され、ノイズキ
ャンセラ15によりノイズが除去されて、ノイズキャンセ
ラ15からノイズ成分が含まない図２(a) に示すクロック
φx を出力する。このクロックφx は1/2 分周する1/2
分周器17へ入力されて２分周された図２(a) に示すクロ
ックｆ2 が1/2 分周器17から出力する。そしてクロック
ｆ2は分周回路30へ入力されて周辺回路２…２に適合す
るクロックｆi …ｆk に分周されて周辺回路２…２へ供
給する。
端子10、クロック出力端子11に、夫々逆位相の正弦波の
クロックＸIN, ＸOUT が与えられる。ここでCPU １への
クロックの供給を停止させるウエイト状態でない場合
は、ウエイト信号WIT はＬレベルであり、そのためAND
回路120 の出力 WIT1 はＬレベルになって、NOR 回路23
の出力はＨレベルになる。それによりNAND回路13が信号
伝達可能な状態になり、クロック入力端子10に与えられ
た図２(a) に示す正弦波のクロックＸINH NAND回路13を
通ってシュミットトリガ回路14へ入力されて波形整形さ
れる。そしてノイズキャンセラ15へ入力され、ノイズキ
ャンセラ15によりノイズが除去されて、ノイズキャンセ
ラ15からノイズ成分が含まない図２(a) に示すクロック
φx を出力する。このクロックφx は1/2 分周する1/2
分周器17へ入力されて２分周された図２(a) に示すクロ
ックｆ2 が1/2 分周器17から出力する。そしてクロック
ｆ2は分周回路30へ入力されて周辺回路２…２に適合す
るクロックｆi …ｆk に分周されて周辺回路２…２へ供
給する。
【００４５】また分周回路30から出力される特定のクロ
ックｆWDT はカウント手段31へ入力され、これをカウン
ト手段31がカウントし、所定のカウント値に達する都度
出力されるオーバーフロー信号OFによりRSフリップフロ
ップ33をリセットする。RSフリップフロップ33の出力端
子Ｑの信号を、ストップ信号 STP1 が、Ｌレベルである
発振状態選択信号ＳE により切換えられているスイッチ
手段32を介して出力する。そして、ウエイト信号WIT 及
びストップ信号 STP1 がともにＬレベルであるため、NO
R 回路22の出力がＨレベルになり、AND 回路18が信号伝
達可能な状態になって、クロックｆ2 がAND 回路18を通
ってCPU １へ供給される。そしてCPU １はクロックφに
より動作し、周辺回路２…２はクロックｆ2 を分周した
クロックｆi …ｆk により動作することになる。
ックｆWDT はカウント手段31へ入力され、これをカウン
ト手段31がカウントし、所定のカウント値に達する都度
出力されるオーバーフロー信号OFによりRSフリップフロ
ップ33をリセットする。RSフリップフロップ33の出力端
子Ｑの信号を、ストップ信号 STP1 が、Ｌレベルである
発振状態選択信号ＳE により切換えられているスイッチ
手段32を介して出力する。そして、ウエイト信号WIT 及
びストップ信号 STP1 がともにＬレベルであるため、NO
R 回路22の出力がＨレベルになり、AND 回路18が信号伝
達可能な状態になって、クロックｆ2 がAND 回路18を通
ってCPU １へ供給される。そしてCPU １はクロックφに
より動作し、周辺回路２…２はクロックｆ2 を分周した
クロックｆi …ｆk により動作することになる。
【００４６】次に発振動作している状態で、ストップ信
号STP をＬレベルの状態で、図２(b) に示すように発振
状態選択信号ＳE をＨレベルにしている場合は、NOR 回
路24の出力はＬレベルになって、NAND回路12が信号伝達
不可能な状態となって、NAND回路12の出力、即ちクロッ
ク出力端子11はＨレベルに固定される。この場合、外部
からクロック入力端子10に、周波数が安定した図２(b)
に示すクロックＸINを入力している場合は、NAND回路12
が信号伝達不可能な状態となってもNOR 回路23の出力は
Ｈレベルのままであるため、NAND回路13が信号伝達可能
な状態になって外部からクロック入力端子10へ入力され
た図２(b) に示すクロックＸINをNAND回路13を通してシ
ュミットトリガ回路14へ入力することができ、外付け発
振回路88を発振動作させている場合と同様に、クロック
ｆ2 をCPU １及び分周回路30へ入力してCPU １及び周辺
回路２…２が動作する。
号STP をＬレベルの状態で、図２(b) に示すように発振
状態選択信号ＳE をＨレベルにしている場合は、NOR 回
路24の出力はＬレベルになって、NAND回路12が信号伝達
不可能な状態となって、NAND回路12の出力、即ちクロッ
ク出力端子11はＨレベルに固定される。この場合、外部
からクロック入力端子10に、周波数が安定した図２(b)
に示すクロックＸINを入力している場合は、NAND回路12
が信号伝達不可能な状態となってもNOR 回路23の出力は
Ｈレベルのままであるため、NAND回路13が信号伝達可能
な状態になって外部からクロック入力端子10へ入力され
た図２(b) に示すクロックＸINをNAND回路13を通してシ
ュミットトリガ回路14へ入力することができ、外付け発
振回路88を発振動作させている場合と同様に、クロック
ｆ2 をCPU １及び分周回路30へ入力してCPU １及び周辺
回路２…２が動作する。
【００４７】このように発振状態選択信号ＳE をＨレベ
ルにすればNAND回路12を信号伝達不可能な状態にして、
外部からクロック入力端子10へ入力したクロックをトラ
ンジスタのサイズが小さいNAND回路13を通ってシュミッ
トトリガ回路14へ入力することができる。これにより、
外部からクロック入力端子10に入力される図２(b) に示
すクロックＸINによりCPU １及び周辺回路２…２を動作
させる場合には、自励発振用のトランジスタサイズが大
きいNAND回路12を信号伝達不可能な状態になし、そのNA
ND回路12よりトランジスタサイズが小さいNAND回路13を
信号伝達可能な状態にするから、外部からクロックを入
力する場合には電力消費を大幅に低減することができ
る。
ルにすればNAND回路12を信号伝達不可能な状態にして、
外部からクロック入力端子10へ入力したクロックをトラ
ンジスタのサイズが小さいNAND回路13を通ってシュミッ
トトリガ回路14へ入力することができる。これにより、
外部からクロック入力端子10に入力される図２(b) に示
すクロックＸINによりCPU １及び周辺回路２…２を動作
させる場合には、自励発振用のトランジスタサイズが大
きいNAND回路12を信号伝達不可能な状態になし、そのNA
ND回路12よりトランジスタサイズが小さいNAND回路13を
信号伝達可能な状態にするから、外部からクロックを入
力する場合には電力消費を大幅に低減することができ
る。
【００４８】また、ストップ信号STP をＨレベルにした
場合は、NAND回路12及びNAND回路13の出力がともにＨレ
ベルに固定されて、図２(b) に示すようにストップ命令
を実行した時点で外部から入力しているクロックＸINの
シュミットトリガ回路14への入力が遮断される。また外
付け発振回路88が発振動作している場合は、その発振動
作が停止する。
場合は、NAND回路12及びNAND回路13の出力がともにＨレ
ベルに固定されて、図２(b) に示すようにストップ命令
を実行した時点で外部から入力しているクロックＸINの
シュミットトリガ回路14への入力が遮断される。また外
付け発振回路88が発振動作している場合は、その発振動
作が停止する。
【００４９】また、外付け発振回路88が発振動作してい
る状態で、図３(a) に示すようにウエイト状態選択信号
ＳW をＬレベルにした状態ではストップ信号STP をＬレ
ベルに、ウエイト信号WIT をＨレベルにしてウエイト命
令を実行した場合には、AND回路120 の出力 WIT1 はＬ
レベルとなり、NOR 回路23の出力がＨレベルとなって、
NAND回路13は信号伝達可能な状態になり、クロック入力
端子10に与えられた図３(a) に示すクロックＸINをシュ
ミットトリガ回路14へ入力して、ノイズキャンセラ15か
らクロックφx が出力され、1/2 分周器17からクロック
ｆ2 が出力されるが、ウエイト信号WIT がＨレベルのた
めNOR 回路22の出力がＬレベルになり、AND 回路18が信
号伝達不可能な状態になって、CPU １へのクロックφの
供給を停止する。
る状態で、図３(a) に示すようにウエイト状態選択信号
ＳW をＬレベルにした状態ではストップ信号STP をＬレ
ベルに、ウエイト信号WIT をＨレベルにしてウエイト命
令を実行した場合には、AND回路120 の出力 WIT1 はＬ
レベルとなり、NOR 回路23の出力がＨレベルとなって、
NAND回路13は信号伝達可能な状態になり、クロック入力
端子10に与えられた図３(a) に示すクロックＸINをシュ
ミットトリガ回路14へ入力して、ノイズキャンセラ15か
らクロックφx が出力され、1/2 分周器17からクロック
ｆ2 が出力されるが、ウエイト信号WIT がＨレベルのた
めNOR 回路22の出力がＬレベルになり、AND 回路18が信
号伝達不可能な状態になって、CPU １へのクロックφの
供給を停止する。
【００５０】一方、図３(b) に示すようにウエイト状態
選択信号ＳW をＨレベルにしたウエイト状態では、AND
回路120 の出力 WIT1 はＨレベルになり、それによりNO
R 回路23の出力はＬレベルとなるので、NAND回路13は信
号伝達不可能な状態になり、クロック入力端子10からの
クロックを遮断し、クロックφx ，クロックφが停止す
るため、CPU １及び周辺回路２…２が不動作になる。ま
たAND 回路120 の出力WIT1 がＨレベルであっても、ス
トップ信号STP 及び発振状態選択信号ＳE がともにＬレ
ベルであればNAND回路12が信号伝達可能な状態になり、
外付け発振回路88は発振動作する。
選択信号ＳW をＨレベルにしたウエイト状態では、AND
回路120 の出力 WIT1 はＨレベルになり、それによりNO
R 回路23の出力はＬレベルとなるので、NAND回路13は信
号伝達不可能な状態になり、クロック入力端子10からの
クロックを遮断し、クロックφx ，クロックφが停止す
るため、CPU １及び周辺回路２…２が不動作になる。ま
たAND 回路120 の出力WIT1 がＨレベルであっても、ス
トップ信号STP 及び発振状態選択信号ＳE がともにＬレ
ベルであればNAND回路12が信号伝達可能な状態になり、
外付け発振回路88は発振動作する。
【００５１】したがって、ウエイト状態選択信号ＳW が
Ｈレベルであるウエイト状態ではシュミットトリガ回路
14、ノイズキャンセラ15及びそれらを結ぶ配線部分にク
ロックが供給されず、それによる電力消費を低減するこ
とができる。また、特に発振状態選択信号ＳE をＨレベ
ルにして外部からクロック入力端子10へクロックを入力
する場合におけるウエイト時には、NAND回路12及びNAND
回路13がともに信号伝達不可能な状態になるので、外付
け発振回路88の発振動作を停止させた場合と同様にクロ
ックφx ，クロックφを停止させるようにできる。
Ｈレベルであるウエイト状態ではシュミットトリガ回路
14、ノイズキャンセラ15及びそれらを結ぶ配線部分にク
ロックが供給されず、それによる電力消費を低減するこ
とができる。また、特に発振状態選択信号ＳE をＨレベ
ルにして外部からクロック入力端子10へクロックを入力
する場合におけるウエイト時には、NAND回路12及びNAND
回路13がともに信号伝達不可能な状態になるので、外付
け発振回路88の発振動作を停止させた場合と同様にクロ
ックφx ，クロックφを停止させるようにできる。
【００５２】そして、発振動作を停止した状態から復帰
させる場合は、ストップ復帰選択信号ＳS をＬレベルに
してスイッチ手段32によりRSフリップフロップ33の出力
端子Ｑを選択させることによりストップ信号 STP1 をＬ
レベルになったときに復帰させることができる。このス
トップ復帰選択信号ＳS 及び発振状態選択信号ＳE はと
もに、外部からクロックが入力されることを前提にした
信号であるから、いずれを用いても同様の機能がある。
させる場合は、ストップ復帰選択信号ＳS をＬレベルに
してスイッチ手段32によりRSフリップフロップ33の出力
端子Ｑを選択させることによりストップ信号 STP1 をＬ
レベルになったときに復帰させることができる。このス
トップ復帰選択信号ＳS 及び発振状態選択信号ＳE はと
もに、外部からクロックが入力されることを前提にした
信号であるから、いずれを用いても同様の機能がある。
【００５３】図４は本発明に係るマイクロコンピュータ
の第２実施例の要部構成を示すブロック図である。クロ
ック入力端子10は発振用のクロックドインバータ40の入
力端子と接続され、その出力端子はクロック出力端子11
及びデータ出力用のクロックドインバータ43の出力端子
と接続されている。NOR 回路24の出力端子はクロックド
インバータ40の制御端子及びインバータ44の入力端子と
接続されている。インバータ44の出力端子はクロックド
インバータ43の制御端子と接続されている。クロックド
インバータ43の入力端子には反転端子状態選択信号＃SD
が入力される。それ以外の構成は図１からNAND回路12を
除去した他の構成と同様となっており、同一構成部分に
は同一符号を付している。
の第２実施例の要部構成を示すブロック図である。クロ
ック入力端子10は発振用のクロックドインバータ40の入
力端子と接続され、その出力端子はクロック出力端子11
及びデータ出力用のクロックドインバータ43の出力端子
と接続されている。NOR 回路24の出力端子はクロックド
インバータ40の制御端子及びインバータ44の入力端子と
接続されている。インバータ44の出力端子はクロックド
インバータ43の制御端子と接続されている。クロックド
インバータ43の入力端子には反転端子状態選択信号＃SD
が入力される。それ以外の構成は図１からNAND回路12を
除去した他の構成と同様となっており、同一構成部分に
は同一符号を付している。
【００５４】次にこのように構成したマイクロコンピュ
ータの動作を説明する。ストップ信号STP 及び発振状態
選択信号ＳE をＬレベルにしてNOR 回路24の出力がＨレ
ベルになるとクロックドインバータ40が信号伝達可能な
状態になり、クロックドインバータ43がフローティング
状態になって、外付け発振回路88が発振動作する。一
方、ストップ信号STP をＨレベルにするとNOR 回路24の
出力がＬレベルになって、クロックドインバータ40はフ
ローティング状態になり、クロックドインバータ43は信
号伝達可能な状態になり、反転端子状態選択信号＃SDを
反転した端子状態選択信号SDをクロック出力端子11へ出
力する。反転端子状態選択信号＃SDは図18に示すレジス
タにより出力できる。なお、それ以外の動作は図１に示
したマイクロコンピュータと同様の動作をする。
ータの動作を説明する。ストップ信号STP 及び発振状態
選択信号ＳE をＬレベルにしてNOR 回路24の出力がＨレ
ベルになるとクロックドインバータ40が信号伝達可能な
状態になり、クロックドインバータ43がフローティング
状態になって、外付け発振回路88が発振動作する。一
方、ストップ信号STP をＨレベルにするとNOR 回路24の
出力がＬレベルになって、クロックドインバータ40はフ
ローティング状態になり、クロックドインバータ43は信
号伝達可能な状態になり、反転端子状態選択信号＃SDを
反転した端子状態選択信号SDをクロック出力端子11へ出
力する。反転端子状態選択信号＃SDは図18に示すレジス
タにより出力できる。なお、それ以外の動作は図１に示
したマイクロコンピュータと同様の動作をする。
【００５５】このマイクロコンピュータは外部からクロ
ック入力端子10へクロックを入力する場合発振状態選択
信号ＳE をＨレベルにすれば、外部から入力したクロッ
クでCPU １及び周辺回路２…２が動作し、クロック出力
端子11に反転端子状態選択信号＃SDを反転した端子状態
選択信号を出力できる。したがって、クロック出力端子
11をクロック以外の出力ポートとして使用でき、端子の
有効利用が図れる。
ック入力端子10へクロックを入力する場合発振状態選択
信号ＳE をＨレベルにすれば、外部から入力したクロッ
クでCPU １及び周辺回路２…２が動作し、クロック出力
端子11に反転端子状態選択信号＃SDを反転した端子状態
選択信号を出力できる。したがって、クロック出力端子
11をクロック以外の出力ポートとして使用でき、端子の
有効利用が図れる。
【００５６】図５は図４に示すクロックドインバータ40
及びクロックドインバータ43をMOSトランジスタにより
構成した場合のブロック図である。電源ＶCCと接地電源
ＶSSとの間に、Ｐチャネルトランジスタ210 、Ｐチャネ
ルトランジスタ211 、Ｎチャネルトランジスタ213 及び
Ｎチャネルトランジスタ214 の直列回路が介装され、ま
たＰチャネルトランジスタ230 、Ｐチャネルトランジス
タ231 、Ｎチャネルトランジスタ233 、及びＮチャネル
トランジスタ234 の直列回路が介装されている。Ｐチャ
ネルトランジスタ210,214 のゲートはクロック入力端子
10と接続されている。Ｐチャネルトランジスタ211 及び
Ｎチャネルトランジスタ233 のゲートはインバータ44
(図４参照) の出力端子と接続される。Ｎチャネルトラ
ンジスタ213 及びＰチャネルトランジスタ231 のゲート
はインバータ44 (図４参照) と接続される。Ｐチャネル
トランジスタ230,234 の各ゲートには反転端子状態選択
信号＃SDが入力される。Ｐチャネルトランジスタ211 と
Ｎチャネルトランジスタ213との接続部及びＰチャネル
トランジスタ231 とＮチャネルトランジスタ233 との接
続部は共通に接続されてクロック出力端子11と接続され
ている。
及びクロックドインバータ43をMOSトランジスタにより
構成した場合のブロック図である。電源ＶCCと接地電源
ＶSSとの間に、Ｐチャネルトランジスタ210 、Ｐチャネ
ルトランジスタ211 、Ｎチャネルトランジスタ213 及び
Ｎチャネルトランジスタ214 の直列回路が介装され、ま
たＰチャネルトランジスタ230 、Ｐチャネルトランジス
タ231 、Ｎチャネルトランジスタ233 、及びＮチャネル
トランジスタ234 の直列回路が介装されている。Ｐチャ
ネルトランジスタ210,214 のゲートはクロック入力端子
10と接続されている。Ｐチャネルトランジスタ211 及び
Ｎチャネルトランジスタ233 のゲートはインバータ44
(図４参照) の出力端子と接続される。Ｎチャネルトラ
ンジスタ213 及びＰチャネルトランジスタ231 のゲート
はインバータ44 (図４参照) と接続される。Ｐチャネル
トランジスタ230,234 の各ゲートには反転端子状態選択
信号＃SDが入力される。Ｐチャネルトランジスタ211 と
Ｎチャネルトランジスタ213との接続部及びＰチャネル
トランジスタ231 とＮチャネルトランジスタ233 との接
続部は共通に接続されてクロック出力端子11と接続され
ている。
【００５７】これにより、Ｐチャネルトランジスタ210,
211 及びＮチャネルトランジスタ213,214 により一方の
クロックドインバータ40を構成でき、Ｐチャネルトラン
ジスタ230,231 及びＮチャネルトランジスタ233,234 に
より他方のクロックドインバータ43を構成できる。
211 及びＮチャネルトランジスタ213,214 により一方の
クロックドインバータ40を構成でき、Ｐチャネルトラン
ジスタ230,231 及びＮチャネルトランジスタ233,234 に
より他方のクロックドインバータ43を構成できる。
【００５８】なお、図１及び図４に示した実施例ではウ
エイト状態選択信号ＳW 及びウエイト信号WIT をAND 回
路120 へ入力したが、ウエイト信号WIT を直接にNOR 回
路23へ入力して、AND 回路120 及びウエイト状態選択信
号ＳW を用いずに、ウエイト状態ではCPU １及び周辺回
路２…２へのクロックの供給を遮断することもできる。
エイト状態選択信号ＳW 及びウエイト信号WIT をAND 回
路120 へ入力したが、ウエイト信号WIT を直接にNOR 回
路23へ入力して、AND 回路120 及びウエイト状態選択信
号ＳW を用いずに、ウエイト状態ではCPU １及び周辺回
路２…２へのクロックの供給を遮断することもできる。
【００５９】図６は本発明に係るマイクロコンピュータ
の第３実施例の要部構成を示すブロック図である。クロ
ック入力端子10はNAND回路12の一入力端子と接続されて
いる。NAND回路12の他入力端子には反転ストップ信号＃
STP が入力される。NAND回路12の出力端子はクロック出
力端子11とNOR 回路72の一入力端子と、クロックドイン
バータ71の出力端子とに接続されている。NOR 回路72の
出力端子はノイズキャンセラ15の入力端子とクロックド
インバータ71の入力端子とに接続されている。ウエイト
状態選択信号ＳW が一入力端子へ入力され、ウエイト信
号WIT が他入力端子へ入力されるNAND回路20の出力端子
は、インバータ21の入力端子とクロックドインバータ71
の制御端子とに接続され、インバータ21の出力端子はNO
R 回路72の他入力端子と接続されている。それ以外の構
成は図１からAND 回路120 、NOR回路23,24 及びNAND回
路13、シュミットトリガ回路14を除去した他の構成と同
様となっており、同一構成部分には同一符号を付してい
る。なお、クロックドインバータ71とNOR 回路72とによ
りシュミットトリガ回路14を構成している。
の第３実施例の要部構成を示すブロック図である。クロ
ック入力端子10はNAND回路12の一入力端子と接続されて
いる。NAND回路12の他入力端子には反転ストップ信号＃
STP が入力される。NAND回路12の出力端子はクロック出
力端子11とNOR 回路72の一入力端子と、クロックドイン
バータ71の出力端子とに接続されている。NOR 回路72の
出力端子はノイズキャンセラ15の入力端子とクロックド
インバータ71の入力端子とに接続されている。ウエイト
状態選択信号ＳW が一入力端子へ入力され、ウエイト信
号WIT が他入力端子へ入力されるNAND回路20の出力端子
は、インバータ21の入力端子とクロックドインバータ71
の制御端子とに接続され、インバータ21の出力端子はNO
R 回路72の他入力端子と接続されている。それ以外の構
成は図１からAND 回路120 、NOR回路23,24 及びNAND回
路13、シュミットトリガ回路14を除去した他の構成と同
様となっており、同一構成部分には同一符号を付してい
る。なお、クロックドインバータ71とNOR 回路72とによ
りシュミットトリガ回路14を構成している。
【００６０】次にこのマイクロコンピュータの動作を説
明する。発振動作させる場合はストップ信号STP をＬレ
ベルに、即ち反転ストップ信号＃STP をＨレベルにす
る。これによりNAND回路12が信号伝達可能な状態にな
り、クロック入力端子10の正弦波のクロックはNAND回路
12を通ってシュミットトリガ回路14のNOR 回路72の一入
力端子へ入力される。またウエイト状態でない場合は、
ウエイト信号WIT をＬレベルにする。そのためNAND回路
20の出力はＨレベルになり、インバータ21の出力 WIT1
はＬレベルになりNOR 回路72の他入力端子へ入力され
て、またクロックドインバータ71は信号伝達可能な状態
になり、シュミットトリガ回路14はNAND回路12から入力
されたクロックを波形整形する。そして、シュミットト
リガ回路14から出力されるクロックがノイズキャンセラ
15へ入力される。
明する。発振動作させる場合はストップ信号STP をＬレ
ベルに、即ち反転ストップ信号＃STP をＨレベルにす
る。これによりNAND回路12が信号伝達可能な状態にな
り、クロック入力端子10の正弦波のクロックはNAND回路
12を通ってシュミットトリガ回路14のNOR 回路72の一入
力端子へ入力される。またウエイト状態でない場合は、
ウエイト信号WIT をＬレベルにする。そのためNAND回路
20の出力はＨレベルになり、インバータ21の出力 WIT1
はＬレベルになりNOR 回路72の他入力端子へ入力され
て、またクロックドインバータ71は信号伝達可能な状態
になり、シュミットトリガ回路14はNAND回路12から入力
されたクロックを波形整形する。そして、シュミットト
リガ回路14から出力されるクロックがノイズキャンセラ
15へ入力される。
【００６１】そして前述したと同様に1/2 分周器17から
クロックｆ2 が出力されてCPU １へ供給され、分周回路
30から周辺回路２…２へクロックが供給されてCPU １及
び周辺回路２…２が動作する。一方、ウエイト状態選択
信号ＳW 及びウエイト信号WIT をともにＨレベルにする
と、NAND回路20の出力がＬレベルになり、クロックドイ
ンバータ71はフローティング出力になる。一方、インバ
ータ21の出力がＨレベルになりNOR 回路72の出力がＬレ
ベルに固定されて、NAND回路12から出力された正弦波の
クロックがノイズキャンセラ15へ入力されるのを遮断す
る。それにより1/2 分周器17からクロックｆ2 が出力さ
れず、CPU １及び周辺回路２…２へのクロックの供給を
遮断し、それらが動作しない。よって、この場合もウエ
イト状態にすると、発振動作している状態でノイズキャ
ンセラ15、1/2 分周器17及びそれらを結ぶ配線部分にク
ロックが供給されず、消費電力を低減できる。なお、そ
れ以外に図１に示したマイクロコンピュータと同様の動
作をする。
クロックｆ2 が出力されてCPU １へ供給され、分周回路
30から周辺回路２…２へクロックが供給されてCPU １及
び周辺回路２…２が動作する。一方、ウエイト状態選択
信号ＳW 及びウエイト信号WIT をともにＨレベルにする
と、NAND回路20の出力がＬレベルになり、クロックドイ
ンバータ71はフローティング出力になる。一方、インバ
ータ21の出力がＨレベルになりNOR 回路72の出力がＬレ
ベルに固定されて、NAND回路12から出力された正弦波の
クロックがノイズキャンセラ15へ入力されるのを遮断す
る。それにより1/2 分周器17からクロックｆ2 が出力さ
れず、CPU １及び周辺回路２…２へのクロックの供給を
遮断し、それらが動作しない。よって、この場合もウエ
イト状態にすると、発振動作している状態でノイズキャ
ンセラ15、1/2 分周器17及びそれらを結ぶ配線部分にク
ロックが供給されず、消費電力を低減できる。なお、そ
れ以外に図１に示したマイクロコンピュータと同様の動
作をする。
【００６２】図７は本発明に係るマイクロコンピュータ
の第４実施例の要部構成を示すブロック図である。NAND
回路12の出力端子はクロック出力端子11とNOR 回路72及
びNOR 回路73の各一入力端子と接続されている。ウエイ
ト状態選択信号ＳW が一入力端子に、ウエイト信号WIT
が他入力端子に入力されているNAND回路20の出力端子は
インバータ21を介してNOR 回路72,73 の各他入力端子と
接続されている。NOR回路72の出力端子はAND 回路54及
びNOR 回路55の各一入力端子と接続されている。NOR 回
路73の出力端子はAND 回路54、NOR 回路55の各他入力端
子と接続されている。AND 回路54の出力端子はNOR 回路
56の一入力端子と接続され、NOR 回路55の出力端子はNO
R 回路57の一入力端子と接続されている。
の第４実施例の要部構成を示すブロック図である。NAND
回路12の出力端子はクロック出力端子11とNOR 回路72及
びNOR 回路73の各一入力端子と接続されている。ウエイ
ト状態選択信号ＳW が一入力端子に、ウエイト信号WIT
が他入力端子に入力されているNAND回路20の出力端子は
インバータ21を介してNOR 回路72,73 の各他入力端子と
接続されている。NOR回路72の出力端子はAND 回路54及
びNOR 回路55の各一入力端子と接続されている。NOR 回
路73の出力端子はAND 回路54、NOR 回路55の各他入力端
子と接続されている。AND 回路54の出力端子はNOR 回路
56の一入力端子と接続され、NOR 回路55の出力端子はNO
R 回路57の一入力端子と接続されている。
【００６３】NOR 回路56の出力端子はNOR 回路57の他入
力端子と接続され、NOR 回路57の出力端子はNOR 回路56
の他入力端子及びノイズキャンセラ15の入力端子と接続
されている。そしてNOR 回路72,73 、AND 回路54、NOR
回路55及びNOR 回路56,57 によりシュミットトリガ回路
14を構成している。それ以外の構成は図６においてNAND
回路20、インバータ21及びシュミットトリガ回路14を除
去した他の構成と同様となっており、同一構成部分には
同一符号を付している。
力端子と接続され、NOR 回路57の出力端子はNOR 回路56
の他入力端子及びノイズキャンセラ15の入力端子と接続
されている。そしてNOR 回路72,73 、AND 回路54、NOR
回路55及びNOR 回路56,57 によりシュミットトリガ回路
14を構成している。それ以外の構成は図６においてNAND
回路20、インバータ21及びシュミットトリガ回路14を除
去した他の構成と同様となっており、同一構成部分には
同一符号を付している。
【００６４】次にこのマイクロコンピュータの動作を説
明する。発振動作させる場合はストップ信号STP をＬレ
ベルにし、反転ストップ信号＃STP がＨレベルになる。
これによりNAND回路12が信号伝達可能な状態になり、ク
ロック入力端子10の正弦波のクロックはNAND回路12を通
ってシュミットトリガ回路14のNOR 回路72,73 の各一入
力端子へ入力される。またウエイト状態でない場合はウ
エイト信号WIT をＬレベルにする。そのためNAND回路20
の出力がＨレベルになり、インバータ21の出力WIT1 が
Ｌレベルになる。
明する。発振動作させる場合はストップ信号STP をＬレ
ベルにし、反転ストップ信号＃STP がＨレベルになる。
これによりNAND回路12が信号伝達可能な状態になり、ク
ロック入力端子10の正弦波のクロックはNAND回路12を通
ってシュミットトリガ回路14のNOR 回路72,73 の各一入
力端子へ入力される。またウエイト状態でない場合はウ
エイト信号WIT をＬレベルにする。そのためNAND回路20
の出力がＨレベルになり、インバータ21の出力WIT1 が
Ｌレベルになる。
【００６５】そしてNOR 回路72,73 が信号伝達可能な状
態になって、NAND回路12から出力された正弦波のクロッ
クがNAND回路72,73 から出力される。そして、NAND回路
72,73 の出力がともにＨレベルの場合はAND 回路54の出
力がＨレベルになり、NAND回路72,73 の出力がともにＬ
レベルの場合はNOR 回路55の出力がＨレベルになる。そ
れにより、NOR 回路56,57 の出力がともにＬレベルにな
ってシュミットトリガ回路14の出力はＬレベルになる。
またNAND回路12の出力がＬレベルの場合はシュミットト
リガ回路14の出力がＨレベルになる。つまり、NAND回路
12から出力された正弦波のクロックを波形整形したクロ
ックが出力されてノイズキャンセラ15へ入力され、ノイ
ズキャンセラ15からノイズ成分を除去したクロックφx
を出力する。したがって、ウエイト状態にしていない場
合は前述したと同様にCPU １へクロックｆ2 を、周辺回
路２…２へクロックｆi …ｆk を供給して、CPU １及び
周辺回路２…２が動作する。
態になって、NAND回路12から出力された正弦波のクロッ
クがNAND回路72,73 から出力される。そして、NAND回路
72,73 の出力がともにＨレベルの場合はAND 回路54の出
力がＨレベルになり、NAND回路72,73 の出力がともにＬ
レベルの場合はNOR 回路55の出力がＨレベルになる。そ
れにより、NOR 回路56,57 の出力がともにＬレベルにな
ってシュミットトリガ回路14の出力はＬレベルになる。
またNAND回路12の出力がＬレベルの場合はシュミットト
リガ回路14の出力がＨレベルになる。つまり、NAND回路
12から出力された正弦波のクロックを波形整形したクロ
ックが出力されてノイズキャンセラ15へ入力され、ノイ
ズキャンセラ15からノイズ成分を除去したクロックφx
を出力する。したがって、ウエイト状態にしていない場
合は前述したと同様にCPU １へクロックｆ2 を、周辺回
路２…２へクロックｆi …ｆk を供給して、CPU １及び
周辺回路２…２が動作する。
【００６６】一方、ウエイト状態選択信号ＳW 及びウエ
イト信号WIT をＨレベルにすると、NAND回路20の出力が
Ｌレベルになり、インバータ21の出力 WIT1 がＨレベル
になる。そして、NOR 回路72,73 が信号伝達不可能な状
態になり、NOR 回路72,73 の各出力はともにＬレベルに
固定されて、NAND回路12から出力された正弦波のクロッ
クがノイズキャンセラ15へ入力されるのを遮断する。そ
れにより、1/2 分周器17からクロックｆ2 が出力され
ず、前述したようにCPU １及び周辺回路２…２が動作し
ない。よって、この場合もウエイト状態にすると、発振
動作している状態でノイズキャンセラ15、1/2 分周器17
及びそれらを結ぶ配線部分にクロックが供給されず、消
費電力を低減できる。
イト信号WIT をＨレベルにすると、NAND回路20の出力が
Ｌレベルになり、インバータ21の出力 WIT1 がＨレベル
になる。そして、NOR 回路72,73 が信号伝達不可能な状
態になり、NOR 回路72,73 の各出力はともにＬレベルに
固定されて、NAND回路12から出力された正弦波のクロッ
クがノイズキャンセラ15へ入力されるのを遮断する。そ
れにより、1/2 分周器17からクロックｆ2 が出力され
ず、前述したようにCPU １及び周辺回路２…２が動作し
ない。よって、この場合もウエイト状態にすると、発振
動作している状態でノイズキャンセラ15、1/2 分周器17
及びそれらを結ぶ配線部分にクロックが供給されず、消
費電力を低減できる。
【００６７】図８は本発明に係るマイクロコンピュータ
の第５実施例の要部構成を示すブロック図である。クロ
ック入力端子10はNAND回路12の一入力端子と接続されて
おり、その出力端子はクロック出力端子11、NOR 回路70
の一入力端子及びNAND回路64の一入力端子と接続されて
いる。NAND回路12の他入力端子には反転ストップ信号＃
STP が入力される。ウエイト状態選択信号ＳW が一入力
端子へ入力され、ウエイト信号WIT が他入力端子へ入力
されるNAND回路20の出力端子はインバータ21を介してNO
R 回路70の他入力端子と接続されている。NOR 回路70の
出力端子はインバータ60、インバータ61、インバータ6
2、インバータ63の直列回路を介してNAND回路64の他入
力端子と接続されている。NAND回路64の出力端子はイン
バータ65を介して1/2 分周器17の入力端子と接続されて
いる。インバータ60,61,62,63,65及びNAND回路64により
ノイズキャンセラ15が構成されている。それ以外の構成
は図７からNAND回路12,20 、インバータ21、シュミット
トリガ回路14を除去した他の構成と同様となっており、
同一構成部分には同一符号を付している。
の第５実施例の要部構成を示すブロック図である。クロ
ック入力端子10はNAND回路12の一入力端子と接続されて
おり、その出力端子はクロック出力端子11、NOR 回路70
の一入力端子及びNAND回路64の一入力端子と接続されて
いる。NAND回路12の他入力端子には反転ストップ信号＃
STP が入力される。ウエイト状態選択信号ＳW が一入力
端子へ入力され、ウエイト信号WIT が他入力端子へ入力
されるNAND回路20の出力端子はインバータ21を介してNO
R 回路70の他入力端子と接続されている。NOR 回路70の
出力端子はインバータ60、インバータ61、インバータ6
2、インバータ63の直列回路を介してNAND回路64の他入
力端子と接続されている。NAND回路64の出力端子はイン
バータ65を介して1/2 分周器17の入力端子と接続されて
いる。インバータ60,61,62,63,65及びNAND回路64により
ノイズキャンセラ15が構成されている。それ以外の構成
は図７からNAND回路12,20 、インバータ21、シュミット
トリガ回路14を除去した他の構成と同様となっており、
同一構成部分には同一符号を付している。
【００６８】次にこのマイクロコンピュータの動作を説
明する。発振動作させる場合はストップ信号STP をＬレ
ベルにすると、反転ストップ信号＃STP がＨレベルにな
る。これによりNAND回路12が動作状態になり、クロック
入力端子10のクロックはNAND回路12を通ってNOR 回路70
及びNAND回路64の各一入力端子へ入力される。またウエ
イト状態でない場合はウエイト信号WIT をＬレベルにす
る。そうすると、NAND回路20の出力がＨレベルになり、
インバータ21の出力 WIT1 がＬレベルになる。そしてNO
R 回路70の一入力端子へ入力されるクロックがＬレベル
であると、その出力はＨレベルになり、インバータ60,6
1,62,63 で順次反転させられてNAND回路64の他入力端子
はＨレベルになる。そしてNAND回路64の出力がＨレベル
になり、NAND回路64の出力がインバータ65で反転させら
れてＬレベルとなり、ノイズを除去したクロックφx が
1/2 分周器17へ入力される。
明する。発振動作させる場合はストップ信号STP をＬレ
ベルにすると、反転ストップ信号＃STP がＨレベルにな
る。これによりNAND回路12が動作状態になり、クロック
入力端子10のクロックはNAND回路12を通ってNOR 回路70
及びNAND回路64の各一入力端子へ入力される。またウエ
イト状態でない場合はウエイト信号WIT をＬレベルにす
る。そうすると、NAND回路20の出力がＨレベルになり、
インバータ21の出力 WIT1 がＬレベルになる。そしてNO
R 回路70の一入力端子へ入力されるクロックがＬレベル
であると、その出力はＨレベルになり、インバータ60,6
1,62,63 で順次反転させられてNAND回路64の他入力端子
はＨレベルになる。そしてNAND回路64の出力がＨレベル
になり、NAND回路64の出力がインバータ65で反転させら
れてＬレベルとなり、ノイズを除去したクロックφx が
1/2 分周器17へ入力される。
【００６９】またNOR 回路70の一入力端子へ入力される
クロックがＨレベルであると、NOR回路70の出力がＬレ
ベルになり、インバータ60,61,62,63 で順次反転させら
れてインバータ63の出力はＬレベルになり、それがNAND
回路64の他入力端子へ入力され、NAND回路64の出力はＬ
レベルになり、それがインバータ65で反転させられてＨ
レベルとなり、ノイズを除去したクロックφx が1/2 分
周器17へ入力される。そして前述したと同様に1/2 分周
器17からクロックｆ2 が出力されてCPU １及び周辺回路
２…２へクロックを供給してそれらがともに動作する。
クロックがＨレベルであると、NOR回路70の出力がＬレ
ベルになり、インバータ60,61,62,63 で順次反転させら
れてインバータ63の出力はＬレベルになり、それがNAND
回路64の他入力端子へ入力され、NAND回路64の出力はＬ
レベルになり、それがインバータ65で反転させられてＨ
レベルとなり、ノイズを除去したクロックφx が1/2 分
周器17へ入力される。そして前述したと同様に1/2 分周
器17からクロックｆ2 が出力されてCPU １及び周辺回路
２…２へクロックを供給してそれらがともに動作する。
【００７０】一方、ウエイト状態選択信号ＳW 及びウエ
イト信号WIT をともにＨレベルにすると、NAND回路20の
出力がＬレベルになり、インバータ21の出力 WIT1 がＨ
レベルになる。それによりNOR 回路70の出力はＬレベル
に固定され、またNAND回路64の出力はＨレベルに固定さ
れる。そのためNAND回路12から出力されるクロックの1/
2 分周器17への入力が遮断されて、クロックｆ2 が出力
されなくなり、CPU １及び周辺回路２…２の動作が停止
する。そして、この場合もウエイト状態にすると、発振
動作している状態であってもノイズキャンセラ15及び1/
2 分周器17へクロックの供給を停止して、それらの動作
を停止させ、消費電力を低減できる。
イト信号WIT をともにＨレベルにすると、NAND回路20の
出力がＬレベルになり、インバータ21の出力 WIT1 がＨ
レベルになる。それによりNOR 回路70の出力はＬレベル
に固定され、またNAND回路64の出力はＨレベルに固定さ
れる。そのためNAND回路12から出力されるクロックの1/
2 分周器17への入力が遮断されて、クロックｆ2 が出力
されなくなり、CPU １及び周辺回路２…２の動作が停止
する。そして、この場合もウエイト状態にすると、発振
動作している状態であってもノイズキャンセラ15及び1/
2 分周器17へクロックの供給を停止して、それらの動作
を停止させ、消費電力を低減できる。
【００７１】図９は本発明に係るマイクロコンピュータ
の第６実施例の要部構成を示すブロック図である。クロ
ック入力端子10はNAND回路12の一入力端子と接続されて
おり、その出力端子はクロック出力端子11とNOR 回路76
の一入力端子とに接続されている。NAND回路12の他入力
端子には反転ストップ信号＃STP が入力される。ウエイ
ト状態選択信号ＳW が一入力端子へ入力され、ウエイト
信号WIT が他入力端子へ入力されるNAND回路20の出力端
子はインバータ21の入力端子と接続され、その出力端子
はNOR 回路76の他入力端子と接続されている。NOR 回路
76の出力端子は抵抗68とインバータ66とインバータ67と
をその順序で直列接続した回路を介して1/2 分周器17の
入力端子と接続されている。抵抗68とインバータ67との
接続部はコンデンサ69を介して接地されている。抵抗6
8、インバータ66、インバータ67及びコンデンサ69によ
りノイズキャンセラ15が構成されている。それ以外の構
成は図７のNAND回路12,20 、インバータ21、シュミット
トリガ回路14及びノイズキャンセラ15を除去した他の構
成と同様となっており、同一構成部分には同一符号を付
している。
の第６実施例の要部構成を示すブロック図である。クロ
ック入力端子10はNAND回路12の一入力端子と接続されて
おり、その出力端子はクロック出力端子11とNOR 回路76
の一入力端子とに接続されている。NAND回路12の他入力
端子には反転ストップ信号＃STP が入力される。ウエイ
ト状態選択信号ＳW が一入力端子へ入力され、ウエイト
信号WIT が他入力端子へ入力されるNAND回路20の出力端
子はインバータ21の入力端子と接続され、その出力端子
はNOR 回路76の他入力端子と接続されている。NOR 回路
76の出力端子は抵抗68とインバータ66とインバータ67と
をその順序で直列接続した回路を介して1/2 分周器17の
入力端子と接続されている。抵抗68とインバータ67との
接続部はコンデンサ69を介して接地されている。抵抗6
8、インバータ66、インバータ67及びコンデンサ69によ
りノイズキャンセラ15が構成されている。それ以外の構
成は図７のNAND回路12,20 、インバータ21、シュミット
トリガ回路14及びノイズキャンセラ15を除去した他の構
成と同様となっており、同一構成部分には同一符号を付
している。
【００７２】次にこのマイクロコンピュータの動作を説
明する。発振動作させる場合はストップ信号STP をＬレ
ベルに、即ち反転ストップ信号＃STP をＨレベルにす
る。これによりNAND回路12が信号伝達可能な状態にな
り、クロック入力端子10のクロックはNAND回路12を通っ
てNOR 回路76の一入力端子へ入力される。またウエイト
状態でない場合はウエイト信号WIT をＬレベルにする。
それにより、NAND回路20の出力がＨレベルになり、イン
バータ21の出力 WIT1 がＬレベルになる。そしてNOR 回
路76の一入力端子に入力されるクロックがＬレベルであ
ると、その出力はＨレベルになる。またNOR 回路76の一
入力端子に入力されるクロックがＨレベルであるとその
出力はＬレベルになり、NOR 回路76から出力されたクロ
ックがノイズキャンセラ15によりノイズ成分が除去され
て1/2 分周器17へ入力される。そして前述したと同様に
1/2 分周器17からクロックｆ2 が出力されてCPU １及び
周辺回路２…２が夫々動作する。
明する。発振動作させる場合はストップ信号STP をＬレ
ベルに、即ち反転ストップ信号＃STP をＨレベルにす
る。これによりNAND回路12が信号伝達可能な状態にな
り、クロック入力端子10のクロックはNAND回路12を通っ
てNOR 回路76の一入力端子へ入力される。またウエイト
状態でない場合はウエイト信号WIT をＬレベルにする。
それにより、NAND回路20の出力がＨレベルになり、イン
バータ21の出力 WIT1 がＬレベルになる。そしてNOR 回
路76の一入力端子に入力されるクロックがＬレベルであ
ると、その出力はＨレベルになる。またNOR 回路76の一
入力端子に入力されるクロックがＨレベルであるとその
出力はＬレベルになり、NOR 回路76から出力されたクロ
ックがノイズキャンセラ15によりノイズ成分が除去され
て1/2 分周器17へ入力される。そして前述したと同様に
1/2 分周器17からクロックｆ2 が出力されてCPU １及び
周辺回路２…２が夫々動作する。
【００７３】一方、ウエイト状態選択信号ＳW 及びウエ
イト信号WIT をともにＨレベルにするとNAND回路20の出
力がＬレベルになりインバータ21の出力 WIT1 がＨレベ
ルになる。それによりNOR 回路76の出力はＬレベルに固
定される。そしてNAND回路12から出力されたクロックの
1/2 分周器17への入力が遮断されて、クロックｆ2 が出
力されなくなり、CPU １及び周辺回路２…２の動作が停
止する。そして、この場合もウエイト状態にすると発振
動作している状態でノイズキャンセラ15及び1/2 分周器
17へクロックの供給を停止して、それらの動作を停止さ
せて消費電力を低減できる。
イト信号WIT をともにＨレベルにするとNAND回路20の出
力がＬレベルになりインバータ21の出力 WIT1 がＨレベ
ルになる。それによりNOR 回路76の出力はＬレベルに固
定される。そしてNAND回路12から出力されたクロックの
1/2 分周器17への入力が遮断されて、クロックｆ2 が出
力されなくなり、CPU １及び周辺回路２…２の動作が停
止する。そして、この場合もウエイト状態にすると発振
動作している状態でノイズキャンセラ15及び1/2 分周器
17へクロックの供給を停止して、それらの動作を停止さ
せて消費電力を低減できる。
【００７４】図10は本発明に係るマイクロコンピュータ
の第７実施例の要部構成を示すブロック図である。クロ
ック入力端子10はクロックドインバータ40及びクロック
ドインバータ42の各入力端子と、NAND回路13の一入力端
子とに接続されている。クロックドインバータ40,42 の
出力端子はクロック出力端子11とクロックドインバータ
40,43 の出力端子とに接続されている。インバータ43の
入力端子には反転端子状態選択信号＃SDが入力される。
の第７実施例の要部構成を示すブロック図である。クロ
ック入力端子10はクロックドインバータ40及びクロック
ドインバータ42の各入力端子と、NAND回路13の一入力端
子とに接続されている。クロックドインバータ40,42 の
出力端子はクロック出力端子11とクロックドインバータ
40,43 の出力端子とに接続されている。インバータ43の
入力端子には反転端子状態選択信号＃SDが入力される。
【００７５】ストップ信号STP が一入力端子へ発振状態
選択信号ＳE が他入力端子へ入力されるNOR 回路24の出
力端子は、反転駆動能力選択信号＃ＳK が一入力端子へ
入力されるNAND回路46の他入力端子と、インバータ44の
入力端子とクロックドインバータ40の制御端子とに接続
されている。NAND回路46の出力端子はインバータ47の入
力端子と接続され、インバータ47の出力端子はクロック
ドインバータ42の制御端子と接続されている。インバー
タ44の出力端子はクロックドインバータ43の制御端子と
接続されている。クロックドインバータ42の駆動能力
は、他のクロックドインバータ40,43 より大きく、クロ
ックドインバータ40及び43の駆動能力は略同じに選定さ
れている。
選択信号ＳE が他入力端子へ入力されるNOR 回路24の出
力端子は、反転駆動能力選択信号＃ＳK が一入力端子へ
入力されるNAND回路46の他入力端子と、インバータ44の
入力端子とクロックドインバータ40の制御端子とに接続
されている。NAND回路46の出力端子はインバータ47の入
力端子と接続され、インバータ47の出力端子はクロック
ドインバータ42の制御端子と接続されている。インバー
タ44の出力端子はクロックドインバータ43の制御端子と
接続されている。クロックドインバータ42の駆動能力
は、他のクロックドインバータ40,43 より大きく、クロ
ックドインバータ40及び43の駆動能力は略同じに選定さ
れている。
【００７６】なお図10のクロックドインバータ40,42 の
夫々の駆動能力を加えた駆動能力と、図４のクロックド
インバータ40の駆動能力とを同じにしている。それ以外
の構成は図４からNOR 回路24、インバータ44、クロック
ドインバータ40,43 を除去した他の構成と同様であり、
同一構成部分には同一符号を付している。
夫々の駆動能力を加えた駆動能力と、図４のクロックド
インバータ40の駆動能力とを同じにしている。それ以外
の構成は図４からNOR 回路24、インバータ44、クロック
ドインバータ40,43 を除去した他の構成と同様であり、
同一構成部分には同一符号を付している。
【００７７】次にこのマイクロコンピュータの動作を説
明する。発振状態選択信号ＳE により、端子状態選択信
号SDをクロック出力端子11へ出力, 非出力にする動作は
図４における動作と同様である。さて、発振状態選択信
号ＳE 及びストップ信号STP をともにＬレベルにし、駆
動能力を大にすべく反転駆動能力選択信号＃ＳK をＨレ
ベルにすると、NOR 回路24の出力がＨレベルに、NAND回
路46の出力がＬレベルになり、インバータ47の出力がＨ
レベルになる。それによりクロックドインバータ40,42
が信号伝達可能な状態になり、インバータ44の出力がＬ
レベルになるため、クロックドインバータ43はフローテ
ィング出力になって、外付け発振回路88はクロックドイ
ンバータ40,42 により大きい駆動能力で駆動されて、発
振動作が短時間に安定する。そして発振動作が安定した
ときに反転駆動能力選択信号＃ＳK をＬレベルにする
と、NOR 回路46の出力がＨレベルになり、インバータ47
の出力がＬレベルになってクロックドインバータ42はフ
ローティング出力状態になり、駆動能力が小さいクロッ
クドインバータ40により発振動作を継続させる。
明する。発振状態選択信号ＳE により、端子状態選択信
号SDをクロック出力端子11へ出力, 非出力にする動作は
図４における動作と同様である。さて、発振状態選択信
号ＳE 及びストップ信号STP をともにＬレベルにし、駆
動能力を大にすべく反転駆動能力選択信号＃ＳK をＨレ
ベルにすると、NOR 回路24の出力がＨレベルに、NAND回
路46の出力がＬレベルになり、インバータ47の出力がＨ
レベルになる。それによりクロックドインバータ40,42
が信号伝達可能な状態になり、インバータ44の出力がＬ
レベルになるため、クロックドインバータ43はフローテ
ィング出力になって、外付け発振回路88はクロックドイ
ンバータ40,42 により大きい駆動能力で駆動されて、発
振動作が短時間に安定する。そして発振動作が安定した
ときに反転駆動能力選択信号＃ＳK をＬレベルにする
と、NOR 回路46の出力がＨレベルになり、インバータ47
の出力がＬレベルになってクロックドインバータ42はフ
ローティング出力状態になり、駆動能力が小さいクロッ
クドインバータ40により発振動作を継続させる。
【００７８】つまり、反転駆動能力選択信号＃ＳK の状
態により２つのクロックドインバータ40,42 をともに信
号伝達可能な状態にした駆動能力が大の状態と、クロッ
クドインバータ40のみを信号伝達可能な状態にした駆動
能力が小の状態とに切換えることができる。一般に電源
投入時又は発振動作の停止状態からの復帰時のように発
振動作を開始するときには、大きい駆動能力を必要とす
るが、発振動作が安定した後は大きい駆動能力を必要と
しない。したがって、発振動作が安定した後には駆動能
力が小さい方のクロックドインバータ40を動作させて、
消費電力を低減することができる。
態により２つのクロックドインバータ40,42 をともに信
号伝達可能な状態にした駆動能力が大の状態と、クロッ
クドインバータ40のみを信号伝達可能な状態にした駆動
能力が小の状態とに切換えることができる。一般に電源
投入時又は発振動作の停止状態からの復帰時のように発
振動作を開始するときには、大きい駆動能力を必要とす
るが、発振動作が安定した後は大きい駆動能力を必要と
しない。したがって、発振動作が安定した後には駆動能
力が小さい方のクロックドインバータ40を動作させて、
消費電力を低減することができる。
【００７９】図11は図10におけるクロックドインバータ
40,42,43をMOS トランジスタにより構成したブロック図
である。電源ＶCCと接地電源ＶSSとの間には、Ｐチャネ
ルトランジスタ220 、Ｐチャネルトランジスタ221 、Ｎ
チャネルトランジスタ223 及びＮチャネルトランジスタ
224 の直列回路が介装されており、またＰチャネルトラ
ンジスタ210 、Ｐチャネルトランジスタ211 、Ｎチャネ
ルトランジスタ213 及びＮチャネルトランジスタ214 の
直列回路が介装されており、更にＰチャネルトランジス
タ230 、Ｐチャネルトランジスタ231 、Ｎチャネルトラ
ンジスタ233 及びＮチャネルトランジスタ234 の直列回
路が介装されている。Ｐチャネルトランジスタ220 、Ｐ
チャネルトランジスタ210 、Ｎチャネルトランジスタ22
4 及びＮチャネルトランジスタ214 の各ゲートはクロッ
ク入力端子10と接続されている。
40,42,43をMOS トランジスタにより構成したブロック図
である。電源ＶCCと接地電源ＶSSとの間には、Ｐチャネ
ルトランジスタ220 、Ｐチャネルトランジスタ221 、Ｎ
チャネルトランジスタ223 及びＮチャネルトランジスタ
224 の直列回路が介装されており、またＰチャネルトラ
ンジスタ210 、Ｐチャネルトランジスタ211 、Ｎチャネ
ルトランジスタ213 及びＮチャネルトランジスタ214 の
直列回路が介装されており、更にＰチャネルトランジス
タ230 、Ｐチャネルトランジスタ231 、Ｎチャネルトラ
ンジスタ233 及びＮチャネルトランジスタ234 の直列回
路が介装されている。Ｐチャネルトランジスタ220 、Ｐ
チャネルトランジスタ210 、Ｎチャネルトランジスタ22
4 及びＮチャネルトランジスタ214 の各ゲートはクロッ
ク入力端子10と接続されている。
【００８０】Ｐチャネルトランジスタ230 及びＮチャネ
ルトランジスタ234 の各ゲートは共通接続されており、
これらのゲートには反転端子状態選択信号＃SDが入力さ
れる。Ｎチャネルトランジスタ213 及びＰチャネルトラ
ンジスタ231 の各ゲートはインバータ44 (図10参照) の
入力端子と接続される。Ｐチャネルトランジスタ221及
びＮチャネルトランジスタ223 の各ゲートはインバータ
47 (図10参照) の出力端子と接続される。Ｐチャネルト
ランジスタ221 及びＮチャネルトランジスタ233 の各ゲ
ートはインバータ44 (図10参照) の出力端子と接続され
る。Ｐチャネルトランジスタ222 とＮチャネルトランジ
スタ223 との接続部、Ｐチャネルトランジスタ211 とＮ
チャネルトランジスタ213 との接続部、及びＰチャネル
トランジスタ231 とＮチャネルトランジスタ233 との接
続部は共通接続されてクロック出力端子11と接続されて
いる。これによりＰチャネルトランジスタ220,221 及び
Ｎチャネルトランジスタ223,224 によりクロックドイン
バータ42を構成でき、Ｐチャネルトランジスタ210,211
及びＮチャネルトランジスタ213,214 によりクロックド
インバータ40を構成でき、Ｐチャネルトランジスタ230,
231 及びＮチャネルトランジスタ233,234 によりクロッ
クドインバータ43を構成できる。
ルトランジスタ234 の各ゲートは共通接続されており、
これらのゲートには反転端子状態選択信号＃SDが入力さ
れる。Ｎチャネルトランジスタ213 及びＰチャネルトラ
ンジスタ231 の各ゲートはインバータ44 (図10参照) の
入力端子と接続される。Ｐチャネルトランジスタ221及
びＮチャネルトランジスタ223 の各ゲートはインバータ
47 (図10参照) の出力端子と接続される。Ｐチャネルト
ランジスタ221 及びＮチャネルトランジスタ233 の各ゲ
ートはインバータ44 (図10参照) の出力端子と接続され
る。Ｐチャネルトランジスタ222 とＮチャネルトランジ
スタ223 との接続部、Ｐチャネルトランジスタ211 とＮ
チャネルトランジスタ213 との接続部、及びＰチャネル
トランジスタ231 とＮチャネルトランジスタ233 との接
続部は共通接続されてクロック出力端子11と接続されて
いる。これによりＰチャネルトランジスタ220,221 及び
Ｎチャネルトランジスタ223,224 によりクロックドイン
バータ42を構成でき、Ｐチャネルトランジスタ210,211
及びＮチャネルトランジスタ213,214 によりクロックド
インバータ40を構成でき、Ｐチャネルトランジスタ230,
231 及びＮチャネルトランジスタ233,234 によりクロッ
クドインバータ43を構成できる。
【００８１】前述した実施例ではマイクロコンピュータ
に内蔵している図18に示すレジスタから、ウエイト状態
選択信号ＳW 、ストップ復帰選択信号ＳS 、発振状態選
択信号ＳE の各選択信号を出力するようにし、それらの
格納状態をCPU による書き込みにより変化させて、選択
できるようにしたが、これを例えば図12に示すような入
力端子300 からの選択信号 (状態選択) を、入力バッフ
ァ301 へ入力して、それを直接又は所定の制御回路を通
過させた信号を、前述したような選択信号として出力す
ることも可能である。マイクロコンピュータ内のレジス
タによる場合はデータ格納状態が信号入力端子、電源端
子等からマイクロコンピュータへ伝わる電気的ノイズに
より、またCPU の暴走に起因するレジスタへの誤書き込
み等によって変化する虞れがあるが、発振動作の停止及
びクロックの供給を停止する等、マイクロコンピュータ
を動作させる極めて重要な信号はレジスタで選択するよ
りも入力端子300 の入力状態で選択する方が安全性にお
いてより有利である。
に内蔵している図18に示すレジスタから、ウエイト状態
選択信号ＳW 、ストップ復帰選択信号ＳS 、発振状態選
択信号ＳE の各選択信号を出力するようにし、それらの
格納状態をCPU による書き込みにより変化させて、選択
できるようにしたが、これを例えば図12に示すような入
力端子300 からの選択信号 (状態選択) を、入力バッフ
ァ301 へ入力して、それを直接又は所定の制御回路を通
過させた信号を、前述したような選択信号として出力す
ることも可能である。マイクロコンピュータ内のレジス
タによる場合はデータ格納状態が信号入力端子、電源端
子等からマイクロコンピュータへ伝わる電気的ノイズに
より、またCPU の暴走に起因するレジスタへの誤書き込
み等によって変化する虞れがあるが、発振動作の停止及
びクロックの供給を停止する等、マイクロコンピュータ
を動作させる極めて重要な信号はレジスタで選択するよ
りも入力端子300 の入力状態で選択する方が安全性にお
いてより有利である。
【００８２】なお、前述した実施例ではクロック入力端
子に入力された波形歪がより少ないクロックをCPU へ供
給しているが、クロック出力端子に与えられたクロック
をCPU へ供給しても同様の効果が得られるのは勿論であ
る。
子に入力された波形歪がより少ないクロックをCPU へ供
給しているが、クロック出力端子に与えられたクロック
をCPU へ供給しても同様の効果が得られるのは勿論であ
る。
【００８３】
【発明の効果】以上詳述したように第１発明のマイクロ
コンピュータは、クロック発生回路によらないクロック
がクロック入力端子へ入力される場合は、第１ゲート回
路を信号伝達不可能な状態になして消費電力を低減する
ことができる。
コンピュータは、クロック発生回路によらないクロック
がクロック入力端子へ入力される場合は、第１ゲート回
路を信号伝達不可能な状態になして消費電力を低減する
ことができる。
【００８４】第２発明のマイクロコンピュータは、クロ
ック発生回路によらないクロックがクロック入力端子へ
入力される場合は、第１ゲート回路を信号伝達不可能な
状態になして消費電力を低減することができる。またク
ロック出力端子に、クロック以外の信号を出力すること
ができる。
ック発生回路によらないクロックがクロック入力端子へ
入力される場合は、第１ゲート回路を信号伝達不可能な
状態になして消費電力を低減することができる。またク
ロック出力端子に、クロック以外の信号を出力すること
ができる。
【００８５】第３発明のマイクロコンピュータは、クロ
ック発生回路によらないクロックがクロック入力端子へ
入力される場合は、第１及び第２ゲート回路を信号伝達
不可能な状態になして消費電力を低減することができ
る。またクロック発生回路の動作が安定するまでは大き
い駆動能力でクロック発生回路を駆動し、発振動作が安
定した後は小さい駆動能力でクロック発生回路を駆動し
て、クロック発生回路の動作が安定した後の消費電力を
低減することができる。
ック発生回路によらないクロックがクロック入力端子へ
入力される場合は、第１及び第２ゲート回路を信号伝達
不可能な状態になして消費電力を低減することができ
る。またクロック発生回路の動作が安定するまでは大き
い駆動能力でクロック発生回路を駆動し、発振動作が安
定した後は小さい駆動能力でクロック発生回路を駆動し
て、クロック発生回路の動作が安定した後の消費電力を
低減することができる。
【００８６】第４発明のマイクロコンピュータは、クロ
ック入力端子へのクロック供給を再開した場合に、クロ
ックが安定した時点からCPU へのクロックの供給を開始
できる。
ック入力端子へのクロック供給を再開した場合に、クロ
ックが安定した時点からCPU へのクロックの供給を開始
できる。
【００８７】第５発明のマイクロコンピュータは、CPU
へのクロックの供給を停止する場合、クロック発生回路
から入力されたクロックを、ウエイト信号及びウエイト
状態選択信号により第２ゲート回路で遮断して、CPU 及
びそれ以外の回路へのクロックの供給を停止して消費電
力を低減できる。
へのクロックの供給を停止する場合、クロック発生回路
から入力されたクロックを、ウエイト信号及びウエイト
状態選択信号により第２ゲート回路で遮断して、CPU 及
びそれ以外の回路へのクロックの供給を停止して消費電
力を低減できる。
【００８８】第６発明のマイクロコンピュータは、CPU
へのクロックの供給を停止する場合、クロック発生回路
から入力されたクロックを、ウエイト信号により第２ゲ
ート回路で遮断して、CPU 及びそれ以外の回路へのクロ
ックの供給を停止して消費電力を低減できる。
へのクロックの供給を停止する場合、クロック発生回路
から入力されたクロックを、ウエイト信号により第２ゲ
ート回路で遮断して、CPU 及びそれ以外の回路へのクロ
ックの供給を停止して消費電力を低減できる。
【００８９】第７発明のマイクロコンピュータは、発振
状態選択信号、ウエイト状態選択信号を格納せずにす
み、また電気的ノイズの影響が少ない等、本発明は優れ
た効果を奏する。
状態選択信号、ウエイト状態選択信号を格納せずにす
み、また電気的ノイズの影響が少ない等、本発明は優れ
た効果を奏する。
【図１】 本発明に係るマイクロコンピュータの第１実
施例の要部構成を示すブロック図である。
施例の要部構成を示すブロック図である。
【図２】 各部信号のタイミングチャートである。
【図３】 各部信号のタイミングチャートである。
【図４】 本発明に係るマイクロコンピュータの第２実
施例の要部構成を示すブロック図である。
施例の要部構成を示すブロック図である。
【図５】 クロックドインバータの構成を示すブロック
図である。
図である。
【図６】 本発明に係るマイクロコンピュータの第３実
施例の要部構成を示すブロック図である。
施例の要部構成を示すブロック図である。
【図７】 本発明に係るマイクロコンピュータの第４実
施例の要部構成を示すブロック図である。
施例の要部構成を示すブロック図である。
【図８】 本発明に係るマイクロコンピュータの第５実
施例の要部構成を示すブロック図である。
施例の要部構成を示すブロック図である。
【図９】 本発明に係るマイクロコンピュータの第６実
施例の要部構成を示すブロック図である。
施例の要部構成を示すブロック図である。
【図１０】 本発明に係るマイクロコンピュータの第７
実施例の要部構成を示すブロック図である。
実施例の要部構成を示すブロック図である。
【図１１】 クロックドインバータの構成を示すブロッ
ク図である。
ク図である。
【図１２】 選択信号を出力する回路の構成図である。
【図１３】 従来のマイクロコンピュータの構成を示す
ブロック図である。
ブロック図である。
【図１４】 シュミットトリガ回路の構成図である。
【図１５】 ノイズキャンセラの構成図である。
【図１６】 各部信号のタイミングチャートである。
【図１７】 各部信号のタイミングチャートである。
【図１８】 レジスタの模式的構成図である。
【図１９】 従来のマイクロコンピュータの他の構成を
示すブロック図である。
示すブロック図である。
【図２０】 従来のマイクロコンピュータの他の構成を
示すブロック図である。
示すブロック図である。
１ CPU 、２ 周辺回路、10 クロック入力端子、11
クロック出力端子、12, 13 NAND回路、14 シュミット
トリガ回路、15 ノイズキャンセラ、17 1/2 分周器、
18 AND 回路、23, 24 NOR 回路、30 分周回路、31
カウント手段、32 スイッチ手段、33 RSフリップフロ
ップ、40, 42, 43 クロックドインバータ、88 外付け
発振回路。
クロック出力端子、12, 13 NAND回路、14 シュミット
トリガ回路、15 ノイズキャンセラ、17 1/2 分周器、
18 AND 回路、23, 24 NOR 回路、30 分周回路、31
カウント手段、32 スイッチ手段、33 RSフリップフロ
ップ、40, 42, 43 クロックドインバータ、88 外付け
発振回路。
Claims (7)
- 【請求項１】 セラミック発振子等のクロック発生回路
を接続すべきクロック入力端子とクロック出力端子との
間に第１ゲート回路が介装しており、クロック入力端子
に入力されたクロックに基づいてCPU が動作するマイク
ロコンピュータにおいて、 前記クロック入力端子へ入力されるクロックが、前記ク
ロック発生回路で発生したクロックか否かを選択する発
振状態選択信号を前記第１ゲート回路に与える第２ゲー
ト回路を備え、発振状態選択信号が第１の状態の場合
は、第１ゲート回路を信号伝達可能な状態に、第２の状
態の場合は信号伝達不可能な状態になすべく構成してあ
ることを特徴とするマイクロコンピュータ。 - 【請求項２】 セラミック発振子等のクロック発生回路
を接続すべきクロック入力端子及びクロック出力端子を
備えており、前記クロック入力端子に入力されたクロッ
クに基づいてCPU が動作するマイクロコンピュータにお
いて、 前記クロック入力端子に入力側を接続し、出力側を前記
クロック出力端子と接続しておりフローティング出力が
得られる第１ゲート回路と、クロック出力端子に出力側
を接続しており、フローティング出力が得られる第２ゲ
ート回路と、クロック入力端子へ入力されるクロックが
前記クロック発生回路で発生したクロックか否かを選択
する発振状態選択信号を第１，第２ゲート回路に与える
第３ゲート回路とを備え、発振状態選択信号が第１の状
態の場合は、第１ゲート回路を信号伝達可能な状態に、
第２ゲート回路をフローティング出力になし、発振状態
選択信号が第２の状態の場合には、第１ゲート回路をフ
ローティング出力にし、第２ゲート回路を信号伝達可能
な状態になすべく構成してあることを特徴とするマイク
ロコンピュータ。 - 【請求項３】 セラミック発振子等のクロック発生回路
を接続すべきクロック入力端子及びクロック出力端子を
備えており、クロック入力端子に入力されたクロックに
基づいてCPU が動作するマイクロコンピュータにおい
て、 前記クロック入力端子に入力側を接続し、出力側を前記
クロック出力端子と接続しており、フローティング出力
が得られる第１ゲート回路と、該第１ゲート回路に並列
接続されており、フローティング出力が得られる第２ゲ
ート回路と、駆動能力を選択する駆動能力選択信号、及
びクロック入力端子へ入力されるクロックが前記クロッ
ク発生回路で発生したクロックか否かを選択する発振状
態選択信号の論理和の信号を第２ゲート回路へ与える第
３ゲート回路と、前記発振状態選択信号を第１ゲート回
路へ与える第４ゲート回路とを備え、発振状態選択信号
及び駆動能力選択信号がともに第１の状態である場合
は、第１，第２ゲート回路をともに信号伝達可能な状態
になし、発振状態選択信号が第１の状態であり、駆動能
力選択信号が第２の状態である場合は第１ゲート回路を
信号伝達可能な状態になし、第２ゲート回路をフローテ
ィング出力になすべく構成してあることを特徴とするマ
イクロコンピュータ。 - 【請求項４】 セラミック発振子等のクロック発生回路
を接続すべきクロック入力端子に入力されたクロックに
基づくクロックをカウントするカウント手段と、CPU へ
クロックを供給するための第５ゲート回路とを備え、発
振状態選択信号が第１の状態の場合は、発振停止状態か
らの復帰に際し前記クロック入力端子へのクロックの供
給を再開した時点から前記カウント手段が所定数をカウ
ントするまでの期間は前記第５ゲート回路を信号伝達不
可能な状態にし、発振状態選択信号が第２の状態の場合
は、クロックの供給を再開した時点から第５ゲート回路
を信号伝達可能な状態になすべく構成してある請求項１
乃至請求項３のいずれかに記載のマイクロコンピュー
タ。 - 【請求項５】 セラミック発振子等のクロック発生回路
を接続すべきクロック入力端子とクロック出力端子との
間に第１ゲート回路が介装しており、クロック入力端子
又はクロック出力端子に与えられたクロックに基づいて
CPU が動作するマイクロコンピュータにおいて、 前記クロック入力端子又はクロック出力端子に接続さ
れ、クロック入力端子又はクロック出力端子に与えられ
たクロックを前記CPU へ供給するための第２ゲート回路
と、CPU の動作を停止させるウエイト信号、及び周辺回
路の動作の停止，非停止を選択するウエイト状態選択信
号の論理積の信号を第２ゲート回路へ与える論理積ゲー
ト回路とを備え、ウエイト状態選択信号又はウエイト信
号が第１の状態の場合は、前記第２ゲート回路を信号伝
達可能な状態に、ウエイト状態選択信号及びウエイト信
号がともに第２の状態の場合は、第２ゲート回路を信号
伝達不可能な状態になすべく構成してあることを特徴と
するマイクロコンピュータ。 - 【請求項６】 セラミック発振子等のクロック発生回路
を接続すべきクロック入力端子とクロック出力端子との
間に第１ゲート回路が介装しており、クロック入力端子
又はクロック出力端子に与えられたクロックに基づい
て、CPU が動作するマイクロコンピュータにおいて、 前記クロック入力端子又はクロック出力端子に接続さ
れ、クロック入力端子又はクロック出力端子に与えられ
たクロックを前記CPU へ供給するための第２ゲート回路
を備え、CPU の動作を停止させるウエイト信号が第１の
状態の場合は、前記第２ゲート回路を信号伝達可能な状
態に、第２の状態の場合は第２ゲート回路を信号伝達不
可能な状態になすべく構成してあることを特徴とするマ
イクロコンピュータ。 - 【請求項７】 発振状態選択信号、ウエイト状態選択信
号のうち少なくとも一方は、それを入力すべき入力端子
を備えている請求項１乃至請求項６のいずれかに記載の
マイクロコンピュータ。
Priority Applications (3)
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|---|---|---|---|
| JP7162569A JPH0916545A (ja) | 1995-06-28 | 1995-06-28 | マイクロコンピュータ |
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| DE19547453A DE19547453C2 (de) | 1995-06-28 | 1995-12-19 | Mikrocomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7162569A JPH0916545A (ja) | 1995-06-28 | 1995-06-28 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0916545A true JPH0916545A (ja) | 1997-01-17 |
Family
ID=15757085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7162569A Pending JPH0916545A (ja) | 1995-06-28 | 1995-06-28 | マイクロコンピュータ |
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| JP (1) | JPH0916545A (ja) |
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-
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