JPH0916560A - Fourier transform analyzer - Google Patents
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- 238000004458 analytical method Methods 0.000 claims abstract description 35
- 238000006243 chemical reaction Methods 0.000 claims abstract description 32
- 238000001514 detection method Methods 0.000 claims abstract description 27
- 238000005070 sampling Methods 0.000 claims abstract description 21
- 238000005259 measurement Methods 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 6
- 238000009499 grossing Methods 0.000 claims description 2
- 238000012545 processing Methods 0.000 abstract description 29
- 230000001360 synchronised effect Effects 0.000 abstract 2
- PENWAFASUFITRC-UHFFFAOYSA-N 2-(4-chlorophenyl)imidazo[2,1-a]isoquinoline Chemical compound C1=CC(Cl)=CC=C1C1=CN(C=CC=2C3=CC=CC=2)C3=N1 PENWAFASUFITRC-UHFFFAOYSA-N 0.000 abstract 1
- 238000003708 edge detection Methods 0.000 description 36
- 238000010586 diagram Methods 0.000 description 23
- 239000003990 capacitor Substances 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 6
- 238000012937 correction Methods 0.000 description 4
- 238000012935 Averaging Methods 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 3
- 230000009699 differential effect Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 238000001914 filtration Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、時系列情報を周波数軸
情報へと変換して解析を行うフーリエ変換解析装置に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a Fourier transform analysis device for converting time series information into frequency axis information for analysis.
【０００２】[0002]
【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。 文献；特開平６−４３１９２号公報 従来、高速フーリエ変換解析は前記文献の中で開示され
ているように、時系列情報の基本周期が既知である場合
には、時系列信号に対する窓関数処理を廃し、最適なサ
ンプリング周期を用いた高速で高精度な解析が実現可能
であることは周知の通りである。2. Description of the Related Art Conventionally, techniques in such a field include:
For example, some documents were described in the following documents. Document: JP-A-6-43192 DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention Conventionally, as disclosed in the above-mentioned document, fast Fourier transform analysis performs window function processing on a time-series signal when the basic period of time-series information is known. It is well known that abolishment and high-speed and high-precision analysis using an optimum sampling cycle can be realized.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、従来の
高速フーリエ変換解析装置では、基本周期が不明の場合
には、解析不能であるという問題点があった。However, the conventional fast Fourier transform analysis device has a problem that the analysis is impossible when the fundamental period is unknown.
【０００４】[0004]
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、時系列アナログ信号を周波数軸情報
に変換して解析を行うフーリエ変換装置において、以下
の処理部を備えている。すなわち、前記時系列アナログ
信号の基本周期を予測する周期検出部と、前記周期検出
部により予測された基本周期に基づいてサンプリング信
号を生成する可変周波数オシレータ部と、前記サンプリ
ング信号に基づいて、前記時系列アナログ信号をサンプ
リングし、アナログ信号をディジタル信号に変換するア
ナログ／ディジタル変換部と、前記ディジタル信号をフ
ーリエ変換するフーリエ変換部とを備えている。In order to solve the above-mentioned problems, a first aspect of the present invention is a Fourier transform device for converting a time-series analog signal into frequency axis information for analysis, and includes the following processing section. There is. That is, a cycle detection unit that predicts a basic cycle of the time-series analog signal, a variable frequency oscillator section that generates a sampling signal based on the basic cycle predicted by the cycle detection unit, and based on the sampling signal, An analog / digital conversion unit for sampling a time-series analog signal and converting the analog signal into a digital signal, and a Fourier transform unit for performing Fourier transform on the digital signal are provided.
【０００５】[0005]
【作用】第１の発明によれば、以上のようにフーリエ変
換解析装置を構成したので、周期検出部により、例え
ば、基本周期近傍の帯域成分のみ通過するような帯域通
過フィルタ回路を用いて、フィルタ処理し、コンパレー
タなどを用いて、基準信号とフィルタ処理の出力とを比
較する。そして、コンパレータの出力から周期を逐次求
めて行き、求めた周期から未来の周期を予測し、その未
来の周期の信号が時系列アナログ信号として入力される
タイミングを可変周波数オシレータ部に出力する。可変
周波数オシレータ部により、サンプル信号を生成して、
アナログ／ディジタル変換部により、サンプル信号をサ
ンプリングクロックとしてアナログ信号をディジタル信
号に変換する。そして、フーリエ変換部によりディジタ
ル信号をフーリエ変換する。従って、前記課題を解決で
きるのである。According to the first aspect of the present invention, since the Fourier transform analysis device is configured as described above, the period detector uses, for example, a bandpass filter circuit that passes only the band component near the fundamental period, The filter processing is performed, and the reference signal and the output of the filter processing are compared using a comparator or the like. Then, the cycle is sequentially obtained from the output of the comparator, the future cycle is predicted from the obtained cycle, and the timing at which the signal of the future cycle is input as a time-series analog signal is output to the variable frequency oscillator unit. The variable frequency oscillator section generates a sample signal,
The analog / digital converter converts the analog signal into a digital signal using the sample signal as a sampling clock. Then, the Fourier transform unit Fourier transforms the digital signal. Therefore, the above problem can be solved.
【０００６】[0006]
【実施例】図１は、本発明の実施例の高速フーリエ変換
解析装置の機能ブロック図である。本実施例の高速フー
リエ変換解析装置は、帯域通過フィルタ回路及びコンパ
レータなどを有する周期検出部１００、可変周波数オシ
レータ部２００、アナログ／ディジタル（以下、Ａ／Ｄ
という）変換部３００、及び高速フーリエ変換部４００
により構成されている。周期検出部１００は、時系列ア
ナログ信号として入力信号Ｓ１を入力し、入力信号Ｓ１
に含まれる所望基本周期の同期情報Ｓ１００を検出する
ものである。可変周波数オシレータ２００は、同期情報
Ｓ１００を入力し、Ａ／Ｄ変換部３００にＡ／Ｄ変換の
実行を指令する信号すなわちサンプリング信号Ｓ２００
を生成するものである。Ａ／Ｄ変換部３００は、サンプ
リング信号Ｓ２００を入力し、時系列情報である入力信
号Ｓ１を逐次Ａ／Ｄ変換しディジタル時系列情報Ｓ３０
０に変換するものである。高速フーリエ変換部４００
は、ディジタル時系列情報Ｓ３００から高速フーリエ変
換解析処理を行ない解析結果Ｓ４００として出力するも
のである。図２は、図１のタイムチャートである。1 is a functional block diagram of a fast Fourier transform analysis apparatus according to an embodiment of the present invention. The fast Fourier transform analysis apparatus of this embodiment includes a period detection unit 100 having a bandpass filter circuit, a comparator, etc., a variable frequency oscillator unit 200, an analog / digital (hereinafter referred to as A / D).
) Transform unit 300 and fast Fourier transform unit 400
It consists of. The cycle detection unit 100 inputs the input signal S1 as a time-series analog signal, and inputs the input signal S1.
Is to detect the synchronization information S100 of the desired basic period included in. The variable frequency oscillator 200 receives the synchronization information S100 and inputs a signal for instructing the A / D conversion unit 300 to execute A / D conversion, that is, the sampling signal S200.
Is generated. The A / D conversion unit 300 inputs the sampling signal S200, successively A / D-converts the input signal S1 which is time series information, and digital time series information S30.
It is converted to 0. Fast Fourier transform unit 400
Is to perform fast Fourier transform analysis processing from the digital time series information S300 and output it as an analysis result S400. FIG. 2 is a time chart of FIG.
【０００７】以下、図２を参照しつつ、図１の動作の説
明をする。時系列アナログ信号である入力信号Ｓ１は周
期検出部１００の帯域通過フィルタ回路に入力されて、
帯域通過フィルタによりフィルタ処理を行って、フィル
タ出力を出力する。この時、帯域通過フィルタ回路から
出力される信号は、周期に応じて入力信号Ｓ１よりも遅
延する。このフィルタ出力は、コンパレータに入力され
て、基準電圧と比較されて、フィルタ出力が基準電圧を
越えた時、“１”、基準電圧以下の時、“０”が出力さ
れる。コンパレータ出力は、入力信号Ｓ１の所望周期を
表わしている。さらに、周期検出部１００では、後述す
る方法により、コンパレータ出力から周期を求めて、過
去の周期から未来の周期を予測する。そして、予測され
た現在の周期Ｔ(0) から帯域通過フィルタ回路の遅延時
間ｄＴを求め、現在の周期Ｔ(0) の開始時刻Ｔ0 ' か
ら、入力信号Ｓ１の次の周期Ｔ(1) の開始時刻Ｔ1 を予
測して、その周期Ｔ(1) 及び開始時刻Ｔ1 を同期情報Ｓ
１００として、可変周波数オシレータ部２００に出力す
る。可変周波数オシレータ２００では、同期情報Ｓ１０
０を入力し、Ａ／Ｄ変換部３００にＡ／Ｄ変換の実行を
指令する信号すなわちサンプリング信号Ｓ２００を生成
する。Ａ／Ｄ変換部３００では、サンプリング信号Ｓ２
００を入力し、時系列情報である入力信号Ｓ１を逐次Ａ
／Ｄ変換しディジタル時系列情報Ｓ３００に変換して、
高速フーリエ変換部４００に出力する。高速フーリエ変
換部４００では、ディジタル時系列情報Ｓ３００から高
速フーリエ変換解析処理を行ない解析結果Ｓ４００とし
て出力する。The operation of FIG. 1 will be described below with reference to FIG. The input signal S1 that is a time-series analog signal is input to the bandpass filter circuit of the cycle detection unit 100,
The bandpass filter is used for filtering and the filter output is output. At this time, the signal output from the bandpass filter circuit is delayed more than the input signal S1 in accordance with the cycle. This filter output is input to the comparator and compared with the reference voltage, and "1" is output when the filter output exceeds the reference voltage, and "0" is output when the filter output is less than the reference voltage. The comparator output represents the desired period of the input signal S1. Further, the cycle detection unit 100 obtains a cycle from the output of the comparator and predicts a future cycle from a past cycle by a method described later. Then, the delay time dT of the bandpass filter circuit is obtained from the predicted current cycle T (0), and the cycle T (1) next to the input signal S1 is started from the start time T 0 'of the current cycle T (0). to predict the start time T 1, the period T (1) and the start time T 1 the synchronization information S
It is output to the variable frequency oscillator unit 200 as 100. In the variable frequency oscillator 200, the synchronization information S10
When 0 is input, a signal for instructing the A / D conversion unit 300 to execute A / D conversion, that is, a sampling signal S200 is generated. In the A / D conversion unit 300, the sampling signal S2
00 is input, and the input signal S1 which is time series information is sequentially input A
/ D conversion to digital time series information S300,
It outputs to the fast Fourier transform unit 400. The fast Fourier transform unit 400 performs fast Fourier transform analysis processing from the digital time series information S300 and outputs it as an analysis result S400.
【０００８】第１の実施例 図３は、本発明の第１の実施例を示す周期検出部の詳細
構成図である。この周期検出部は、帯域通過フィルタ回
路１１０と基準電圧回路１１１を有している。帯域通過
フィルタ回路１１０及び基準電圧回路１１１の出力側に
は、コンパレータ１２０が接続され、さらにコンパレー
タ１２０の出力側には、制御回路１３０及び同期回路１
８０が接続されている。制御回路１３０の出力側には、
時間計測回路１４０、ＳＨ回路１５０−１、１５０−
２、乗算回路１６０−１、１６０−２が接続され、時間
計測回路１４０の出力側には、ＳＨ回路１５０−１、１
５０−２が接続されている。ＳＨ回路１５０−１の出力
側には、乗算回路１６０−１が接続され、ＳＨ回路１５
０−２の出力側には、乗算回路１６０−２が接続されて
いる。乗算回路１６０−１、１６０−２の出力側には、
加算回路１７０が接続され、さらに加算回路１７０の出
力側には、同期回路１８０が接続されている。帯域フィ
ルタ回路１１０は、入力信号Ｓ１を入力して、入力信号
Ｓ１に含まれる所望の基本周期近傍の周波数成分のみ通
過可能となるように設定され、分数波や高調波は除き、
そのフィルタ出力Ｓ１１０をコンパレータ１２０に出力
するものである。基準電圧回路１１１は、コンパレータ
１２０に与える基準電圧Ｓ１１１を出力するものであ
り、その電圧は任意に変更可能なものである。 First Embodiment FIG. 3 is a detailed configuration diagram of a cycle detecting section showing a first embodiment of the present invention. The cycle detector has a bandpass filter circuit 110 and a reference voltage circuit 111. A comparator 120 is connected to the output sides of the band pass filter circuit 110 and the reference voltage circuit 111, and the control circuit 130 and the synchronization circuit 1 are further connected to the output side of the comparator 120.
80 is connected. On the output side of the control circuit 130,
Time measurement circuit 140, SH circuits 150-1, 150-
2, the multiplication circuits 160-1 and 160-2 are connected, and the SH circuits 150-1 and 1 are connected to the output side of the time measurement circuit 140.
50-2 is connected. The multiplication circuit 160-1 is connected to the output side of the SH circuit 150-1, and the SH circuit 15-1 is connected.
The multiplier circuit 160-2 is connected to the output side of 0-2. On the output side of the multiplication circuits 160-1 and 160-2,
The adder circuit 170 is connected, and further, the output side of the adder circuit 170 is connected to the synchronization circuit 180. The band-pass filter circuit 110 receives the input signal S1 and is set so as to be able to pass only the frequency component in the vicinity of a desired fundamental period included in the input signal S1, and excludes fractional waves and harmonics.
The filter output S110 is output to the comparator 120. The reference voltage circuit 111 outputs a reference voltage S111 to be given to the comparator 120, and the voltage can be arbitrarily changed.
【０００９】コンパレータ１２０は、帯域通過フィルタ
１１０からの振幅信号Ｓ１１０と基準電圧Ｓ１１１との
比較を行うものであり、例えば、 振幅信号電圧Ｓ１１０≧基準電圧Ｓ１１１とき、コンパ
レータ１２０の出力は論理値“１”の電圧 振幅信号電圧Ｓ１１０＜基準電圧Ｓ１１１とき、コンパ
レータ１２０の出力は論理値“０”の電圧 となるものである。制御回路１３０は、コンパレータ１
２０からのタイミング情報Ｓ１２０により、時間計測回
路１４０、ＳＨ回路１５０−１、１５０−２、乗算回路
１６０−１、１６０−２の制御を行うものである。乗算
回路１６０−１、１６０−２は、それぞれＳＨ回路１５
０−１、１５０−２からの電圧を被乗数入力端子Ｉに入
力し、制御回路１３０のＭ１端子及びＭ２端子から出力
される乗数入力端子Ｉに入力することにより、それらの
乗数演算した結果を出力端子Ｏに出力するものである。
加算回路１７０は、未来の周期を予測するために、乗算
回路１６０−１、１６０−２からの出力を入力端子Ｉに
入力することにより、各々の総和を演算し、その結果を
出力端子Ｏに出力するものである。同期回路１８０は、
帯域通過フィルタ回路１１０により発生する位相差を補
正する回路である。The comparator 120 compares the amplitude signal S110 from the bandpass filter 110 with a reference voltage S111. For example, when the amplitude signal voltage S110 ≧ reference voltage S111, the output of the comparator 120 is a logical value “1”. When the amplitude signal voltage S110 <the reference voltage S111, the output of the comparator 120 is a voltage having a logical value “0”. The control circuit 130 uses the comparator 1
The timing information S120 from 20 controls the time measuring circuit 140, the SH circuits 150-1, 150-2, and the multiplying circuits 160-1, 160-2. The multiplication circuits 160-1 and 160-2 are the SH circuits 15 respectively.
By inputting the voltages from 0-1 and 150-2 to the multiplicand input terminal I and the multiplier input terminal I output from the M1 terminal and the M2 terminal of the control circuit 130, the result of the multiplier operation is output. It is output to the terminal O.
The adder circuit 170 inputs the outputs from the multiplier circuits 160-1 and 160-2 to the input terminal I to predict the future cycle, calculates the sum of each, and outputs the result to the output terminal O. It is what is output. The synchronization circuit 180 is
This is a circuit for correcting the phase difference generated by the bandpass filter circuit 110.
【００１０】図４は、図３中の制御回路１３０の回路図
である。この制御回路１３０は、Ｔ型フリップフロップ
（以下、Ｔ−ＦＦと呼ぶ）であるＴ−ＦＦ１３１、基準
電圧回路１３２−１、１３２−２を有している。Ｔ−Ｆ
Ｆ１３１のＱ端子には、正エッジ検出回路１３４−１及
び乗数設定端子Ｍ１とＭ２の出力電圧を設定する切替回
路１３３が接続され、Ｑ端子の出力の反転信号を出力す
るＱB 端子には、正エッジ検出回路１３４−２が接続さ
れている。正エッジ検出回路１３４−１の出力側には、
Ｓ１端子、及び２入力ＮＯＲ回路１３５が接続されてい
る。正エッジ検出回路１３４−２の出力側には、Ｓ２端
子及びＮＯＲ回路１３５が接続されている。ＮＯＲ回路
１３５の出力側には、正エッジ検出回路１３４−３が接
続され、さらに正エッジ検出回路１３４−３の出力側に
は、Ｄ端子が接続されている。基準電圧回路１３２−
１、１３２−２には切替回路１３３が接続されている。
切替回路１３３の出力側には、乗数設定端子Ｍ１、Ｍ２
が接続されている。基準電圧回路１３２−１、１３２−
２は、入力信号の未来の周期を予測する場合において、
過去の周期の係数を設定する電圧であり、後述する一次
近似の場合には、その係数が３，−２となり、例えば、
３Ｖ，−２Ｖをそれぞれ供給する。切替回路１３３は、
Ｔ−ＦＦ１３１のＱ出力が論理値“１”となると、乗数
設定端子Ｍ１を基準電圧回路１３２−２に接続し、乗数
設定端子Ｍ２を基準電圧回路１３２−１に接続し、Ｔ−
ＦＦ１３１のＱ出力が論理値“０”となると、乗数設定
端子Ｍ１を基準電圧回路１３２−１に接続し、乗数設定
端子Ｍ２を基準電圧回路１３２−２に接続するものであ
る。FIG. 4 is a circuit diagram of the control circuit 130 shown in FIG. The control circuit 130 has a T-FF 131, which is a T-type flip-flop (hereinafter referred to as T-FF), and reference voltage circuits 132-1 and 132-2. TF
The Q terminal of the F 131, the switching circuit 133 to set the output voltage of the positive edge detection circuit 134-1 and the multiplier setting terminal M1 and M2 are connected to the Q B terminal for outputting an inverted signal of the output of the Q terminal, The positive edge detection circuit 134-2 is connected. On the output side of the positive edge detection circuit 134-1,
The S1 terminal and the 2-input NOR circuit 135 are connected. The S2 terminal and the NOR circuit 135 are connected to the output side of the positive edge detection circuit 134-2. A positive edge detection circuit 134-3 is connected to the output side of the NOR circuit 135, and a D terminal is connected to the output side of the positive edge detection circuit 134-3. Reference voltage circuit 132-
A switching circuit 133 is connected to the terminals 1 and 132-2.
Multiplier setting terminals M1 and M2 are provided on the output side of the switching circuit 133.
Is connected. Reference voltage circuits 132-1 and 132-
2 is for predicting the future cycle of the input signal,
It is a voltage that sets the coefficient of the past cycle, and in the case of the first-order approximation described later, the coefficient becomes 3, -2, for example,
Supply 3V and -2V respectively. The switching circuit 133 is
When the Q output of the T-FF 131 becomes a logical value "1", the multiplier setting terminal M1 is connected to the reference voltage circuit 132-2, the multiplier setting terminal M2 is connected to the reference voltage circuit 132-1, and T-
When the Q output of the FF 131 becomes a logical value "0", the multiplier setting terminal M1 is connected to the reference voltage circuit 132-1 and the multiplier setting terminal M2 is connected to the reference voltage circuit 132-2.
【００１１】図５は、正エッジ検出回路の回路図であ
る。図５に示すように、正エッジ検出回路は微分用コン
デンサＣ、抵抗Ｒ、ダイオードＤ１、Ｄ２により構成さ
れている。その動作は、入力端子Ｉに論理値“０”から
論理値“１”に遷移する信号が与えられた場合に、微分
用コンデンサＣと微分用抵抗Ｒの微分作用により出力Ｏ
には正の短パルスが発生する。一方、入力端子Ｉに論理
値“１”から“０”に遷移する信号を与えた場合には、
同じく微分作用にのより負の短パルスを発生しようとす
るが、電圧制限用ダイオードＤ２がオンし、接地電位を
維持するので、出力端子Ｏには現れないというのであ
る。FIG. 5 is a circuit diagram of the positive edge detection circuit. As shown in FIG. 5, the positive edge detection circuit includes a differentiating capacitor C, a resistor R, and diodes D1 and D2. The operation is such that when a signal transiting from a logical value "0" to a logical value "1" is given to the input terminal I, an output O is generated by the differential action of the differentiating capacitor C and the differentiating resistor R.
Generates a short positive pulse. On the other hand, when a signal that transits from the logical value “1” to “0” is given to the input terminal I,
Similarly, it tries to generate a more negative short pulse due to the differential action, but since the voltage limiting diode D2 is turned on and maintains the ground potential, it does not appear at the output terminal O.
【００１２】図６は、時間計測回路の回路図である。図
６に示すように、時間計測回路は、所定の一定電流を供
給する定電流素子ＣＲ、通常半導体スイッチで構成され
る放電用スイッチＳＷ、充電用コンデンデンＣにより構
成されている。その動作は、通常放電制御用信号端子Ｄ
Ｃは論理値“０”の電圧が加えられており、放電用スイ
ッチＳＷは開の状態であり、定電流素子ＣＲからの一定
電流が充電コンデンサＣに流入することにより、出力端
子Ｏの電圧は経過時間に比例して高くなる。そして、放
電制御用信号端子ＤＣが論理値“１”の電圧が加えられ
た時に放電用スイッチＳＷは閉となり、充電用コンデン
サＣに蓄積された電荷が放電して出力端子Ｏの電圧が０
になるものである。FIG. 6 is a circuit diagram of the time measuring circuit. As shown in FIG. 6, the time measuring circuit includes a constant current element CR that supplies a predetermined constant current, a discharge switch SW that is usually a semiconductor switch, and a charging condensate C. The operation is normally performed by the discharge control signal terminal D.
The voltage of the logical value "0" is applied to C, the discharging switch SW is in the open state, and the constant current from the constant current element CR flows into the charging capacitor C, so that the voltage of the output terminal O becomes It increases in proportion to the elapsed time. Then, when the voltage of the logical value "1" is applied to the discharge control signal terminal DC, the discharge switch SW is closed, the charge accumulated in the charging capacitor C is discharged, and the voltage of the output terminal O becomes 0.
It becomes something.
【００１３】図７は、ＳＨ回路の回路図である。図７に
示すように、ＳＨ回路は、サンプルした電圧を保持する
微少な容量を持つホールドコンデンサＣと通常半導体で
構成されるサンプルスイッチＳＷから構成される。その
動作は、サンプル制御端子ＳＣが論理値“１”の電圧が
加えられた時に、サンプルスイッチＳＷは閉となり、入
力端子Ｉに印加された電圧をホールドコンデンサＣが保
持して出力端子Ｏにはその電圧が出力される。一方、サ
ンプル制御端子ＳＣが論理値“０”の電圧が加えられた
時に、サンプルスイッチＳＷは開となり、ホールドコン
デンサＣの電圧、すなわち、出力端子Ｏの電圧は、サン
プルスイッチＳＷが開となった時の電圧を保持するもの
である。なお、必要に応じて入出力に配されるボルテー
ジフォロア回路などは省略している。FIG. 7 is a circuit diagram of the SH circuit. As shown in FIG. 7, the SH circuit is composed of a hold capacitor C having a small capacity for holding a sampled voltage and a sample switch SW which is usually made of a semiconductor. The operation is as follows: When the sample control terminal SC is applied with a voltage of logical value "1", the sample switch SW is closed, the hold capacitor C holds the voltage applied to the input terminal I, and the output terminal O That voltage is output. On the other hand, when the voltage of the logical value "0" is applied to the sample control terminal SC, the sample switch SW is opened, and the voltage of the hold capacitor C, that is, the voltage of the output terminal O is opened. It holds the voltage of time. It should be noted that a voltage follower circuit and the like arranged at the input and output are omitted as necessary.
【００１４】図８は、図３中の同期回路１８０の構成図
である。図８に示すように、この同期回路１８０は、正
エッジ検出回路１８１−１とＳＨ回路１８２を有してい
る。正エッジ検出回路１８１−１の出力側には、時間計
測回路１８４のＤＣ端子、及びセット−リセットフリッ
プフロップ（以下、ＲＳ−ＦＦと呼ぶ）１８６のＲ端子
が接続されている。ＳＨ回路１８２の出力側には、ｆ
（ｘ）変換回路１８３が接続されている。時間計測回路
１８４及びｆ（ｘ）変換回路１８３の出力側には、コン
パレータ１８５の＋側入力端子，−側入力端子にそれぞ
れ接続されている。コンパレータ１８５の出力側には、
ＲＳ−ＦＦ１８６のＳ端子が接続され、さらにそのＲＳ
−ＦＦ１８６のＱ端子には正エッジ検出回路１８１−２
が接続されている。正エッジ検出回路１８１−２の出力
側には、ＳＨ回路１８２のＳＣ端子に接続されている。
ＲＳ−ＦＦ１８６と正エッジ検出回路１８１−２は、Ｓ
Ｈ回路１８２にサンプルホールドするタイミング信号を
出力するタイミング回路である。FIG. 8 is a block diagram of the synchronizing circuit 180 shown in FIG. As shown in FIG. 8, the synchronizing circuit 180 has a positive edge detecting circuit 181-1 and an SH circuit 182. The DC terminal of the time measuring circuit 184 and the R terminal of the set-reset flip-flop (hereinafter referred to as RS-FF) 186 are connected to the output side of the positive edge detection circuit 181-1. On the output side of the SH circuit 182, f
(X) The conversion circuit 183 is connected. Output sides of the time measuring circuit 184 and the f (x) conversion circuit 183 are connected to the + side input terminal and the − side input terminal of the comparator 185, respectively. On the output side of the comparator 185,
The S terminal of RS-FF186 is connected, and the RS
A positive edge detection circuit 181-2 is connected to the Q terminal of the FF186.
Is connected. The output side of the positive edge detection circuit 181-2 is connected to the SC terminal of the SH circuit 182.
The RS-FF 186 and the positive edge detection circuit 181-2 are S
The timing circuit outputs a timing signal for sample-holding to the H circuit 182.
【００１５】図９は、図３のタイムチャートである。以
下、この図を参照しつつ、図３の動作の説明をする。ま
ず、周期算出方法の説明をする。ある時刻ｔの時の周期
をＴ（ｔ）とする時、ｔ＝０の時の周期Ｔ（０）はｔ＝
−１の時の周期Ｔ（−１）と周期変化量ΔＴ（−１）を
用いて、 Ｔ(0) ＝Ｔ(-1)＋ΔＴ(-1) で一次近似することができる。ここで、ｔ＝−２の時の
周期をＴ(-2)とするとΔＴ(-1)は、ΔＴ(-1)＝Ｔ(-1)−
Ｔ(-2)より、 Ｔ(0) ＝Ｔ(-1)＋Ｔ(-１）−Ｔ(-2)＝２Ｔ(-１）−Ｔ(-2) ・・・（１） と表すことでできる。そして、同様に高次の近似式は、 二次近似：Ｔ(0) ＝３Ｔ(-１) −３Ｔ(-2)＋Ｔ(-3) ・・・（２） 三次近似：Ｔ(0) ＝４Ｔ(-1)−６Ｔ(-2)＋４Ｔ(-3)−Ｔ(-4) ・・・（３） となり、これを用いることにより、過去の周期から現在
の周期の近似値を算出することができる。しかし、帯域
通過フィルタ回路を用いるため、帯域通過フィルタ回路
のフィルタ出力には、信号の遅れがあるために、未来の
周期を予測して、フィルタ出力に対して、その周期にあ
った位相補償を行って、入力信号と位相同期を取る必要
がある。FIG. 9 is a time chart of FIG. The operation of FIG. 3 will be described below with reference to this figure. First, the period calculation method will be described. When the cycle at a certain time t is T (t), the cycle T (0) at t = 0 is t =
Using the period T (-1) and the period change amount ΔT (-1) when -1, it is possible to perform a first-order approximation with T (0) = T (-1) + ΔT (-1). Here, assuming that the cycle when t = -2 is T (-2), ΔT (-1) is ΔT (-1) = T (-1)-
From T (-2), by expressing T (0) = T (-1) + T (-1) -T (-2) = 2T (-1) -T (-2) (1) it can. Similarly, the higher-order approximation formula is as follows: second-order approximation: T (0) = 3T (-1) -3T (-2) + T (-3) (2) third-order approximation: T (0) = 4T (-1) -6T (-2) + 4T (-3) -T (-4) (3), which is used to calculate the approximate value of the current cycle from the past cycle. You can However, since the bandpass filter circuit is used, there is a signal delay in the filter output of the bandpass filter circuit. Therefore, the future cycle is predicted and the phase compensation suitable for that cycle is applied to the filter output. It is necessary to perform phase synchronization with the input signal.
【００１６】そこで、上記式群を以下のように、ｔ＝１
の時の周期Ｔ（１）の近似式に拡張すると、 一次近似：Ｔ(1) ＝２Ｔ(0) −Ｔ(-1)＝３Ｔ(-1)−Ｔ(-2) ・・・（４） 二次近似：Ｔ(1) ＝６Ｔ(-1)−８Ｔ(-2)＋３Ｔ(-3) ・・・（５） 三次近似：Ｔ(1) ＝１０Ｔ(-1)−２０Ｔ(-2)＋１５Ｔ(-3)−４Ｔ(-4) ・・・（６） 本第１の実施例では、式（４）に示す一次近似式を予測
近似式として用いた場合について説明する。信号入力Ｓ
１として、図９のような時系列信号が入力されたものと
する。この例では、用いた近似式が一次近似式であるた
めに、周期の比が3,4,5,6 …と線形に変化する場合の入
力を与え、それぞれに対応する周期をＴ(-3), Ｔ(-2),
Ｔ(-1), Ｔ（0)，Ｔ（1)…とする。そして、未来の周期
Ｔ(1) を予測し、位相補償するものとする。Therefore, the above equation group is t = 1 as follows.
When it is expanded to the approximate expression of the period T (1) when, the first-order approximation: T (1) = 2T (0) -T (-1) = 3T (-1) -T (-2) (4 ) Second-order approximation: T (1) = 6T (-1) -8T (-2) + 3T (-3) (5) Third-order approximation: T (1) = 10T (-1) -20T (-2 ) + 15T (−3) −4T (−4) (6) In the first embodiment, the case where the first-order approximation formula shown in formula (4) is used as the prediction approximation formula will be described. Signal input S
It is assumed that the time series signal as shown in FIG. 9 is input as 1. In this example, since the approximation formula used is a first-order approximation formula, an input is given when the ratio of the periods linearly changes to 3,4,5,6 ... And the corresponding period is T (-3 ), T (-2),
Let T (-1), T (0), T (1) ... Then, the future cycle T (1) is predicted and the phase is compensated.
【００１７】また、図３における基準電圧回路１３２−
１，１３２−２には、乗数がそれぞれ近似式の各項の係
数である３倍、−２倍となるような電圧に設定している
が、図９中では、単にこれらを３，−２と記述する。周
期検出部１００に入力された時系列情報Ｓ１は、まず帯
域通過フィルタ回路１１０により、図９に示すような所
望基本周期の成分を主とする時系列情報Ｓ１１０が得ら
れる。この信号Ｓ１１０は、コンパレータ１２０にかけ
られ、基準電圧回路１１１の所定の基準電圧Ｓ１１１を
比較される。この基準電圧Ｓ１１１を変化させることに
より位相制御も可能であるが、この例では説明が簡便に
なる基準電圧０Ｖを用いた場合を記述しており、コンパ
レータ１２０の出力信号Ｓ１２０は図９に示すようにな
る。この信号Ｓ１２０は、制御回路１３０の入力端子Ｉ
に入力される。すなわち、図４において、Ｔ−ＦＦ１３
１のトリガ端子Ｔに入力される。そして、信号Ｓ１１０
の立上がりエッジにてＴ−ＦＦ１３１の内部状態は遷移
し、Ｔ−ＦＦ１３１の出力端子Ｑの出力Ｓ１３１は、図
９のように変化し、正エッジ検出回路１３４−１に入力
される。出力信号Ｓ１３１の各論理値０及び１の期間が
それぞれの周期を示す。Further, the reference voltage circuit 132- in FIG.
1 and 132-2 are set to voltages such that the multipliers are 3 times and -2 times, respectively, which are the coefficients of each term of the approximate expression, but these are simply set to 3, -2 in FIG. Write. The time-series information S1 input to the cycle detection unit 100 is first obtained by the band-pass filter circuit 110 as time-series information S110 mainly having components of a desired fundamental cycle as shown in FIG. The signal S110 is applied to the comparator 120 and compared with a predetermined reference voltage S111 of the reference voltage circuit 111. Phase control is also possible by changing the reference voltage S111, but this example describes the case where the reference voltage 0V is used, which is easy to explain, and the output signal S120 of the comparator 120 is as shown in FIG. become. This signal S120 is input to the input terminal I of the control circuit 130.
Is input to That is, in FIG.
1 is input to the trigger terminal T. Then, the signal S110
The internal state of the T-FF 131 transits at the rising edge of, the output S131 of the output terminal Q of the T-FF 131 changes as shown in FIG. 9, and is input to the positive edge detection circuit 134-1. The periods of the logical values 0 and 1 of the output signal S131 indicate the respective cycles.
【００１８】正エッジ検出回路１３４−１では、信号１
３１の立上がりで正の短パルスＳ１３４−１を発生す
る。この短パルスは、２周期毎に出力され、この例で
は、Ｔ(-3)、Ｔ(-1)、…の周期の始まりのタイミングで
出力される。この信号Ｓ１３４−１は、ＳＨ回路１５０
−１のサンプル制御信号端子ＳＣに入力される。また、
切替回路１３３では、信号Ｓ１３１により基準電圧回路
１３２−１、１３２−２との接続を各周期毎に切替え
て、乗数設定端子Ｍ１に係数Ｓ１３３−１を出力する。
ここでは、周期Ｔ(-3)、Ｔ(-2)、Ｔ(-1)、Ｔ(0) …の各
期間において、３、−２、３、−２、…を順次出力す
る。一方、Ｔ−ＦＦ１３１のＱB 端子の出力は、正エッ
ジ検出回路１３４−２に入力され、正エッジ検出回路１
３４−２では、信号Ｓ１３１の立ち下がりで、正の短パ
ルスＳ１３４−２を発生する。この短パルスは、２周期
毎に出力され、この例では、Ｔ(-2)、Ｔ(0) 、…の周期
の始まりのタイミングで出力される。この信号Ｓ１３４
−２は、ＳＨ回路１５０−２のサンプル制御信号端子Ｓ
Ｃに入力する。切替回路１３３では、信号Ｓ１３１によ
り基準電圧回路１３２−１、１３２−２との接続を各周
期毎に切替えて、乗数設定端子Ｍ２に係数Ｓ１３３−２
を出力する。ここでは、周期Ｔ(-3)、Ｔ(-2)、Ｔ(-1)、
Ｔ(0) …の各期間において、−２、３、−２、３…を順
次出力する。In the positive edge detection circuit 134-1, the signal 1
At the rising edge of 31, a positive short pulse S134-1 is generated. This short pulse is output every two cycles, and in this example, is output at the timing of the beginning of the cycle of T (-3), T (-1), .... This signal S134-1 is sent to the SH circuit 150.
It is input to the sample control signal terminal SC of -1. Also,
The switching circuit 133 switches the connection with the reference voltage circuits 132-1 and 132-2 by the signal S131 every cycle and outputs the coefficient S133-1 to the multiplier setting terminal M1.
Here, in the periods T (-3), T (-2), T (-1), T (0) ..., 3, -2, 3, -2, ... Are sequentially output. On the other hand, the output of the Q B terminal of the T-FF 131 is input to the positive edge detection circuit 134-2, and the positive edge detection circuit 1
In 34-2, a positive short pulse S134-2 is generated at the trailing edge of the signal S131. This short pulse is output every two cycles, and in this example, it is output at the timing of the beginning of the cycle of T (-2), T (0), .... This signal S134
-2 is a sample control signal terminal S of the SH circuit 150-2
Input to C. In the switching circuit 133, the connection with the reference voltage circuits 132-1 and 132-2 is switched every cycle by the signal S131, and the coefficient S133-2 is applied to the multiplier setting terminal M2.
Is output. Here, the periods T (-3), T (-2), T (-1),
--2, 3, -2, 3 ... Are sequentially output in each period of T (0).
【００１９】また、正エッジ検出回路１３４−１と１３
４−２の出力信号Ｓ１３４−１、Ｓ１３４−２は、ＮＯ
Ｒ回路１３５に入力されて、ＮＯＲ論理がとられる。Ｎ
ＯＲ論理の取られた信号は、正エッジ検出回路１３４−
３に入力され、立上がりのタイミング（つまり、パルス
Ｓ１３４−１とＳ１３４−２の立ち下がりのタイミン
グ）で正のパルスＳ１３４−３がＤ端子に出力され、時
間計測回路１４０の放電制御端子ＤＣに入力される。そ
のため、パルスＳ１３４−３は、各周期Ｔ(-3)、Ｔ(-
2)、Ｔ(-1)、Ｔ(0) …の始まりよりも少し遅れて出力さ
れる。時間計測回路１４０では、放電制御端子ＤＣにパ
ルスＳ１３４−３が入力されるまで、充電して、そのパ
ルスＳ１３４−３が入力されると放電するという動作を
各周期毎に繰り返すことになり、放電直前の時間計測回
路１４０により充電された電圧は、各周期Ｔ(-3)、Ｔ(-
2)、Ｔ(-1)、Ｔ(0) …に比例する。時間計測回路１４０
の出力信号Ｓ１４０は、ＳＨ回路１５０−１、１５０−
２に入力される。ＳＨ回路１５０−１では、サンプル制
御信号端子ＳＣに入力されるパルス信号Ｓ１３４−１の
立上がりのタイミングで、入力端子Ｉに入力される信号
Ｓ１４０をサンプリングする。Further, the positive edge detection circuits 134-1 and 13-13
The output signals S134-1 and S134-2 of 4-2 are NO.
It is input to the R circuit 135 and NOR logic is taken. N
The signal obtained by the OR logic is the positive edge detection circuit 134-
3, the positive pulse S134-3 is output to the D terminal at the rising timing (that is, the falling timing of the pulses S134-1 and S134-2), and is input to the discharge control terminal DC of the time measuring circuit 140. To be done. Therefore, the pulse S134-3 has each cycle T (-3), T (-
2), T (-1), T (0) ... Are output a little later than the beginning. In the time measuring circuit 140, the operation of charging until the pulse S134-3 is input to the discharge control terminal DC and discharging when the pulse S134-3 is input is repeated for each cycle. The voltage charged by the time measurement circuit 140 immediately before is T (−3), T (−) in each cycle.
2), T (-1), T (0) ... Time measurement circuit 140
Output signal S140 of the SH circuit 150-1, 150-
2 is input. The SH circuit 150-1 samples the signal S140 input to the input terminal I at the rising timing of the pulse signal S134-1 input to the sample control signal terminal SC.
【００２０】この時、パルス信号Ｓ１３４−３は、パル
ス信号Ｓ１３４−１の直後に立ち上がるので、ＳＨ回路
１５０−１は、時間計測回路１４０のピーク値を２周期
毎にサンプリングし、乗算回路１６０−１の入力端子Ｉ
にサンプルリング電圧Ｓ１５０−１を出力する。ここで
は、Ｔ(-2)、Ｔ(0) 、…の周期に比例する電圧が、それ
らの周期が終了するタイミングでサンプリングされる。
同様に、ＳＨ回路１５０−２では、時間計測回路１４０
のピーク値を２周期毎にサンプリングし、乗算回路１６
０−２の入力端子Ｉにサンプルリング電圧Ｓ１５０−２
を出力する。ここでは、Ｔ(-3)、Ｔ(-1)、…の周期に比
例する電圧が、それらの周期が終了するタイミングでサ
ンプリングされる。乗算回路１６０−１では、ＳＨ回路
１５０−１の出力Ｓ１５０−１と制御回路１３０の乗算
制御端子Ｍ１から出力される乗算情報出力Ｓ１３３−１
との乗算演算を行う。ここでは、この乗算演算の出力Ｓ
１６０−１は、３×Ｔ(-2)、−２×Ｔ(-2)、３×Ｔ(0)
、−２×Ｔ(0) 、…の順に１周期の間、出力される。At this time, since the pulse signal S134-3 rises immediately after the pulse signal S134-1, the SH circuit 150-1 samples the peak value of the time measuring circuit 140 every two cycles, and the multiplication circuit 160- Input terminal I of 1
The sampling voltage S150-1 is output to. Here, a voltage proportional to the cycle of T (−2), T (0), ... Is sampled at the timing when these cycles end.
Similarly, in the SH circuit 150-2, the time measuring circuit 140
Is sampled every two cycles, and the multiplication circuit 16
0-2 to the input terminal I of the sampling voltage S150-2
Is output. Here, a voltage proportional to the cycle of T (-3), T (-1), ... Is sampled at the timing when these cycles end. In the multiplication circuit 160-1, the output S150-1 of the SH circuit 150-1 and the multiplication information output S133-1 output from the multiplication control terminal M1 of the control circuit 130.
Multiply with. Here, the output S of this multiplication operation
160-1 is 3 * T (-2), -2 * T (-2), 3 * T (0)
, -2 * T (0), ... in this order for one cycle.
【００２１】また、乗算回路１６０−２では、ＳＨ回路
１５０−２の出力Ｓ１５０−２と制御回路１３０の乗算
制御端子Ｍ２から出力される乗算情報出力Ｓ１３３−２
との乗算演算を行う。ここでは、乗算演算の出力Ｓ１６
０−２は、出力Ｓ１６０−１に対応して、−２×Ｔ(-
3)、３×Ｔ(-1)、−２×Ｔ(-1)、…の順に１周期の間だ
け出力される。乗算回路１６０−１、１６０−２の出力
信号Ｓ１６０−１、１６０−２は、加算回路１７０によ
り加算されて、その加算結果Ｓ１７０を同期回路１８０
に出力する。ここでは、Ｔ(-2)、Ｔ(0) 、…が終了する
タイミングで、１周期の期間３×Ｔ(-2)−２×Ｔ(-3)、
３×Ｔ(-1)−２×Ｔ(-2)、…が出力される。これは式
（４）に示されるものであり、それぞれその周期Ｔ(-
1)、Ｔ(0) における、次の周期Ｔ(0) 、Ｔ(1) 、…の予
測値である。最後に、同期回路１８０では、帯域通過フ
ィルタ回路１１０の位相特性を補正した周期情報を作成
する。In the multiplication circuit 160-2, the output S150-2 of the SH circuit 150-2 and the multiplication information output S133-2 output from the multiplication control terminal M2 of the control circuit 130.
Multiply with. Here, the output S16 of the multiplication operation
0-2 corresponds to the output S160-1 and is -2 * T (-
3) 3 × T (−1), −2 × T (−1), ... The output signals S160-1 and 160-2 of the multiplication circuits 160-1 and 160-2 are added by the addition circuit 170, and the addition result S170 is added to the synchronization circuit 180.
Output to Here, at the timing when T (−2), T (0), ... End, one cycle period 3 × T (−2) −2 × T (−3),
3 × T (-1) -2 × T (-2), ... Is output. This is shown in equation (4), and the period T (-
1) and T (0) are predicted values of the next cycles T (0), T (1), .... Finally, the synchronization circuit 180 creates cycle information in which the phase characteristics of the bandpass filter circuit 110 are corrected.
【００２２】周期検出部１００のコンパレータ１２０の
出力Ｓ１２０は、図８の同期回路１８０の同期端子Ｓに
入力され、正エッジ検出回路１８１−１により、各周期
の始まりを示す立上がりエッジＳ１８１−１を検出す
る。その信号Ｓ１８１−１は、時間計測回路１８４の放
電制御端子ＤＣに入力されるため、時間計測回路１８４
の出力Ｓ１８４は、図９のように変化する。また、ＲＳ
−ＦＦ１８６のリセット端子Ｒに入力された信号Ｓ１８
１−１により、各周期の始まりタイミングでＲＳ−ＦＦ
１８６はリセット操作される。一方、ｆ（ｘ）変換回路
１８３では、ＳＨ回路１８２の出力端子Ｏより前回（例
えば、Ｔ(0) 周期においては、Ｔ(-1)周期で予測したＴ
(0) 周期に相当する周期）の周期情報Ｓ１８０を取得
し、周期情報Ｓ１８０からフィルタ位相特性に応じた位
相差修正時間Ｓ１８３（帯域通過フィルタ回路１１０か
ら出力されている現在の周期Ｔ(0) の開始時刻から入力
信号Ｓ１の次の周期Ｔ(1) の開始時刻までの時間に相当
する量）をテーブル処理、補間処理などにより求める。
時間Ｓ１８３は、時間計測回路１８４の出力相当にな
る。The output S120 of the comparator 120 of the cycle detector 100 is input to the sync terminal S of the sync circuit 180 of FIG. 8, and the positive edge detection circuit 181-1 outputs a rising edge S181-1 indicating the beginning of each cycle. To detect. Since the signal S181-1 is input to the discharge control terminal DC of the time measuring circuit 184, the time measuring circuit 184
Output S184 changes as shown in FIG. Also, RS
The signal S18 input to the reset terminal R of the FF186
1-1, RS-FF at the start timing of each cycle
186 is reset. On the other hand, in the f (x) conversion circuit 183, from the output terminal O of the SH circuit 182, the previous T (for example, in the T (0) cycle, in the T (-1) cycle, the predicted T
The period information S180 of (0) period is acquired, and the phase difference correction time S183 (the current period T (0) output from the band pass filter circuit 110) according to the filter phase characteristic is obtained from the period information S180. From the start time to the start time of the next cycle T (1) of the input signal S1) is obtained by table processing, interpolation processing, or the like.
The time S183 corresponds to the output of the time measuring circuit 184.
【００２３】例えば、帯域通過フィルタ回路１１０が単
純なパッシブローパスフィルタの場合の時、帯域通過フ
ィルタ回路１１０の遅延時間ｄＴと周期Ｔと位相差修正
時間ｆ（Ｔ）の間には、式（７）が成り立つ。 ｄＴ＝ｋ1 ×Ｔ×arctan（ｋ2 ／Ｔ) ＝Ｔ−ｆ（Ｔ） ・・・（７） ここで、ｋ1 ，ｋ2 は定数である。そして、出力Ｓ１８
３と時間計測回路１８４の出力Ｓ１８４をコンパレータ
１８５により比較する。その結果、Ｓ１８５は、図９に
示すように、現在の周期Ｔ(0) の始まりから位相差修正
時間後に論理値１に変化する。この信号Ｓ１８５がＲＳ
−ＦＦ１８６のセット端子Ｓに入力され、ＲＳ−ＦＦ１
８６から論理値１に変化した時点でセットされる。その
結果、ＲＳ−ＦＦ１８６の出力端子Ｑの出力信号Ｓ１８
６は、図９に示すようになり、ＲＳ−ＦＦ１８６がリセ
ットされてからセットされるまでの時間が位相修正時間
となるように設定される。そして、その信号Ｓ１８６は
正エッジ検出回路１８１−２に入力されて、正エッジ検
出回路１８１−２のエッジ検出結果Ｓ１８１−２が図９
のようになり、その信号Ｓ１８１−２をＳＨ回路１８２
のサンプリング制御端子ＳＣに入力することにより、そ
の出力端子Ｏの出力Ｓ１８０は、入力信号Ｓ１の各周期
の予測される立上がりのタイミングでサンプルホールド
された信号となる。つまり、出力端子Ｏの信号Ｓ１８０
は、次の周期Ｔ(1) の予測値が入力信号Ｓ１に同期して
出力される。For example, when the band-pass filter circuit 110 is a simple passive low-pass filter, between the delay time dT of the band-pass filter circuit 110, the period T, and the phase difference correction time f (T), the equation (7) ) Holds. dT = k 1 × T × arctan (k 2 / T) = T-f (T) ··· (7) where, k 1, k 2 are constants. Then, the output S18
3 and the output S184 of the time measuring circuit 184 are compared by the comparator 185. As a result, as shown in FIG. 9, S185 changes to the logical value 1 after the phase difference correction time from the beginning of the current cycle T (0). This signal S185 is RS
-RS-FF1 is input to the set terminal S of FF186.
It is set when the logical value changes from 86 to logical one. As a result, the output signal S18 of the output terminal Q of the RS-FF186 is
6 is as shown in FIG. 9, and the time from the resetting of the RS-FF 186 to the setting thereof is set to be the phase correction time. Then, the signal S186 is input to the positive edge detection circuit 181-2, and the edge detection result S181-2 of the positive edge detection circuit 181-2 is shown in FIG.
And the signal S181-2 is transmitted to the SH circuit 182.
By inputting to the sampling control terminal SC of, the output S180 of the output terminal O becomes a signal sampled and held at the predicted rising timing of each cycle of the input signal S1. That is, the signal S180 at the output terminal O
, The predicted value of the next cycle T (1) is output in synchronization with the input signal S1.
【００２４】図９中の信号Ｓ１８５において短パルス
は、コンパレータ１８５、ＲＳ−ＦＦ１８６、正エッジ
検出回路１８１−２、ＳＨ回路１８２、ｆ（ｘ）変換回
路１８３、コンパレータ１８５と信号が帰還されること
による伝播遅延により発生したものである。また、同期
回路１８０の出力Ｓ１８０は帯域通過フィルタ回路１１
０にフィードバックされ、通過帯域の中心周波数を決定
する他、同期状態に移行した場合は、フィルタ特性のＱ
を高めて選択性をあげることにより帯域通過フィルタ回
路１１０の出力波形歪みを低減させ、高精度な周期測定
に寄与させることも可能である。そして、その周期検出
部１００の出力信号Ｓ１００は、たとえばＶＣＯ（電圧
制御発振器）などで構成された図１中の可変周波数オシ
レータ部２００に入力され周期内でのサンプル数が２の
ｎ乗となる信号を発生させ、Ａ／Ｄ変換器２００へのサ
ンプル信号Ｓ２００とする。最後に、高速フーリエ変換
部４００により解析がなされて、解析結果Ｓ４００を得
るというものである。以上説明したように、本第１の実
施例によれば、高速に周期検出及び予測を行う手段と、
その基本周期に基づいて高速フーリエ変換解析に最適な
サンプリング信号を生成する手段を具備することによ
り、従来では周期が不明のために解析する区間をオーバ
ラップさせるオーバラップ解析が不要で最小解析周期を
用いることができるため高速な解析が可能となる他、窓
関数処理が不要となるため高精度の解析を実現すること
ができる。The short pulse in the signal S185 in FIG. 9 is fed back to the comparator 185, RS-FF186, positive edge detection circuit 181-2, SH circuit 182, f (x) conversion circuit 183 and comparator 185. It is caused by the propagation delay due to. The output S180 of the synchronizing circuit 180 is the bandpass filter circuit 11
It is fed back to 0 to determine the center frequency of the pass band, and when shifting to the synchronization state, the filter characteristic Q
It is also possible to reduce the output waveform distortion of the bandpass filter circuit 110 by increasing the value to improve the selectivity to contribute to highly accurate period measurement. Then, the output signal S100 of the period detection unit 100 is input to the variable frequency oscillator unit 200 in FIG. 1 configured by a VCO (voltage controlled oscillator) or the like, and the number of samples in the period becomes 2 n. A signal is generated and used as a sample signal S200 to the A / D converter 200. Finally, the fast Fourier transform unit 400 performs an analysis to obtain an analysis result S400. As described above, according to the first embodiment, a means for performing cycle detection and prediction at high speed,
By providing a means for generating the optimum sampling signal for fast Fourier transform analysis based on the fundamental period, the minimum analysis period is not required because overlap analysis that overlaps the analyzed period is not necessary because the period is conventionally unknown. Since it can be used, high-speed analysis can be performed, and high-precision analysis can be realized because window function processing is unnecessary.
【００２５】第２の実施例 図１０は、本発明の第２の実施例を示す３系統周期検出
部の構成図である。この３系統周期検出部は、図３中の
制御回路１３０、ＳＨ回路１５０−１、１５０−２、乗
算回路１６０−１、１６０−２、加算回路１７０が、そ
れぞれに３系統制御回路５１０、ＳＨ回路５２０−１〜
５２０−３、乗算回路５３０−１〜５３０−３、３系統
加算回路５４０に代わる。第１の実施例では、周期算出
方法の例として説明が簡便になるように一次近似を用い
ているため状態数は２のみであったが、精度が必要な場
合には高次の近似を用いる。そこで、その拡張方法例と
して、二次近似に対応するために３状態を保持すること
ができる３系統周期検出部の例が、本第２の実施例であ
る。図１０に示すように、この３系統周期検出部は、３
系統制御回路５１０を有している。３系統制御回路５１
０のＳ１端子、Ｓ２端子、Ｓ３端子には、それぞれＳＨ
回路５２０−１、５２０−２、５２０−３のＳＣ端子が
接続され、Ｍ１端子、Ｍ２端子、Ｍ３端子には、乗算回
路５３０−１、５３０−２、５３０−３のＭ端子がそれ
ぞれ接続されている。ＳＨ回路５２０−１、５２０−
２、５２０−３の出力端子Ｏには、乗算回路５３０−
１、５３０−２、５３０−３の入力端子Ｉが接続されて
いる。乗算回路５３０−１、５３０−２、５３０−３の
出力端子Ｏには、３系統加算回路５４０の入力端子Ｉ
１、Ｉ２、Ｉ３が接続されている。 Second Embodiment FIG. 10 is a block diagram of a three-system cycle detecting section showing a second embodiment of the present invention. In this three-system cycle detection unit, the control circuit 130, the SH circuits 150-1 and 150-2, the multiplication circuits 160-1 and 160-2, and the adder circuit 170 in FIG. 3 respectively have three-system control circuits 510 and SH. Circuit 520-1
520-3 replaces the multiplication circuits 530-1 to 530-3 and the three-system addition circuit 540. In the first embodiment, the number of states is only 2 because the first-order approximation is used as an example of the period calculation method for simplification of description, but when the accuracy is required, the higher-order approximation is used. . Therefore, as an example of the extension method, an example of a three-system cycle detection unit capable of holding three states in order to support the second-order approximation is the second embodiment. As shown in FIG. 10, the three-system cycle detection unit has three
It has a system control circuit 510. 3 system control circuit 51
SH terminal 0, S1 terminal, S2 terminal and S3 terminal respectively
The SC terminals of the circuits 520-1, 520-2, and 520-3 are connected, and the M terminals of the multiplication circuits 530-1, 530-2, and 530-3 are connected to the M1 terminal, the M2 terminal, and the M3 terminal, respectively. ing. SH circuits 520-1 and 520-
A multiplier circuit 530-
Input terminals I of 1, 530-2 and 530-3 are connected. The output terminals O of the multiplication circuits 530-1, 530-2, and 530-3 are input terminals I of the three-system addition circuit 540.
1, I2 and I3 are connected.
【００２６】図１１は、図１０中の３系統制御回路５１
０の構成図である。図１１に示すように、この３系統制
御回路５１０は、３進リプルカウンタ（以下、カウンタ
と略す）５１１、基準電圧回路５１５−１、５１５−
２、５１５−３を有している。カウンタ５１１のＱ１端
子には、切替回路５１４及び正エッジ検出回路５１２−
１の入力端子Ｉが接続されている。カウンタ５１１のＱ
２端子、Ｑ３端子には、それぞれ正エッジ検出回路５１
２−２、５１２−３の入力端子Ｉが接続されている。基
準電圧回路５１５−１〜５１５−３の出力側には、切替
回路５１４が接続されている。切替回路５１４には、乗
数設定端子Ｍ１、Ｍ２、Ｍ３がそれぞれ接続されてい
る。正エッジ検出回路５１２−１の出力側には、出力端
子Ｓ１及び３入力ＮＯＲ回路５１３が接続されている。
正エッジ検出回路５１２−２の出力側には、出力端子Ｓ
２及びＮＯＲ回路５１３が接続されている。正エッジ検
出回路５１２−３の出力側には、出力端子Ｓ３及びＮＯ
Ｒ回路５１３が接続され、さらにＮＯＲ回路５１３の出
力側には、正エッジ検出回路５１２−４の入力端子Ｉが
接続されている。FIG. 11 shows a three-system control circuit 51 shown in FIG.
FIG. As shown in FIG. 11, the three-system control circuit 510 includes a ternary ripple counter (hereinafter abbreviated as a counter) 511, reference voltage circuits 515-1 and 515-515.
2, 515-3. The switching circuit 514 and the positive edge detection circuit 512-are connected to the Q1 terminal of the counter 511.
1 input terminal I is connected. Q of the counter 511
The positive edge detection circuit 51 is connected to the 2 terminal and the Q3 terminal, respectively.
Input terminals I of 2-2 and 512-3 are connected. The switching circuit 514 is connected to the output sides of the reference voltage circuits 515-1 to 515-3. Multiplier setting terminals M1, M2, and M3 are connected to the switching circuit 514, respectively. The output terminal S1 and the 3-input NOR circuit 513 are connected to the output side of the positive edge detection circuit 512-1.
An output terminal S is provided on the output side of the positive edge detection circuit 512-2.
2 and the NOR circuit 513 are connected. On the output side of the positive edge detection circuit 512-3, the output terminal S3 and NO
The R circuit 513 is connected, and the output side of the NOR circuit 513 is connected to the input terminal I of the positive edge detection circuit 512-4.
【００２７】図１２は、図１１のタイムチャートであ
る。ここでは、周期を左から順にＴ(-4)、Ｔ(-3)、Ｔ(-
2)、Ｔ(-1)、Ｔ(0) 、…とする。以下、図１２を参照し
つつ、図１０の動作の説明をする。図３中の帯域通過フ
ィルタ回路１１０、コンパレータ１２０と同様の回路を
通して、入力端子Ｉからカウンタ５１１のクロック入力
端子ＣＫに入力される。カウンタ５１１では、３進リッ
プルカウンタとして動作し、Ｑ１端子、Ｑ２端子、Ｑ３
端子より、図１２に示すような信号を出力する。ここで
は、Ｑ１端子からはＴ(-3)、Ｔ(0) 、…、Ｑ２端子から
はＴ(-2)、…、Ｑ３端子からはＴ(-1)、…の各周期の信
号を出力する。Ｑ１端子から出力された信号は、正エッ
ジ検出回路５１２−１により正パルスが生成され、Ｓ１
端子より出力される。また、Ｑ２端子から出力された信
号は、正エッジ検出回路５１２−２により正パルスが生
成され、Ｓ２端子より出力される。Ｑ３端子から出力さ
れた信号は、正エッジ検出回路５１２−３により正パル
スが生成され、Ｓ３端子より出力される。ここでは、周
期Ｔ(-3)、Ｔ(0) 、…の始まりのタイミングで、正パル
スがＳ１端子より出力され、周期Ｔ(-2)、Ｔ(1) 、…の
始まりのタイミングで、正パルスがＳ２端子より出力さ
れ、周期Ｔ(-1)、Ｔ(2) 、…の始まりのタイミングで、
正パルスがＳ３端子より出力される。FIG. 12 is a time chart of FIG. Here, the cycle is T (-4), T (-3), T (-in order from the left.
2), T (-1), T (0), ... Hereinafter, the operation of FIG. 10 will be described with reference to FIG. The signal is input from the input terminal I to the clock input terminal CK of the counter 511 through a circuit similar to the band pass filter circuit 110 and the comparator 120 in FIG. The counter 511 operates as a ternary ripple counter, and has a Q1 terminal, a Q2 terminal, and a Q3 terminal.
A signal as shown in FIG. 12 is output from the terminal. Here, signals of each cycle of T (-3), T (0), ... From the Q1 terminal, T (-2), ... From the Q2 terminal, and T (-1), ... From the Q3 terminal are output. To do. For the signal output from the Q1 terminal, a positive pulse is generated by the positive edge detection circuit 512-1, and S1
It is output from the terminal. Further, the signal output from the Q2 terminal has a positive pulse generated by the positive edge detection circuit 512-2, and is output from the S2 terminal. The signal output from the Q3 terminal has a positive pulse generated by the positive edge detection circuit 512-3 and output from the S3 terminal. Here, a positive pulse is output from the S1 terminal at the timing of the beginning of the cycles T (-3), T (0), ..., At the beginning of the cycles T (-2), T (1) ,. A positive pulse is output from the S2 terminal, and at the beginning of the cycle T (-1), T (2), ...
A positive pulse is output from the S3 terminal.
【００２８】また、Ｑ１〜Ｑ３端子から出力された信号
は、切替回路５１４に入力され、切替回路５１４の乗数
設定端子Ｍ１〜Ｍ３より各周期毎に図１２のように変化
する信号が出力される。ここでは、例えば、周期Ｔ(-3)
の時、乗数設定端子Ｍ１、Ｍ２、Ｍ３から、６、３、−
８、周期Ｔ(-2)の時、−８、６、３が出力されるものと
する。また、正エッジ検出回路５１２−１〜５１２−３
の出力信号は、ＮＯＲ回路５１３によりＮＯＲ論理が取
られて、正エッジ検出回路５１２−４より、それらの各
正のパルスの立ち下がりのタイミングで正のパルスが生
成されて、Ｄ端子より出力される。乗算回路５３０−１
〜５３０−３では、ＳＨ回路５２０−１〜５２０−３か
ら入力される３系統の周期と３系統制御回路５１０の乗
数設定端子Ｍ１〜Ｍ３から入力される係数との乗算演算
を行い、３系統加算回路５４０により乗算回路５３０−
１〜５３０−３からの出力を加算する。図１２に示すよ
うに、例えば、周期Ｔ(0) において、６×Ｔ(-1)＋３×
Ｔ(-3)−８×Ｔ(-2)が３系統加算回路５４０により出力
される。これは、式（４）に示す二次近似により予測さ
れたＴ(1) の周期である。この加算回路５４０の出力
は、図３中の同期回路１８０と同様の同期回路に入力さ
れ、第１の実施例と同様に処理される。以上説明したよ
うに、本第２の実施例によれば、二次近似により周期を
予測したので、第１の実施例よりも更に精度の良く、高
速フーリエ変換処理される。The signals output from the Q1 to Q3 terminals are input to the switching circuit 514, and the multiplier setting terminals M1 to M3 of the switching circuit 514 output signals that change as shown in FIG. 12 for each cycle. . Here, for example, the cycle T (-3)
, The multiplier setting terminals M1, M2, M3 are turned to 6, 3,-
It is assumed that -8, 6, and 3 are output when the cycle is T (-2). Also, the positive edge detection circuits 512-1 to 512-3
The NOR circuit 513 takes the NOR logic of the output signal of the above, and the positive edge detection circuit 512-4 generates a positive pulse at the falling timing of each of these positive pulses and outputs it from the D terminal. It Multiplier circuit 530-1
In 530 to 530-3, the multiplication of the cycle of the three systems input from the SH circuits 520-1 to 520-3 and the coefficient input from the multiplier setting terminals M1 to M3 of the three system control circuit 510 is performed, and the three systems are performed. The addition circuit 540 causes the multiplication circuit 530-
The outputs from 1 to 530-3 are added. As shown in FIG. 12, for example, in the cycle T (0), 6 × T (-1) + 3 ×
T (−3) −8 × T (−2) is output by the three-system addition circuit 540. This is the period of T (1) predicted by the quadratic approximation shown in equation (4). The output of the adder circuit 540 is input to a synchronization circuit similar to the synchronization circuit 180 in FIG. 3 and processed in the same manner as in the first embodiment. As described above, according to the second embodiment, since the cycle is predicted by the quadratic approximation, the fast Fourier transform process is performed with higher accuracy than the first embodiment.
【００２９】第３の実施例 第１及び第２の実施例では、機能記述が簡便であり、ま
たアナログ処理の即時性を特徴とするため、アナログ処
理を中心に構成したが、近年のＤＳＰ技術などによるデ
ィジタル処理の高速化を利用し、本実施例を構成するこ
とができる。図１３は本発明の第３の実施例を示し、一
部をディジタル化した周期検出部の構成図である。この
周期検出部は、図３における帯域通過フィルタ回路１１
０の出力をＡ／Ｄ変換回路６１０によりＡＤ変換し、デ
ィジタル処理回路６２０により図３中の処理に該当する
箇所をディジタルソフトウェア処理するものであり、デ
ィジタル処理回路６２０は、未来の周期を予測する周期
予測手段と時系列アナログ信号の同期信号を生成する同
期手段としての機能を有する。帯域通過フィルタ回路１
１０へのフィードバックはディジタル処理回路６１０か
らの周期情報をＤ／Ａ変換回路６３０によりＤＡ変換し
たものを与える。なお、本周期検出部の出力としては、
ディジタル周期情報Ｏd とアナログ周期情報Ｏa が出力
可能であり、図１における周期検出部１００、及び可変
周波数オシレータ２００の要求仕様により、そのいずれ
かの周期情報Ｏd 又はＯa を選択可能である。例えば、
ディジタル周期情報Ｏd を選択して、可変周波数オシレ
ータ部２００も第１の実施例におけるＶＣＯに替えて、
ディジタル周波数プリセッタブル発振器などを用いても
よい。 Third Embodiment In the first and second embodiments, since the functional description is simple and the immediacy of the analog processing is characteristic, the analog processing is mainly arranged. The present embodiment can be configured by utilizing the speedup of digital processing due to the above. FIG. 13 shows the third embodiment of the present invention, and is a block diagram of a partly digitized cycle detection unit. This cycle detection unit corresponds to the band pass filter circuit 11 in FIG.
The output of 0 is AD-converted by the A / D conversion circuit 610, and the portion corresponding to the processing in FIG. 3 is digitally software processed by the digital processing circuit 620. The digital processing circuit 620 predicts a future cycle. It has a function as a period predicting means and a synchronizing means for generating a synchronizing signal of a time series analog signal. Bandpass filter circuit 1
The feedback to 10 gives the D / A conversion circuit 630 DA conversion of the cycle information from the digital processing circuit 610. As the output of this cycle detection unit,
The digital cycle information Od and the analog cycle information Oa can be output, and either cycle information Od or Oa can be selected according to the required specifications of the cycle detection unit 100 and the variable frequency oscillator 200 in FIG. For example,
The digital frequency information Od is selected, and the variable frequency oscillator unit 200 is also replaced with the VCO in the first embodiment,
A digital frequency presettable oscillator or the like may be used.
【００３０】第３の実施例は、第１の実施例のアナログ
ハードウェア処理で実現したものを、ディジタルソフト
ウェア処理で実現するもので、基本的動作は同じであ
る。ただし、本実施例の実現可能条件としては、Ａ／Ｄ
変換回路６１０のサンプリング周波数は、 Ａ／Ｄ変換回路６１０のサンプリング周波数＞＞Ａ／Ｄ
変換回路３００のサンプリング周波数 と設定する必要があり、以下のディジタルソフトウェア
処理もアナログソフトウェア処理と遜色のない処理速度
が得られる必要がある。以下、図１３の動作の説明をす
る。The third embodiment is realized by digital software processing, which is realized by the analog hardware processing of the first embodiment, and the basic operation is the same. However, the feasible condition of this embodiment is that the A / D
The sampling frequency of the conversion circuit 610 is the sampling frequency of the A / D conversion circuit 610 >> A / D
It is necessary to set the sampling frequency of the conversion circuit 300, and the following digital software processing also needs to obtain a processing speed comparable to that of analog software processing. Hereinafter, the operation of FIG. 13 will be described.
【００３１】帯域通過フィルタ回路１１０では、入力端
子Ｉに入力される時系列情報をフィルタ処理して、Ａ／
Ｄ変換回路６１０に出力する。Ａ／Ｄ変換回路６１０で
は、アナログ信号をディジタル信号にＡＤ変換する。デ
ィジタル変換処理回路６２０では、ディジタル信号と基
準値とを比較して、基準値に一致する時間間隔を周期と
して算出し、これらの周期から式（４）〜（６）の近似
式より未来の周期を予測する。そして、未来の周期から
帯域通過フィルタ回路１１０の遅延時間を求めて、この
遅延時間から帯域通過フィルタ回路１１０から出力され
る現在の信号の始まりから、例えば、式（７）に示す関
係式より、時系列情報の次の周期の開始時刻を予測し
て、その時刻と予測した次の周期を同期信号として、例
えば、ディジタル周波数プリセッタブル発振器などの可
変周波数オシレータ部２００に出力する。可変周波数オ
シレータ部２００、Ａ／Ｄ変換部３００、高速フーリエ
変換部４００では、それぞれ第１の実施例と同様に動作
して、時系列情報の解析を行う。以上説明したように、
本第３の実施例によれば、ディジタルソフトウェア処理
のフレッキシブルなプログラム機能を活用することによ
り、柔軟な設定が可能となる。In the bandpass filter circuit 110, the time series information input to the input terminal I is filtered to obtain A /
It is output to the D conversion circuit 610. The A / D conversion circuit 610 AD-converts an analog signal into a digital signal. The digital conversion processing circuit 620 compares the digital signal with the reference value, calculates a time interval corresponding to the reference value as a cycle, and based on these cycles, a future cycle from the approximation formulas (4) to (6). Predict. Then, the delay time of the bandpass filter circuit 110 is obtained from the future cycle, and from the start of the current signal output from the bandpass filter circuit 110 from this delay time, for example, from the relational expression shown in Expression (7), The start time of the next cycle of the time-series information is predicted, and the predicted next cycle is output as a synchronization signal to the variable frequency oscillator unit 200 such as a digital frequency presettable oscillator. The variable frequency oscillator unit 200, the A / D conversion unit 300, and the fast Fourier transform unit 400 operate in the same manner as in the first embodiment to analyze the time series information. As explained above,
According to the third embodiment, it is possible to flexibly set by utilizing the flexible program function of the digital software processing.
【００３２】第４の実施例 図１４は、本発明の第４の実施例を示し、全てをディジ
タル化した周期検出部の構成図である。本第４の実施例
の周期検出部は、帯域通過フィルタフィルタ１１０もま
たディジタルソフトウェア処理化により実現したもので
あり、図１４のようにＡ／Ｄ変換回路７１０とディジタ
ル処理回路７２０より構成する。以下、図１４の動作の
説明をする。本第４の実施例では実時間のフィルタ処理
が必要であるため、幾何学的なスムージングフィルタ機
能による疑似的な低域通過フィルタとして構成させる。
その一例として、平均化処理によるディジタルフィルタ
処理について説明する。ある時刻にサンプリングした振
幅情報をＳn とし、以降ｋ個の平均をＡn とするとその
一般式は、 Fourth Embodiment FIG. 14 shows the fourth embodiment of the present invention, and is a block diagram of a cycle detecting section in which all are digitized. In the cycle detecting unit of the fourth embodiment, the bandpass filter filter 110 is also realized by digital software processing, and is composed of an A / D conversion circuit 710 and a digital processing circuit 720 as shown in FIG. The operation of FIG. 14 will be described below. Since the fourth embodiment requires real-time filtering, it is constructed as a pseudo low-pass filter having a geometric smoothing filter function.
As an example thereof, digital filter processing by averaging processing will be described. If the amplitude information sampled at a certain time is S n and the average of k pieces is A n , the general formula is
【数１】 となる。(Equation 1) Becomes
【００３３】図１５は、ｋ＝７の場合の例をプロットし
たものであり、平均化処理概略図である。図１５中の実
線で示したＡ1 〜Ａ11は実際に演算が完了する時刻にプ
ロットしたものであるが、例えば、Ａ1 の場合にはＳ1
〜Ｓ7 の平均値であることから、その時刻の中点である
Ｓ4 の時刻の代表値とすべきであり、それを破線Ａ1 '
〜Ａ11' で示している。つまり、遅延時間が０の理想的
にディジタルフィルタを通過した時のそのフィルタ出力
に相当するものと考えられる。すなわち、このＡ1' か
ら〜Ａ1 までの時間差が図３及び図１３中の帯域通過フ
イルタ回路１１０におけるアナログフィルタ処理の際の
発生する位相差に相当することを表している。以上説明
したように、本第４の実施例によれば、ディジタルソフ
トウェア化部分を増加させることにより、さらに柔軟性
を高めることが可能となる。例としては、例えば次のよ
うなものがある。 （１） 解析の高速性を利用して、例えば、音声認識な
どの実時間処理を行う場合に有用である。 （２） 本実施例では、高速フーリエ変換解析装置の場
合を説明したが、フーリエ変換装置全般に適用可能であ
る。FIG. 15 is a plot of an example in the case of k = 7, and is a schematic diagram of the averaging process. A 1 to A 11 shown by solid lines in FIG. 15 are plotted at the time when the calculation is actually completed. For example, in the case of A 1 , S 1
Since it is an average value of ~ S 7 , it should be a representative value of the time of S 4 which is the midpoint of the time, and it should be the dashed line A 1 '
~ A 11 'is shown. In other words, it can be considered to correspond to the output of the filter when it ideally passes through the digital filter with the delay time of zero. That is, it is indicated that the time difference from A 1 'to A 1 corresponds to the phase difference generated at the time of the analog filter processing in the band pass filter circuit 110 in FIGS. As described above, according to the fourth embodiment, it is possible to further increase the flexibility by increasing the digital software part. Examples include, for example: (1) It is useful for performing real-time processing such as voice recognition by utilizing high-speed analysis. (2) In this embodiment, the case of the fast Fourier transform analysis device has been described, but it is applicable to all Fourier transform devices.
【００３４】[0034]
【発明の効果】以上詳細に説明したように、第１〜第５
の発明によれば、時系列アナログ信号の基本周期を予測
する周期予測部を設けて、その予測された周期に基づい
て、可変周波数オシレータ部にサンプリング信号を生成
するようにしたので、周期が未知の時系列アナログ信号
に対しても、窓関数処理及びオーバラップ解析が不要と
なり、高速で高精度な解析を実現することができる。As described in detail above, the first to fifth embodiments
According to the invention, the period predicting unit that predicts the basic period of the time-series analog signal is provided, and the sampling signal is generated in the variable frequency oscillator unit based on the predicted period. Therefore, the period is unknown. Even for the time-series analog signal of, the window function processing and the overlap analysis are unnecessary, and high-speed and highly accurate analysis can be realized.
【図１】本発明の実施例の高速フーリエ変換解析装置の
構成図である。FIG. 1 is a configuration diagram of a fast Fourier transform analysis apparatus according to an embodiment of the present invention.
【図２】図１のタイムチャートである。FIG. 2 is a time chart of FIG.
【図３】本発明の第１の実施例を示す周期検出部の構成
図である。FIG. 3 is a configuration diagram of a cycle detection unit showing a first embodiment of the present invention.
【図４】図３中の制御回路の回路図である。FIG. 4 is a circuit diagram of a control circuit in FIG.
【図５】正エッジ検出回路の回路図である。FIG. 5 is a circuit diagram of a positive edge detection circuit.
【図６】時間計測回路の回路図である。FIG. 6 is a circuit diagram of a time measuring circuit.
【図７】ＳＨ回路の回路図である。FIG. 7 is a circuit diagram of an SH circuit.
【図８】図３中の同期回路の構成図である。FIG. 8 is a configuration diagram of a synchronization circuit in FIG.
【図９】図３のタイムチャートである。FIG. 9 is a time chart of FIG.
【図１０】本発明の第２の実施例を示す３系統周期検出
部の構成図である。FIG. 10 is a configuration diagram of a three-system cycle detection unit showing a second embodiment of the present invention.
【図１１】図１０中の３系統制御回路の構成図である。11 is a configuration diagram of a three-system control circuit in FIG.
【図１２】図１１の３系統制御回路のタイムチャートで
ある。12 is a time chart of the three-system control circuit in FIG.
【図１３】本発明の第３の実施例を示す一部をディジタ
ル化した周期検出部の構成図である。FIG. 13 is a configuration diagram of a partially digitized cycle detection unit showing a third embodiment of the present invention.
【図１４】本発明の第４の実施例を示す全てをディジタ
ル化した周期検出部の構成図である。FIG. 14 is a configuration diagram of an all-digitalized cycle detection unit showing a fourth embodiment of the present invention.
【図１５】平均化処理概略図である。FIG. 15 is a schematic diagram of averaging processing.
１００ 周期検出部 １１０ 帯域通過フィルタ回
路 １２０ コンパレータ １３０ 制御回路 １４０ 時間計測回路 １５０−１，１５０−２ ＳＨ回路 １６０−１，１６０−２ 乗算回路 １７０ 加算回路 １８０ 同期回路 ２００ 可変周波数オシレー
タ部 ３００ Ａ／Ｄ変換部 ４００ 高速フーリエ変換部 ５１０ ３系統周期検出部 ５２０−１〜５２０−３ ＳＨ回路 ５３０−１〜５３０−３ 乗算回路 ５４０ ３系統加算回路 ５１１ カウンタ ５１２−１〜５１２−４ 正エッジ検出回路 ５１３ ＮＯＲ回路 ５１４ 切替回路 ５１５−１〜５１５−３ 基準電圧回路 ６１０ Ａ／Ｄ変換回路 ６２０，７１０ ディジタル処理回路100 cycle detection unit 110 band pass filter circuit 120 comparator 130 control circuit 140 time measurement circuit 150-1, 150-2 SH circuit 160-1, 160-2 multiplication circuit 170 addition circuit 180 synchronization circuit 200 variable frequency oscillator unit 300 A / D conversion unit 400 Fast Fourier transform unit 510 3 system cycle detection unit 520-1 to 520-3 SH circuit 530-1 to 530-3 multiplication circuit 540 3 system addition circuit 511 counter 512-1 to 512-4 Positive edge detection circuit 513 NOR circuit 514 Switching circuit 515-1 to 515-3 Reference voltage circuit 610 A / D conversion circuit 620,710 Digital processing circuit
Claims (5)
換して解析を行うフーリエ変換解析装置において、 前記時系列アナログ信号の基本周期を予測する周期検出
部と、 前記周期検出部により予測された基本周期に基づいてサ
ンプリング信号を生成する可変周波数オシレータ部と、 前記サンプリング信号に基づいて、前記時系列アナログ
信号をサンプリングし、アナログ信号をディジタル信号
に変換するアナログ／ディジタル変換部と、 前記ディジタル信号をフーリエ変換するフーリエ変換部
とを、 備えたことを特徴とするフーリエ変換解析装置。1. A Fourier transform analysis device for converting a time-series analog signal into frequency axis information for analysis, and a cycle detecting section for predicting a basic cycle of the time-series analog signal; A variable frequency oscillator unit that generates a sampling signal based on a fundamental period; an analog / digital conversion unit that samples the time-series analog signal based on the sampling signal and converts the analog signal into a digital signal; And a Fourier transform unit for performing a Fourier transform on the Fourier transform analysis device.
タ回路と、 前記帯域通過フィルタ回路より出力される信号とレベル
が一定の第１の基準信号とを比較するコンパレータと、 前記コンパレータの出力信号の変化点に基づいて、前記
コンパレータの出力信号の周期を計測する時間計測回路
と、 複数の出力端子を有し、複数の第２の基準信号の前記複
数の出力端子への出力先を前記コンパレータの出力信号
に基づいて切り替える切替回路と、 前記コンパレータの出力信号の変化点に基づいて、前記
時間計測回路の出力信号を保持する複数のサンプルホー
ルド回路と、 前記複数のサンプルホールド回路に保持された信号と前
記切替回路の複数の出力端子の出力をそれぞれ乗算する
複数の乗算回路と、 前記複数の乗算回路の出力を加算する加算回路と、 前記コンパレータの出力信号に基づいて、前記加算回路
の出力を前記可変周波数オシレータ部に出力するタイミ
ングを制御する同期回路とを、 備えたことを特徴とする請求項１記載のフーリエ変換解
析装置。2. The cycle detection unit compares a bandpass filter circuit that bandpasses the time-series analog signal with a signal output from the bandpass filter circuit and a first reference signal having a constant level. A comparator, a time measuring circuit for measuring a cycle of the output signal of the comparator based on a change point of the output signal of the comparator, a plurality of output terminals, and the plurality of outputs of the plurality of second reference signals A switching circuit that switches the output destination to the terminal based on the output signal of the comparator, a plurality of sample hold circuits that hold the output signal of the time measurement circuit based on the change point of the output signal of the comparator, and the plurality of A plurality of multiplication circuits that respectively multiply the signal held in the sample hold circuit by the outputs of the plurality of output terminals of the switching circuit; An adder circuit for adding the outputs of the number multiplying circuit, and a synchronizing circuit for controlling the timing of outputting the output of the adder circuit to the variable frequency oscillator unit based on the output signal of the comparator. The Fourier transform analysis device according to claim 1.
ルホールド回路と、 前記サンプルホールド回路の出力信号から、前記帯域通
過フィルタ回路の遅延時間を算出し、前記遅延時間に基
づいて、前記コンパレータから出力される現在の周期の
開始時刻から前記時系列アナログ信号の未来の周期の信
号が入力される時刻までの時間を算出するｆ（ｘ）変換
回路と、 前記コンパレータの出力信号の変化点に基づいて、時間
を計測する時間計測回路と、 前記ｆ（ｘ）変換回路の出力信号と前記時間計測回路の
出力信号を比較する第２のコンパレータと、 前記第２のコンパレータの出力に基づいて、前記サンプ
ルホールド回路にサンプルホールドするタイミングを指
示するタイミング回路とを、 備えたことを特徴とする請求項２記載のフーリエ変換解
析装置。3. The synchronization circuit calculates a delay time of the band pass filter circuit from the output signal of the sample hold circuit and a sample hold circuit that samples and holds the output signal of the adder circuit, and calculates the delay time as the delay time. An f (x) conversion circuit that calculates the time from the start time of the current cycle output from the comparator to the time when the signal of the future cycle of the time-series analog signal is input based on the output of the comparator. A time measuring circuit that measures time based on a change point of the signal, a second comparator that compares the output signal of the f (x) conversion circuit and the output signal of the time measuring circuit, and a second comparator of the second comparator. A timing circuit for instructing the sample hold timing to the sample hold circuit based on the output. The Fourier transform analysis device according to claim 2.
と、 前記帯域通過フィルタ回路の出力信号をディジタル信号
に変換する第２のアナログ／ディジタル変換部と、 前記ディジタル信号と基準信号との比較により周期を求
め、前記複数の周期と複数の係数とをそれぞれ掛け合わ
せ、それらの和により未来の周期を予測する周期予測手
段と、 前記周期予測手段により予測された現在の周期に基づい
て、前記帯域通過フィルタ回路の遅延時間を算出し、前
記遅延時間と前記ディジタル信号の現在の周期の信号の
開始時刻から、前記時系列アナログ信号の未来の周期の
信号が入力される時刻を算出する同期手段とを、 備えたことを特徴とする請求項１記載のフーリエ変換解
析装置。4. The cycle detection unit includes a bandpass filter circuit that bandpasses the time series information, a second analog / digital conversion unit that converts an output signal of the bandpass filter circuit into a digital signal, and A cycle is obtained by comparing a digital signal and a reference signal, the plurality of cycles and a plurality of coefficients are respectively multiplied, and a cycle prediction means for predicting a future cycle by the sum of them is predicted by the cycle prediction means. The delay time of the bandpass filter circuit is calculated based on the current cycle, and the signal of the future cycle of the time series analog signal is input from the delay time and the start time of the signal of the current cycle of the digital signal. The Fourier transform analysis device according to claim 1, further comprising: a synchronization unit that calculates a time to be performed.
２のアナログ／ディジタル変換部と、 前記ディジタル信号に対してスムージング処理を施す低
域通過フィルタと、 前記低域通過フィルタの出力信号と基準信号との比較に
より周期を求め、前記複数の周期と複数の係数とをそれ
ぞれ掛け合わせ、それらの和により未来の周期を予測す
る周期予測手段と、 前記低域通過フィルタの位相差に相当する遅延時間を算
出し、前記遅延時間と前記ディジタル信号の現在の周期
の信号の開始時刻から、前記時系列アナログ信号の未来
の周期の信号が入力される時刻を算出する同期手段と
を、 備えたことを特徴とする請求項１記載のフーリエ変換解
析装置。5. The cycle detection unit includes a second analog / digital conversion unit that converts the time-series analog signal into a digital signal, a low-pass filter that performs a smoothing process on the digital signal, and the low-pass filter. A cycle is obtained by comparing the output signal of the band-pass filter with a reference signal, the cycle is multiplied by a plurality of cycles, and a cycle prediction means for predicting a future cycle by the sum of the cycles, and the low-pass filter The delay time corresponding to the phase difference of the filter is calculated, and the time when the signal of the future cycle of the time series analog signal is input is calculated from the delay time and the start time of the signal of the current cycle of the digital signal. The Fourier transform analysis apparatus according to claim 1, further comprising: a synchronization unit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7159583A JPH0916560A (en) | 1995-06-26 | 1995-06-26 | Fourier transform analyzer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7159583A JPH0916560A (en) | 1995-06-26 | 1995-06-26 | Fourier transform analyzer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0916560A true JPH0916560A (en) | 1997-01-17 |
Family
ID=15696891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7159583A Withdrawn JPH0916560A (en) | 1995-06-26 | 1995-06-26 | Fourier transform analyzer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0916560A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008289173A (en) * | 2004-03-17 | 2008-11-27 | Sony Corp | Measuring method, measuring device, program |
| US8233630B2 (en) | 2004-03-17 | 2012-07-31 | Sony Corporation | Test apparatus, test method, and computer program |
| JP2024076630A (en) * | 2022-11-25 | 2024-06-06 | 株式会社デンソー | Sensor system using wireless power supply |
-
1995
- 1995-06-26 JP JP7159583A patent/JPH0916560A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008289173A (en) * | 2004-03-17 | 2008-11-27 | Sony Corp | Measuring method, measuring device, program |
| US8233630B2 (en) | 2004-03-17 | 2012-07-31 | Sony Corporation | Test apparatus, test method, and computer program |
| JP2024076630A (en) * | 2022-11-25 | 2024-06-06 | 株式会社デンソー | Sensor system using wireless power supply |
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