JPH0916560A

JPH0916560A - フーリエ変換解析装置

Info

Publication number: JPH0916560A
Application number: JP7159583A
Authority: JP
Inventors: Tadamichi Tagawa; 忠道田川; Akihiro Okumura; 晃弘奥村
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1995-06-26
Filing date: 1995-06-26
Publication date: 1997-01-17

Abstract

(57)【要約】【目的】周期が未知の時系列信号に対して、窓関数を
施すことなく高速フーリリエ変換を行う。【構成】入力信号Ｓ１は周期検出部１００の帯域通過
フィルタ回路に入力されて、帯域通過フィルタによりフ
ィルタ処理を行って、フィルタ出力を出力する。フィル
タ出力は、コンパレータに入力されて、基準電圧と比較
される。周期検出部１００では、コンパレータ出力から
周期を求めて、過去の周期から未来の周期を予測し、入
力信号Ｓ１に同期した同期信号Ｓ１００を出力する。可
変周波数オシレータ２００では、同期情報Ｓ１００を入
力し、サンプリング信号Ｓ２００を生成する。Ａ／Ｄ変
換部３００では、サンプリング信号Ｓ２００を入力し、
入力信号Ｓ１を逐次Ａ／Ｄ変換し、ディジタル時系列情
報Ｓ３００に変換する。高速フーリエ変換部４００で
は、ディジタル時系列情報Ｓ３００から高速フーリエ変
換解析処理を行ない解析結果Ｓ４００として出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、時系列情報を周波数軸
情報へと変換して解析を行うフーリエ変換解析装置に関
するものである。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。文献；特開平６−４３１９２号公報従来、高速フーリエ変換解析は前記文献の中で開示され
ているように、時系列情報の基本周期が既知である場合
には、時系列信号に対する窓関数処理を廃し、最適なサ
ンプリング周期を用いた高速で高精度な解析が実現可能
であることは周知の通りである。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
高速フーリエ変換解析装置では、基本周期が不明の場合
には、解析不能であるという問題点があった。

【０００４】

【課題を解決するための手段】第１の発明は、前記課題
を解決するために、時系列アナログ信号を周波数軸情報
に変換して解析を行うフーリエ変換装置において、以下
の処理部を備えている。すなわち、前記時系列アナログ
信号の基本周期を予測する周期検出部と、前記周期検出
部により予測された基本周期に基づいてサンプリング信
号を生成する可変周波数オシレータ部と、前記サンプリ
ング信号に基づいて、前記時系列アナログ信号をサンプ
リングし、アナログ信号をディジタル信号に変換するア
ナログ／ディジタル変換部と、前記ディジタル信号をフ
ーリエ変換するフーリエ変換部とを備えている。

【０００５】

【作用】第１の発明によれば、以上のようにフーリエ変
換解析装置を構成したので、周期検出部により、例え
ば、基本周期近傍の帯域成分のみ通過するような帯域通
過フィルタ回路を用いて、フィルタ処理し、コンパレー
タなどを用いて、基準信号とフィルタ処理の出力とを比
較する。そして、コンパレータの出力から周期を逐次求
めて行き、求めた周期から未来の周期を予測し、その未
来の周期の信号が時系列アナログ信号として入力される
タイミングを可変周波数オシレータ部に出力する。可変
周波数オシレータ部により、サンプル信号を生成して、
アナログ／ディジタル変換部により、サンプル信号をサ
ンプリングクロックとしてアナログ信号をディジタル信
号に変換する。そして、フーリエ変換部によりディジタ
ル信号をフーリエ変換する。従って、前記課題を解決で
きるのである。

【０００６】

【実施例】図１は、本発明の実施例の高速フーリエ変換
解析装置の機能ブロック図である。本実施例の高速フー
リエ変換解析装置は、帯域通過フィルタ回路及びコンパ
レータなどを有する周期検出部１００、可変周波数オシ
レータ部２００、アナログ／ディジタル（以下、Ａ／Ｄ
という）変換部３００、及び高速フーリエ変換部４００
により構成されている。周期検出部１００は、時系列ア
ナログ信号として入力信号Ｓ１を入力し、入力信号Ｓ１
に含まれる所望基本周期の同期情報Ｓ１００を検出する
ものである。可変周波数オシレータ２００は、同期情報
Ｓ１００を入力し、Ａ／Ｄ変換部３００にＡ／Ｄ変換の
実行を指令する信号すなわちサンプリング信号Ｓ２００
を生成するものである。Ａ／Ｄ変換部３００は、サンプ
リング信号Ｓ２００を入力し、時系列情報である入力信
号Ｓ１を逐次Ａ／Ｄ変換しディジタル時系列情報Ｓ３０
０に変換するものである。高速フーリエ変換部４００
は、ディジタル時系列情報Ｓ３００から高速フーリエ変
換解析処理を行ない解析結果Ｓ４００として出力するも
のである。図２は、図１のタイムチャートである。

【０００７】以下、図２を参照しつつ、図１の動作の説
明をする。時系列アナログ信号である入力信号Ｓ１は周
期検出部１００の帯域通過フィルタ回路に入力されて、
帯域通過フィルタによりフィルタ処理を行って、フィル
タ出力を出力する。この時、帯域通過フィルタ回路から
出力される信号は、周期に応じて入力信号Ｓ１よりも遅
延する。このフィルタ出力は、コンパレータに入力され
て、基準電圧と比較されて、フィルタ出力が基準電圧を
越えた時、“１”、基準電圧以下の時、“０”が出力さ
れる。コンパレータ出力は、入力信号Ｓ１の所望周期を
表わしている。さらに、周期検出部１００では、後述す
る方法により、コンパレータ出力から周期を求めて、過
去の周期から未来の周期を予測する。そして、予測され
た現在の周期Ｔ(0) から帯域通過フィルタ回路の遅延時
間ｄＴを求め、現在の周期Ｔ(0) の開始時刻Ｔ₀' か
ら、入力信号Ｓ１の次の周期Ｔ(1) の開始時刻Ｔ₁を予
測して、その周期Ｔ(1) 及び開始時刻Ｔ₁を同期情報Ｓ
１００として、可変周波数オシレータ部２００に出力す
る。可変周波数オシレータ２００では、同期情報Ｓ１０
０を入力し、Ａ／Ｄ変換部３００にＡ／Ｄ変換の実行を
指令する信号すなわちサンプリング信号Ｓ２００を生成
する。Ａ／Ｄ変換部３００では、サンプリング信号Ｓ２
００を入力し、時系列情報である入力信号Ｓ１を逐次Ａ
／Ｄ変換しディジタル時系列情報Ｓ３００に変換して、
高速フーリエ変換部４００に出力する。高速フーリエ変
換部４００では、ディジタル時系列情報Ｓ３００から高
速フーリエ変換解析処理を行ない解析結果Ｓ４００とし
て出力する。

【０００８】第１の実施例図３は、本発明の第１の実施例を示す周期検出部の詳細
構成図である。この周期検出部は、帯域通過フィルタ回
路１１０と基準電圧回路１１１を有している。帯域通過
フィルタ回路１１０及び基準電圧回路１１１の出力側に
は、コンパレータ１２０が接続され、さらにコンパレー
タ１２０の出力側には、制御回路１３０及び同期回路１
８０が接続されている。制御回路１３０の出力側には、
時間計測回路１４０、ＳＨ回路１５０−１、１５０−
２、乗算回路１６０−１、１６０−２が接続され、時間
計測回路１４０の出力側には、ＳＨ回路１５０−１、１
５０−２が接続されている。ＳＨ回路１５０−１の出力
側には、乗算回路１６０−１が接続され、ＳＨ回路１５
０−２の出力側には、乗算回路１６０−２が接続されて
いる。乗算回路１６０−１、１６０−２の出力側には、
加算回路１７０が接続され、さらに加算回路１７０の出
力側には、同期回路１８０が接続されている。帯域フィ
ルタ回路１１０は、入力信号Ｓ１を入力して、入力信号
Ｓ１に含まれる所望の基本周期近傍の周波数成分のみ通
過可能となるように設定され、分数波や高調波は除き、
そのフィルタ出力Ｓ１１０をコンパレータ１２０に出力
するものである。基準電圧回路１１１は、コンパレータ
１２０に与える基準電圧Ｓ１１１を出力するものであ
り、その電圧は任意に変更可能なものである。

【０００９】コンパレータ１２０は、帯域通過フィルタ
１１０からの振幅信号Ｓ１１０と基準電圧Ｓ１１１との
比較を行うものであり、例えば、振幅信号電圧Ｓ１１０≧基準電圧Ｓ１１１とき、コンパ
レータ１２０の出力は論理値“１”の電圧振幅信号電圧Ｓ１１０＜基準電圧Ｓ１１１とき、コンパ
レータ１２０の出力は論理値“０”の電圧となるものである。制御回路１３０は、コンパレータ１
２０からのタイミング情報Ｓ１２０により、時間計測回
路１４０、ＳＨ回路１５０−１、１５０−２、乗算回路
１６０−１、１６０−２の制御を行うものである。乗算
回路１６０−１、１６０−２は、それぞれＳＨ回路１５
０−１、１５０−２からの電圧を被乗数入力端子Ｉに入
力し、制御回路１３０のＭ１端子及びＭ２端子から出力
される乗数入力端子Ｉに入力することにより、それらの
乗数演算した結果を出力端子Ｏに出力するものである。
加算回路１７０は、未来の周期を予測するために、乗算
回路１６０−１、１６０−２からの出力を入力端子Ｉに
入力することにより、各々の総和を演算し、その結果を
出力端子Ｏに出力するものである。同期回路１８０は、
帯域通過フィルタ回路１１０により発生する位相差を補
正する回路である。

【００１０】図４は、図３中の制御回路１３０の回路図
である。この制御回路１３０は、Ｔ型フリップフロップ
（以下、Ｔ−ＦＦと呼ぶ）であるＴ−ＦＦ１３１、基準
電圧回路１３２−１、１３２−２を有している。Ｔ−Ｆ
Ｆ１３１のＱ端子には、正エッジ検出回路１３４−１及
び乗数設定端子Ｍ１とＭ２の出力電圧を設定する切替回
路１３３が接続され、Ｑ端子の出力の反転信号を出力す
るＱ_B端子には、正エッジ検出回路１３４−２が接続さ
れている。正エッジ検出回路１３４−１の出力側には、
Ｓ１端子、及び２入力ＮＯＲ回路１３５が接続されてい
る。正エッジ検出回路１３４−２の出力側には、Ｓ２端
子及びＮＯＲ回路１３５が接続されている。ＮＯＲ回路
１３５の出力側には、正エッジ検出回路１３４−３が接
続され、さらに正エッジ検出回路１３４−３の出力側に
は、Ｄ端子が接続されている。基準電圧回路１３２−
１、１３２−２には切替回路１３３が接続されている。
切替回路１３３の出力側には、乗数設定端子Ｍ１、Ｍ２
が接続されている。基準電圧回路１３２−１、１３２−
２は、入力信号の未来の周期を予測する場合において、
過去の周期の係数を設定する電圧であり、後述する一次
近似の場合には、その係数が３，−２となり、例えば、
３Ｖ，−２Ｖをそれぞれ供給する。切替回路１３３は、
Ｔ−ＦＦ１３１のＱ出力が論理値“１”となると、乗数
設定端子Ｍ１を基準電圧回路１３２−２に接続し、乗数
設定端子Ｍ２を基準電圧回路１３２−１に接続し、Ｔ−
ＦＦ１３１のＱ出力が論理値“０”となると、乗数設定
端子Ｍ１を基準電圧回路１３２−１に接続し、乗数設定
端子Ｍ２を基準電圧回路１３２−２に接続するものであ
る。

【００１１】図５は、正エッジ検出回路の回路図であ
る。図５に示すように、正エッジ検出回路は微分用コン
デンサＣ、抵抗Ｒ、ダイオードＤ１、Ｄ２により構成さ
れている。その動作は、入力端子Ｉに論理値“０”から
論理値“１”に遷移する信号が与えられた場合に、微分
用コンデンサＣと微分用抵抗Ｒの微分作用により出力Ｏ
には正の短パルスが発生する。一方、入力端子Ｉに論理
値“１”から“０”に遷移する信号を与えた場合には、
同じく微分作用にのより負の短パルスを発生しようとす
るが、電圧制限用ダイオードＤ２がオンし、接地電位を
維持するので、出力端子Ｏには現れないというのであ
る。

【００１２】図６は、時間計測回路の回路図である。図
６に示すように、時間計測回路は、所定の一定電流を供
給する定電流素子ＣＲ、通常半導体スイッチで構成され
る放電用スイッチＳＷ、充電用コンデンデンＣにより構
成されている。その動作は、通常放電制御用信号端子Ｄ
Ｃは論理値“０”の電圧が加えられており、放電用スイ
ッチＳＷは開の状態であり、定電流素子ＣＲからの一定
電流が充電コンデンサＣに流入することにより、出力端
子Ｏの電圧は経過時間に比例して高くなる。そして、放
電制御用信号端子ＤＣが論理値“１”の電圧が加えられ
た時に放電用スイッチＳＷは閉となり、充電用コンデン
サＣに蓄積された電荷が放電して出力端子Ｏの電圧が０
になるものである。

【００１３】図７は、ＳＨ回路の回路図である。図７に
示すように、ＳＨ回路は、サンプルした電圧を保持する
微少な容量を持つホールドコンデンサＣと通常半導体で
構成されるサンプルスイッチＳＷから構成される。その
動作は、サンプル制御端子ＳＣが論理値“１”の電圧が
加えられた時に、サンプルスイッチＳＷは閉となり、入
力端子Ｉに印加された電圧をホールドコンデンサＣが保
持して出力端子Ｏにはその電圧が出力される。一方、サ
ンプル制御端子ＳＣが論理値“０”の電圧が加えられた
時に、サンプルスイッチＳＷは開となり、ホールドコン
デンサＣの電圧、すなわち、出力端子Ｏの電圧は、サン
プルスイッチＳＷが開となった時の電圧を保持するもの
である。なお、必要に応じて入出力に配されるボルテー
ジフォロア回路などは省略している。

【００１４】図８は、図３中の同期回路１８０の構成図
である。図８に示すように、この同期回路１８０は、正
エッジ検出回路１８１−１とＳＨ回路１８２を有してい
る。正エッジ検出回路１８１−１の出力側には、時間計
測回路１８４のＤＣ端子、及びセット−リセットフリッ
プフロップ（以下、ＲＳ−ＦＦと呼ぶ）１８６のＲ端子
が接続されている。ＳＨ回路１８２の出力側には、ｆ
（ｘ）変換回路１８３が接続されている。時間計測回路
１８４及びｆ（ｘ）変換回路１８３の出力側には、コン
パレータ１８５の＋側入力端子，−側入力端子にそれぞ
れ接続されている。コンパレータ１８５の出力側には、
ＲＳ−ＦＦ１８６のＳ端子が接続され、さらにそのＲＳ
−ＦＦ１８６のＱ端子には正エッジ検出回路１８１−２
が接続されている。正エッジ検出回路１８１−２の出力
側には、ＳＨ回路１８２のＳＣ端子に接続されている。
ＲＳ−ＦＦ１８６と正エッジ検出回路１８１−２は、Ｓ
Ｈ回路１８２にサンプルホールドするタイミング信号を
出力するタイミング回路である。

【００１５】図９は、図３のタイムチャートである。以
下、この図を参照しつつ、図３の動作の説明をする。ま
ず、周期算出方法の説明をする。ある時刻ｔの時の周期
をＴ（ｔ）とする時、ｔ＝０の時の周期Ｔ（０）はｔ＝
−１の時の周期Ｔ（−１）と周期変化量ΔＴ（−１）を
用いて、Ｔ(0) ＝Ｔ(-1)＋ΔＴ(-1) で一次近似することができる。ここで、ｔ＝−２の時の
周期をＴ(-2)とするとΔＴ(-1)は、ΔＴ(-1)＝Ｔ(-1)−
Ｔ(-2)より、Ｔ(0) ＝Ｔ(-1)＋Ｔ(-１）−Ｔ(-2)＝２Ｔ(-１）−Ｔ(-2) ・・・（１）と表すことでできる。そして、同様に高次の近似式は、二次近似：Ｔ(0) ＝３Ｔ(-１) −３Ｔ(-2)＋Ｔ(-3) ・・・（２）三次近似：Ｔ(0) ＝４Ｔ(-1)−６Ｔ(-2)＋４Ｔ(-3)−Ｔ(-4) ・・・（３）となり、これを用いることにより、過去の周期から現在
の周期の近似値を算出することができる。しかし、帯域
通過フィルタ回路を用いるため、帯域通過フィルタ回路
のフィルタ出力には、信号の遅れがあるために、未来の
周期を予測して、フィルタ出力に対して、その周期にあ
った位相補償を行って、入力信号と位相同期を取る必要
がある。

【００１６】そこで、上記式群を以下のように、ｔ＝１
の時の周期Ｔ（１）の近似式に拡張すると、一次近似：Ｔ(1) ＝２Ｔ(0) −Ｔ(-1)＝３Ｔ(-1)−Ｔ(-2) ・・・（４）二次近似：Ｔ(1) ＝６Ｔ(-1)−８Ｔ(-2)＋３Ｔ(-3) ・・・（５）三次近似：Ｔ(1) ＝１０Ｔ(-1)−２０Ｔ(-2)＋１５Ｔ(-3)−４Ｔ(-4) ・・・（６）本第１の実施例では、式（４）に示す一次近似式を予測
近似式として用いた場合について説明する。信号入力Ｓ
１として、図９のような時系列信号が入力されたものと
する。この例では、用いた近似式が一次近似式であるた
めに、周期の比が3,4,5,6 …と線形に変化する場合の入
力を与え、それぞれに対応する周期をＴ(-3), Ｔ(-2),
Ｔ(-1), Ｔ（0)，Ｔ（1)…とする。そして、未来の周期
Ｔ(1) を予測し、位相補償するものとする。

【００１７】また、図３における基準電圧回路１３２−
１，１３２−２には、乗数がそれぞれ近似式の各項の係
数である３倍、−２倍となるような電圧に設定している
が、図９中では、単にこれらを３，−２と記述する。周
期検出部１００に入力された時系列情報Ｓ１は、まず帯
域通過フィルタ回路１１０により、図９に示すような所
望基本周期の成分を主とする時系列情報Ｓ１１０が得ら
れる。この信号Ｓ１１０は、コンパレータ１２０にかけ
られ、基準電圧回路１１１の所定の基準電圧Ｓ１１１を
比較される。この基準電圧Ｓ１１１を変化させることに
より位相制御も可能であるが、この例では説明が簡便に
なる基準電圧０Ｖを用いた場合を記述しており、コンパ
レータ１２０の出力信号Ｓ１２０は図９に示すようにな
る。この信号Ｓ１２０は、制御回路１３０の入力端子Ｉ
に入力される。すなわち、図４において、Ｔ−ＦＦ１３
１のトリガ端子Ｔに入力される。そして、信号Ｓ１１０
の立上がりエッジにてＴ−ＦＦ１３１の内部状態は遷移
し、Ｔ−ＦＦ１３１の出力端子Ｑの出力Ｓ１３１は、図
９のように変化し、正エッジ検出回路１３４−１に入力
される。出力信号Ｓ１３１の各論理値０及び１の期間が
それぞれの周期を示す。

【００１８】正エッジ検出回路１３４−１では、信号１
３１の立上がりで正の短パルスＳ１３４−１を発生す
る。この短パルスは、２周期毎に出力され、この例で
は、Ｔ(-3)、Ｔ(-1)、…の周期の始まりのタイミングで
出力される。この信号Ｓ１３４−１は、ＳＨ回路１５０
−１のサンプル制御信号端子ＳＣに入力される。また、
切替回路１３３では、信号Ｓ１３１により基準電圧回路
１３２−１、１３２−２との接続を各周期毎に切替え
て、乗数設定端子Ｍ１に係数Ｓ１３３−１を出力する。
ここでは、周期Ｔ(-3)、Ｔ(-2)、Ｔ(-1)、Ｔ(0) …の各
期間において、３、−２、３、−２、…を順次出力す
る。一方、Ｔ−ＦＦ１３１のＱ_B端子の出力は、正エッ
ジ検出回路１３４−２に入力され、正エッジ検出回路１
３４−２では、信号Ｓ１３１の立ち下がりで、正の短パ
ルスＳ１３４−２を発生する。この短パルスは、２周期
毎に出力され、この例では、Ｔ(-2)、Ｔ(0) 、…の周期
の始まりのタイミングで出力される。この信号Ｓ１３４
−２は、ＳＨ回路１５０−２のサンプル制御信号端子Ｓ
Ｃに入力する。切替回路１３３では、信号Ｓ１３１によ
り基準電圧回路１３２−１、１３２−２との接続を各周
期毎に切替えて、乗数設定端子Ｍ２に係数Ｓ１３３−２
を出力する。ここでは、周期Ｔ(-3)、Ｔ(-2)、Ｔ(-1)、
Ｔ(0) …の各期間において、−２、３、−２、３…を順
次出力する。

【００１９】また、正エッジ検出回路１３４−１と１３
４−２の出力信号Ｓ１３４−１、Ｓ１３４−２は、ＮＯ
Ｒ回路１３５に入力されて、ＮＯＲ論理がとられる。Ｎ
ＯＲ論理の取られた信号は、正エッジ検出回路１３４−
３に入力され、立上がりのタイミング（つまり、パルス
Ｓ１３４−１とＳ１３４−２の立ち下がりのタイミン
グ）で正のパルスＳ１３４−３がＤ端子に出力され、時
間計測回路１４０の放電制御端子ＤＣに入力される。そ
のため、パルスＳ１３４−３は、各周期Ｔ(-3)、Ｔ(-
2)、Ｔ(-1)、Ｔ(0) …の始まりよりも少し遅れて出力さ
れる。時間計測回路１４０では、放電制御端子ＤＣにパ
ルスＳ１３４−３が入力されるまで、充電して、そのパ
ルスＳ１３４−３が入力されると放電するという動作を
各周期毎に繰り返すことになり、放電直前の時間計測回
路１４０により充電された電圧は、各周期Ｔ(-3)、Ｔ(-
2)、Ｔ(-1)、Ｔ(0) …に比例する。時間計測回路１４０
の出力信号Ｓ１４０は、ＳＨ回路１５０−１、１５０−
２に入力される。ＳＨ回路１５０−１では、サンプル制
御信号端子ＳＣに入力されるパルス信号Ｓ１３４−１の
立上がりのタイミングで、入力端子Ｉに入力される信号
Ｓ１４０をサンプリングする。

【００２０】この時、パルス信号Ｓ１３４−３は、パル
ス信号Ｓ１３４−１の直後に立ち上がるので、ＳＨ回路
１５０−１は、時間計測回路１４０のピーク値を２周期
毎にサンプリングし、乗算回路１６０−１の入力端子Ｉ
にサンプルリング電圧Ｓ１５０−１を出力する。ここで
は、Ｔ(-2)、Ｔ(0) 、…の周期に比例する電圧が、それ
らの周期が終了するタイミングでサンプリングされる。
同様に、ＳＨ回路１５０−２では、時間計測回路１４０
のピーク値を２周期毎にサンプリングし、乗算回路１６
０−２の入力端子Ｉにサンプルリング電圧Ｓ１５０−２
を出力する。ここでは、Ｔ(-3)、Ｔ(-1)、…の周期に比
例する電圧が、それらの周期が終了するタイミングでサ
ンプリングされる。乗算回路１６０−１では、ＳＨ回路
１５０−１の出力Ｓ１５０−１と制御回路１３０の乗算
制御端子Ｍ１から出力される乗算情報出力Ｓ１３３−１
との乗算演算を行う。ここでは、この乗算演算の出力Ｓ
１６０−１は、３×Ｔ(-2)、−２×Ｔ(-2)、３×Ｔ(0)
、−２×Ｔ(0) 、…の順に１周期の間、出力される。

【００２１】また、乗算回路１６０−２では、ＳＨ回路
１５０−２の出力Ｓ１５０−２と制御回路１３０の乗算
制御端子Ｍ２から出力される乗算情報出力Ｓ１３３−２
との乗算演算を行う。ここでは、乗算演算の出力Ｓ１６
０−２は、出力Ｓ１６０−１に対応して、−２×Ｔ(-
3)、３×Ｔ(-1)、−２×Ｔ(-1)、…の順に１周期の間だ
け出力される。乗算回路１６０−１、１６０−２の出力
信号Ｓ１６０−１、１６０−２は、加算回路１７０によ
り加算されて、その加算結果Ｓ１７０を同期回路１８０
に出力する。ここでは、Ｔ(-2)、Ｔ(0) 、…が終了する
タイミングで、１周期の期間３×Ｔ(-2)−２×Ｔ(-3)、
３×Ｔ(-1)−２×Ｔ(-2)、…が出力される。これは式
（４）に示されるものであり、それぞれその周期Ｔ(-
1)、Ｔ(0) における、次の周期Ｔ(0) 、Ｔ(1) 、…の予
測値である。最後に、同期回路１８０では、帯域通過フ
ィルタ回路１１０の位相特性を補正した周期情報を作成
する。

【００２２】周期検出部１００のコンパレータ１２０の
出力Ｓ１２０は、図８の同期回路１８０の同期端子Ｓに
入力され、正エッジ検出回路１８１−１により、各周期
の始まりを示す立上がりエッジＳ１８１−１を検出す
る。その信号Ｓ１８１−１は、時間計測回路１８４の放
電制御端子ＤＣに入力されるため、時間計測回路１８４
の出力Ｓ１８４は、図９のように変化する。また、ＲＳ
−ＦＦ１８６のリセット端子Ｒに入力された信号Ｓ１８
１−１により、各周期の始まりタイミングでＲＳ−ＦＦ
１８６はリセット操作される。一方、ｆ（ｘ）変換回路
１８３では、ＳＨ回路１８２の出力端子Ｏより前回（例
えば、Ｔ(0) 周期においては、Ｔ(-1)周期で予測したＴ
(0) 周期に相当する周期）の周期情報Ｓ１８０を取得
し、周期情報Ｓ１８０からフィルタ位相特性に応じた位
相差修正時間Ｓ１８３（帯域通過フィルタ回路１１０か
ら出力されている現在の周期Ｔ(0) の開始時刻から入力
信号Ｓ１の次の周期Ｔ(1) の開始時刻までの時間に相当
する量）をテーブル処理、補間処理などにより求める。
時間Ｓ１８３は、時間計測回路１８４の出力相当にな
る。

【００２３】例えば、帯域通過フィルタ回路１１０が単
純なパッシブローパスフィルタの場合の時、帯域通過フ
ィルタ回路１１０の遅延時間ｄＴと周期Ｔと位相差修正
時間ｆ（Ｔ）の間には、式（７）が成り立つ。ｄＴ＝ｋ₁×Ｔ×arctan（ｋ₂／Ｔ) ＝Ｔ−ｆ（Ｔ）・・・（７）ここで、ｋ₁，ｋ₂は定数である。そして、出力Ｓ１８
３と時間計測回路１８４の出力Ｓ１８４をコンパレータ
１８５により比較する。その結果、Ｓ１８５は、図９に
示すように、現在の周期Ｔ(0) の始まりから位相差修正
時間後に論理値１に変化する。この信号Ｓ１８５がＲＳ
−ＦＦ１８６のセット端子Ｓに入力され、ＲＳ−ＦＦ１
８６から論理値１に変化した時点でセットされる。その
結果、ＲＳ−ＦＦ１８６の出力端子Ｑの出力信号Ｓ１８
６は、図９に示すようになり、ＲＳ−ＦＦ１８６がリセ
ットされてからセットされるまでの時間が位相修正時間
となるように設定される。そして、その信号Ｓ１８６は
正エッジ検出回路１８１−２に入力されて、正エッジ検
出回路１８１−２のエッジ検出結果Ｓ１８１−２が図９
のようになり、その信号Ｓ１８１−２をＳＨ回路１８２
のサンプリング制御端子ＳＣに入力することにより、そ
の出力端子Ｏの出力Ｓ１８０は、入力信号Ｓ１の各周期
の予測される立上がりのタイミングでサンプルホールド
された信号となる。つまり、出力端子Ｏの信号Ｓ１８０
は、次の周期Ｔ(1) の予測値が入力信号Ｓ１に同期して
出力される。

【００２４】図９中の信号Ｓ１８５において短パルス
は、コンパレータ１８５、ＲＳ−ＦＦ１８６、正エッジ
検出回路１８１−２、ＳＨ回路１８２、ｆ（ｘ）変換回
路１８３、コンパレータ１８５と信号が帰還されること
による伝播遅延により発生したものである。また、同期
回路１８０の出力Ｓ１８０は帯域通過フィルタ回路１１
０にフィードバックされ、通過帯域の中心周波数を決定
する他、同期状態に移行した場合は、フィルタ特性のＱ
を高めて選択性をあげることにより帯域通過フィルタ回
路１１０の出力波形歪みを低減させ、高精度な周期測定
に寄与させることも可能である。そして、その周期検出
部１００の出力信号Ｓ１００は、たとえばＶＣＯ（電圧
制御発振器）などで構成された図１中の可変周波数オシ
レータ部２００に入力され周期内でのサンプル数が２の
ｎ乗となる信号を発生させ、Ａ／Ｄ変換器２００へのサ
ンプル信号Ｓ２００とする。最後に、高速フーリエ変換
部４００により解析がなされて、解析結果Ｓ４００を得
るというものである。以上説明したように、本第１の実
施例によれば、高速に周期検出及び予測を行う手段と、
その基本周期に基づいて高速フーリエ変換解析に最適な
サンプリング信号を生成する手段を具備することによ
り、従来では周期が不明のために解析する区間をオーバ
ラップさせるオーバラップ解析が不要で最小解析周期を
用いることができるため高速な解析が可能となる他、窓
関数処理が不要となるため高精度の解析を実現すること
ができる。

【００２５】第２の実施例図１０は、本発明の第２の実施例を示す３系統周期検出
部の構成図である。この３系統周期検出部は、図３中の
制御回路１３０、ＳＨ回路１５０−１、１５０−２、乗
算回路１６０−１、１６０−２、加算回路１７０が、そ
れぞれに３系統制御回路５１０、ＳＨ回路５２０−１〜
５２０−３、乗算回路５３０−１〜５３０−３、３系統
加算回路５４０に代わる。第１の実施例では、周期算出
方法の例として説明が簡便になるように一次近似を用い
ているため状態数は２のみであったが、精度が必要な場
合には高次の近似を用いる。そこで、その拡張方法例と
して、二次近似に対応するために３状態を保持すること
ができる３系統周期検出部の例が、本第２の実施例であ
る。図１０に示すように、この３系統周期検出部は、３
系統制御回路５１０を有している。３系統制御回路５１
０のＳ１端子、Ｓ２端子、Ｓ３端子には、それぞれＳＨ
回路５２０−１、５２０−２、５２０−３のＳＣ端子が
接続され、Ｍ１端子、Ｍ２端子、Ｍ３端子には、乗算回
路５３０−１、５３０−２、５３０−３のＭ端子がそれ
ぞれ接続されている。ＳＨ回路５２０−１、５２０−
２、５２０−３の出力端子Ｏには、乗算回路５３０−
１、５３０−２、５３０−３の入力端子Ｉが接続されて
いる。乗算回路５３０−１、５３０−２、５３０−３の
出力端子Ｏには、３系統加算回路５４０の入力端子Ｉ
１、Ｉ２、Ｉ３が接続されている。

【００２６】図１１は、図１０中の３系統制御回路５１
０の構成図である。図１１に示すように、この３系統制
御回路５１０は、３進リプルカウンタ（以下、カウンタ
と略す）５１１、基準電圧回路５１５−１、５１５−
２、５１５−３を有している。カウンタ５１１のＱ１端
子には、切替回路５１４及び正エッジ検出回路５１２−
１の入力端子Ｉが接続されている。カウンタ５１１のＱ
２端子、Ｑ３端子には、それぞれ正エッジ検出回路５１
２−２、５１２−３の入力端子Ｉが接続されている。基
準電圧回路５１５−１〜５１５−３の出力側には、切替
回路５１４が接続されている。切替回路５１４には、乗
数設定端子Ｍ１、Ｍ２、Ｍ３がそれぞれ接続されてい
る。正エッジ検出回路５１２−１の出力側には、出力端
子Ｓ１及び３入力ＮＯＲ回路５１３が接続されている。
正エッジ検出回路５１２−２の出力側には、出力端子Ｓ
２及びＮＯＲ回路５１３が接続されている。正エッジ検
出回路５１２−３の出力側には、出力端子Ｓ３及びＮＯ
Ｒ回路５１３が接続され、さらにＮＯＲ回路５１３の出
力側には、正エッジ検出回路５１２−４の入力端子Ｉが
接続されている。

【００２７】図１２は、図１１のタイムチャートであ
る。ここでは、周期を左から順にＴ(-4)、Ｔ(-3)、Ｔ(-
2)、Ｔ(-1)、Ｔ(0) 、…とする。以下、図１２を参照し
つつ、図１０の動作の説明をする。図３中の帯域通過フ
ィルタ回路１１０、コンパレータ１２０と同様の回路を
通して、入力端子Ｉからカウンタ５１１のクロック入力
端子ＣＫに入力される。カウンタ５１１では、３進リッ
プルカウンタとして動作し、Ｑ１端子、Ｑ２端子、Ｑ３
端子より、図１２に示すような信号を出力する。ここで
は、Ｑ１端子からはＴ(-3)、Ｔ(0) 、…、Ｑ２端子から
はＴ(-2)、…、Ｑ３端子からはＴ(-1)、…の各周期の信
号を出力する。Ｑ１端子から出力された信号は、正エッ
ジ検出回路５１２−１により正パルスが生成され、Ｓ１
端子より出力される。また、Ｑ２端子から出力された信
号は、正エッジ検出回路５１２−２により正パルスが生
成され、Ｓ２端子より出力される。Ｑ３端子から出力さ
れた信号は、正エッジ検出回路５１２−３により正パル
スが生成され、Ｓ３端子より出力される。ここでは、周
期Ｔ(-3)、Ｔ(0) 、…の始まりのタイミングで、正パル
スがＳ１端子より出力され、周期Ｔ(-2)、Ｔ(1) 、…の
始まりのタイミングで、正パルスがＳ２端子より出力さ
れ、周期Ｔ(-1)、Ｔ(2) 、…の始まりのタイミングで、
正パルスがＳ３端子より出力される。

【００２８】また、Ｑ１〜Ｑ３端子から出力された信号
は、切替回路５１４に入力され、切替回路５１４の乗数
設定端子Ｍ１〜Ｍ３より各周期毎に図１２のように変化
する信号が出力される。ここでは、例えば、周期Ｔ(-3)
の時、乗数設定端子Ｍ１、Ｍ２、Ｍ３から、６、３、−
８、周期Ｔ(-2)の時、−８、６、３が出力されるものと
する。また、正エッジ検出回路５１２−１〜５１２−３
の出力信号は、ＮＯＲ回路５１３によりＮＯＲ論理が取
られて、正エッジ検出回路５１２−４より、それらの各
正のパルスの立ち下がりのタイミングで正のパルスが生
成されて、Ｄ端子より出力される。乗算回路５３０−１
〜５３０−３では、ＳＨ回路５２０−１〜５２０−３か
ら入力される３系統の周期と３系統制御回路５１０の乗
数設定端子Ｍ１〜Ｍ３から入力される係数との乗算演算
を行い、３系統加算回路５４０により乗算回路５３０−
１〜５３０−３からの出力を加算する。図１２に示すよ
うに、例えば、周期Ｔ(0) において、６×Ｔ(-1)＋３×
Ｔ(-3)−８×Ｔ(-2)が３系統加算回路５４０により出力
される。これは、式（４）に示す二次近似により予測さ
れたＴ(1) の周期である。この加算回路５４０の出力
は、図３中の同期回路１８０と同様の同期回路に入力さ
れ、第１の実施例と同様に処理される。以上説明したよ
うに、本第２の実施例によれば、二次近似により周期を
予測したので、第１の実施例よりも更に精度の良く、高
速フーリエ変換処理される。

【００２９】第３の実施例第１及び第２の実施例では、機能記述が簡便であり、ま
たアナログ処理の即時性を特徴とするため、アナログ処
理を中心に構成したが、近年のＤＳＰ技術などによるデ
ィジタル処理の高速化を利用し、本実施例を構成するこ
とができる。図１３は本発明の第３の実施例を示し、一
部をディジタル化した周期検出部の構成図である。この
周期検出部は、図３における帯域通過フィルタ回路１１
０の出力をＡ／Ｄ変換回路６１０によりＡＤ変換し、デ
ィジタル処理回路６２０により図３中の処理に該当する
箇所をディジタルソフトウェア処理するものであり、デ
ィジタル処理回路６２０は、未来の周期を予測する周期
予測手段と時系列アナログ信号の同期信号を生成する同
期手段としての機能を有する。帯域通過フィルタ回路１
１０へのフィードバックはディジタル処理回路６１０か
らの周期情報をＤ／Ａ変換回路６３０によりＤＡ変換し
たものを与える。なお、本周期検出部の出力としては、
ディジタル周期情報Ｏd とアナログ周期情報Ｏa が出力
可能であり、図１における周期検出部１００、及び可変
周波数オシレータ２００の要求仕様により、そのいずれ
かの周期情報Ｏd 又はＯa を選択可能である。例えば、
ディジタル周期情報Ｏd を選択して、可変周波数オシレ
ータ部２００も第１の実施例におけるＶＣＯに替えて、
ディジタル周波数プリセッタブル発振器などを用いても
よい。

【００３０】第３の実施例は、第１の実施例のアナログ
ハードウェア処理で実現したものを、ディジタルソフト
ウェア処理で実現するもので、基本的動作は同じであ
る。ただし、本実施例の実現可能条件としては、Ａ／Ｄ
変換回路６１０のサンプリング周波数は、Ａ／Ｄ変換回路６１０のサンプリング周波数＞＞Ａ／Ｄ
変換回路３００のサンプリング周波数と設定する必要があり、以下のディジタルソフトウェア
処理もアナログソフトウェア処理と遜色のない処理速度
が得られる必要がある。以下、図１３の動作の説明をす
る。

【００３１】帯域通過フィルタ回路１１０では、入力端
子Ｉに入力される時系列情報をフィルタ処理して、Ａ／
Ｄ変換回路６１０に出力する。Ａ／Ｄ変換回路６１０で
は、アナログ信号をディジタル信号にＡＤ変換する。デ
ィジタル変換処理回路６２０では、ディジタル信号と基
準値とを比較して、基準値に一致する時間間隔を周期と
して算出し、これらの周期から式（４）〜（６）の近似
式より未来の周期を予測する。そして、未来の周期から
帯域通過フィルタ回路１１０の遅延時間を求めて、この
遅延時間から帯域通過フィルタ回路１１０から出力され
る現在の信号の始まりから、例えば、式（７）に示す関
係式より、時系列情報の次の周期の開始時刻を予測し
て、その時刻と予測した次の周期を同期信号として、例
えば、ディジタル周波数プリセッタブル発振器などの可
変周波数オシレータ部２００に出力する。可変周波数オ
シレータ部２００、Ａ／Ｄ変換部３００、高速フーリエ
変換部４００では、それぞれ第１の実施例と同様に動作
して、時系列情報の解析を行う。以上説明したように、
本第３の実施例によれば、ディジタルソフトウェア処理
のフレッキシブルなプログラム機能を活用することによ
り、柔軟な設定が可能となる。

【００３２】第４の実施例図１４は、本発明の第４の実施例を示し、全てをディジ
タル化した周期検出部の構成図である。本第４の実施例
の周期検出部は、帯域通過フィルタフィルタ１１０もま
たディジタルソフトウェア処理化により実現したもので
あり、図１４のようにＡ／Ｄ変換回路７１０とディジタ
ル処理回路７２０より構成する。以下、図１４の動作の
説明をする。本第４の実施例では実時間のフィルタ処理
が必要であるため、幾何学的なスムージングフィルタ機
能による疑似的な低域通過フィルタとして構成させる。
その一例として、平均化処理によるディジタルフィルタ
処理について説明する。ある時刻にサンプリングした振
幅情報をＳ_nとし、以降ｋ個の平均をＡ_nとするとその
一般式は、

【数１】となる。

【００３３】図１５は、ｋ＝７の場合の例をプロットし
たものであり、平均化処理概略図である。図１５中の実
線で示したＡ₁〜Ａ₁₁は実際に演算が完了する時刻にプ
ロットしたものであるが、例えば、Ａ₁の場合にはＳ₁
〜Ｓ₇の平均値であることから、その時刻の中点である
Ｓ₄の時刻の代表値とすべきであり、それを破線Ａ₁'
〜Ａ₁₁' で示している。つまり、遅延時間が０の理想的
にディジタルフィルタを通過した時のそのフィルタ出力
に相当するものと考えられる。すなわち、このＡ₁' か
ら〜Ａ₁までの時間差が図３及び図１３中の帯域通過フ
イルタ回路１１０におけるアナログフィルタ処理の際の
発生する位相差に相当することを表している。以上説明
したように、本第４の実施例によれば、ディジタルソフ
トウェア化部分を増加させることにより、さらに柔軟性
を高めることが可能となる。例としては、例えば次のよ
うなものがある。（１）解析の高速性を利用して、例えば、音声認識な
どの実時間処理を行う場合に有用である。（２）本実施例では、高速フーリエ変換解析装置の場
合を説明したが、フーリエ変換装置全般に適用可能であ
る。

【００３４】

【発明の効果】以上詳細に説明したように、第１〜第５
の発明によれば、時系列アナログ信号の基本周期を予測
する周期予測部を設けて、その予測された周期に基づい
て、可変周波数オシレータ部にサンプリング信号を生成
するようにしたので、周期が未知の時系列アナログ信号
に対しても、窓関数処理及びオーバラップ解析が不要と
なり、高速で高精度な解析を実現することができる。

【図面の簡単な説明】

【図１】本発明の実施例の高速フーリエ変換解析装置の
構成図である。

【図２】図１のタイムチャートである。

【図３】本発明の第１の実施例を示す周期検出部の構成
図である。

【図４】図３中の制御回路の回路図である。

【図５】正エッジ検出回路の回路図である。

【図６】時間計測回路の回路図である。

【図７】ＳＨ回路の回路図である。

【図８】図３中の同期回路の構成図である。

【図９】図３のタイムチャートである。

【図１０】本発明の第２の実施例を示す３系統周期検出
部の構成図である。

【図１１】図１０中の３系統制御回路の構成図である。

【図１２】図１１の３系統制御回路のタイムチャートで
ある。

【図１３】本発明の第３の実施例を示す一部をディジタ
ル化した周期検出部の構成図である。

【図１４】本発明の第４の実施例を示す全てをディジタ
ル化した周期検出部の構成図である。

【図１５】平均化処理概略図である。

【符号の説明】

１００周期検出部１１０帯域通過フィルタ回
路１２０コンパレータ１３０制御回路１４０時間計測回路１５０−１，１５０−２ＳＨ回路１６０−１，１６０−２乗算回路１７０加算回路１８０同期回路２００可変周波数オシレー
タ部３００Ａ／Ｄ変換部４００高速フーリエ変換部５１０３系統周期検出部５２０−１〜５２０−３ＳＨ回路５３０−１〜５３０−３乗算回路５４０３系統加算回路５１１カウンタ５１２−１〜５１２−４正エッジ検出回路５１３ＮＯＲ回路５１４切替回路５１５−１〜５１５−３基準電圧回路６１０Ａ／Ｄ変換回路６２０，７１０ディジタル処理回路

Claims

【特許請求の範囲】

【請求項１】時系列アナログ信号を周波数軸情報に変
換して解析を行うフーリエ変換解析装置において、前記時系列アナログ信号の基本周期を予測する周期検出
部と、前記周期検出部により予測された基本周期に基づいてサ
ンプリング信号を生成する可変周波数オシレータ部と、前記サンプリング信号に基づいて、前記時系列アナログ
信号をサンプリングし、アナログ信号をディジタル信号
に変換するアナログ／ディジタル変換部と、前記ディジタル信号をフーリエ変換するフーリエ変換部
とを、備えたことを特徴とするフーリエ変換解析装置。
【請求項２】前記周期検出部は、前記時系列アナログ信号を帯域通過する帯域通過フィル
タ回路と、前記帯域通過フィルタ回路より出力される信号とレベル
が一定の第１の基準信号とを比較するコンパレータと、前記コンパレータの出力信号の変化点に基づいて、前記
コンパレータの出力信号の周期を計測する時間計測回路
と、複数の出力端子を有し、複数の第２の基準信号の前記複
数の出力端子への出力先を前記コンパレータの出力信号
に基づいて切り替える切替回路と、前記コンパレータの出力信号の変化点に基づいて、前記
時間計測回路の出力信号を保持する複数のサンプルホー
ルド回路と、前記複数のサンプルホールド回路に保持された信号と前
記切替回路の複数の出力端子の出力をそれぞれ乗算する
複数の乗算回路と、前記複数の乗算回路の出力を加算する加算回路と、前記コンパレータの出力信号に基づいて、前記加算回路
の出力を前記可変周波数オシレータ部に出力するタイミ
ングを制御する同期回路とを、備えたことを特徴とする請求項１記載のフーリエ変換解
析装置。
【請求項３】前記同期回路は、前記加算回路の出力信号をサンプルホールドするサンプ
ルホールド回路と、前記サンプルホールド回路の出力信号から、前記帯域通
過フィルタ回路の遅延時間を算出し、前記遅延時間に基
づいて、前記コンパレータから出力される現在の周期の
開始時刻から前記時系列アナログ信号の未来の周期の信
号が入力される時刻までの時間を算出するｆ（ｘ）変換
回路と、前記コンパレータの出力信号の変化点に基づいて、時間
を計測する時間計測回路と、前記ｆ（ｘ）変換回路の出力信号と前記時間計測回路の
出力信号を比較する第２のコンパレータと、前記第２のコンパレータの出力に基づいて、前記サンプ
ルホールド回路にサンプルホールドするタイミングを指
示するタイミング回路とを、備えたことを特徴とする請求項２記載のフーリエ変換解
析装置。
【請求項４】前記周期検出部は、前記時系列情報を帯域通過する帯域通過フィルタ回路
と、前記帯域通過フィルタ回路の出力信号をディジタル信号
に変換する第２のアナログ／ディジタル変換部と、前記ディジタル信号と基準信号との比較により周期を求
め、前記複数の周期と複数の係数とをそれぞれ掛け合わ
せ、それらの和により未来の周期を予測する周期予測手
段と、前記周期予測手段により予測された現在の周期に基づい
て、前記帯域通過フィルタ回路の遅延時間を算出し、前
記遅延時間と前記ディジタル信号の現在の周期の信号の
開始時刻から、前記時系列アナログ信号の未来の周期の
信号が入力される時刻を算出する同期手段とを、備えたことを特徴とする請求項１記載のフーリエ変換解
析装置。
【請求項５】前記周期検出部は、前記時系列アナログ信号をディジタル信号に変換する第
２のアナログ／ディジタル変換部と、前記ディジタル信号に対してスムージング処理を施す低
域通過フィルタと、前記低域通過フィルタの出力信号と基準信号との比較に
より周期を求め、前記複数の周期と複数の係数とをそれ
ぞれ掛け合わせ、それらの和により未来の周期を予測す
る周期予測手段と、前記低域通過フィルタの位相差に相当する遅延時間を算
出し、前記遅延時間と前記ディジタル信号の現在の周期
の信号の開始時刻から、前記時系列アナログ信号の未来
の周期の信号が入力される時刻を算出する同期手段と
を、備えたことを特徴とする請求項１記載のフーリエ変換解
析装置。