JPH09167955A - デジタル出力端に対する短絡回路の検知及び保護回路 - Google Patents
デジタル出力端に対する短絡回路の検知及び保護回路Info
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- JPH09167955A JPH09167955A JP8129663A JP12966396A JPH09167955A JP H09167955 A JPH09167955 A JP H09167955A JP 8129663 A JP8129663 A JP 8129663A JP 12966396 A JP12966396 A JP 12966396A JP H09167955 A JPH09167955 A JP H09167955A
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- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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Abstract
(57)【要約】
【課題】 デジタル出力段用の短絡回路に対する検知・
保護回路を提供する。 【解決手段】 デジタル出力段用の短絡回路に対する検
知・保護回路が提供され、それは信号入力回路（ＩＮ）
へ接続した第一出力端子及び信号レベルシフタ（Ｂ）の
入力端子へ接続している出力端を具備する排他的ＯＲ型
の論理ゲート回路（ＥＸ１）を有している。排他的ＯＲ
型の第二論理ゲート回路ＥＸ２は、入力ノード（ＩＮ）
へ接続している第一入力端子及び反転用回路（ＩＮ）を
介して出力段（Ｂ）の出力端子（ＯＵＴ）へ接続してい
る第二入力端子を有している。第一論理ゲート回路の第
二入力端子は比較器回路ＳＣＨ１及び遅延回路手段Ｃ，
Ｒ，Ｄを介して第二論理ゲート回路の出力端子へ結合し
ている。
保護回路を提供する。 【解決手段】 デジタル出力段用の短絡回路に対する検
知・保護回路が提供され、それは信号入力回路（ＩＮ）
へ接続した第一出力端子及び信号レベルシフタ（Ｂ）の
入力端子へ接続している出力端を具備する排他的ＯＲ型
の論理ゲート回路（ＥＸ１）を有している。排他的ＯＲ
型の第二論理ゲート回路ＥＸ２は、入力ノード（ＩＮ）
へ接続している第一入力端子及び反転用回路（ＩＮ）を
介して出力段（Ｂ）の出力端子（ＯＵＴ）へ接続してい
る第二入力端子を有している。第一論理ゲート回路の第
二入力端子は比較器回路ＳＣＨ１及び遅延回路手段Ｃ，
Ｒ，Ｄを介して第二論理ゲート回路の出力端子へ結合し
ている。
Description
【０００１】
【発明の属する技術分野】本発明は、端子においての短
絡回路に対して集積回路を保護するための検知・保護回
路に関するものであって、更に詳細には、論理信号出力
端子における短絡回路に対して保護を与えるための検知
・保護回路に関するものである。
絡回路に対して集積回路を保護するための検知・保護回
路に関するものであって、更に詳細には、論理信号出力
端子における短絡回路に対して保護を与えるための検知
・保護回路に関するものである。
【０００２】
【従来の技術】公知の如く、論理型の信号は出力端子に
おける電圧の明確な条件に関連しており、その電圧は、
一般的に、２つの明確な値のうちの１つのみをとること
が可能である。このような値は接地電圧の値か又は集積
回路への電源線の電圧の値のいずれかとすることが可能
であり、且つ通常論理０又は論理１に対応している。
おける電圧の明確な条件に関連しており、その電圧は、
一般的に、２つの明確な値のうちの１つのみをとること
が可能である。このような値は接地電圧の値か又は集積
回路への電源線の電圧の値のいずれかとすることが可能
であり、且つ通常論理０又は論理１に対応している。
【０００３】電源又は接地又はアナログ信号の出力端子
に対する負荷のいずれかに向かう短絡回路に対して幾つ
かの異なるタイプの保護回路が使用されているが、論理
信号の出力端子は、通常、短絡回路に対して保護されて
いない。通常、論理出力を有する集積回路への典型的な
電源条件は低電圧、即ち３Ｖ又は５Ｖであって且つ小さ
な電流即ち数ｍＡであり、従って接地又は電源に対して
短絡された出力端子は特に懸念事項となるものではな
い。
に対する負荷のいずれかに向かう短絡回路に対して幾つ
かの異なるタイプの保護回路が使用されているが、論理
信号の出力端子は、通常、短絡回路に対して保護されて
いない。通常、論理出力を有する集積回路への典型的な
電源条件は低電圧、即ち３Ｖ又は５Ｖであって且つ小さ
な電流即ち数ｍＡであり、従って接地又は電源に対して
短絡された出力端子は特に懸念事項となるものではな
い。
【０００４】然しながら、高品質インクジェットプリン
タのプリント部材用のドライバ回路の出力段のような最
近の適用場面におけるように、上述したような電源条件
とは異なるものである場合には、散逸される電力の値は
集積回路を危険にさらすような値に容易に達する場合が
ある。論理型の出力段に保護回路を直接組込むことは好
ましいことではないことに注意すべきである。何故なら
ば、このことはその特性に影響を与え、特にそのスピー
ドに影響を与える場合があるからである。
タのプリント部材用のドライバ回路の出力段のような最
近の適用場面におけるように、上述したような電源条件
とは異なるものである場合には、散逸される電力の値は
集積回路を危険にさらすような値に容易に達する場合が
ある。論理型の出力段に保護回路を直接組込むことは好
ましいことではないことに注意すべきである。何故なら
ば、このことはその特性に影響を与え、特にそのスピー
ドに影響を与える場合があるからである。
【０００５】パワーアナログ段の出力に対する保護モー
ドであって、その段の出力端子とコンデンサを介して信
号入力端へ接続している入力回路ノードとの間の外部フ
ィードバックループの使用に基づくものは公知である。
この種類の適用例は、例えば、本願出願人によって発行
されている「パワー製品への設計者案内（Ｄｅｓｉｇｎ
ｅｒｓ’ Ｇｕｉｄｅ ｔｏ Ｐｏｗｅｒ Ｐｒｏｄｕ
ｃｔｓ）」、アプリケーションマニアル、第二版、１９
９２年６月の２６５頁に記載されている。然しながら、
その解決方法は、比較的大きな容量のコンデンサを設け
るものであって、通常集積化することのできないもので
ある。
ドであって、その段の出力端子とコンデンサを介して信
号入力端へ接続している入力回路ノードとの間の外部フ
ィードバックループの使用に基づくものは公知である。
この種類の適用例は、例えば、本願出願人によって発行
されている「パワー製品への設計者案内（Ｄｅｓｉｇｎ
ｅｒｓ’ Ｇｕｉｄｅ ｔｏ Ｐｏｗｅｒ Ｐｒｏｄｕ
ｃｔｓ）」、アプリケーションマニアル、第二版、１９
９２年６月の２６５頁に記載されている。然しながら、
その解決方法は、比較的大きな容量のコンデンサを設け
るものであって、通常集積化することのできないもので
ある。
【０００６】
【発明が解決しようとする課題】本発明は、デジタル出
力段、特に入力論理信号の出力レベルをシフトすべく動
作可能な段用の短絡回路に対する検知・保護回路を提供
することを目的とする。
力段、特に入力論理信号の出力レベルをシフトすべく動
作可能な段用の短絡回路に対する検知・保護回路を提供
することを目的とする。
【０００７】
【課題を解決するための手段】本発明が解決すべき課題
は、本明細書の特許請求の範囲の特徴部分において記載
されており前述したような短絡回路に対する検知・保護
回路によって解決されている。即ち、本発明によれば、
論理信号の出力レベルをシフトすべく動作可能であり且
つ少なくとも１個の入力端子及び１個の出力端子を具備
する集積回路の出力段（Ｂ）用の短絡回路に対する保護
回路が提供される。出力段の入力端子は論理信号用の入
力ノード（ＩＮ）へ結合されている。本保護回路は、排
他的ＯＲ型の第一（ＥＸ１）及び第二（ＥＸ２）論理ゲ
ート回路を有しており、その各々は少なくとも第一及び
第二入力端子及び出力端子を有している。第一論理ゲー
ト回路（ＥＸ１）の第一入力端子及び出力端子は、夫
々、出力段（Ｂ）の信号入力ノード（ＩＮ）及び入力端
子へ結合しており、第二論理ゲート回路（ＥＸ２）の第
一及び第二入力端子は、夫々、出力段（Ｂ）の信号入力
ノード（ＩＮ）及び出力端子へ結合している。第一論理
ゲート回路の第二入力端子は、所定の遅延を与える回路
手段（Ｃ，Ｒ，Ｄ）を介して第二論理ゲート回路（ＥＸ
２）の出力端子へ結合している入力端子を具備するスレ
ッシュホールド比較器回路（ＳＣＨ１）の出力端子へ結
合している。
は、本明細書の特許請求の範囲の特徴部分において記載
されており前述したような短絡回路に対する検知・保護
回路によって解決されている。即ち、本発明によれば、
論理信号の出力レベルをシフトすべく動作可能であり且
つ少なくとも１個の入力端子及び１個の出力端子を具備
する集積回路の出力段（Ｂ）用の短絡回路に対する保護
回路が提供される。出力段の入力端子は論理信号用の入
力ノード（ＩＮ）へ結合されている。本保護回路は、排
他的ＯＲ型の第一（ＥＸ１）及び第二（ＥＸ２）論理ゲ
ート回路を有しており、その各々は少なくとも第一及び
第二入力端子及び出力端子を有している。第一論理ゲー
ト回路（ＥＸ１）の第一入力端子及び出力端子は、夫
々、出力段（Ｂ）の信号入力ノード（ＩＮ）及び入力端
子へ結合しており、第二論理ゲート回路（ＥＸ２）の第
一及び第二入力端子は、夫々、出力段（Ｂ）の信号入力
ノード（ＩＮ）及び出力端子へ結合している。第一論理
ゲート回路の第二入力端子は、所定の遅延を与える回路
手段（Ｃ，Ｒ，Ｄ）を介して第二論理ゲート回路（ＥＸ
２）の出力端子へ結合している入力端子を具備するスレ
ッシュホールド比較器回路（ＳＣＨ１）の出力端子へ結
合している。
【０００８】
【発明の実施の形態】図１は論理信号のレベルをシフト
すべく動作可能な出力段Ｂを有する回路を示している。
この出力段は、コンピュータ用の高速インクジェットプ
リンタのプリントヘッド用の駆動装置に関するものであ
る図２に示した実施例において、典型的な値である５Ｖ
をはるかに超える出力電圧において動作し、且つそれに
接続されて本発明に基づく検知・保護回路を有してい
る。
すべく動作可能な出力段Ｂを有する回路を示している。
この出力段は、コンピュータ用の高速インクジェットプ
リンタのプリントヘッド用の駆動装置に関するものであ
る図２に示した実施例において、典型的な値である５Ｖ
をはるかに超える出力電圧において動作し、且つそれに
接続されて本発明に基づく検知・保護回路を有してい
る。
【０００９】この保護回路は、排他的ＯＲ型のものであ
って且つレベルシフトされるべき信号を受取るための入
力ノードＩＮへ接続している入力端子と、出力段Ｂの入
力端子へ接続している出力端子を具備する論理ゲートＥ
Ｘ１から構成される第一回路を有している。排他的ＯＲ
型の論理ゲートＥＸ２から構成される第二回路は、入力
ノードＩＮへ接続された第一入力端子及び反転用回路Ｉ
Ｎ１を介して出力段の出力端子ＯＵＴへ接続した第二入
力端子を有している。論理ゲートＥＸ１の第二入力端子
は比較器回路ＳＣＨ１のスレッシュホールド型の出力端
子へ接続しており、比較器回路ＳＣＨ１は、シュミット
トリガ型の二重のスレッシュホールドを有することが可
能である。
って且つレベルシフトされるべき信号を受取るための入
力ノードＩＮへ接続している入力端子と、出力段Ｂの入
力端子へ接続している出力端子を具備する論理ゲートＥ
Ｘ１から構成される第一回路を有している。排他的ＯＲ
型の論理ゲートＥＸ２から構成される第二回路は、入力
ノードＩＮへ接続された第一入力端子及び反転用回路Ｉ
Ｎ１を介して出力段の出力端子ＯＵＴへ接続した第二入
力端子を有している。論理ゲートＥＸ１の第二入力端子
は比較器回路ＳＣＨ１のスレッシュホールド型の出力端
子へ接続しており、比較器回路ＳＣＨ１は、シュミット
トリガ型の二重のスレッシュホールドを有することが可
能である。
【００１０】比較器回路ＳＣＨ１は、本実施例において
は、コンデンサＣ、抵抗Ｒ、及び該抵抗と並列なダイオ
ードＤを有しており且つ所定の遅延を与える遅延回路を
介して論理ゲートＥＸ２の出力端子へ結合している入力
端子を有している。比較器出力端は警告端子ＡＬへ結合
させることが可能である。
は、コンデンサＣ、抵抗Ｒ、及び該抵抗と並列なダイオ
ードＤを有しており且つ所定の遅延を与える遅延回路を
介して論理ゲートＥＸ２の出力端子へ結合している入力
端子を有している。比較器出力端は警告端子ＡＬへ結合
させることが可能である。
【００１１】本発明回路は、短絡回路に対する保護を与
えるために簡単な対応で検知される論理出力端において
短絡回路を有することの必要性から発生している。論理
出力段は、反転型又は非反転型のいずれかのバッファ又
はインターフェース回路によって模式的に表わすことが
可能である。この解決方法は、保護動作を説明する目的
のための非反転用バッファとして特性づけることの可能
な出力段の回路とは完全に別個のものである。
えるために簡単な対応で検知される論理出力端において
短絡回路を有することの必要性から発生している。論理
出力段は、反転型又は非反転型のいずれかのバッファ又
はインターフェース回路によって模式的に表わすことが
可能である。この解決方法は、保護動作を説明する目的
のための非反転用バッファとして特性づけることの可能
な出力段の回路とは完全に別個のものである。
【００１２】互いに相補的であり且つ同一の信号で駆動
される上側トランジスタ及び下側トランジスタを有する
ＣＭＯＳ出力構成体において、出力が論理高であり且つ
接地に向かって短絡回路が発生する場合には、散逸され
るパワーはＶｃｃ×ＩD によって与えられ、その場合に
ＩD は上側トランジスタが担持する電流であり、且つＶ
ｃｃは電源電圧である。出力が論理低状態にある場合に
は、接地に対しての短絡回路は何ら有害なものではな
い。何故ならば、導通状態にあるトランジスタを横断し
ての電圧差はゼロであり、従ってその場合に散逸される
パワーはゼロだからである。
される上側トランジスタ及び下側トランジスタを有する
ＣＭＯＳ出力構成体において、出力が論理高であり且つ
接地に向かって短絡回路が発生する場合には、散逸され
るパワーはＶｃｃ×ＩD によって与えられ、その場合に
ＩD は上側トランジスタが担持する電流であり、且つＶ
ｃｃは電源電圧である。出力が論理低状態にある場合に
は、接地に対しての短絡回路は何ら有害なものではな
い。何故ならば、導通状態にあるトランジスタを横断し
ての電圧差はゼロであり、従ってその場合に散逸される
パワーはゼロだからである。
【００１３】それと全く逆の場合は、電源に対して短絡
回路が存在する場合である。短絡回路が発生すると、そ
の条件が回路によって検知されることが所望され、且つ
活性要素（論理回路においては、トランジスタのうちの
１つのみがオン）を横断しての電圧差がゼロであり、そ
の際に保護機能を実現するように出力段の導通条件が変
更されることが所望される。
回路が存在する場合である。短絡回路が発生すると、そ
の条件が回路によって検知されることが所望され、且つ
活性要素（論理回路においては、トランジスタのうちの
１つのみがオン）を横断しての電圧差がゼロであり、そ
の際に保護機能を実現するように出力段の導通条件が変
更されることが所望される。
【００１４】図１において、出力バッファは記号Ｂで示
してあり（図示例においては、それは非反転型のもので
あるが、反転型のものも容易にこの状態とさせることが
可能である）、排他的ＯＲ型の論理ゲート（ＥＸ）上の
入力信号を受取る。出力信号は反転用回路（ＩＮ１）に
よって受取られ且つ別の排他的ＯＲ型の論理ゲート（Ｅ
Ｘ２）の２つの入力端のうちの一方へ供給される。
してあり（図示例においては、それは非反転型のもので
あるが、反転型のものも容易にこの状態とさせることが
可能である）、排他的ＯＲ型の論理ゲート（ＥＸ）上の
入力信号を受取る。出力信号は反転用回路（ＩＮ１）に
よって受取られ且つ別の排他的ＯＲ型の論理ゲート（Ｅ
Ｘ２）の２つの入力端のうちの一方へ供給される。
【００１５】本発明の寄りどころとする技術的思想は、
出力論理レベルを入力レベルと比較するものであり、こ
れら２つのレベルは一致すべきであり、そうでなければ
異常な状態とみなされるものである。
出力論理レベルを入力レベルと比較するものであり、こ
れら２つのレベルは一致すべきであり、そうでなければ
異常な状態とみなされるものである。
【００１６】論理ゲートＥＸ２の論理信号出力はダイオ
ードＤ、抵抗Ｒ、コンデンサＣを有するフィルタへ供給
される。このフィルタの出力はシュミットトリガ回路Ｓ
ＣＨ１を駆動する。端子ＡＬへ供給される信号は、ある
場合には異常状態を表わすものであり出力制御信号であ
る。短絡回路が発生すると、排他的ＯＲゲートＥＸ１が
出力段への駆動信号を反転させ、その際に短絡条件を相
殺させる。
ードＤ、抵抗Ｒ、コンデンサＣを有するフィルタへ供給
される。このフィルタの出力はシュミットトリガ回路Ｓ
ＣＨ１を駆動する。端子ＡＬへ供給される信号は、ある
場合には異常状態を表わすものであり出力制御信号であ
る。短絡回路が発生すると、排他的ＯＲゲートＥＸ１が
出力段への駆動信号を反転させ、その際に短絡条件を相
殺させる。
【００１７】「通常の」条件下において、比較器回路Ｓ
ＣＨ１の入力は高であり、従って、端子ＡＬは低論理状
態であり且つ論理ゲートＥＸ１は非反転モードで動作
し、即ち、その出力信号はその入力と同一の論理レベル
にある。出力バッファは単に信号を装置出力端へ転送す
るだけに過ぎない。
ＣＨ１の入力は高であり、従って、端子ＡＬは低論理状
態であり且つ論理ゲートＥＸ１は非反転モードで動作
し、即ち、その出力信号はその入力と同一の論理レベル
にある。出力バッファは単に信号を装置出力端へ転送す
るだけに過ぎない。
【００１８】入力端ＩＮが低論理レベルにあると、バッ
ファ出力と同じく端子ＡＬも低論理レベルにある。論理
ゲートＥＸ２の入力端においては、低論理レベル及び高
論理レベルが存在し、従って、出力端は論理高であって
それは比較器回路ＳＣＨ１の入力となり、端子ＡＬ上で
論理０となる。構成要素Ｒ，Ｃ，Ｄは単一方向遅延要素
を形成し、パワーオン時にコンデンサＣは速い速度で充
電され、次いで時定数ＲＣにしたがって放電される。こ
の回路網は出力バッファの伝播時間よりも一層長い期間
にわたり回路を「マスクオフ（ｍａｓｋ ｏｆｆ）」す
るためのものである。
ファ出力と同じく端子ＡＬも低論理レベルにある。論理
ゲートＥＸ２の入力端においては、低論理レベル及び高
論理レベルが存在し、従って、出力端は論理高であって
それは比較器回路ＳＣＨ１の入力となり、端子ＡＬ上で
論理０となる。構成要素Ｒ，Ｃ，Ｄは単一方向遅延要素
を形成し、パワーオン時にコンデンサＣは速い速度で充
電され、次いで時定数ＲＣにしたがって放電される。こ
の回路網は出力バッファの伝播時間よりも一層長い期間
にわたり回路を「マスクオフ（ｍａｓｋ ｏｆｆ）」す
るためのものである。
【００１９】論理入力ＩＮが０から１へ変化する場合を
仮定すると、バッファ出力はすぐに１へスイッチするこ
とは不可能である。その場合には、この時間間隔がマス
クされなかった場合には、誤った短絡回路の検知が行な
われる。出力バッファＢの遅延に対応する期間にわたり
論理ゲートＥＸ２の入力端において同一の信号が表わ
れ、論理ゲートＥＸ２の出力端は低状態へ移行し且つ抵
抗Ｒを介してコンデンサＣの放電を開始する。適宜の時
定数を選択することによって、比較器回路ＳＣＨ１のス
レッシュホールドに到達する前に放電を終了させること
が可能であり、且つコンデンサはすぐさま再充電され
る。
仮定すると、バッファ出力はすぐに１へスイッチするこ
とは不可能である。その場合には、この時間間隔がマス
クされなかった場合には、誤った短絡回路の検知が行な
われる。出力バッファＢの遅延に対応する期間にわたり
論理ゲートＥＸ２の入力端において同一の信号が表わ
れ、論理ゲートＥＸ２の出力端は低状態へ移行し且つ抵
抗Ｒを介してコンデンサＣの放電を開始する。適宜の時
定数を選択することによって、比較器回路ＳＣＨ１のス
レッシュホールドに到達する前に放電を終了させること
が可能であり、且つコンデンサはすぐさま再充電され
る。
【００２０】一方、入力端ＩＮ（従って、出力端ＯＵ
Ｔ）が論理高状態にあり且つ接地へ向かっての短絡回路
が発生すると、出力バッファＢの出力は接地へ駆動され
且つ電流は、相補的なトランジスタ対におけるＰチャン
ネルトランジスタの出力抵抗によって供給電圧を割算し
たものに等しい値をとる。反転用回路ＩＮ１の出力端子
は論理高状態と成り、且つ論理ゲートＥＸ２の出力はゼ
ロへ移行しその場合に抵抗Ｒを介してコンデンサＣの放
電を開始する。
Ｔ）が論理高状態にあり且つ接地へ向かっての短絡回路
が発生すると、出力バッファＢの出力は接地へ駆動され
且つ電流は、相補的なトランジスタ対におけるＰチャン
ネルトランジスタの出力抵抗によって供給電圧を割算し
たものに等しい値をとる。反転用回路ＩＮ１の出力端子
は論理高状態と成り、且つ論理ゲートＥＸ２の出力はゼ
ロへ移行しその場合に抵抗Ｒを介してコンデンサＣの放
電を開始する。
【００２１】この短絡回路が除去されない場合には、比
較器回路ＳＣＨ１のスレッシュホールドに到達するまで
放電が継続して行なわれ、比較器回路ＳＣＨ１の出力は
高状態となる。従って、論理ゲートＥＸ１は両方の入力
端が「１」となり、且つそれは論理低を出力し、それは
出力バッファＢを介して出力端ＯＵＴへ伝播する。
較器回路ＳＣＨ１のスレッシュホールドに到達するまで
放電が継続して行なわれ、比較器回路ＳＣＨ１の出力は
高状態となる。従って、論理ゲートＥＸ１は両方の入力
端が「１」となり、且つそれは論理低を出力し、それは
出力バッファＢを介して出力端ＯＵＴへ伝播する。
【００２２】この出力条件は安定なものであり、例え短
絡回路が取除かれたとしても維持される。このことが発
生するものと仮定すると、入力端ＩＮが１から０へ移行
する前には何も変化することはなく、従って出力バッフ
ァＢの入力端は論理高状態であるが、出力端ＯＵＴは伝
播遅延に対応する時間期間の間低状態に維持され、この
時間期間中、論理ゲートＥＸ２はその一方の入力端が０
であり且つ他方の入力端が１であって、その出力端は
「１」へ移行し、その際にコンデンサＣをすぐさま充電
し且つ元の状態に復帰する。従って、入力がその状態を
元の状態に復帰させるように変化することが必要であ
る。電源に向かう短絡回路の場合にも同様の考え方が適
用される。
絡回路が取除かれたとしても維持される。このことが発
生するものと仮定すると、入力端ＩＮが１から０へ移行
する前には何も変化することはなく、従って出力バッフ
ァＢの入力端は論理高状態であるが、出力端ＯＵＴは伝
播遅延に対応する時間期間の間低状態に維持され、この
時間期間中、論理ゲートＥＸ２はその一方の入力端が０
であり且つ他方の入力端が１であって、その出力端は
「１」へ移行し、その際にコンデンサＣをすぐさま充電
し且つ元の状態に復帰する。従って、入力がその状態を
元の状態に復帰させるように変化することが必要であ
る。電源に向かう短絡回路の場合にも同様の考え方が適
用される。
【００２３】インバータＩＮ１は、電源電圧値のほぼ中
間の値を中心としたスレッシュホールドを有しており、
これはオーバーロード条件において達成されるべき値で
ある。例えば、該バッファの２つの出力トランジスタが
５０Ωの抵抗を有する場合には、オーバーロードが５０
Ω以下の負荷抵抗と等しい場合に、保護回路がトリップ
する。
間の値を中心としたスレッシュホールドを有しており、
これはオーバーロード条件において達成されるべき値で
ある。例えば、該バッファの２つの出力トランジスタが
５０Ωの抵抗を有する場合には、オーバーロードが５０
Ω以下の負荷抵抗と等しい場合に、保護回路がトリップ
する。
【００２４】一例として、本願出願人の装置において実
施した本発明に基づく保護回路の実施例を図２に示して
ある。想像線で示したブロックＢは出力バッファに対応
しており、論理ゲートＥＸ２は排他的ＮＯＲゲートと反
転用回路とに分割されている。その後者は図１における
抵抗Ｒ及びダイオードＤの機能を司るものであり、速い
速度でコンデンサを充電することが可能であり、一方放
電電流は極めて小さいものである。
施した本発明に基づく保護回路の実施例を図２に示して
ある。想像線で示したブロックＢは出力バッファに対応
しており、論理ゲートＥＸ２は排他的ＮＯＲゲートと反
転用回路とに分割されている。その後者は図１における
抵抗Ｒ及びダイオードＤの機能を司るものであり、速い
速度でコンデンサを充電することが可能であり、一方放
電電流は極めて小さいものである。
【００２５】トランジスタがオーバーロードの外部的警
告を与え、一方出力回路（ＲＯＷ＿ＯＵＴＳＴＡＧＥ）
は１６Ｖ程度の電圧にあるので、レベルシフト機能を与
えるためにトランジスタ対ＳＨ１及びＳＨ２が設けられ
ている。
告を与え、一方出力回路（ＲＯＷ＿ＯＵＴＳＴＡＧＥ）
は１６Ｖ程度の電圧にあるので、レベルシフト機能を与
えるためにトランジスタ対ＳＨ１及びＳＨ２が設けられ
ている。
【００２６】本発明に基づく回路は、出力段レイアウト
に拘らず且つその機能特性に影響を与えることなしに、
オーバーロード検知及び保護機能を提供している。それ
は簡単であり且つ高速であって、従って、その動作は伝
播時間期間中マスクされねばならず、それは容易に出力
段と一体的に集積化させることの可能なものである。以
上、本発明の具体的実施の態様について詳細に説明した
が、本発明は、これら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることは勿論である。
に拘らず且つその機能特性に影響を与えることなしに、
オーバーロード検知及び保護機能を提供している。それ
は簡単であり且つ高速であって、従って、その動作は伝
播時間期間中マスクされねばならず、それは容易に出力
段と一体的に集積化させることの可能なものである。以
上、本発明の具体的実施の態様について詳細に説明した
が、本発明は、これら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることは勿論である。
【図１】 本発明の一実施例に基づいて構成された短絡
回路に対する検知・保護回路を示した概略図。
回路に対する検知・保護回路を示した概略図。
【図２】 本発明に基づく保護回路を組込んだインクジ
ェットプリンタ用のドライバ回路を示した概略図。
ェットプリンタ用のドライバ回路を示した概略図。
ＩＮ 入力ノード ＩＮ１ 反転用回路 Ｂ 出力段 ＥＸ１，ＥＸ２ 排他的ＯＲ型論理ゲート ＳＣＨ１ 比較器回路 ＡＬ 端子 ＯＵＴ 出力端子 Ｄ ダイオード Ｒ 抵抗 Ｃ コンデンサ
フロントページの続き (71)出願人 596078290 コンソルツィーオ ペル ラ リセルカ スッラ ミクロエレットローニカ ネル メッゾジオルノ ＣＯＮＳＯＲＺＩＯ ＰＥＲ ＬＡ ＲＩ ＣＥＲＣＡ ＳＵＬＬＡ ＭＩＣＲＯＥＬ ＥＴＴＲＯＮＩＣＡ ＮＥＬ ＭＥＺＺＯ ＧＩＯＲＮＯ イタリア国， カターニャ， アイ− 95121， ストラダーレ プリモソーレ 50 (72)発明者 アルベルト ゴラ イタリア国， パヴィア， ブローニ， アイ−27043， ヴィア グランシ 52 (72)発明者 ジォーナ フチーリ イタリア国， ミラノ， マジェンタ， アイ−20013， ヴィア クレスピ 20 (72)発明者 マルチェッロ レオーネ イタリア国， ミラノ， ロー， アイ− 20017， ヴィア テッラツァーノ 67 (72)発明者 パトリツィア ミラッツォ イタリア国， メッシーナ， アイ− 98124， ヴィア ジー． ボットーネ 42／セ
Claims (9)
- 【請求項１】 論理信号の出力レベルをシフトすべく動
作可能であり且つ少なくとも１個の入力端子及び１個の
出力端子を具備する集積回路の出力段（Ｂ）のための短
絡回路に対する保護回路において、前記出力段の入力端
子が論理信号用の入力ノード（ＩＮ）へ結合しており、
排他的ＯＲ型の第一（ＥＸ１）及び第二（ＥＸ２）論理
ゲート回路が設けられており、各論理ゲート回路は少な
くとも第一及び第二入力端子及び出力端子を具備してお
り、前記第一論理ゲート回路（ＥＸ１）の第一入力端子
及び出力端子は夫々出力段（Ｂ）の信号入力ノード（Ｉ
Ｎ）及び入力端子へ結合しており、第二論理ゲート回路
（ＥＸ２）の第一及び第二入力端子は夫々出力段（Ｂ）
の信号入力ノード（ＩＮ）及び出力端子へ結合してお
り、第一論理ゲート回路の第二入力端子はスレッシュホ
ールド比較器回路（ＳＣＨ１）の出力端子へ結合してお
り、前記スレッシュホールド比較器回路の入力端子は所
定の遅延を与える回路手段（Ｃ，Ｒ，Ｄ）を介して第二
論理ゲート回路（ＥＸ２）の出力端子へ結合しているこ
とを特徴とする保護回路。 - 【請求項２】 請求項１において、前記比較器回路（Ｓ
ＣＨ１）がシュミットトリガ型のものであることを特徴
とする保護回路。 - 【請求項３】 請求項１において、前記比較器回路（Ｓ
ＣＨ１）が反転用回路を有することを特徴とする保護回
路。 - 【請求項４】 請求項１において、前記所定の遅延を与
える回路手段が、比較器回路（ＳＣＨ１）の入力端子と
基準電圧との間に接続されているコンデンサ（Ｃ）を有
することを特徴とする保護回路。 - 【請求項５】 請求項４において、前記所定の遅延を与
える回路手段が、前記第二論理ゲート回路（ＥＸ２）の
出力端子と前記比較器回路（ＳＣＨ１）の入力端子との
間において互いに並列接続された抵抗（Ｒ）及びダイオ
ード（Ｄ）を有することを特徴とする保護回路。 - 【請求項６】 請求項４において、前記所定の遅延を与
える回路手段が、前記第二論理ゲート回路（ＥＸ２）の
出力端子と前記比較器回路（ＳＣＨ１）の入力端子との
間に接続されている反転用回路を有することを特徴とす
る保護回路。 - 【請求項７】 請求項１，２，３，４，５，６のうちの
いずれかにおける非反転型の出力段用の保護回路におい
て、反転用回路（ＩＮ）が出力段（Ｂ）の出力端子（Ｏ
ＵＴ）と前記第二論理ゲート回路（ＥＸ２）の第二入力
端子との間に接続されていることを特徴とする保護回
路。 - 【請求項８】 請求項１，２，３，４，５，６，７のう
ちのいずれか一項において、前記比較器回路（ＳＣＨ
１）の出力端子が短絡回路警告端子（ＡＬ）へ結合され
ていることを特徴とする保護回路。 - 【請求項９】 コンピュータ用のインクジェットプリン
タにおいて、請求項１，２，３，４，５，６，７，８の
うちのいずれかに記載した保護回路を組込んだ最終段を
具備する部材をプリントするためのドライバ回路を有す
ることを特徴とするインクジェットプリンタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT95830230.9 | 1995-05-31 | ||
| EP19950830230 EP0746101B1 (en) | 1995-05-31 | 1995-05-31 | Circuit for detection and protection against short circuits for digital outputs |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09167955A true JPH09167955A (ja) | 1997-06-24 |
Family
ID=8221938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8129663A Pending JPH09167955A (ja) | 1995-05-31 | 1996-05-24 | デジタル出力端に対する短絡回路の検知及び保護回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0746101B1 (ja) |
| JP (1) | JPH09167955A (ja) |
| DE (1) | DE69522097T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7248452B2 (en) | 2002-07-12 | 2007-07-24 | Yazaki Corporation | Method of protecting semiconductor device and protection apparatus for semiconductor device using the same |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4342065A (en) * | 1981-04-10 | 1982-07-27 | Tektronix, Inc. | Protection circuit for a data driver |
| JPS5912625A (ja) * | 1982-07-13 | 1984-01-23 | Nec Corp | 論理回路 |
| JPH05335926A (ja) * | 1992-05-29 | 1993-12-17 | Nec Corp | 短絡保護付き出力回路 |
-
1995
- 1995-05-31 EP EP19950830230 patent/EP0746101B1/en not_active Expired - Lifetime
- 1995-05-31 DE DE1995622097 patent/DE69522097T2/de not_active Expired - Fee Related
-
1996
- 1996-05-24 JP JP8129663A patent/JPH09167955A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7248452B2 (en) | 2002-07-12 | 2007-07-24 | Yazaki Corporation | Method of protecting semiconductor device and protection apparatus for semiconductor device using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69522097T2 (de) | 2002-04-18 |
| DE69522097D1 (de) | 2001-09-13 |
| EP0746101A1 (en) | 1996-12-04 |
| EP0746101B1 (en) | 2001-08-08 |
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