JPH09171399A - 音声合成方法及びその合成回路 - Google Patents
音声合成方法及びその合成回路Info
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- JPH09171399A JPH09171399A JP7330590A JP33059095A JPH09171399A JP H09171399 A JPH09171399 A JP H09171399A JP 7330590 A JP7330590 A JP 7330590A JP 33059095 A JP33059095 A JP 33059095A JP H09171399 A JPH09171399 A JP H09171399A
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Abstract
(57)【要約】
【課題】 演算量や消費電力を低減することにある。
【解決手段】 ＤＳＰ１０から出力する音源信号をＤ／
Ａ変換器１１でアナログ変換し、アナログ音源信号と予
測信号を加算器１４で加算して合成音声信号を出力しサ
ンプルホールド回路１２でホールドした合成音声信号を
出力する。予測信号の合成は、合成音声信号をアナログ
遅延回路１６〜１８で遅延させて複数の遅延合成音声信
号を出力し、ＤＳＰ１０から出力する線形予測係数を切
替器１３及びレジスタ２３〜２５を通して重み係数とし
て入力し、アナログ重み付け回路１９〜２１により前記
遅延合成音声信号に重み付けし、この複数の重み付け遅
延合成音声信号をアナログ合成器２２で合成して予測信
号を出力する。
Ａ変換器１１でアナログ変換し、アナログ音源信号と予
測信号を加算器１４で加算して合成音声信号を出力しサ
ンプルホールド回路１２でホールドした合成音声信号を
出力する。予測信号の合成は、合成音声信号をアナログ
遅延回路１６〜１８で遅延させて複数の遅延合成音声信
号を出力し、ＤＳＰ１０から出力する線形予測係数を切
替器１３及びレジスタ２３〜２５を通して重み係数とし
て入力し、アナログ重み付け回路１９〜２１により前記
遅延合成音声信号に重み付けし、この複数の重み付け遅
延合成音声信号をアナログ合成器２２で合成して予測信
号を出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、音声符復号化装置
や音声合成装置に用いられる音声合成方法及び合成回路
に関するものである。
や音声合成装置に用いられる音声合成方法及び合成回路
に関するものである。
【０００２】
【従来の技術】線形予測分析による音声合成回路は、Ｄ
ＳＰ（ディジタル・シグナル・プロセッサ）によりディ
ジタル処理で実現されている。
ＳＰ（ディジタル・シグナル・プロセッサ）によりディ
ジタル処理で実現されている。
【０００３】一般的に、音声符復号化装置や音声合成装
置で用いられる線形予測分析による音声合成回路では、
音源信号を数１式の全極型ディジタルフィルタＨ（ｚ）
に入力し、出力として合成音声を得る。フィルタの重み
係数としては線形予測係数を用い、分析フレーム（１０
〜３０ｍｓ）毎に重み係数を更新する。
置で用いられる線形予測分析による音声合成回路では、
音源信号を数１式の全極型ディジタルフィルタＨ（ｚ）
に入力し、出力として合成音声を得る。フィルタの重み
係数としては線形予測係数を用い、分析フレーム（１０
〜３０ｍｓ）毎に重み係数を更新する。
【０００４】
【数１】
【０００５】ここで、ａ1、ａ2、…、ａpは線形予測係
数であり、分析次数ｐ＝１０次が用いられる。数１で表
される音声合成回路は、音源信号に声道特性（音声のス
ペクトル包絡特性）を付加する機能を持つ。音源信号
と、重み付け合成回路での重み付け係数として用いられ
る線形予測係数は、線形予測分析（公知の技術）により
求められる。
数であり、分析次数ｐ＝１０次が用いられる。数１で表
される音声合成回路は、音源信号に声道特性（音声のス
ペクトル包絡特性）を付加する機能を持つ。音源信号
と、重み付け合成回路での重み付け係数として用いられ
る線形予測係数は、線形予測分析（公知の技術）により
求められる。
【０００６】数１式の構成は図１に示すようにＩＩＲフ
ィルタとなる。同図において、Ｚ~1は遅延因子であり、
遅延回路により遅延された合成音声を線形予測係数に
（−１）を乗算した−ａ1、−ａ2、…、−ａpを重み係
数として用いて、重み付け合成する。重み係数である線
形予測係数は、分析フレーム（１０〜３０ｍｓ）毎に更
新される。現状では、これをＤＳＰによりソフト的に実
現している。
ィルタとなる。同図において、Ｚ~1は遅延因子であり、
遅延回路により遅延された合成音声を線形予測係数に
（−１）を乗算した−ａ1、−ａ2、…、−ａpを重み係
数として用いて、重み付け合成する。重み係数である線
形予測係数は、分析フレーム（１０〜３０ｍｓ）毎に更
新される。現状では、これをＤＳＰによりソフト的に実
現している。
【０００７】
【発明が解決しようとする課題】ここで問題となるの
は、この合成処理に必要な演算量がＤＳＰにとって負担
になることである。即ち、サンプリング周波数を８００
０Ｈｚ、１フレーム長を１０ｍｓ（８０サンプル）、分
析次数を１０次とすれば、１フレーム内の演算量は、２
０（積和算１０回（タップ数）、シフト１０回）＊８０
（サンプル数）＝１６００回となる。この演算量は、Ｄ
ＳＰの消費電力を増加させる。また、これを携帯端末に
用いる場合、通話時間が著しく制限されるなどの問題が
ある。
は、この合成処理に必要な演算量がＤＳＰにとって負担
になることである。即ち、サンプリング周波数を８００
０Ｈｚ、１フレーム長を１０ｍｓ（８０サンプル）、分
析次数を１０次とすれば、１フレーム内の演算量は、２
０（積和算１０回（タップ数）、シフト１０回）＊８０
（サンプル数）＝１６００回となる。この演算量は、Ｄ
ＳＰの消費電力を増加させる。また、これを携帯端末に
用いる場合、通話時間が著しく制限されるなどの問題が
ある。
【０００８】本発明の目的は、このＤＳＰの演算量や消
費電力の増大の問題を解決することにある。
費電力の増大の問題を解決することにある。
【０００９】
【課題を解決するための手段】前記の目的は、携帯端末
の低消費電力化を狙い、遅延回路、重み付け合成回路に
ついて低消費電力のアナログ回路を用いることによって
達成される。
の低消費電力化を狙い、遅延回路、重み付け合成回路に
ついて低消費電力のアナログ回路を用いることによって
達成される。
【００１０】また、前記の目的は、入力信号である音源
信号と重み付け合成回路の出力である予測信号を加算し
て、その結果である合成音声信号を出力する加算器と、
該合成音声信号を遅延させ複数のタップ出力として出力
する遅延回路と、線形予測係数を重み付け係数として前
記遅延回路のそれぞれのタップ出力を重み付け合成し、
その結果として予測信号を出力する重み付け合成回路と
から構成される線形予測分析による音声合成回路におい
て、前記遅延回路および重み付け合成回路の少なくとも
１つをアナログ回路を用いて構成したことによって達成
される。
信号と重み付け合成回路の出力である予測信号を加算し
て、その結果である合成音声信号を出力する加算器と、
該合成音声信号を遅延させ複数のタップ出力として出力
する遅延回路と、線形予測係数を重み付け係数として前
記遅延回路のそれぞれのタップ出力を重み付け合成し、
その結果として予測信号を出力する重み付け合成回路と
から構成される線形予測分析による音声合成回路におい
て、前記遅延回路および重み付け合成回路の少なくとも
１つをアナログ回路を用いて構成したことによって達成
される。
【００１１】前記の手段によると、線形予測分析による
音声合成回路において遅延回路、重み付け合成回路をア
ナログ回路により実現することにより、音声合成回路の
消費電力を低減することができ、これを携帯端末に使用
した場合、通話時間を長く保つことができる。
音声合成回路において遅延回路、重み付け合成回路をア
ナログ回路により実現することにより、音声合成回路の
消費電力を低減することができ、これを携帯端末に使用
した場合、通話時間を長く保つことができる。
【００１２】
【発明の実施の形態】図１は本発明の線形予測係数を用
いた音声合成回路の一実施形態を示す。ＤＳＰ１０は、
本装置が音声符復号装置に用いられる場合は、入力ｒ１
として音声信号を入力し、線形予測分析を実行し、線形
予測係数と音源信号を計算する、または、入力ｒ１とし
て線形予測係数情報と音源信号情報を伝送路から受信す
るとともに、後述するアナログ回路を制御するための種
々の制御信号を生成する。また、本装置が音声合成装置
に用いられる場合は、入力ｒ１としてメモリ等に記憶さ
れている線形予測係数と音源信号の情報を入力するとと
もに、後述するアナログ回路を制御するための種々の制
御信号を生成する。点線の枠で囲まれた部分１５、サン
プルホールド回路１２、および加算器１４がアナログ回
路で構成される部分である。
いた音声合成回路の一実施形態を示す。ＤＳＰ１０は、
本装置が音声符復号装置に用いられる場合は、入力ｒ１
として音声信号を入力し、線形予測分析を実行し、線形
予測係数と音源信号を計算する、または、入力ｒ１とし
て線形予測係数情報と音源信号情報を伝送路から受信す
るとともに、後述するアナログ回路を制御するための種
々の制御信号を生成する。また、本装置が音声合成装置
に用いられる場合は、入力ｒ１としてメモリ等に記憶さ
れている線形予測係数と音源信号の情報を入力するとと
もに、後述するアナログ回路を制御するための種々の制
御信号を生成する。点線の枠で囲まれた部分１５、サン
プルホールド回路１２、および加算器１４がアナログ回
路で構成される部分である。
【００１３】ＤＳＰ１０より音源信号ａ１がディジタル
系列で出力され、Ｄ／Ａ変換器１１によりアナログ信号
ｂ１に変換される。この時の変換速度は、サンプリング
周波数８０００Ｈｚとし、クロックｍ１により与えられ
る。アナログに変換された音源信号ｂ１は、加算器１４
により、後述する予測信号ｌ１と加算され、合成音声信
号ｃ１となる。合成音声信号ｃ１はサンプルホールド回
路１２により所定のサンプリング間隔でホールドされ、
その出力であるｐ１は、ＬＰＦを施された後、合成音声
としてスピーカより出力される（全体的なタイミングに
ついては後で説明する）。
系列で出力され、Ｄ／Ａ変換器１１によりアナログ信号
ｂ１に変換される。この時の変換速度は、サンプリング
周波数８０００Ｈｚとし、クロックｍ１により与えられ
る。アナログに変換された音源信号ｂ１は、加算器１４
により、後述する予測信号ｌ１と加算され、合成音声信
号ｃ１となる。合成音声信号ｃ１はサンプルホールド回
路１２により所定のサンプリング間隔でホールドされ、
その出力であるｐ１は、ＬＰＦを施された後、合成音声
としてスピーカより出力される（全体的なタイミングに
ついては後で説明する）。
【００１４】遅延回路は、サンプルホールド回路１６，
１７，１８，…により構成される（実際には、分析次数
ｐ（ｐ＝１０）分の個数が存在する）。遅延回路は、合
成音声信号ｃ１を遅延させ、タップ出力として、ｄ１，
ｅ１，ｆ１，…を出力する。ここで、遅延回路のタップ
数は、線形予測分析次数（１０次）に対応し、１０タッ
プ構成とする。シフトタイミングは、クロックｍ１によ
り与えられる。重み付け合成器は、重み付け回路（乗算
器）１９，２０，２１，…と合成器２２により構成され
る（実際には、分析次数ｐ（ｐ＝１０）分の個数が存在
する）。タップ出力ｄ１，ｅ１，ｆ１，…はそれぞれ重
み付け回路（乗算器）１９，２０，２１，…により重み
付けされた後、合成器２２により合成され予測信号ｌ１
が出力される。
１７，１８，…により構成される（実際には、分析次数
ｐ（ｐ＝１０）分の個数が存在する）。遅延回路は、合
成音声信号ｃ１を遅延させ、タップ出力として、ｄ１，
ｅ１，ｆ１，…を出力する。ここで、遅延回路のタップ
数は、線形予測分析次数（１０次）に対応し、１０タッ
プ構成とする。シフトタイミングは、クロックｍ１によ
り与えられる。重み付け合成器は、重み付け回路（乗算
器）１９，２０，２１，…と合成器２２により構成され
る（実際には、分析次数ｐ（ｐ＝１０）分の個数が存在
する）。タップ出力ｄ１，ｅ１，ｆ１，…はそれぞれ重
み付け回路（乗算器）１９，２０，２１，…により重み
付けされた後、合成器２２により合成され予測信号ｌ１
が出力される。
【００１５】ここで、各重み付け回路１９，２０，２
１，…に入力される重み付け係数（線形予測係数）ｏ
１，ｐ１，ｑ１，…は、レジスタ回路２３，２４，２
５，…（レジスタ回路についても実際には分析次数分の
個数が存在する）からの出力であり、フレーム（ここ
で、フレームとは線形予測係数、音源信号情報を抽出す
る時間単位（分析フレーム）を意味する）の先頭で更新
され、次のフレームが来るまで固定される。ｏ１は線形
予測係数−ａ1、ｐ１は線形予測係数−ａ2、ｑ１は線形
予測係数−ａ3に対応する。
１，…に入力される重み付け係数（線形予測係数）ｏ
１，ｐ１，ｑ１，…は、レジスタ回路２３，２４，２
５，…（レジスタ回路についても実際には分析次数分の
個数が存在する）からの出力であり、フレーム（ここ
で、フレームとは線形予測係数、音源信号情報を抽出す
る時間単位（分析フレーム）を意味する）の先頭で更新
され、次のフレームが来るまで固定される。ｏ１は線形
予測係数−ａ1、ｐ１は線形予測係数−ａ2、ｑ１は線形
予測係数−ａ3に対応する。
【００１６】線形予測係数−ａ1，−ａ2，−ａ3，…，
−ａpのレジスタ回路へのセットは以下のように行われ
る。フレームの先頭で、ＤＳＰ１０からのディジタル形
式の線形予測係数ｇ１が出力され、制御信号ｈ１に基づ
き、切り替え器１３を切り替えながらレジスタ回路２
３，２４，２５，…にセットされる。セットの順番は、
レジスタ回路２３，２４，２５，…（遅延の小さい順に
並んでいる遅延回路タップに対応）に対し、−ａ1，−
ａ2，−ａ3，…，−ａp（ｐ＝１０）のように次数の低
い順にセットする。
−ａpのレジスタ回路へのセットは以下のように行われ
る。フレームの先頭で、ＤＳＰ１０からのディジタル形
式の線形予測係数ｇ１が出力され、制御信号ｈ１に基づ
き、切り替え器１３を切り替えながらレジスタ回路２
３，２４，２５，…にセットされる。セットの順番は、
レジスタ回路２３，２４，２５，…（遅延の小さい順に
並んでいる遅延回路タップに対応）に対し、−ａ1，−
ａ2，−ａ3，…，−ａp（ｐ＝１０）のように次数の低
い順にセットする。
【００１７】各線形予測係数ｇ１はｎビット（例えばｎ
＝１６）の精度で符号化されている。これらを一時的に
記憶するため、各レジスタ回路はｎビット分のメモリを
有している。これらのレジスタ回路への書き込みは、Ｄ
ＳＰ１０から線形予測係数出力の形態に合わせ、パラレ
ルまたはシリアルで行われる。これらのレジスタ回路の
内容の更新は、フレームの先頭で行われ、次のフレーム
の先頭が来るまで固定される。このタイミングについて
後に説明する。
＝１６）の精度で符号化されている。これらを一時的に
記憶するため、各レジスタ回路はｎビット分のメモリを
有している。これらのレジスタ回路への書き込みは、Ｄ
ＳＰ１０から線形予測係数出力の形態に合わせ、パラレ
ルまたはシリアルで行われる。これらのレジスタ回路の
内容の更新は、フレームの先頭で行われ、次のフレーム
の先頭が来るまで固定される。このタイミングについて
後に説明する。
【００１８】次に、重み付け回路１９，２０，２１，…
の構成を図２に示す。ａ２は重み付けされる入力であ
り、図１のｄ１，ｅ１，ｆ１に対応する。Ｚi（ｉ＝
１，…，ｎ）３０，３１，…，３ｎは入力側のインピー
ダンスであり、数２に示すようにコンデンサで構成され
る。
の構成を図２に示す。ａ２は重み付けされる入力であ
り、図１のｄ１，ｅ１，ｆ１に対応する。Ｚi（ｉ＝
１，…，ｎ）３０，３１，…，３ｎは入力側のインピー
ダンスであり、数２に示すようにコンデンサで構成され
る。
【００１９】
【数２】
【００２０】ここで、ｎは線形予測係数の精度に対応
し、ｎ＝１６とする。各コンデンサＣi（ｉ＝１，…，
ｎ）の容量は線形予測係数のＭＳＢに近いほど大きな値
をもっている。重み付け制御信号ｆ２は図１の各レジス
タ回路２３，２４，２５からの出力である重み付け係数
（線形予測係数）ｏ１，ｐ１，ｑ１（各ｎビットで構成
されている）に対応し、各ビットの値により図２のスイ
ッチ４０，４１，…，４ｎをＯＮ／０ＦＦする。これに
より、Ｚi（ｉ＝１，…，ｎ）またはＣi（ｉ＝１，…，
ｎ）の総和の値を制御する。出力ｅ２はアンプ５１を通
して出力し、この出力ｅ２に対する帰還インピーダンス
Ｚf５２は数３で表現される。
し、ｎ＝１６とする。各コンデンサＣi（ｉ＝１，…，
ｎ）の容量は線形予測係数のＭＳＢに近いほど大きな値
をもっている。重み付け制御信号ｆ２は図１の各レジス
タ回路２３，２４，２５からの出力である重み付け係数
（線形予測係数）ｏ１，ｐ１，ｑ１（各ｎビットで構成
されている）に対応し、各ビットの値により図２のスイ
ッチ４０，４１，…，４ｎをＯＮ／０ＦＦする。これに
より、Ｚi（ｉ＝１，…，ｎ）またはＣi（ｉ＝１，…，
ｎ）の総和の値を制御する。出力ｅ２はアンプ５１を通
して出力し、この出力ｅ２に対する帰還インピーダンス
Ｚf５２は数３で表現される。
【００２１】
【数３】
【００２２】この重み付け回路の利得Ｇは、数４とな
る。
る。
【００２３】
【数４】
【００２４】重み付けされた出力ｅ２は、図１でｉ１，
ｊ１，ｋ１，…に対応し、これらは同図の合成器２２に
より加算され、予測信号ｌ１として出力される。
ｊ１，ｋ１，…に対応し、これらは同図の合成器２２に
より加算され、予測信号ｌ１として出力される。
【００２５】次に、図１においてサンプルホールド回路
１６，１７，１８，…により構成されるアナログ遅延回
路の構成を図３に示す。図３はアナログ遅延回路の構成
例であり、バッファ１０１，１０５と、サンプルホール
ド回路１０２〜１０４とで構成されており、ＴＰ1〜Ｔ
Ｐnはシフトした信号の出力端子である（図１のｄ１，
ｅ１，ｆ１，…に対応する）。入力信号Ｖinは、バッフ
ァ１０１を経由して１段目のサンプルホールド回路１０
２に入力される。１段目のサンプルホールド回路１０２
ではクロックＣＫの立ち上がりに同期して入力信号をサ
ンプル保持しＴＰ1に出力する。２段目のサンプルホー
ルド回路１０３も同様に前段のサンプルホールド回路１
０２の出力をサンプルして、そのまま次段に１クロック
遅らせてＴＰ2に出力している。３段目以降も同様に１
段について１クロックずつ信号をシフトさせｎ段のアナ
ログシフトレジスタとして動作し、ＴＰ3〜ＴＰnに出力
する。
１６，１７，１８，…により構成されるアナログ遅延回
路の構成を図３に示す。図３はアナログ遅延回路の構成
例であり、バッファ１０１，１０５と、サンプルホール
ド回路１０２〜１０４とで構成されており、ＴＰ1〜Ｔ
Ｐnはシフトした信号の出力端子である（図１のｄ１，
ｅ１，ｆ１，…に対応する）。入力信号Ｖinは、バッフ
ァ１０１を経由して１段目のサンプルホールド回路１０
２に入力される。１段目のサンプルホールド回路１０２
ではクロックＣＫの立ち上がりに同期して入力信号をサ
ンプル保持しＴＰ1に出力する。２段目のサンプルホー
ルド回路１０３も同様に前段のサンプルホールド回路１
０２の出力をサンプルして、そのまま次段に１クロック
遅らせてＴＰ2に出力している。３段目以降も同様に１
段について１クロックずつ信号をシフトさせｎ段のアナ
ログシフトレジスタとして動作し、ＴＰ3〜ＴＰnに出力
する。
【００２６】図４はサンプルホールド回路の構成例を、
図５，６はバッファの構成例を示している。図４はバッ
ファ２０１，２０４，２０７とＣＫがＬの時にＯＮにな
りＨの時にＯＦＦになるスイッチ２０２と、ＣＫがＨの
時にＯＮになりＬの時にＯＦＦになるスイッチ２０５
と、コンデンサ２０３，２０６とで構成される。このサ
ンプルホールド回路の動作を図７を用いて説明する。
図５，６はバッファの構成例を示している。図４はバッ
ファ２０１，２０４，２０７とＣＫがＬの時にＯＮにな
りＨの時にＯＦＦになるスイッチ２０２と、ＣＫがＨの
時にＯＮになりＬの時にＯＦＦになるスイッチ２０５
と、コンデンサ２０３，２０６とで構成される。このサ
ンプルホールド回路の動作を図７を用いて説明する。
【００２７】入力信号Ｓinはバッファ２０１を経由し、
クロックＣＫがＬでスイッチ２０２がＯＮの時はコンデ
ンサ２０３に信号が伝達され、クロックＣＫがＨでスイ
ッチ２０２がＯＦＦになるとコンデンサ２０３に入力さ
れた信号は保持される。このときの入力信号Ｓinに対す
るコンデンサ２０３の動作をバッファ２０４を経由した
出力をＡ点としている。同様にクロックＣＫがＨでスイ
ッチ２０５がＯＮの時はコンデンサ２０６に信号が伝達
され、クロックＣＫがＬでスイッチ２０５がＯＦＦにな
るとコンデンサ２０６に入力された信号は保持され、バ
ッファ２０７を経由して出力信号Ｓoutとなる。
クロックＣＫがＬでスイッチ２０２がＯＮの時はコンデ
ンサ２０３に信号が伝達され、クロックＣＫがＨでスイ
ッチ２０２がＯＦＦになるとコンデンサ２０３に入力さ
れた信号は保持される。このときの入力信号Ｓinに対す
るコンデンサ２０３の動作をバッファ２０４を経由した
出力をＡ点としている。同様にクロックＣＫがＨでスイ
ッチ２０５がＯＮの時はコンデンサ２０６に信号が伝達
され、クロックＣＫがＬでスイッチ２０５がＯＦＦにな
るとコンデンサ２０６に入力された信号は保持され、バ
ッファ２０７を経由して出力信号Ｓoutとなる。
【００２８】図５，６はバッファの構成例で、図５はオ
ペアンプ３０１を用いたボルテージホロワ回路、図６は
インピーダンス素子４０１，４０２とオペアンプ４０３
で構成した反転バッファである。
ペアンプ３０１を用いたボルテージホロワ回路、図６は
インピーダンス素子４０１，４０２とオペアンプ４０３
で構成した反転バッファである。
【００２９】これらバッファ，サンプルホールド回路
は、ともに公知の技術として知られている。アナログ遅
延回路は、これら公知の技術を組み合わせる事により容
易に構成が可能である。
は、ともに公知の技術として知られている。アナログ遅
延回路は、これら公知の技術を組み合わせる事により容
易に構成が可能である。
【００３０】図８に本発明の動作説明を示す。同図
（ａ）はクロックｍ１に基づいて行われるＤ／Ａ変換器
１１の変換結果の出力及び遅延回路のシフトタイミング
を示す。これは、入力音声のサンプリング周波数（８０
００Ｈｚ）に対応する。同図（ｂ）は、レジスタ回路２
３，２４，２５における線形予測係数の更新・固定のタ
イミングを示す。この実施例では、分析フレームの最初
のサンプル区間（０．０１２５ｍｓ）の先頭から１／４
以内（３．１２５μｓ以内）に−ａ1，−ａ2，…，−ａ
p（ｐ＝１０）の更新が行われる。その後、そのフレー
ム中は、−ａ1，−ａ2，…，−ａp（ｐ＝１０）は固定
され、重み付け合成での重み係数として使用される。同
図（ｃ）は、サンプルホールド回路１２により合成音声
信号ｃ１をホールドするタイミングを示す。その出力で
あるｓ１は、同図（ｄ）のように変化する。これにＬＰ
Ｆを施せば、アナログの音声信号となり、スピーカから
聞くことができる。
（ａ）はクロックｍ１に基づいて行われるＤ／Ａ変換器
１１の変換結果の出力及び遅延回路のシフトタイミング
を示す。これは、入力音声のサンプリング周波数（８０
００Ｈｚ）に対応する。同図（ｂ）は、レジスタ回路２
３，２４，２５における線形予測係数の更新・固定のタ
イミングを示す。この実施例では、分析フレームの最初
のサンプル区間（０．０１２５ｍｓ）の先頭から１／４
以内（３．１２５μｓ以内）に−ａ1，−ａ2，…，−ａ
p（ｐ＝１０）の更新が行われる。その後、そのフレー
ム中は、−ａ1，−ａ2，…，−ａp（ｐ＝１０）は固定
され、重み付け合成での重み係数として使用される。同
図（ｃ）は、サンプルホールド回路１２により合成音声
信号ｃ１をホールドするタイミングを示す。その出力で
あるｓ１は、同図（ｄ）のように変化する。これにＬＰ
Ｆを施せば、アナログの音声信号となり、スピーカから
聞くことができる。
【００３１】
【発明の効果】以上のように本発明によれば、１フレー
ム当たりのＤＳＰ演算量はクロックｍ１、音源信号ａ
１、線形予測係数ｇ１および制御信号ｈ１を出力するた
めの処理のみとなり、８０（サンプル数）＊２＋１０
（分析次数）＝１７０回であり、従来のＤＳＰ１６００
回の１／１０となり、これにより他のアナログ回路も低
消費電力で実現可能である。このように線形予測分析に
よる音声合成回路において遅延回路、重み付け合成回路
をアナログ回路により実現することにより、音声合成回
路の消費電力を低減することができ、これを携帯端末に
使用した場合、通話時間を長く保つことができる。
ム当たりのＤＳＰ演算量はクロックｍ１、音源信号ａ
１、線形予測係数ｇ１および制御信号ｈ１を出力するた
めの処理のみとなり、８０（サンプル数）＊２＋１０
（分析次数）＝１７０回であり、従来のＤＳＰ１６００
回の１／１０となり、これにより他のアナログ回路も低
消費電力で実現可能である。このように線形予測分析に
よる音声合成回路において遅延回路、重み付け合成回路
をアナログ回路により実現することにより、音声合成回
路の消費電力を低減することができ、これを携帯端末に
使用した場合、通話時間を長く保つことができる。
【図１】本発明の一実施形態の音声合成回路図。
【図２】図１の重み付け回路図。
【図３】図１のアナログ遅延回路図。
【図４】図３のサンプルホールド回路図。
【図５】図３のバッファ回路図。
【図６】図３のバッファ回路図。
【図７】図３の動作説明図。
【図８】本発明の一実施形態の動作説明図。
【図９】従来の音声合成回路図。
１０…ＤＳＰ、１１…Ｄ／Ａ変換器、１２…サンプルホ
ールド回路、１３…切替器、１４…加算器、１６〜１８
…サンプルホールド回路、１９〜２１…重み付け回路、
２２…合成器、２３〜２５…レジスタ、３０〜３ｎ…入
力側インピーダンス、４０〜４ｎ…スイッチ、５１…ア
ンプ、５２…帰還インピーダンス、１０１，１０５…バ
ッファ、１０２〜１０ｎ…サンプルホールド回路、２０
１，２０４，２０７…バッファ、２０２，２０５…スイ
ッチ、２０３，２０６…コンデンサ、４０１，４０２…
インピーダンス素子、３０１，４０３…オペアンプ。
ールド回路、１３…切替器、１４…加算器、１６〜１８
…サンプルホールド回路、１９〜２１…重み付け回路、
２２…合成器、２３〜２５…レジスタ、３０〜３ｎ…入
力側インピーダンス、４０〜４ｎ…スイッチ、５１…ア
ンプ、５２…帰還インピーダンス、１０１，１０５…バ
ッファ、１０２〜１０ｎ…サンプルホールド回路、２０
１，２０４，２０７…バッファ、２０２，２０５…スイ
ッチ、２０３，２０６…コンデンサ、４０１，４０２…
インピーダンス素子、３０１，４０３…オペアンプ。
Claims (6)
- 【請求項１】 合成音声信号を遅延させて複数の遅延合
成音声信号を生成し、線形予測係数を重み付け係数とし
て前記遅延合成音声信号を重み付け合成して予測信号を
出力し、入力音源信号をアナログ変換し、該アナログ変
換した音源信号と前記予測信号とを加算して合成音声信
号を出力することを特徴とする音声合成方法。 - 【請求項２】 音源信号と下記重み付け合成回路の出力
である予測信号とを加算してその結果である合成音声信
号を出力する加算器と、該加算器の出力する合成音声信
号を遅延させて複数のタップ出力として出力する遅延回
路と、線形予測係数を重み付け係数として前記該遅延回
路のそれぞれのタップ出力を重み付け合成しその結果と
して予測信号を出力する重み付け合成回路とから構成さ
れる線形予測分析による音声合成回路において、 前記遅延回路および重み付け合成回路の少なくとも１つ
はアナログ回路を用いて構成されたことを特徴とする音
声合成回路。 - 【請求項３】 前記アナログ遅延回路は、多段のサンプ
ルホールド回路で構成されたことを特徴とする請求項２
記載の音声合成回路。 - 【請求項４】 前記アナログ重み付け合成回路は、重み
付けインピーダンス合成回路であることを特徴とする請
求項２記載の音声合成回路。 - 【請求項５】 合成音声信号を所定のタイミングでシフ
トし線形予測分析次数ｐに対応するｐ段の遅延合成音声
信号を出力するアナログ回路により構成された遅延回路
と、線形予測係数を重み付け係数として前記遅延回路の
ｐ段の遅延合成音声信号にそれぞれ重み付けを行い重み
付けされたｐ個の遅延合成音声信号を出力するｐ個のア
ナログ回路により構成された重み付け回路と、該重み付
け回路の出力である重み付けされたｐ個の遅延合成音声
信号を合成して、音源信号と加算することにより前記合
成音声信号を生成するための予測信号を出力するアナロ
グ回路により構成された合成器とで構成されたことを特
徴とする音声合成回路。 - 【請求項６】 音声信号を入力し線形予測分析を実行し
て線形予測係数と音源信号を計算、または線形予測係数
情報と音源信号情報を伝送路またはメモリから入力して
線形予測係数と音源信号を出力するＤＳＰと、 該ＤＳＰより出力されるディジタル形式の音源信号をア
ナログ信号に変換し出力するＤ／Ａ変換器と、 該Ｄ／Ａ変換器の出力である音源信号とアナログ回路に
より構成された合成回路の出力である予測信号を加算し
て合成音声信号を出力する加算器と、 該加算器の出力である合成音声信号を所定のタイミング
でホールドして出力するサンプルホールド回路とを備え
て成り、 かつ、前記合成回路は、前記加算器の出力である合成音
声信号を所定のタイミングでシフトし線形予測分析次数
ｐに対応するｐ段の遅延合成音声信号を出力するアナロ
グ回路により構成された遅延回路と、 前記ＤＳＰからの出力である線形予測係数を入力し各係
数毎に別々のレジスタ回路に書き込むために出力を切り
替える切り替え器と、 該切り替え器からの出力である線形予測係数を入力し一
次的に蓄える線形予測分析次数ｐに対応するｐ個のレジ
スタ回路と、 該ｐ個のレジスタ回路からの出力を重み付け係数として
前記遅延回路のｐ段の遅延合成音声信号にそれぞれ重み
付けを行い重み付けされたｐ個の遅延合成音声信号を出
力するｐ個のアナログ回路により構成された重み付け回
路と、 該重み付け回路の出力である重み付けされたｐ個の遅延
合成音声信号を合成して予測信号を出力するアナログ回
路により構成された合成器とで構成されたことを特徴と
する音声合成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7330590A JPH09171399A (ja) | 1995-12-19 | 1995-12-19 | 音声合成方法及びその合成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7330590A JPH09171399A (ja) | 1995-12-19 | 1995-12-19 | 音声合成方法及びその合成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09171399A true JPH09171399A (ja) | 1997-06-30 |
Family
ID=18234361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7330590A Pending JPH09171399A (ja) | 1995-12-19 | 1995-12-19 | 音声合成方法及びその合成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09171399A (ja) |
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7194246B2 (en) | 1998-10-21 | 2007-03-20 | Parkervision, Inc. | Methods and systems for down-converting a signal using a complementary transistor structure |
| US7218899B2 (en) | 2000-04-14 | 2007-05-15 | Parkervision, Inc. | Apparatus, system, and method for up-converting electromagnetic signals |
| US7233969B2 (en) | 2000-11-14 | 2007-06-19 | Parkervision, Inc. | Method and apparatus for a parallel correlator and applications thereof |
| US7236754B2 (en) | 1999-08-23 | 2007-06-26 | Parkervision, Inc. | Method and system for frequency up-conversion |
| US7245886B2 (en) | 1998-10-21 | 2007-07-17 | Parkervision, Inc. | Method and system for frequency up-conversion with modulation embodiments |
| US7272164B2 (en) | 1999-04-16 | 2007-09-18 | Parkervision, Inc. | Reducing DC offsets using spectral spreading |
| US7308242B2 (en) | 1998-10-21 | 2007-12-11 | Parkervision, Inc. | Method and system for down-converting and up-converting an electromagnetic signal, and transforms for same |
| US7321640B2 (en) | 2002-06-07 | 2008-01-22 | Parkervision, Inc. | Active polyphase inverter filter for quadrature signal generation |
| US7321735B1 (en) | 1998-10-21 | 2008-01-22 | Parkervision, Inc. | Optical down-converter using universal frequency translation technology |
| US7379883B2 (en) | 2002-07-18 | 2008-05-27 | Parkervision, Inc. | Networking methods and systems |
| US7379515B2 (en) | 1999-11-24 | 2008-05-27 | Parkervision, Inc. | Phased array antenna applications of universal frequency translation |
| US7454453B2 (en) | 2000-11-14 | 2008-11-18 | Parkervision, Inc. | Methods, systems, and computer program products for parallel correlation and applications thereof |
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| US7483686B2 (en) | 1999-03-03 | 2009-01-27 | Parkervision, Inc. | Universal platform module and methods and apparatuses relating thereto enabled by universal frequency translation technology |
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| US7554508B2 (en) | 2000-06-09 | 2009-06-30 | Parker Vision, Inc. | Phased array antenna applications on universal frequency translation |
| US7599421B2 (en) | 1999-03-15 | 2009-10-06 | Parkervision, Inc. | Spread spectrum applications of universal frequency translation |
-
1995
- 1995-12-19 JP JP7330590A patent/JPH09171399A/ja active Pending
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| US7379883B2 (en) | 2002-07-18 | 2008-05-27 | Parkervision, Inc. | Networking methods and systems |
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