JPH09172014A - 半導体装置の電源線構造 - Google Patents

半導体装置の電源線構造

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JPH09172014A JP8323946A JP32394696A JPH09172014A JP H09172014 A JPH09172014 A JP H09172014A JP 8323946 A JP8323946 A JP 8323946A JP 32394696 A JP32394696 A JP 32394696A JP H09172014 A JPH09172014 A JP H09172014A
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峻永 全
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泌淳 朴
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Abstract

(57)【要約】 【課題】 電源線の線幅を広くして抵抗を小さくしつつ
もスリットを形成することなくクラックを防ぐことが可
能な電源線構造を提供する。 【解決手段】 第１の電源線は、導電体３とこれとは別
の層の導電体５とをビアコンタクト１００で接続して構
成されている。また、第２の電源線も同様に導電体７と
別層の導電体９とをビアコンタクト２００で接続して構
成されている。導電体３及び導電体５の各線幅は従来の
電源線幅の半分とするが、導電体３及び導電体５は互い
に電気的接続を得ているので第１の電源線の線幅は結果
的に導電体３＋導電体５の線幅をもつ。これは第２の電
源線も同様で、従って各導電体の線幅は狭くしてスリッ
トを設けることなくクラックを防止する一方で同時に、
電源線としての線幅は従来以上にして抵抗を小さくする
ことが可能である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリなどの半導
体装置における配線構造に関する。
【０００２】
【従来の技術】半導体チップへ外部から提供される供給
電源には電源電圧ＶＣＣと接地電圧ＶＳＳがあり、チッ
プ内部でこれを基に各種電圧を生成して使用している。
そして、これら外部供給の電源や内部で生成した電源
は、電源線を通して各回路へ供給されていく。通常、こ
れら電源線の配線形態は、第１の電源線は第１導電体、
第２の電源線は第２導電体、第３の電源線は再び第１導
電体というように分け、第１導電体と第２導電体とは絶
縁層を間において異なる層に配線するようにしている。
【０００３】このような電源線は、抵抗成分を小さくす
るためにできるだけ幅広く形成されるが、線幅が広いほ
ど過多電流時のエレクトロマイグレーション(Electromi
gration)によるクラックが発生しやすい。そこで、電源
線に多角形のスリットを形成してそのクラックを防止す
るようにしている。即ち、図１に示すように、異なる層
に配線されたＡｌなどの金属からなる第１導電体の電源
線１及び第２導電体の電源線２のそれぞれに、長方形の
スリット５０，６０が多数設けられる。例えば、電源線
１は電源電圧ＶＣＣの送電用、電源線２は接地電圧ＶＳ
Ｓの送電用である。
【０００４】
【発明が解決しようとする課題】上記のようにクラック
防止のために設けられるスリット５０，６０は多角形と
されるものであるが、製造工程においてそのスリットの
角にストレスが集中してしまい、今度はそこからクラッ
クが発生してしまうという別の問題を引き起こしてい
る。
【０００５】従って、本発明の目的は、電源線の抵抗を
小さくしつつもスリットを形成せずにすませられるよう
な電源線の構造を提供することにある。
【０００６】
【課題を解決するための手段】この目的のために本発明
による半導体装置の電源線構造は、異なる層に配線した
複数の導電体を電気的に接続し、これら導電体の各線幅
を加算することで所望の線幅を得ることを特徴とする。
【０００７】即ち、外部からの供給電源を各回路へ送電
する２本の電源線を少なくとももつ半導体装置の電源線
構造において、前記電源線中の第１の電源線は、第１導
電体と、この第１導電体の上層に配線された第２導電体
と、から構成され、前記電源線中の第２の電源線は、第
１導電体と、この第１導電体の上層に配線された第２導
電体と、から構成されることを特徴とする。
【０００８】各電源線を構成する第１導電体及び第２導
電体はそれぞれビアコンタクトにより複数箇所で接続す
るとよく、この場合、各電源線を構成する第１導電体と
第２導電体とは、ビアコンタクト部分で部分的にオーバ
ーラップするものとするとよい。また、各電源線の第１
導電体は同層に互いに隣接させて配線され、各電源線の
第２導電体も同層に互いに隣接させて配線されているも
のとするのがよい。
【０００９】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して説明する。
【００１０】図２にチップ上の電源線の配線形態を示し
てある。即ち、第１の電源線は、第１導電体３とこれと
は別の層に形成した第２導電体５とを、ビアホール（Vi
a Hole＝スルーホール）によるビアコンタクト１００で
層間接続することで構成されている。また、第２の電源
線も同様に、第１導電体７とこれとは別の層に形成した
第２導電体９とをビアコンタクト２００で層間接続する
ことで構成されている。
【００１１】第１の電源線をなす第１導電体３と第２の
電源線をなす第１導電体７は同じ層で隣接させた配線層
であり、また、第１の電源線をなす第２導電体５と第２
の電源線をなす第２導電体９も同じ層で隣接させた配線
層である。そして、第１導電体３と第２導電体５とは、
互いにずらしてビアコンタクト１００の部分でオーバー
ラップするようにしてあり、第１導電体７と第２導電体
９とは、互いにずらしてビアコンタクト２００の部分で
オーバーラップするようにしてある。このようにずらし
ておくと、寄生容量やクラック発生の抑止により良い。
尚、第１導電体３，７と第２導電体５，９とは同じ材質
でも異なる材質でもどちらでもよい。
【００１２】第１の電源線をなす第１導電体３及び第２
導電体５の各線幅は、図１の従来例における電源線１の
半分とする。しかしながら、第１導電体３及び第２導電
体５はビアコンタクト１００で互いに電気的接続を得て
いるので、第１の電源線の線幅は、結果的に第１導電体
３＋第２導電体５の線幅をもつことになる。第２の電源
線をなす第１導電体７及び第２導電体９の各線幅も同様
で、図１の従来例における電源線２の半分とするが、ビ
アコンタクト２００で電気的接続を得ているので第２の
電源線の線幅に減少はない。従って、各導電体の線幅は
狭くしてスリットを設けることなくクラックを防止する
一方で同時に、電源線としての線幅は従来以上にして抵
抗を小さくすることが可能である。
【００１３】以上、図面を中心に実施形態を説明した
が、これに限られるものではないことは勿論である。
【００１４】
【発明の効果】本発明によれば、電源線の線幅を広くし
て抵抗を小さくしつつもスリットを形成することなくク
ラックを防ぐことが可能になり、製造工程における問題
も解決され、歩留り向上や信頼性の向上に貢献する。
【図面の簡単な説明】
【図１】従来における電源線構造を示した説明図。
【図２】本発明による電源線構造を示した説明図。
【符号の説明】
３，７ 第１導電体 ５，９ 第２導電体 １００，２００ ビアコンタクト

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 異なる層に配線した複数の導電体を電気
    的に接続し、これら導電体の各線幅を加算することで所
    望の線幅を得るようにした半導体装置の電源線構造。
  2. 【請求項２】 外部からの供給電源を各回路へ送電する
    ２本の電源線を少なくとももつ半導体装置の電源線構造
    において、 前記電源線中の第１の電源線は、第１導電体と、この第
    １導電体の上層に配線された第２導電体と、から構成さ
    れ、前記電源線中の第２の電源線は、第１導電体と、こ
    の第１導電体の上層に配線された第２導電体と、から構
    成されることを特徴とする電源線構造。
  3. 【請求項３】 各電源線を構成する第１導電体及び第２
    導電体がそれぞれビアコンタクトにより複数箇所で接続
    されている請求項２記載の電源線構造。
  4. 【請求項４】 各電源線を構成する第１導電体と第２導
    電体とは、ビアコンタクト部分で部分的にオーバーラッ
    プしている請求項３記載の電源線構造。
  5. 【請求項５】 各電源線の第１導電体が同層に互いに隣
    接させて配線されており、各電源線の第２導電体が同層
    に互いに隣接させて配線されている請求項２〜４のいず
    れか１項に記載の電源線構造。
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