JPH09172017A - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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- JPH09172017A JPH09172017A JP23142096A JP23142096A JPH09172017A JP H09172017 A JPH09172017 A JP H09172017A JP 23142096 A JP23142096 A JP 23142096A JP 23142096 A JP23142096 A JP 23142096A JP H09172017 A JPH09172017 A JP H09172017A
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- connection hole
- layer
- film
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Abstract
(57)【要約】
【課題】 簡潔な工程を付加することにより、上層配線
のカバレッジを向上させる。
【解決手段】 層間絶縁膜１７に接続孔を開口した後、
密着層となるＴｉＮ膜１５を成膜し、その上に減圧ＣＶ
Ｄ法によりタングステン層を堆積し、エッチバックを行
なって接続孔内にタングステン１４を残す。このとき、
オーバーエッチングにより、タングステン１４上に凹み
１６を形成する。このサンプルを上層金属配線層の形成
に用いるスパッタリング装置に導入し、Ａｒスパッタエ
ッチングを行なって、なだらかな傾斜をもつ開口２７を
形成する。その後、大気に開放することなく、そのスパ
ッタリング装置において、ＡｉＳｉＣｕ膜１８及びＴｉ
Ｎ膜１９を形成する。
(57) Abstract: The coverage of upper layer wiring is improved by adding a simple process. After forming a connection hole in an interlayer insulating film 17,
A TiN film 15 to be an adhesion layer is formed, and a reduced pressure CV is formed thereon.
A tungsten layer is deposited by the D method and etched back to leave the tungsten 14 in the connection hole. At this time,
A recess 16 is formed on the tungsten 14 by overetching. This sample is introduced into a sputtering apparatus used for forming an upper metal wiring layer, and Ar sputter etching is performed to form an opening 27 having a gentle slope. Then, without opening to the atmosphere, the AiSiCu film 18 and Ti
The N film 19 is formed.
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に積層配線を有する半導体装置の製造方法
に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having laminated wiring.
【０００２】[0002]
【従来の技術】一般に半導体装置の配線は多層構造をと
り、下層配線又は基板領域と上層配線とはその間に形成
された層間絶縁膜に開けられた接続孔を介して電気的に
接続されて配線構造が形成される。しかし、微細化及び
高集積化が進むにつれて、これまで一般的に利用されて
きたような、接続孔形成後にスパッタリング法によりア
ルミニウム合金系の配線層を形成して下層配線などと接
続する方法では、必要とされる電気特性や信頼性を満足
することが困難になってきている。2. Description of the Related Art Generally, the wiring of a semiconductor device has a multi-layer structure, and the lower layer wiring or the substrate region and the upper layer wiring are electrically connected to each other through a connection hole formed in an interlayer insulating film formed therebetween. The structure is formed. However, with the progress of miniaturization and high integration, as has been generally used so far, in the method of forming an aluminum alloy-based wiring layer by a sputtering method after forming a connection hole and connecting with a lower layer wiring, etc., It is becoming difficult to satisfy required electrical characteristics and reliability.
【０００３】そこで、最近多用されているのが、接続孔
にある種の導電材を埋め込み、その後上層配線用の金属
配線層を形成することにより配線構造を形成する方法で
ある。接続孔に埋め込む導電材として最も利用されてい
るのは、図１に示されているように、層間絶縁膜３０に
接続孔を開けた後、密着層としてＴｉＮなどのＴｉ合金
膜３１を下層に形成し、その上にＣＶＤ法によりタング
ステン膜３２をコンフォーマル（下地の形状に追従する
性質のこと）に、接続孔を十分埋め込む膜厚に形成し
（Ａ）、その後タングステン膜３２に全面エッチバック
を施して（Ｂ，Ｃ）、接続孔にのみタングステン３２を
残したものである。その後、その上に上部金属配線層を
形成して配線構造を完成させる。Therefore, a method that has been widely used recently is a method of forming a wiring structure by burying a certain kind of conductive material in a connection hole and then forming a metal wiring layer for upper wiring. As shown in FIG. 1, the most widely used conductive material for filling the connection hole is to open a connection hole in the interlayer insulating film 30 and then use a Ti alloy film 31 such as TiN as an underlying layer as an adhesion layer. After that, the tungsten film 32 is formed conformally (having the property of following the shape of the underlying layer) by CVD to a thickness enough to fill the contact hole (A), and then the entire surface of the tungsten film 32 is etched back. (B, C), and the tungsten 32 is left only in the connection hole. After that, an upper metal wiring layer is formed thereon to complete the wiring structure.
【０００４】しかし、実際はＣＶＤ法によるタングステ
ンはコンフォーマルに成長するため、層間絶縁膜３０の
段差部３３もタングステン膜３２により埋め込まれるこ
とになり、エッチバックをジャストエッチで終了した段
階（Ｃ）では、層間絶縁膜の段差部に多くのタングステ
ン３４が残渣として残り、これが配線間の短絡を引き起
こすことになり、大きな問題である。However, in reality, the tungsten grown by the CVD method grows conformally, so that the step portion 33 of the interlayer insulating film 30 is also filled with the tungsten film 32, and at the stage (C) where the etch back is completed by just etching. A large amount of tungsten 34 remains as a residue on the stepped portion of the interlayer insulating film, which causes a short circuit between wirings, which is a serious problem.
【０００５】そこで、多くの場合、タングステン膜のエ
ッチバック工程ではオーバーエッチを行ない、層間絶縁
膜の段差部に残ったタングステンを全てエッチングして
除去すべく工程を設定している。その結果、図１（Ｄ）
に示されるように、接続孔内のタングステン３６もオー
バーエッチされるために凹み３５が生じる。このように
して形成した接続孔に上部金属配線層３７を形成する
と、図１（Ｅ）に示されるように、カバレッジが極度に
低下する。図１（Ｅ）で４１は半導体素子が形成された
シリコン基板、４２は下地酸化膜、４３は下層金属配線
である。図１（Ｅ）のようにカバレッジが低下する結
果、配線抵抗の増加や信頼性の低下などの問題を引き起
こす。Therefore, in many cases, over-etching is performed in the step of etching back the tungsten film, and a step is set so that all the tungsten remaining in the step portion of the interlayer insulating film is etched and removed. As a result, FIG. 1 (D)
As shown in FIG. 3, the recess 35 is formed because the tungsten 36 in the contact hole is also over-etched. When the upper metal wiring layer 37 is formed in the connection hole thus formed, the coverage is extremely lowered as shown in FIG. In FIG. 1E, 41 is a silicon substrate on which a semiconductor element is formed, 42 is an underlying oxide film, and 43 is a lower metal wiring. As shown in FIG. 1E, as a result of the reduced coverage, problems such as an increase in wiring resistance and a decrease in reliability are caused.
【０００６】そこで、このような問題を解決する方法と
して、層間絶縁膜に開けられた接続孔に導電材を埋込
み、図１（Ｄ）のように埋込み導電材３６の上端面が接
続孔の上端面よりも低くなる状態にした後、層間絶縁膜
にエッチバックを施して層間絶縁膜表面と埋込み導電材
表面とを同じ高さになるように平坦化することにより、
上層金属配線層のカバレッジを向上させて歩留まりや信
頼性の向上を図る方法が提案されている（特開平５−１
２１５６４号公報参照）。Therefore, as a method of solving such a problem, a conductive material is embedded in a connection hole formed in an interlayer insulating film, and the upper end surface of the embedded conductive material 36 is above the connection hole as shown in FIG. After making it lower than the end face, the interlayer insulating film is etched back to planarize the surface of the interlayer insulating film and the surface of the embedded conductive material to be the same height.
A method of improving the yield and reliability by improving the coverage of the upper metal wiring layer has been proposed (JP-A-5-1).
(See Japanese Patent Publication No. 21564).
【０００７】[0007]
【発明が解決しようとする課題】しかし、その提案され
た方法においては次のような問題がある。つまり、層間
絶縁膜をエッチバックするためには接続孔に導電材を埋
め込んだ後に酸化膜エッチャーに導入する必要がある。
このことは、工程数が増加するばかりか、一般に酸化膜
のエッチバックの均一性が悪いために、ウエハ面内での
平坦化の程度が大きくばらつくことや、エッチングレー
トの変動が大きいために制御性が低いといった問題が発
生することは避けられない。However, the proposed method has the following problems. That is, in order to etch back the interlayer insulating film, it is necessary to fill the connection hole with a conductive material and then introduce it into the oxide film etcher.
This is because not only the number of steps increases, but also the uniformity of the oxide film etch back is generally poor, and the degree of planarization within the wafer surface varies widely and the etching rate fluctuates greatly. It is inevitable that there will be problems such as low reliability.
【０００８】本発明はこのような問題を解決すべくなさ
れたものであり、上層金属配線層のカバレッジを向上さ
せることのできる層間絶縁膜の表面形状を、簡潔な工程
を付加することにより、制御性よく、かつ大幅な工程の
増加なしに得られ、その結果、電気特性にも信頼性にも
優れた半導体装置を得る製造方法を提供することを目的
とするものである。The present invention has been made to solve such a problem, and controls the surface shape of the interlayer insulating film capable of improving the coverage of the upper metal wiring layer by adding a simple process. It is an object of the present invention to provide a method of manufacturing a semiconductor device which can be obtained with good performance and without a large increase in the number of steps, and as a result has excellent electrical characteristics and reliability.
【０００９】[0009]
【課題を解決するための手段】本発明は、層間絶縁膜に
よって絶縁された下層の基板領域又は配線と上層配線と
を、層間絶縁膜に形成された接続孔を介して接続した配
線構造をもつ半導体装置を製造する方法であり、その配
線構造を形成する工程として、以下の工程（Ａ）から
（Ｃ）を備えている。（Ａ）層間絶縁膜に接続孔を形成
した後、その接続孔の上端面よりも低い位置まで導電材
によりその接続孔を埋め込む工程、（Ｂ）その後、アル
ゴン（Ａｒ）イオンによるスパッタエッチングにより接
続孔の上端部を加工する工程、及び（Ｃ）層間絶縁膜上
から上層配線用のメタル層を形成して接続孔に埋め込ま
れた導電材と接続させ、そのメタル層をパターン化して
上層配線とする工程。The present invention has a wiring structure in which a lower substrate region or wiring insulated by an interlayer insulating film and an upper wiring are connected through a connection hole formed in the interlayer insulating film. This is a method of manufacturing a semiconductor device, and includes the following steps (A) to (C) as steps of forming a wiring structure thereof. (A) A step of forming a connection hole in the interlayer insulating film and then filling the connection hole with a conductive material to a position lower than the upper end surface of the connection hole, (B) then connecting by sputter etching with argon (Ar) ions The step of processing the upper end of the hole, and (C) forming a metal layer for the upper wiring from the interlayer insulating film and connecting it to the conductive material embedded in the connection hole, and patterning the metal layer to form the upper wiring. The process of doing.
【００１０】接続孔の上端部を加工する工程としてＡｒ
イオンによるスパッタエッチングを用いているため、通
常一般的に上層金属配線層の形成に用いられるスパッタ
リング装置においてその処理ができることから、上層金
属配線層を形成する工程の前に容易に付加することがで
き、わずかの工程の増加で上層金属配線層のカバレッジ
の向上といった大きな効果が得られる。Ar is used as a process for processing the upper end of the connection hole.
Since sputter etching using ions is used, the process can be performed in a sputtering device that is generally used for forming the upper metal wiring layer, and therefore it can be easily added before the step of forming the upper metal wiring layer. With a slight increase in the number of steps, a great effect of improving the coverage of the upper metal wiring layer can be obtained.
【００１１】一般にＡｒイオンによるスパッタエッチン
グは、その速度を比較すると、平坦部のエッチングレー
トに比較して、コーナ部のエッチングレートは２倍以上
と大きく、いわゆる“角を落す”効果が発揮され、接続
孔の上部を広げるような加工には最も適している手法の
一つである。Generally, in the sputter etching using Ar ions, when the speeds are compared, the etching rate of the corner portion is twice or more as large as the etching rate of the flat portion, and the so-called "cut corner" effect is exhibited. This is one of the most suitable methods for processing that widens the upper part of the connection hole.
【００１２】接続孔に埋め込む導電材として、下層がＴ
ｉ合金層、上層がタングステン層からなる積層構造体を
用いるのが好ましい。Ｔｉ合金としてはＴｉＮが好まし
く、タングステン層はＣＶＤ法により形成するのが好ま
しい。接続孔に埋め込む導電材として、ＴｉＮを代表例
とするＴｉ合金層を密着層とし、その上にＣＶＤ法によ
るタングステン層を形成したものを用いた場合には、タ
ングステンはＡｒイオンによるスパッタリング効率が低
いため、埋め込まれた導電材そのものは殆ど損傷を受け
ることなく、したがって電気特性や信頼性に悪影響を与
えることは少ない。As a conductive material to be embedded in the connection hole, the lower layer is T
It is preferable to use a laminated structure having an i alloy layer and a tungsten layer as an upper layer. TiN is preferably used as the Ti alloy, and the tungsten layer is preferably formed by the CVD method. When a Ti alloy layer typified by TiN is used as an adhesion layer and a tungsten layer is formed thereon by a CVD method as a conductive material to be embedded in the connection hole, tungsten has low sputtering efficiency by Ar ions. Therefore, the embedded conductive material itself is hardly damaged, and therefore the electrical characteristics and reliability are less likely to be adversely affected.
【００１３】また、上層配線用の金属層の形成工程に
は、アルミニウム合金を原料とする高温スパッタリング
法を含んでいるのが好ましい。上層金属配線層を形成す
る工程に、アルミニウム合金を原料とする高温スパッタ
リング法を用いる場合には、本来接続孔を埋め込む能力
のある高温スパッタリング法と、接続孔に導電材を埋め
込む工程とを併用することで、微細で、かつ高アスペク
ト比（深さ／直径）の接続孔に対しても、制御性よく、
高歩留まりで接続孔を埋め込むことができ、その結果、
電気特性に優れ、かつ信頼性の高い半導体装置を得るこ
とができる。The step of forming the metal layer for the upper wiring preferably includes a high temperature sputtering method using an aluminum alloy as a raw material. When the high temperature sputtering method using an aluminum alloy as a raw material is used in the step of forming the upper metal wiring layer, the high temperature sputtering method originally capable of filling the connection hole and the step of filling the connection hole with a conductive material are used together. As a result, it is possible to control even fine connection holes with a high aspect ratio (depth / diameter).
It is possible to bury the connection hole with high yield, and as a result,
A semiconductor device having excellent electrical characteristics and high reliability can be obtained.
【００１４】本発明において、もし接続孔に導電材を埋
め込む工程の前に接続孔をＡｒイオンによるスパッタエ
ッチングにより接続孔の上端部を加工する工程を先に行
なった場合には、図２に示されるような不都合が生じ
る。すなわち、ＣＶＤ法によるタングステン層３２で図
２（Ａ）に示されるように、既に上端部が傾斜をもつよ
うに加工された接続孔を埋め込もうとした場合、タング
ステン層３２はコンフォーマルに成長するため、タング
ステン表面が平坦になるまで成膜するには、膜厚を厚く
する必要があるといった問題があり、スループットの低
下を招く。図２（Ａ）でｔ1〜ｔ3は時間経過に従った表
面位置を模式的に示したものである。また、このような
形状でエッチバックを行なうと、タングステンの凹みが
大きくなるばかりでなく、タングステンの中心部が多く
エッチングされる可能性があり、図２（Ｂ）の状態にな
って、電気特性や信頼性の面から問題が残る。In the present invention, if the step of processing the upper end of the connection hole by sputter etching with Ar ions before the step of burying the conductive material in the connection hole is performed first, the process shown in FIG. Inconvenience occurs. That is, as shown in FIG. 2 (A), when the tungsten layer 32 formed by the CVD method is to be embedded in the connection hole whose upper end portion is already inclined, the tungsten layer 32 grows conformally. Therefore, there is a problem in that it is necessary to increase the film thickness in order to form a film until the surface of the tungsten is flat, which causes a decrease in throughput. In FIG. 2A, t 1 to t 3 schematically show the surface position over time. Further, if the etching back is performed in such a shape, not only the recess of the tungsten becomes large but also the central portion of the tungsten may be etched a lot, resulting in the state of FIG. And reliability remains a problem.
【００１５】[0015]
（実施例１）図３（Ａ）〜（Ｃ）により一実施例を説明
する。（Ａ）既知の技術によりシリコン基板１１に半導
体素子（図示略）を形成し、下地酸化膜１２を形成した
後、その上にＡｌＳｉＣｕ（Ｓｉ１％、Ｃｕ０.５％）
をターゲットとしたスパッタリング法によりＡｌＳｉＣ
ｕ膜を成膜した。これを通常のフォトリソグラフィー及
びエッチングによりパターン化して下層金属配線層１３
を形成した。(Embodiment 1) An embodiment will be described with reference to FIGS. (A) After forming a semiconductor element (not shown) on a silicon substrate 11 by a known technique and forming a base oxide film 12, AlSiCu (Si1%, Cu0.5%) is formed thereon.
AlSiC
A u film was formed. This is patterned by ordinary photolithography and etching to form the lower metal wiring layer 13
Was formed.
【００１６】この上に、ＴＥＯＳ（Ｓｉ(ＯＣ2Ｈ5)4；
テトラエチルオルソシリケート）と酸素を原料とするプ
ラズマＣＶＤ法によりシリコン酸化膜からなる層間絶縁
膜１７を９００ｎｍの厚さに堆積し、これにフォトリソ
グラフィー及びエッチングにより０.５μｍの径の接続
孔を開口した。On top of this, TEOS (Si (OC 2 H 5 ) 4 ;
An interlayer insulating film 17 made of a silicon oxide film was deposited to a thickness of 900 nm by a plasma CVD method using tetraethylorthosilicate) and oxygen as raw materials, and a contact hole having a diameter of 0.5 μm was opened by photolithography and etching. .
【００１７】（接続孔に導電材を埋め込む工程）Ｔｉを
ターゲットとするスパッタリング法に窒素ガスを添加し
た、いわゆるリアクティブスパッタリング法により、密
着層となるＴｉＮ膜１５を５０ｎｍの厚さに成膜した。
その後、基板温度を４５０℃として減圧ＣＶＤ法（気相
成長法）を用いて、１０ＫＰａの圧力で、ＷＦ6とＨ2を
原料として１００ｎｍのタングステン層、更にＷＦ6と
ＳｉＨ4を原料として７００ｎｍのタングステン層を堆
積した。次に、サンプルをエッチングチャンバに導入
し、ＡｒとＳＦ6によるドライエッチング法によりエッ
チバックを行ない、接続孔内にタングステン１４を残し
た。このとき、当初のタングステン膜厚を基準として５
０％のオーバーエッチング（オーバーエッチ量は所定の
膜厚をエッチングするのに必要なエッチングを基準とし
て、その割増時間を％で表している。）を行なったため
に、接続孔ではタングステン１４上に２００ｎｍの凹み
１６が発生した。(Step of embedding a conductive material in the connection hole) A TiN film 15 serving as an adhesion layer was formed to a thickness of 50 nm by a so-called reactive sputtering method in which nitrogen gas was added to a sputtering method using Ti as a target. .
Then, using a low pressure CVD method (vapor phase growth method) at a substrate temperature of 450 ° C. and a pressure of 10 KPa, a tungsten layer of 100 nm is formed from WF 6 and H 2 as raw materials, and a 700 nm layer is formed from WF 6 and SiH 4 as raw materials. A tungsten layer was deposited. Next, the sample was introduced into an etching chamber and etched back by a dry etching method using Ar and SF 6 to leave tungsten 14 in the connection hole. At this time, based on the initial tungsten film thickness, 5
Since 0% over-etching (the amount of over-etching is expressed as a percentage based on the etching required to etch a predetermined film thickness), 200 nm above the tungsten 14 in the connection hole. The dent 16 was generated.
【００１８】（Ｂ）接続孔の上部を加工する工程 このサンプルを上層金属配線層の形成に用いるスパッタ
リング装置に導入し、以下の条件でＡｒスパッタエッチ
ングを行なった。 Ａｒ流量……３０ＳＣＣＭ 圧力 ……０.２６Ｐａ 基板温度……Ｒ.Ｔ（室温） ＲＦ電力……４００Ｗ 処理時間……１００秒(B) Step of processing upper part of connection hole This sample was introduced into a sputtering apparatus used for forming an upper metal wiring layer, and Ar sputter etching was performed under the following conditions. Ar flow rate ... 30 SCCM pressure ... 0.26 Pa Substrate temperature ... RT (room temperature) RF power ... 400 W Processing time ... 100 seconds
【００１９】この処理後のサンプルの形状を模式的に示
したものが図３（Ｂ）であり、接続孔の上端部が加工さ
れてなだらかな傾斜をもつ開口２７が形成される。この
条件で処理した別のサンプルの断面を観察した結果、接
続孔の上端部の角がエッチングされ、なだらかな傾斜を
もつ形状が得られていることが確認された。FIG. 3B schematically shows the shape of the sample after this treatment. The upper end of the connection hole is processed to form an opening 27 having a gentle slope. As a result of observing the cross section of another sample treated under these conditions, it was confirmed that the corners of the upper end of the connection hole were etched and a shape having a gentle slope was obtained.
【００２０】（Ｃ）上層金属配線層を形成する工程 接続孔の上部を加工する（Ｂ）の工程終了後、大気に開
放することなく、そのスパッタリング装置において、以
下の条件でＡｉＳｉＣｕ膜１８及び反射防止膜としての
ＴｉＮ膜１９を形成した。(C) Step of forming upper metal wiring layer After the step of (B) of processing the upper portion of the connection hole is completed, the AiSiCu film 18 and the reflection are formed in the sputtering apparatus under the following conditions without opening to the atmosphere. A TiN film 19 as a preventive film was formed.
【００２１】（ＡｌＳｉＣｕ膜の成膜） Ａｒ圧力……０.２６Ｐａ 基板温度……２５０℃ ＲＦ電力……５ＫＷ 処理時間……３０秒(Formation of AlSiCu film) Ar pressure: 0.26 Pa Substrate temperature: 250 ° C. RF power: 5 kW Processing time: 30 seconds
【００２２】（ＴｉＮ膜の成膜） （Ａｒ＋Ｎ2）圧力……０.３３Ｐａ（Ｎ2＝４０％） 基板温度……Ｒ．Ｔ ＲＦ電力……５ＫＷ 処理時間……４０秒 以上のような条件で膜厚６００ｎｍのＡｌＳｉＣｕ膜１
８と膜厚４０ｎｍのＴｉＮ膜１９を積層して形成した。
ＴｉＮ膜１９はフォトリソグラフィー時の反射防止膜と
して設けたものである。(Formation of TiN film) (Ar + N 2 ) pressure: 0.33 Pa (N 2 = 40%) Substrate temperature: R. T RF power: 5 kW Processing time: 40 seconds AlSiCu film 1 with a film thickness of 600 nm under the above conditions
8 and a TiN film 19 having a film thickness of 40 nm were laminated.
The TiN film 19 is provided as an antireflection film during photolithography.
【００２３】このときの様子を観察した結果を模式的に
示したものが図３（Ｃ）である。接続孔上に若干の凹み
は見られるものの、上層金属配線層の表面は殆ど平坦に
形成されていることが確認された。この後、既知の技術
により上層金属配線層１８，１９をパターン化し、更に
パッシベーション膜を形成し、パッドを開口し、電気抵
抗を評価した結果、良好な結果が得られた。また、歩留
まりも１００％であり、信頼性試験の結果も問題がなか
った。FIG. 3C schematically shows a result of observing the state at this time. It was confirmed that the surface of the upper metal wiring layer was formed almost flat, although some dents were seen on the connection hole. After that, the upper metal wiring layers 18 and 19 were patterned by a known technique, a passivation film was further formed, pads were opened, and the electrical resistance was evaluated. As a result, good results were obtained. Further, the yield was 100%, and the result of the reliability test had no problem.
【００２４】（実施例２）実施例１に示した内容と同様
の半導体装置の製造方法において、（接続孔に導電材を
埋め込む工程）に示されたタングステンのオーバーエッ
チの割合を１２０％とした結果、接続孔内のタングステ
ン１４上の凹み量は４５０ｎｍとなった。つまり深さ９
００ｎｍの接続孔に対してその５０％までしか埋め込ま
れていない形状とした。(Embodiment 2) In the method of manufacturing a semiconductor device having the same content as that of Embodiment 1, the overetching rate of tungsten shown in (Step of burying a conductive material in a connection hole) is set to 120%. As a result, the amount of depression on the tungsten 14 in the connection hole was 450 nm. That is, depth 9
The shape was such that only 50% of the connection hole of 00 nm was embedded.
【００２５】このような形状を有する接続孔に対して、
実施例１と同様に（接続孔の上部を加工する工程）を以
下の条件で行なった。 Ａｒ流量……３０ＳＣＣＭ 圧力 ……０.２６Ｐａ 基板温度……Ｒ.Ｔ ＲＦ電力……４５０Ｗ 処理時間……１２０秒For the connection hole having such a shape,
Similar to Example 1, the process of processing the upper portion of the connection hole was performed under the following conditions. Ar flow rate ... 30 SCCM pressure ... 0.26 Pa Substrate temperature ... RT RF power ... 450 W Processing time ... 120 seconds
【００２６】（金属配線層を形成する工程）実施例１と
同様に、接続孔の上部を加工する工程終了後、大気に開
放することなく、そのスパッタリング装置において、以
下の条件でＡｌＳｉＣｕ膜１８及び反射防止膜としての
ＴｉＮ膜１９を形成した。ただし、本実施例では、Ａｌ
ＳｉＣｕ膜の形成法として、高温スパッタリング法を用
いた。(Step of Forming Metal Wiring Layer) As in Example 1, after the step of processing the upper part of the connection hole is completed, the AlSiCu film 18 and the AlSiCu film 18 are formed under the following conditions in the sputtering apparatus without opening to the atmosphere. A TiN film 19 as an antireflection film was formed. However, in this embodiment, Al
A high temperature sputtering method was used as a method for forming the SiCu film.
【００２７】詳細な作成条件は以下の通りである。 （高温ＡｌＳｉＣｕ膜の成膜） （１）１層目ＡｌＳｉＣｕ膜の成膜 Ａｒ圧力……０.２６Ｐａ 基板温度……２５０℃ ＲＦ電力……５ＫＷ 処理時間……１５秒The detailed preparation conditions are as follows. (High temperature AlSiCu film formation) (1) First layer AlSiCu film formation Ar pressure: 0.26 Pa Substrate temperature: 250 ° C. RF power: 5 kW Processing time: 15 seconds
【００２８】（２）２層目ＡｌＳｉＣｕ膜の成膜 Ａｒ圧力……０.２６Ｐａ 基板温度……４５０℃ ＲＦ電力……５ＫＷ 処理時間……２５秒(2) Formation of second layer AlSiCu film Ar pressure: 0.26 Pa Substrate temperature: 450 ° C. RF power: 5 kW Processing time: 25 seconds
【００２９】（ＴｉＮ膜の成膜） （Ａｒ＋Ｎ2）圧力……０.３３Ｐａ（Ｎ2＝４０％） 基板温度……Ｒ．Ｔ ＲＦ電力……５ＫＷ 処理時間……４０秒 このときの様子を観察した結果を模式的に示したものが
図４である。接続孔上の上層金属配線層の表面は殆ど平
坦に形成されていることが確認された。(Formation of TiN film) (Ar + N 2 ) pressure: 0.33 Pa (N 2 = 40%) Substrate temperature: R. T RF power: 5 kW Processing time: 40 seconds FIG. 4 schematically shows the result of observing the state at this time. It was confirmed that the surface of the upper metal wiring layer on the connection hole was formed almost flat.
【００３０】この後、実施例１と同様に、既知の技術に
より上層金属配線層１８，１９をパターン化し、更にパ
ッシベーション膜を形成し、パッドを開口し、電気抵抗
を評価した結果、良好な結果が得られた。また、歩留ま
りも１００％であり、信頼性試験の結果も問題がなかっ
た。After that, as in Example 1, the upper metal wiring layers 18 and 19 were patterned by a known technique, a passivation film was further formed, a pad was opened, and the electric resistance was evaluated. As a result, a good result was obtained. was gotten. Further, the yield was 100%, and the result of the reliability test had no problem.
【００３１】[0031]
【発明の効果】本発明では、層間絶縁膜に接続孔を形成
した後、その接続孔の上端面よりも低い位置まで導電材
によりその接続孔を埋め込み、その後、Ａｒイオンによ
るスパッタエッチングにより接続孔の上端部を加工した
後に、上層配線用のメタル層を形成して接続孔に埋め込
まれた導電材と接続させるようにしたので、上層金属配
線層の形成に用いられるスパッタリング装置において接
続孔の上端部を加工できることから、その加工工程を上
層金属配線層を形成する工程の前に容易に付加すること
ができ、わずかの工程の増加で上層金属配線層のカバレ
ッジの向上といった大きな効果が得られる。According to the present invention, after forming a connection hole in an interlayer insulating film, the connection hole is filled with a conductive material to a position lower than the upper end surface of the connection hole, and then the connection hole is formed by sputter etching with Ar ions. After processing the upper end of the, the metal layer for the upper layer wiring was formed and connected to the conductive material embedded in the connection hole, so the upper end of the connection hole in the sputtering device used for forming the upper layer metal wiring layer Since the portion can be processed, the processing step can be easily added before the step of forming the upper metal wiring layer, and a great effect of improving the coverage of the upper metal wiring layer can be obtained with a slight increase in the number of steps.
【００３２】接続孔に埋め込む導電材として、下層がＴ
ｉＮを代表例とするＴｉ合金層、上層がタングステン層
からなる積層構造体を用いることにより、タングステン
はＡｒイオンによるスパッタリング効率が低いため、埋
め込まれた導電材そのものは殆ど損傷を受けることな
く、したがって電気特性や信頼性に悪影響を与えること
が少なくなる。上層配線用の金属層の形成工程に、アル
ミニウム合金を原料とする高温スパッタリング法を含ん
でいる場合には、微細で、かつ高アスペクト比の接続孔
に対しても、制御性よく、高歩留まりで接続孔を埋め込
むことができ、その結果、電気特性に優れ、かつ信頼性
の高い半導体装置を得ることができる。As a conductive material to be embedded in the connection hole, the lower layer is T
By using a laminated structure having a Ti alloy layer typified by iN and an upper layer of a tungsten layer, tungsten has a low sputtering efficiency due to Ar ions, so that the embedded conductive material itself is hardly damaged, and Less adversely affects electrical characteristics and reliability. When the process of forming the metal layer for the upper wiring includes a high-temperature sputtering method using an aluminum alloy as a raw material, fine controllability and high yield are achieved even for connection holes with a high aspect ratio. The connection hole can be embedded, and as a result, a semiconductor device having excellent electrical characteristics and high reliability can be obtained.
【図１】従来の接続孔埋込み方法を示す工程断面図であ
る。FIG. 1 is a process cross-sectional view showing a conventional method of filling a connection hole.
【図２】本発明の一部の工程を入れ替えた場合の問題を
示す工程断面図である。FIG. 2 is a process cross-sectional view showing a problem when some processes of the present invention are replaced.
【図３】一実施例を示す工程断面図である。FIG. 3 is a process sectional view showing one embodiment.
【図４】他の実施例における配線完成状態を示す断面図
である。FIG. 4 is a sectional view showing a wiring completed state in another embodiment.
１１ シリコン基板 １２ 下地酸化膜 １３ 下層金属配線層 １４ タングステン １５ ＴｉＮ膜 １６ 埋め込まれたタングステン層上の凹み １７ 層間絶縁膜 １８ ＡｉＳｉＣｕ膜 １９ ＴｉＮ膜 11 Silicon Substrate 12 Base Oxide Film 13 Lower Metal Wiring Layer 14 Tungsten 15 TiN Film 16 Recess on the Embedded Tungsten Layer 17 Interlayer Insulating Film 18 AiSiCu Film 19 TiN Film
Claims (5)
板領域又は配線と上層配線とを、層間絶縁膜に形成され
た接続孔を介して接続した配線構造をもつ半導体装置を
製造する方法において、 前記配線構造を形成する工程として、以下の工程（Ａ）
から（Ｃ）を備えていることを特徴とする半導体装置の
製造方法。 （Ａ）層間絶縁膜に接続孔を形成した後、その接続孔の
上端面よりも低い位置まで導電材によりその接続孔を埋
め込む工程、 （Ｂ）その後、アルゴンイオンによるスパッタエッチン
グにより接続孔の上端部を加工する工程、及び （Ｃ）層間絶縁膜上から上層配線用のメタル層を形成し
て接続孔に埋め込まれた導電材と接続させ、そのメタル
層をパターン化して上層配線とする工程。1. A method of manufacturing a semiconductor device having a wiring structure in which a lower substrate region or wiring insulated by an interlayer insulating film and an upper wiring are connected through a connection hole formed in the interlayer insulating film, As the step of forming the wiring structure, the following step (A)
To (C) are provided. A method of manufacturing a semiconductor device, comprising: (A) A step of forming a connection hole in the interlayer insulating film and then filling the connection hole with a conductive material to a position lower than the upper end surface of the connection hole, (B) then, the upper end of the connection hole by sputter etching with argon ions And (C) a step of forming a metal layer for the upper wiring on the interlayer insulating film and connecting the metal layer to the conductive material embedded in the connection hole, and patterning the metal layer to form the upper wiring.
Ｔｉ合金層、上層がタングステン層からなる積層構造体
を用いる請求項１に記載の半導体装置の製造方法。2. The method for manufacturing a semiconductor device according to claim 1, wherein a laminated structure having a lower layer of a Ti alloy layer and an upper layer of a tungsten layer is used as the conductive material to be embedded in the connection hole.
ＴｉＮである請求項２に記載の半導体装置の製造方法。3. The method of manufacturing a semiconductor device according to claim 2, wherein the Ti alloy layer of the conductive material embedded in the connection hole is TiN.
層はＣＶＤ法により形成する請求項２又は３に記載の半
導体装置の製造方法。4. The method for manufacturing a semiconductor device according to claim 2, wherein the tungsten layer of the conductive material embedded in the connection hole is formed by a CVD method.
アルミニウム合金を原料とする高温スパッタリング法を
含んでいる請求項２，３又は４に記載の半導体装置の製
造方法。5. The step of forming a metal layer for upper layer wiring comprises:
The method for manufacturing a semiconductor device according to claim 2, 3 or 4, which includes a high temperature sputtering method using an aluminum alloy as a raw material.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23142096A JPH09172017A (en) | 1995-10-18 | 1996-08-12 | Method for manufacturing semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-296228 | 1995-10-18 | ||
| JP29622895 | 1995-10-18 | ||
| JP23142096A JPH09172017A (en) | 1995-10-18 | 1996-08-12 | Method for manufacturing semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09172017A true JPH09172017A (en) | 1997-06-30 |
Family
ID=26529859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23142096A Pending JPH09172017A (en) | 1995-10-18 | 1996-08-12 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09172017A (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6156639A (en) * | 1998-02-16 | 2000-12-05 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing contact structure |
| KR20010061017A (en) * | 1999-12-28 | 2001-07-07 | 박종섭 | Method for forming a metal line in Semiconductor device |
| US6476496B1 (en) | 1999-06-28 | 2002-11-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| US6528414B1 (en) | 1998-08-18 | 2003-03-04 | Seiko Epson Corporation | Methods for forming wiring line structures in semiconductor devices |
| US6780760B2 (en) | 2001-06-21 | 2004-08-24 | Seiko Epson Corporation | Methods for manufacturing semiconductor devices |
| JP2006310752A (en) * | 2005-04-30 | 2006-11-09 | Hynix Semiconductor Inc | Manufacturing method of semiconductor device |
| US7851917B2 (en) | 2007-06-27 | 2010-12-14 | Sanyo Electric Co., Ltd. | Wiring structure and method of manufacturing the same |
-
1996
- 1996-08-12 JP JP23142096A patent/JPH09172017A/en active Pending
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040127 |