JPH09172375A - １ビットｄ／ａ変換器およびｄ／ａ変換器 - Google Patents
１ビットｄ／ａ変換器およびｄ／ａ変換器Info
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- JPH09172375A JPH09172375A JP33041095A JP33041095A JPH09172375A JP H09172375 A JPH09172375 A JP H09172375A JP 33041095 A JP33041095 A JP 33041095A JP 33041095 A JP33041095 A JP 33041095A JP H09172375 A JPH09172375 A JP H09172375A
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Abstract
(57)【要約】
【課題】１ビットＤ／Ａ変換器のミュート動作のオン／
オフの瞬間にもボツ音の発生を防止し、ＩＣ化が容易な
アナログミュート回路を低価格で実現する。 【解決手段】多ビットデジタル信号入力に一定のデジタ
ル量の直流オフセット値が加算された出力がΣΔ変調に
より変換された振幅情報を有する１ビットデジタルデー
タ入力に応じて互いに相補的なＲＺ信号およびＲＺ反転
信号を発生する回路１１、１２と、ＲＺ信号とＲＺ反転
信号をアナログ加算して両極性を有するＰＲＺ信号を生
成するアナログ加算回路１３ａと、ミュート信号入力の
活性化により、ＲＺ信号出力とＲＺ反転信号出力を互い
に相補的な一定電圧ＶH 、L に固定制御する回路１６と
を具備し、アナログ加算回路は、多ビットデジタル信号
入力が“０”データである時の出力電位の平均値とミュ
ート信号入力が活性化した時の出力電位が等しくなるよ
うに構成されている。
オフの瞬間にもボツ音の発生を防止し、ＩＣ化が容易な
アナログミュート回路を低価格で実現する。 【解決手段】多ビットデジタル信号入力に一定のデジタ
ル量の直流オフセット値が加算された出力がΣΔ変調に
より変換された振幅情報を有する１ビットデジタルデー
タ入力に応じて互いに相補的なＲＺ信号およびＲＺ反転
信号を発生する回路１１、１２と、ＲＺ信号とＲＺ反転
信号をアナログ加算して両極性を有するＰＲＺ信号を生
成するアナログ加算回路１３ａと、ミュート信号入力の
活性化により、ＲＺ信号出力とＲＺ反転信号出力を互い
に相補的な一定電圧ＶH 、L に固定制御する回路１６と
を具備し、アナログ加算回路は、多ビットデジタル信号
入力が“０”データである時の出力電位の平均値とミュ
ート信号入力が活性化した時の出力電位が等しくなるよ
うに構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は１ビットＤ／Ａ（デ
ィジタル／アナログ）変換器およびそれを用いたＤ／Ａ
変換器に係り、特に入力多ビットデジタル信号に一定の
直流オフセット値を加算した後、ΣΔ変調器で１ビット
デジタル信号に変換し、１ビットデジタル信号をアナロ
グ信号に変換する１ビットＤ／Ａ変換器によってアナロ
グ出力を得るＤ／Ａ変換器のアナログミュート回路に関
する。
ィジタル／アナログ）変換器およびそれを用いたＤ／Ａ
変換器に係り、特に入力多ビットデジタル信号に一定の
直流オフセット値を加算した後、ΣΔ変調器で１ビット
デジタル信号に変換し、１ビットデジタル信号をアナロ
グ信号に変換する１ビットＤ／Ａ変換器によってアナロ
グ出力を得るＤ／Ａ変換器のアナログミュート回路に関
する。
【０００２】
【従来の技術】近年、Ｄ／Ａ変換器の分野では、サンプ
リング周波数ｆsを信号周波数帯域ｆBよりも十分高く設
定したオーバーサンプリングにより、低い変換ビット数
で高い変換精度が得られるオーバーサンプリング形のＤ
／Ａ変換器が開発され、実用化されてきている。特に、
ΣΔ変調（シグマデルタ変調）を使ったＤ／Ａ変換器
は、比較的低いオーバーサンプリング比で十分なＳ／Ｎ
（信号対雑音比）が得られるので、最近ではオーディオ
用Ｄ／Ａ変換器の主流となってきている。
リング周波数ｆsを信号周波数帯域ｆBよりも十分高く設
定したオーバーサンプリングにより、低い変換ビット数
で高い変換精度が得られるオーバーサンプリング形のＤ
／Ａ変換器が開発され、実用化されてきている。特に、
ΣΔ変調（シグマデルタ変調）を使ったＤ／Ａ変換器
は、比較的低いオーバーサンプリング比で十分なＳ／Ｎ
（信号対雑音比）が得られるので、最近ではオーディオ
用Ｄ／Ａ変換器の主流となってきている。
【０００３】図７（ａ）は、ΣΔ変調を使ったＤ／Ａ変
換器の一般的な構成を示している。図７（ａ）に示すＤ
／Ａ変換器は、サンプリング周波数ｆｓでサンプリング
された複数ビット（マルチビット）のディジタルデータ
入力をｎ倍（ｎは２以上の整数）の周波数ｆｓでオーバ
ーサンプリングするディジタルフィルタ６１と、上記デ
ィジタルフィルタ６１からの多ビットデジタル信号入力
に一定のデジタル量の直流オフセット値を加算するオフ
セット加算回路６２と、上記オフセット加算回路６２の
出力を振幅情報を有する１ビットデジタル信号に変換す
るΣΔ変調器６３と、上記ΣΔ変調器から出力する１ビ
ットデジタル信号を所定のパルス信号形式に変換するた
めに設けられた１ビットＤ／Ａ変換器１０と、上記１ビ
ットＤ／Ａ変換器１０のパルス信号出力をアナログ信号
に変換するアナログフィルタ２０とを具備する。
換器の一般的な構成を示している。図７（ａ）に示すＤ
／Ａ変換器は、サンプリング周波数ｆｓでサンプリング
された複数ビット（マルチビット）のディジタルデータ
入力をｎ倍（ｎは２以上の整数）の周波数ｆｓでオーバ
ーサンプリングするディジタルフィルタ６１と、上記デ
ィジタルフィルタ６１からの多ビットデジタル信号入力
に一定のデジタル量の直流オフセット値を加算するオフ
セット加算回路６２と、上記オフセット加算回路６２の
出力を振幅情報を有する１ビットデジタル信号に変換す
るΣΔ変調器６３と、上記ΣΔ変調器から出力する１ビ
ットデジタル信号を所定のパルス信号形式に変換するた
めに設けられた１ビットＤ／Ａ変換器１０と、上記１ビ
ットＤ／Ａ変換器１０のパルス信号出力をアナログ信号
に変換するアナログフィルタ２０とを具備する。
【０００４】図７（ｂ）は、図７（ａ）中のΣΔ変調器
６３のシステム構成の一例を示す。ここで、７０は加算
回路、７１は１ビット量子化器、７２はループフィル
タ、７３は減算回路である。
６３のシステム構成の一例を示す。ここで、７０は加算
回路、７１は１ビット量子化器、７２はループフィル
タ、７３は減算回路である。
【０００５】このシステムのループフィルタの伝達関数
Ｈ（ｚ）を Ｈ（ｚ）＝１−（１−ｚ-1）q …（１） で表わすと、ｑ次ΣΔ変調器（ｑは１以上の整数）の伝
達特性は次式（２）で示される。
Ｈ（ｚ）を Ｈ（ｚ）＝１−（１−ｚ-1）q …（１） で表わすと、ｑ次ΣΔ変調器（ｑは１以上の整数）の伝
達特性は次式（２）で示される。
【０００６】 Ｙ（ｚ）＝Ｘ（ｚ）＋（１−ｚ-1）qＥ（ｚ） …（２） 上式（２）中、Ｅ（ｚ）は、量子化誤差を表わすが、
（１−ｚ-1）qの係数がかかっており、低い周波数では
非常に小さい値となり、オーバーサンプリング比が十分
であれば低周波領域での量子化によるＳ／Ｎ劣化は無視
できるようにすることができる。
（１−ｚ-1）qの係数がかかっており、低い周波数では
非常に小さい値となり、オーバーサンプリング比が十分
であれば低周波領域での量子化によるＳ／Ｎ劣化は無視
できるようにすることができる。
【０００７】１ビット量子化器によるＤ／Ａ変換出力
は、中間値を持たない２値となるので、素子の非線形特
性などに起因する変換誤差から解放され、アナログ回路
が非常に簡単になるという大きな利点がある。
は、中間値を持たない２値となるので、素子の非線形特
性などに起因する変換誤差から解放され、アナログ回路
が非常に簡単になるという大きな利点がある。
【０００８】ところで、前記１ビットＤ／Ａ変換器１０
の出力信号の信号形式として、図８、図９に示すような
ＮＲＺ（ノン・リターン・ツー・ゼロ）、ＲＺ（リター
ン・ツー・ゼロ）の他に図１０に示すような両極性を有
するＰＲＺ（ポーラ・リターン・ツー・ゼロ）がある
が、波形歪みの影響を受けず、直流オフセットの問題の
ないＰＲＺ出力が最適である。
の出力信号の信号形式として、図８、図９に示すような
ＮＲＺ（ノン・リターン・ツー・ゼロ）、ＲＺ（リター
ン・ツー・ゼロ）の他に図１０に示すような両極性を有
するＰＲＺ（ポーラ・リターン・ツー・ゼロ）がある
が、波形歪みの影響を受けず、直流オフセットの問題の
ないＰＲＺ出力が最適である。
【０００９】ＰＲＺ信号の例としては、IEEE J.OF SOLI
D-STATE CIRCUITS JUNE 1987 Vol.-SC- 22-No3 PETER
J.A.NAUS et.al.“A CMOS Stereo 16bit D/A Converter
forDigital Audio ” P390〜p394 と IEEE J.OF S
OLID-STATE CIRCUITS DECEMBER 1991 Vol.-SC-26-No.12
Renee G.Lerch et.al. “A Monolithic ΣΔ A/D
and D/A Converter with Filter for Broad-Band Spe
ech Coding”がある。
D-STATE CIRCUITS JUNE 1987 Vol.-SC- 22-No3 PETER
J.A.NAUS et.al.“A CMOS Stereo 16bit D/A Converter
forDigital Audio ” P390〜p394 と IEEE J.OF S
OLID-STATE CIRCUITS DECEMBER 1991 Vol.-SC-26-No.12
Renee G.Lerch et.al. “A Monolithic ΣΔ A/D
and D/A Converter with Filter for Broad-Band Spe
ech Coding”がある。
【００１０】ここで、図７（ａ）に示したようにΣΔ変
調器６３に入る前でデジタル信号に直流オフセットが加
算される理由について説明する。デジタルΣΔ変調器６
３は有限状態数の帰還回路であるので、図１１に示すよ
うに、特に“０”オフセットの近傍で大きなビート（ア
イドリングパターン）が出易い。
調器６３に入る前でデジタル信号に直流オフセットが加
算される理由について説明する。デジタルΣΔ変調器６
３は有限状態数の帰還回路であるので、図１１に示すよ
うに、特に“０”オフセットの近傍で大きなビート（ア
イドリングパターン）が出易い。
【００１１】また、ΣΔ変調器６３は、次数が小さいほ
どビートが大きいので、２次〜３次ΣΔ変調器ではビー
トを防ぐために必ず直流オフセット加算が必要である。
一方、Ｄ／Ａ変換器は、電源のオン／オフなどの過渡期
に動作電圧を外れた時、異常な波形を出すおそれがあ
り、異常な波形出力によるボツ音の発生を防ぐためにア
ナログミュート回路が必要な場合がある。
どビートが大きいので、２次〜３次ΣΔ変調器ではビー
トを防ぐために必ず直流オフセット加算が必要である。
一方、Ｄ／Ａ変換器は、電源のオン／オフなどの過渡期
に動作電圧を外れた時、異常な波形を出すおそれがあ
り、異常な波形出力によるボツ音の発生を防ぐためにア
ナログミュート回路が必要な場合がある。
【００１２】図１２は、従来のアナログミュート回路を
備えた１ビットＤ／Ａ変換器の一例を示す。この１ビッ
トＤ／Ａ変換器図において、１１は多ビットデジタル信
号入力に一定のデジタル量の直流オフセット値が加算さ
れた出力がΣΔ変調器により変換された振幅情報を有す
る１ビットデジタルデータが周期Ｔで入力し、前記１ビ
ットディジタルデータ入力が“１”の時には、前記周期
Ｔの内で一定時間Ｔ1 だけ一定電圧ＶH となり、残りの
時間Ｔ2 ＝Ｔ−Ｔ1 は一定電圧ＶL となり、前記１ビッ
トディジタルデータ入力が“０”の時には、前記周期Ｔ
の全時間にわたって前記一定電圧ＶL となる形式のＲＺ
信号を発生するＲＺ信号発生回路である。
備えた１ビットＤ／Ａ変換器の一例を示す。この１ビッ
トＤ／Ａ変換器図において、１１は多ビットデジタル信
号入力に一定のデジタル量の直流オフセット値が加算さ
れた出力がΣΔ変調器により変換された振幅情報を有す
る１ビットデジタルデータが周期Ｔで入力し、前記１ビ
ットディジタルデータ入力が“１”の時には、前記周期
Ｔの内で一定時間Ｔ1 だけ一定電圧ＶH となり、残りの
時間Ｔ2 ＝Ｔ−Ｔ1 は一定電圧ＶL となり、前記１ビッ
トディジタルデータ入力が“０”の時には、前記周期Ｔ
の全時間にわたって前記一定電圧ＶL となる形式のＲＺ
信号を発生するＲＺ信号発生回路である。
【００１３】本例では、前記ＲＺ信号発生回路１１は、
前記１ビットディジタルデータ入力がデータ入力端子Ｄ
に入力し、クロック信号ＣＫがクロック入力端子に入力
する第１のＤ型フリップフロップ回路１１１と、上記第
１のＤ型フリップフロップ回路のデータ出力端子Ｑのデ
ータが入力するとともに前記クロック信号ＣＫがゲート
禁止制御信号として入力する第１のゲート回路１１２
と、上記第１のゲート回路の出力信号を反転させる第１
のインバータ回路１１３とからなる。
前記１ビットディジタルデータ入力がデータ入力端子Ｄ
に入力し、クロック信号ＣＫがクロック入力端子に入力
する第１のＤ型フリップフロップ回路１１１と、上記第
１のＤ型フリップフロップ回路のデータ出力端子Ｑのデ
ータが入力するとともに前記クロック信号ＣＫがゲート
禁止制御信号として入力する第１のゲート回路１１２
と、上記第１のゲート回路の出力信号を反転させる第１
のインバータ回路１１３とからなる。
【００１４】１２は前記１ビットディジタルデータ入力
が“１”の時には、前記周期Ｔの内で前記時間Ｔ1 だけ
前記一定電圧ＶL となり、前記残りの時間Ｔ2 は前記一
定電圧ＶH となり、前記１ビット入力ディジタルデータ
入力が“０”の時には、前記周期Ｔの全時間にわたって
前記一定電圧ＶH となる形式のＲＺ反転信号を発生する
ＲＺ反転信号発生回路である。
が“１”の時には、前記周期Ｔの内で前記時間Ｔ1 だけ
前記一定電圧ＶL となり、前記残りの時間Ｔ2 は前記一
定電圧ＶH となり、前記１ビット入力ディジタルデータ
入力が“０”の時には、前記周期Ｔの全時間にわたって
前記一定電圧ＶH となる形式のＲＺ反転信号を発生する
ＲＺ反転信号発生回路である。
【００１５】本例では、前記ＲＺ反転信号発生回路１２
は、前記１ビットディジタルデータ入力がインバータ回
路１２４により反転されたデータがデータ入力端子Ｄに
入力し、クロック信号がクロック入力端子に入力する第
２のＤ型フリップフロップ回路１２１と、上記第２のＤ
型フリップフロップ回路のデータ出力端子Ｑのデータが
入力するとともに前記クロック信号がゲート禁止制御信
号として入力する第２のゲート回路１２２と、上記第２
のゲート回路の出力信号を反転させる第２のインバータ
回路１２３とからなる。
は、前記１ビットディジタルデータ入力がインバータ回
路１２４により反転されたデータがデータ入力端子Ｄに
入力し、クロック信号がクロック入力端子に入力する第
２のＤ型フリップフロップ回路１２１と、上記第２のＤ
型フリップフロップ回路のデータ出力端子Ｑのデータが
入力するとともに前記クロック信号がゲート禁止制御信
号として入力する第２のゲート回路１２２と、上記第２
のゲート回路の出力信号を反転させる第２のインバータ
回路１２３とからなる。
【００１６】１３は前記ＲＺ信号発生回路１１の出力端
子とＲＺ反転信号発生回路１２の出力端子をそれぞれ抵
抗値ｒを有する抵抗素子Ｒ１、Ｒ２の各一端に接続し、
前記二つの抵抗素子Ｒ１、Ｒ２の各他端を共通に演算増
幅器１３１の反転入力端（−）に接続し、演算増幅器１
３１の出力端と反転入力端（−）との間に抵抗素子ｒ０
を接続してなり、前記ＲＺ信号とＲＺ反転信号をアナロ
グ加算して両極性を有するＰＲＺ信号を生成するアナロ
グ加算回路である。
子とＲＺ反転信号発生回路１２の出力端子をそれぞれ抵
抗値ｒを有する抵抗素子Ｒ１、Ｒ２の各一端に接続し、
前記二つの抵抗素子Ｒ１、Ｒ２の各他端を共通に演算増
幅器１３１の反転入力端（−）に接続し、演算増幅器１
３１の出力端と反転入力端（−）との間に抵抗素子ｒ０
を接続してなり、前記ＲＺ信号とＲＺ反転信号をアナロ
グ加算して両極性を有するＰＲＺ信号を生成するアナロ
グ加算回路である。
【００１７】１４は前記アナログ加算回路１３で生成さ
れたＰＲＺ信号を１ビット・ディジタル／アナログ変換
信号として出力するアナログフィルタである。１５は上
記アナログフィルタの出力側に設けられたアナログミュ
ート回路であり、信号路に直列に挿入された直流成分カ
ット用の大容量の２個のコンデンサＣ１、Ｃ２と、上記
コンデンサＣ１、Ｃ２の直列接続ノードと接地電位ノー
ドとの間に接続され、ミュート信号入力ＭＵＴＥにより
スイッチ制御されるミュートスイッチ用のＮＰＮトラン
ジスタ１５１と、上記直列接続ノードと接地電位ノード
との間に接続された抵抗素子１５２と、ミュート信号入
力経路に直列に挿入された抵抗素子１５３とを有する。
上記ミュート信号ＭＵＴＥは、ミュートオン時に活性状
態（“Ｈ”レベル）になり、ミュートオフ時に高インピ
ーダンス状態になる。
れたＰＲＺ信号を１ビット・ディジタル／アナログ変換
信号として出力するアナログフィルタである。１５は上
記アナログフィルタの出力側に設けられたアナログミュ
ート回路であり、信号路に直列に挿入された直流成分カ
ット用の大容量の２個のコンデンサＣ１、Ｃ２と、上記
コンデンサＣ１、Ｃ２の直列接続ノードと接地電位ノー
ドとの間に接続され、ミュート信号入力ＭＵＴＥにより
スイッチ制御されるミュートスイッチ用のＮＰＮトラン
ジスタ１５１と、上記直列接続ノードと接地電位ノード
との間に接続された抵抗素子１５２と、ミュート信号入
力経路に直列に挿入された抵抗素子１５３とを有する。
上記ミュート信号ＭＵＴＥは、ミュートオン時に活性状
態（“Ｈ”レベル）になり、ミュートオフ時に高インピ
ーダンス状態になる。
【００１８】しかし、上記アナログミュート回路１５
は、ボツ音の発生を防ぐために大容量のコンデンサＣ
１、Ｃ２を使用するので、コストがかさみ、ＩＣ（集積
回路）内部に構成することも困難であった。
は、ボツ音の発生を防ぐために大容量のコンデンサＣ
１、Ｃ２を使用するので、コストがかさみ、ＩＣ（集積
回路）内部に構成することも困難であった。
【００１９】そこで、アナログミュート回路をＩＣ内部
で容易に構成できるようにするには、図１３中に示すよ
うなミュート制御回路１６が考えられる。図１３に示す
１ビットＤ／Ａ変換器は、図１２に示した１ビットＤ／
Ａ変換器と比べて、（１）直流成分カット用の大容量の
２個のコンデンサＣ１、Ｃ２を用いたアナログミュート
回路１５が省略されている点、（２）ミュート信号入力
ＭＵＴＥが活性化することにより、前記ＲＺ信号発生回
路１１のＲＺ信号出力を前記一定電圧ＶH またはＶL に
固定し、前記ＲＺ反転信号発生回路１２のＲＺ反転信号
出力を前記一定電圧ＶL またはＶH に固定するように制
御するミュート制御回路１６を具備する点が異なり、そ
の他は同じであるので図１２中と同一符号を付してい
る。
で容易に構成できるようにするには、図１３中に示すよ
うなミュート制御回路１６が考えられる。図１３に示す
１ビットＤ／Ａ変換器は、図１２に示した１ビットＤ／
Ａ変換器と比べて、（１）直流成分カット用の大容量の
２個のコンデンサＣ１、Ｃ２を用いたアナログミュート
回路１５が省略されている点、（２）ミュート信号入力
ＭＵＴＥが活性化することにより、前記ＲＺ信号発生回
路１１のＲＺ信号出力を前記一定電圧ＶH またはＶL に
固定し、前記ＲＺ反転信号発生回路１２のＲＺ反転信号
出力を前記一定電圧ＶL またはＶH に固定するように制
御するミュート制御回路１６を具備する点が異なり、そ
の他は同じであるので図１２中と同一符号を付してい
る。
【００２０】上記ミュート制御回路１６は、ミュート信
号入力ＭＵＴＥがデータ入力端子Ｄに入力し、クロック
信号がクロック入力端子に入力する第３のＤ型フリップ
フロップ回路１６１と、上記第３のＤ型フリップフロッ
プ回路の出力信号を反転させて三入力の第１のゲート回
路１１２ａおよび第２のゲート回路１２２ａにゲート制
御信号として入力させる第３のインバータ回路１６２と
からなる。
号入力ＭＵＴＥがデータ入力端子Ｄに入力し、クロック
信号がクロック入力端子に入力する第３のＤ型フリップ
フロップ回路１６１と、上記第３のＤ型フリップフロッ
プ回路の出力信号を反転させて三入力の第１のゲート回
路１１２ａおよび第２のゲート回路１２２ａにゲート制
御信号として入力させる第３のインバータ回路１６２と
からなる。
【００２１】上記１ビットＤ／Ａ変換器においては、ミ
ュート動作が行われる時（ミュート・オン時）に出力電
位は中点電位（ＶDD／２）となるが、１ビットデジタル
データ入力は、図７（ａ）に示したように、多ビットデ
ジタル信号入力に一定のデジタル量の直流オフセット値
が加算された出力がΣΔ変調により変換されたものであ
るので、ミュート・オフ時の出力電圧の平均値は、直流
オフセット分の電圧Ｖosだけ中点電位（ＶDD／２）から
ずれている。従って、ミュート動作のオン／オフの瞬間
に直流値がＶosだけずれることによるボツ音が発生して
しまう。
ュート動作が行われる時（ミュート・オン時）に出力電
位は中点電位（ＶDD／２）となるが、１ビットデジタル
データ入力は、図７（ａ）に示したように、多ビットデ
ジタル信号入力に一定のデジタル量の直流オフセット値
が加算された出力がΣΔ変調により変換されたものであ
るので、ミュート・オフ時の出力電圧の平均値は、直流
オフセット分の電圧Ｖosだけ中点電位（ＶDD／２）から
ずれている。従って、ミュート動作のオン／オフの瞬間
に直流値がＶosだけずれることによるボツ音が発生して
しまう。
【００２２】
【発明が解決しようとする課題】上記したように多ビッ
トデジタル信号入力に一定のデジタル量の直流オフセッ
ト値が加算された出力がΣΔ変調により変換された振幅
情報を有する１ビットデジタルデータをアナログ信号に
変換する１ビットＤ／Ａ変換器に設けられる従来のアナ
ログミュート回路は、ミュート・オフ時の出力電圧の平
均値が前記直流オフセット値の電圧Ｖosだけ中点電圧か
らずれているので、ミュート動作のオン／オフの瞬間に
直流値が直流オフセット値の電圧Ｖosだけずれることに
よるボツ音が発生してしまうという問題があった。
トデジタル信号入力に一定のデジタル量の直流オフセッ
ト値が加算された出力がΣΔ変調により変換された振幅
情報を有する１ビットデジタルデータをアナログ信号に
変換する１ビットＤ／Ａ変換器に設けられる従来のアナ
ログミュート回路は、ミュート・オフ時の出力電圧の平
均値が前記直流オフセット値の電圧Ｖosだけ中点電圧か
らずれているので、ミュート動作のオン／オフの瞬間に
直流値が直流オフセット値の電圧Ｖosだけずれることに
よるボツ音が発生してしまうという問題があった。
【００２３】本発明は上記の問題点を解決すべくなされ
たもので、ミュート動作のオン／オフの瞬間にもボツ音
の発生を防止でき、ＩＣ化が容易で低価格で実現可能な
アナログミュート回路を有する１ビットＤ／Ａ変換器を
提供することを目的とする。
たもので、ミュート動作のオン／オフの瞬間にもボツ音
の発生を防止でき、ＩＣ化が容易で低価格で実現可能な
アナログミュート回路を有する１ビットＤ／Ａ変換器を
提供することを目的とする。
【００２４】
【課題を解決するための手段】本発明の１ビットＤ／Ａ
変換器は、多ビットデジタル信号入力に一定のデジタル
量の直流オフセット値が加算された出力がΣΔ変調によ
り変換された振幅情報を有する１ビットデジタルデータ
が周期Ｔで入力し、前記１ビットディジタルデータ入力
が“１”の時には、前記周期Ｔの内で一定時間Ｔ1 だけ
一定電圧ＶH となり、残りの時間Ｔ2 ＝Ｔ−Ｔ1 は一定
電圧ＶL となり、前記１ビットディジタルデータ入力が
“０”の時には、前記周期Ｔの全時間にわたって前記一
定電圧ＶL となる形式のＲＺ信号を発生するＲＺ信号発
生回路と、前記１ビットディジタルデータ入力が“１”
の時には、前記周期Ｔの内で前記時間Ｔ1 だけ前記一定
電圧ＶL となり、前記残りの時間Ｔ2 は前記一定電圧Ｖ
H となり、前記１ビット入力ディジタルデータ入力が
“０”の時には、前記周期Ｔの全時間にわたって前記一
定電圧ＶH となる形式のＲＺ反転信号を発生するＲＺ反
転信号発生回路と、前記ＲＺ信号とＲＺ反転信号をアナ
ログ加算して両極性を有するＰＲＺ信号を生成するアナ
ログ加算回路と、前記アナログ加算回路で生成されたＰ
ＲＺ信号を１ビット・ディジタル／アナログ変換信号と
して出力するアナログフィルタと、ミュート信号入力が
活性化することにより、前記ＲＺ信号発生回路のＲＺ信
号出力を前記一定電圧ＶH またはＶL に固定し、前記Ｒ
Ｚ反転信号発生のＲＺ反転信号出力を前記一定電圧ＶL
またはＶH に固定するように制御する制御回路とを具備
し、前記アナログ加算回路は、多ビットデジタル信号入
力が“０”データである時の出力電位の平均値と前記ミ
ュート信号入力が活性化した時の出力電位が等しくなる
ように構成されていることを特徴とする。
変換器は、多ビットデジタル信号入力に一定のデジタル
量の直流オフセット値が加算された出力がΣΔ変調によ
り変換された振幅情報を有する１ビットデジタルデータ
が周期Ｔで入力し、前記１ビットディジタルデータ入力
が“１”の時には、前記周期Ｔの内で一定時間Ｔ1 だけ
一定電圧ＶH となり、残りの時間Ｔ2 ＝Ｔ−Ｔ1 は一定
電圧ＶL となり、前記１ビットディジタルデータ入力が
“０”の時には、前記周期Ｔの全時間にわたって前記一
定電圧ＶL となる形式のＲＺ信号を発生するＲＺ信号発
生回路と、前記１ビットディジタルデータ入力が“１”
の時には、前記周期Ｔの内で前記時間Ｔ1 だけ前記一定
電圧ＶL となり、前記残りの時間Ｔ2 は前記一定電圧Ｖ
H となり、前記１ビット入力ディジタルデータ入力が
“０”の時には、前記周期Ｔの全時間にわたって前記一
定電圧ＶH となる形式のＲＺ反転信号を発生するＲＺ反
転信号発生回路と、前記ＲＺ信号とＲＺ反転信号をアナ
ログ加算して両極性を有するＰＲＺ信号を生成するアナ
ログ加算回路と、前記アナログ加算回路で生成されたＰ
ＲＺ信号を１ビット・ディジタル／アナログ変換信号と
して出力するアナログフィルタと、ミュート信号入力が
活性化することにより、前記ＲＺ信号発生回路のＲＺ信
号出力を前記一定電圧ＶH またはＶL に固定し、前記Ｒ
Ｚ反転信号発生のＲＺ反転信号出力を前記一定電圧ＶL
またはＶH に固定するように制御する制御回路とを具備
し、前記アナログ加算回路は、多ビットデジタル信号入
力が“０”データである時の出力電位の平均値と前記ミ
ュート信号入力が活性化した時の出力電位が等しくなる
ように構成されていることを特徴とする。
【００２５】また、本発明のＤ／Ａ変換器は、多ビット
デジタル信号入力に一定のデジタル量の直流オフセット
値を加算するオフセット加算回路と、前記オフセット加
算回路の出力を振幅情報を有する１ビットデジタル信号
に変換するΣΔ変調器と、前記ΣΔ変調器から出力する
１ビットデジタル信号をアナログ信号に変換するために
設けられた１ビットＤ／Ａ変換器とを具備し、上記１ビ
ットＤ／Ａ変換器として本発明の１ビットＤ／Ａ変換器
を用いたことを特徴とする。
デジタル信号入力に一定のデジタル量の直流オフセット
値を加算するオフセット加算回路と、前記オフセット加
算回路の出力を振幅情報を有する１ビットデジタル信号
に変換するΣΔ変調器と、前記ΣΔ変調器から出力する
１ビットデジタル信号をアナログ信号に変換するために
設けられた１ビットＤ／Ａ変換器とを具備し、上記１ビ
ットＤ／Ａ変換器として本発明の１ビットＤ／Ａ変換器
を用いたことを特徴とする。
【００２６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係るＰＲＺ型１ビットＤ／Ａ変換器の一例を
示している。
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係るＰＲＺ型１ビットＤ／Ａ変換器の一例を
示している。
【００２７】このＰＲＺ型１ビットＤ／Ａ変換器は、図
７（ａ）を参照して前述したようなＤ／Ａ変換器におけ
る１ビットＤ／Ａ変換器１０として使用され、多ビット
デジタル信号入力に一定のデジタル量の直流オフセット
値が加算された出力がΣΔ変調により変換された振幅情
報を有する１ビットデジタルデータが入力し、これをＰ
ＲＺ型形式のアナログ信号に変換するものである。
７（ａ）を参照して前述したようなＤ／Ａ変換器におけ
る１ビットＤ／Ａ変換器１０として使用され、多ビット
デジタル信号入力に一定のデジタル量の直流オフセット
値が加算された出力がΣΔ変調により変換された振幅情
報を有する１ビットデジタルデータが入力し、これをＰ
ＲＺ型形式のアナログ信号に変換するものである。
【００２８】図１に示す１ビットＤ／Ａ変換器は、ＲＺ
信号発生回路１１、ＲＺ反転信号発生回路１２、アナロ
グ加算回路１３ａおよびミュート制御回路１６を具備す
る。前記ＲＺ信号発生回路１１は、前記１ビットディジ
タルデータが周期Ｔで入力し、１ビットディジタルデー
タ入力が“１”の時には、前記周期Ｔの内で一定時間Ｔ
1 だけ一定電圧ＶH となり、残りの時間Ｔ2 ＝Ｔ−Ｔ1
は一定電圧ＶL となり、１ビットディジタルデータ入力
が“０”の時には、周期Ｔの全時間にわたって一定電圧
ＶL となる形式のＲＺ信号を発生するものである。
信号発生回路１１、ＲＺ反転信号発生回路１２、アナロ
グ加算回路１３ａおよびミュート制御回路１６を具備す
る。前記ＲＺ信号発生回路１１は、前記１ビットディジ
タルデータが周期Ｔで入力し、１ビットディジタルデー
タ入力が“１”の時には、前記周期Ｔの内で一定時間Ｔ
1 だけ一定電圧ＶH となり、残りの時間Ｔ2 ＝Ｔ−Ｔ1
は一定電圧ＶL となり、１ビットディジタルデータ入力
が“０”の時には、周期Ｔの全時間にわたって一定電圧
ＶL となる形式のＲＺ信号を発生するものである。
【００２９】前記ＲＺ反転信号発生回路１２は、前記１
ビットディジタルデータ入力が“１”の時には、前記周
期Ｔの内で前記時間Ｔ1 だけ一定電圧ＶL となり、残り
の時間Ｔ2 は一定電圧ＶH となり、１ビット入力ディジ
タルデータ入力が“０”の時には、周期Ｔの全時間にわ
たって一定電圧ＶH となる形式のＲＺ反転信号を発生す
るものである。
ビットディジタルデータ入力が“１”の時には、前記周
期Ｔの内で前記時間Ｔ1 だけ一定電圧ＶL となり、残り
の時間Ｔ2 は一定電圧ＶH となり、１ビット入力ディジ
タルデータ入力が“０”の時には、周期Ｔの全時間にわ
たって一定電圧ＶH となる形式のＲＺ反転信号を発生す
るものである。
【００３０】前記アナログ加算回路１３ａは、前記ＲＺ
信号とＲＺ反転信号をアナログ加算して両極性を有する
ＰＲＺ信号を生成するものであり、前記多ビットデジタ
ル信号入力が“０”データである時の出力電位の平均値
と前記ミュート信号入力ＭＵＴＥが活性化した時の出力
電位が等しくなるように構成されている。
信号とＲＺ反転信号をアナログ加算して両極性を有する
ＰＲＺ信号を生成するものであり、前記多ビットデジタ
ル信号入力が“０”データである時の出力電位の平均値
と前記ミュート信号入力ＭＵＴＥが活性化した時の出力
電位が等しくなるように構成されている。
【００３１】前記ミュート制御回路１６は、ミュート信
号入力が活性化することにより、前記ＲＺ信号発生回路
１１のＲＺ信号出力を一定電圧ＶH （またはＶL ）に固
定し、前記ＲＺ反転信号発生１２のＲＺ反転信号出力を
一定電圧ＶL （またはＶH ）に固定するように制御する
ものである。
号入力が活性化することにより、前記ＲＺ信号発生回路
１１のＲＺ信号出力を一定電圧ＶH （またはＶL ）に固
定し、前記ＲＺ反転信号発生１２のＲＺ反転信号出力を
一定電圧ＶL （またはＶH ）に固定するように制御する
ものである。
【００３２】なお、前記ＲＺ信号発生回路１１、ＲＺ反
転信号発生回路１２、アナログ加算回路１３ａおよびミ
ュート制御回路１６は、本例ではそれぞれ次に述べるよ
うに構成されているが、その具体的構成が限定されるも
のではない。
転信号発生回路１２、アナログ加算回路１３ａおよびミ
ュート制御回路１６は、本例ではそれぞれ次に述べるよ
うに構成されているが、その具体的構成が限定されるも
のではない。
【００３３】即ち、前記ＲＺ信号発生回路１１は、前記
１ビットディジタルデータ入力がデータ入力端子Ｄに入
力し、クロック信号がクロック入力端子に入力する第１
のＤ型フリップフロップ回路１１１と、上記第１のＤ型
フリップフロップ回路のデータ出力端子Ｑのデータが入
力するとともに前記クロック信号がゲート禁止制御信号
として入力する三入力の第１のゲート回路１１２ａと、
上記第１のゲート回路の出力信号を反転させる第１のイ
ンバータ回路１１３とからなる。
１ビットディジタルデータ入力がデータ入力端子Ｄに入
力し、クロック信号がクロック入力端子に入力する第１
のＤ型フリップフロップ回路１１１と、上記第１のＤ型
フリップフロップ回路のデータ出力端子Ｑのデータが入
力するとともに前記クロック信号がゲート禁止制御信号
として入力する三入力の第１のゲート回路１１２ａと、
上記第１のゲート回路の出力信号を反転させる第１のイ
ンバータ回路１１３とからなる。
【００３４】また、前記ＲＺ反転信号発生回路１２は、
前記１ビットディジタルデータ入力がインバータ回路１
７により反転されたデータがデータ入力端子Ｄに入力
し、クロック信号がクロック入力端子に入力する第２の
Ｄ型フリップフロップ回路１２１と、上記第２のＤ型フ
リップフロップ回路のデータ出力端子Ｑのデータが入力
するとともに前記クロック信号がゲート禁止制御信号と
して入力する三入力の第２のゲート回路１２２ａと、上
記第２のゲート回路の出力信号を反転させる第２のイン
バータ回路１２３とからなる。
前記１ビットディジタルデータ入力がインバータ回路１
７により反転されたデータがデータ入力端子Ｄに入力
し、クロック信号がクロック入力端子に入力する第２の
Ｄ型フリップフロップ回路１２１と、上記第２のＤ型フ
リップフロップ回路のデータ出力端子Ｑのデータが入力
するとともに前記クロック信号がゲート禁止制御信号と
して入力する三入力の第２のゲート回路１２２ａと、上
記第２のゲート回路の出力信号を反転させる第２のイン
バータ回路１２３とからなる。
【００３５】また、前記アナログ加算回路１３ａは、Ｒ
Ｚ信号発生回路１１の出力端子とＲＺ反転信号発生回路
１２の出力端子をそれぞれ対応して第１の抵抗素子Ｒ１
および第２の抵抗素子Ｒ２の各一端に接続し、上記二つ
の抵抗素子Ｒ１、Ｒ２の各他端を演算増器１３１の反転
入力端子（−）に共通に接続し、演算増器１３１の出力
端子と反転入力端子（−）との間に抵抗素子ｒ０を接続
してなる。この場合、前記多ビットデジタル信号入力が
“０”データである時の出力電位の平均値とミュート信
号入力が活性化した時の出力電位とが等しくなるように
前記二つの抵抗素子Ｒ１、Ｒ２の値が設定されている。
Ｚ信号発生回路１１の出力端子とＲＺ反転信号発生回路
１２の出力端子をそれぞれ対応して第１の抵抗素子Ｒ１
および第２の抵抗素子Ｒ２の各一端に接続し、上記二つ
の抵抗素子Ｒ１、Ｒ２の各他端を演算増器１３１の反転
入力端子（−）に共通に接続し、演算増器１３１の出力
端子と反転入力端子（−）との間に抵抗素子ｒ０を接続
してなる。この場合、前記多ビットデジタル信号入力が
“０”データである時の出力電位の平均値とミュート信
号入力が活性化した時の出力電位とが等しくなるように
前記二つの抵抗素子Ｒ１、Ｒ２の値が設定されている。
【００３６】また、前記ミュート制御回路１６は、前記
ミュート信号入力ＭＵＴＥがデータ入力端子Ｄに入力
し、クロック信号がクロック入力端子に入力する第３の
Ｄ型フリップフロップ回路１６１と、上記第３のＤ型フ
リップフロップ回路の出力信号を反転させた信号ＭＵＴ
Ｅｄｎを前記第１のゲート回路１１２ａおよび第２のゲ
ート回路１２２ａにゲート制御信号として入力させる第
３のインバータ回路１６２とからなる。
ミュート信号入力ＭＵＴＥがデータ入力端子Ｄに入力
し、クロック信号がクロック入力端子に入力する第３の
Ｄ型フリップフロップ回路１６１と、上記第３のＤ型フ
リップフロップ回路の出力信号を反転させた信号ＭＵＴ
Ｅｄｎを前記第１のゲート回路１１２ａおよび第２のゲ
ート回路１２２ａにゲート制御信号として入力させる第
３のインバータ回路１６２とからなる。
【００３７】図２は、図１中のＰＲＺ型１ビットＤ／Ａ
変換器の動作例を示すタイミング波形図である。次に、
図２を参照しながら図１中のＰＲＺ型１ビットＤ／Ａ変
換器の動作例を説明する。
変換器の動作例を示すタイミング波形図である。次に、
図２を参照しながら図１中のＰＲＺ型１ビットＤ／Ａ変
換器の動作例を説明する。
【００３８】図１中のＰＲＺ型１ビットＤ／Ａ変換器
は、ＲＺ信号とその相補的な信号（ＲＺ反転信号；ＲＺ
ｃｎ）を生成した後にアナログ加算してＰＲＺ信号を生
成する時に、ミュート信号入力ＭＵＴＥが活性化する
（ミュート・オン）ことによりＲＺ信号発生回路１１の
ＲＺ信号出力を一定電圧ＶH に固定し、かつ、ＲＺ反転
信号発生回路１２の出力をＲＺ反転信号を一定電圧ＶL
に固定する（または、ＲＺ信号発生回路１１のＲＺ信号
出力を一定電圧ＶL に固定し、かつ、ＲＺ反転信号発生
回路１２のＲＺ反転信号出力を一定電圧ＶH に固定する
ように変形してもよい）ことにより、ＰＲＺ信号出力を
ミュート状態にする。
は、ＲＺ信号とその相補的な信号（ＲＺ反転信号；ＲＺ
ｃｎ）を生成した後にアナログ加算してＰＲＺ信号を生
成する時に、ミュート信号入力ＭＵＴＥが活性化する
（ミュート・オン）ことによりＲＺ信号発生回路１１の
ＲＺ信号出力を一定電圧ＶH に固定し、かつ、ＲＺ反転
信号発生回路１２の出力をＲＺ反転信号を一定電圧ＶL
に固定する（または、ＲＺ信号発生回路１１のＲＺ信号
出力を一定電圧ＶL に固定し、かつ、ＲＺ反転信号発生
回路１２のＲＺ反転信号出力を一定電圧ＶH に固定する
ように変形してもよい）ことにより、ＰＲＺ信号出力を
ミュート状態にする。
【００３９】この場合、図７（ａ）を参照して前述した
ようにΣΔ変調器６３に入力される前のデジタルデータ
はビート発生を防ぐために直流オフセットが加算されて
いるので、ＲＺ信号およびＲＺ反転信号を抵抗加算型の
アナログ加算回路１３ａで加算してＰＲＺ信号を生成す
る際に、抵抗加算の比率に応じて信号発生時の直流オフ
セットとミュート時の直流オフセットが同じ値になるよ
うに予め設定しておき、ミュートのオン／オフでボツ音
が発生しないようにしたものである。
ようにΣΔ変調器６３に入力される前のデジタルデータ
はビート発生を防ぐために直流オフセットが加算されて
いるので、ＲＺ信号およびＲＺ反転信号を抵抗加算型の
アナログ加算回路１３ａで加算してＰＲＺ信号を生成す
る際に、抵抗加算の比率に応じて信号発生時の直流オフ
セットとミュート時の直流オフセットが同じ値になるよ
うに予め設定しておき、ミュートのオン／オフでボツ音
が発生しないようにしたものである。
【００４０】つまり、図１３に示した従来の１ビットＤ
／Ａ変換器におけるアナログ加算回路では相等しい抵抗
値ｒを有する２つの抵抗素子が用いられているが、本例
ではＲＺ信号側の第１の抵抗素子Ｒ１の値をｒ＋Δｒ、
ＲＺ反転信号側の第２の抵抗素子Ｒ２の値をｒ−Δｒに
ずらしている。
／Ａ変換器におけるアナログ加算回路では相等しい抵抗
値ｒを有する２つの抵抗素子が用いられているが、本例
ではＲＺ信号側の第１の抵抗素子Ｒ１の値をｒ＋Δｒ、
ＲＺ反転信号側の第２の抵抗素子Ｒ２の値をｒ−Δｒに
ずらしている。
【００４１】図３（ａ）、（ｂ）は、図１中のアナログ
加算回路１３ａの等価回路を示している。次に、図３
（ａ）、（ｂ）の等価回路を参照しながら、前記アナロ
グ加算回路１３ａではミュートのオン／オフでボツ音が
発生しない理由について説明する。ここで、１ビット出
力はＶH とＶL の２値しかとらない矩形波であり、この
矩形波をローパスフィルタを通すことにより平均化され
たアナログ出力が得られる。以下の説明では理解を容易
にするために、１ビット出力はこのローパスフィルタを
通った平均値で考える。
加算回路１３ａの等価回路を示している。次に、図３
（ａ）、（ｂ）の等価回路を参照しながら、前記アナロ
グ加算回路１３ａではミュートのオン／オフでボツ音が
発生しない理由について説明する。ここで、１ビット出
力はＶH とＶL の２値しかとらない矩形波であり、この
矩形波をローパスフィルタを通すことにより平均化され
たアナログ出力が得られる。以下の説明では理解を容易
にするために、１ビット出力はこのローパスフィルタを
通った平均値で考える。
【００４２】通常、前記一定電圧ＶH 、ＶL は、それぞ
れＶH ＝Ｅ（電源電圧）、ＶL ＝０（接地電位；ＧＮＤ
レベル）であるので、以後、簡単化のために上記値を使
って考察することとする。また、簡単化のために、Ｔ1
＝Ｔ2 ＝Ｔ／２とする。
れＶH ＝Ｅ（電源電圧）、ＶL ＝０（接地電位；ＧＮＤ
レベル）であるので、以後、簡単化のために上記値を使
って考察することとする。また、簡単化のために、Ｔ1
＝Ｔ2 ＝Ｔ／２とする。
【００４３】直流オフセットによるＤ／Ａ変換出力をＶ
osとし、直流オフセットを含まない本来のデジタルデー
タ入力のＤ／Ａ変換出力をＶD とし、ＲＺ信号発生回路
１１の出力をｅ1 、ＲＺ反転信号発生回路１２の出力を
ｅ2 とすると、ｅ1 、ｅ2 は次式で表される。
osとし、直流オフセットを含まない本来のデジタルデー
タ入力のＤ／Ａ変換出力をＶD とし、ＲＺ信号発生回路
１１の出力をｅ1 、ＲＺ反転信号発生回路１２の出力を
ｅ2 とすると、ｅ1 、ｅ2 は次式で表される。
【００４４】 ｅ1 ＝（１／４）Ｅ＋ＶD ＋Ｖos ……（３） ｅ2 ＝（３／４）Ｅ＋ＶD ＋Ｖos ……（４） ここで、ＶD は、通常は直流分を含まないので０とおい
て構わない。
て構わない。
【００４５】一方、図３（ｂ）は、図３（ａ）の相補的
なＲＺ信号発生回路をアナログ加算したものをＰＲＺ信
号発生器に置き換えたもので、等価電圧源をｅ、等価出
力抵抗をｒとすると、ｅとｒは次式（５）のようにな
る。
なＲＺ信号発生回路をアナログ加算したものをＰＲＺ信
号発生器に置き換えたもので、等価電圧源をｅ、等価出
力抵抗をｒとすると、ｅとｒは次式（５）のようにな
る。
【００４６】 ｅ＝［（ｅ1 ＋ｅ2 ）ｒ＋（ｅ2 −ｅ1 ）Δｒ］／２ｒ ……（５） ｒ＝［ｒ2 −Δｒ2 ］／２ｒ ……（６） 上式（５）に前式（３）、（４）を代入し、ＶD ＝０と
おくと、 ｅ＝Ｅ／２＋Ｖos＋ＥΔｒ／４ｒ ……（７） となり、ミュートオンした状態ではｅ1 、ｅ2 は前述し
たように以下の式（８）で表される。
おくと、 ｅ＝Ｅ／２＋Ｖos＋ＥΔｒ／４ｒ ……（７） となり、ミュートオンした状態ではｅ1 、ｅ2 は前述し
たように以下の式（８）で表される。
【００４７】 ｅ1 ＝Ｅ ｅ2 ＝０ ……（８） 上式（８）を前式（５）に代入すると、 ｅ＝Ｅ／２−ＥΔｒ／２ｒ ……（９） となり、ミュートのオン／オフで直流オフセットによる
ボツ音が出ないためには、前式（７）と（９）の右辺が
等しい必要がある。これより、Δｒは Δｒ＝−（４Ｖos／３Ｅ）ｒ ……（１０） となる。次に、ミュート・オンで ｅ1 ＝０ ｅ2 ＝Ｅ …（１１） の場合は、 Δｒ＝（４Ｖos／Ｅ）ｒ ……（１２） となる。
ボツ音が出ないためには、前式（７）と（９）の右辺が
等しい必要がある。これより、Δｒは Δｒ＝−（４Ｖos／３Ｅ）ｒ ……（１０） となる。次に、ミュート・オンで ｅ1 ＝０ ｅ2 ＝Ｅ …（１１） の場合は、 Δｒ＝（４Ｖos／Ｅ）ｒ ……（１２） となる。
【００４８】即ち、Δｒを（１０）式、または（１２）
式の値に設定することにより、従来問題になっていたボ
ツ音を発生することがなくなり、良質なミュート回路を
ＩＣ化し易い形で実現することができる。
式の値に設定することにより、従来問題になっていたボ
ツ音を発生することがなくなり、良質なミュート回路を
ＩＣ化し易い形で実現することができる。
【００４９】図４（ａ）および（ｂ）は、図１のＰＲＺ
型１ビットＤ／Ａ変換器の他の例を示している。図４
（ａ）に示すＰＲＺ型１ビットＤ／Ａ変換器は、図１に
示したＰＲＺ型１ビットＤ／Ａ変換器と比べて、ＲＺ信
号発生回路１１ａおよびＲＺ反転信号発生回路１２ａが
異なり、その他は同じであるので図１中と同一符号を付
している。
型１ビットＤ／Ａ変換器の他の例を示している。図４
（ａ）に示すＰＲＺ型１ビットＤ／Ａ変換器は、図１に
示したＰＲＺ型１ビットＤ／Ａ変換器と比べて、ＲＺ信
号発生回路１１ａおよびＲＺ反転信号発生回路１２ａが
異なり、その他は同じであるので図１中と同一符号を付
している。
【００５０】上記ＲＺ信号発生回路１１ａは、図１中に
示したＲＺ信号発生回路１１と比べて、第１のゲート回
路１１２ａの代わりに二入力の第１のゲート回路１１２
が用いられ、上記第１のゲート回路１１２の出力信号と
前記ミュート制御回路１６の出力信号ＭＵＴＥｄｎとの
論理和をとって前記第１のインバータ回路１１３に入力
させる第１のオア回路１１４が付加されている点が異な
り、その他は同じであるので図１中と同一符号を付して
いる。
示したＲＺ信号発生回路１１と比べて、第１のゲート回
路１１２ａの代わりに二入力の第１のゲート回路１１２
が用いられ、上記第１のゲート回路１１２の出力信号と
前記ミュート制御回路１６の出力信号ＭＵＴＥｄｎとの
論理和をとって前記第１のインバータ回路１１３に入力
させる第１のオア回路１１４が付加されている点が異な
り、その他は同じであるので図１中と同一符号を付して
いる。
【００５１】また、前記ＲＺ反転信号発生回路１２ａ
は、図１中に示したＲＺ反転信号発生回路１２と比べ
て、第２のゲート回路１２２ａの代わりに二入力の第２
のゲート回路１２２が用いられ、上記第２のゲート回路
１２２の出力信号と前記ミュート制御回路１６の出力信
号ＭＵＴＥｄｎとの論理和をとって前記第２のインバー
タ回路１２３に入力させる第２のオア回路１２４が付加
されている点が異なり、その他は同じであるので図１中
と同一符号を付している。
は、図１中に示したＲＺ反転信号発生回路１２と比べ
て、第２のゲート回路１２２ａの代わりに二入力の第２
のゲート回路１２２が用いられ、上記第２のゲート回路
１２２の出力信号と前記ミュート制御回路１６の出力信
号ＭＵＴＥｄｎとの論理和をとって前記第２のインバー
タ回路１２３に入力させる第２のオア回路１２４が付加
されている点が異なり、その他は同じであるので図１中
と同一符号を付している。
【００５２】上記構成の図４（ａ）のＰＲＺ型１ビット
Ｄ／Ａ変換器においても、図１中に示したＰＲＺ型１ビ
ットＤ／Ａ変換器と基本的に同様の動作により同様の効
果が得られる。
Ｄ／Ａ変換器においても、図１中に示したＰＲＺ型１ビ
ットＤ／Ａ変換器と基本的に同様の動作により同様の効
果が得られる。
【００５３】図４（ｂ）は、前記ＰＲＺ型１ビットＤ／
Ａ変換器のアナログ加算回路１３ａの中に、ＰＲＺ信号
をアナログ信号に変換して出力するためのアナログフィ
ルタ（図７中の２０）を組み込んだ一例を示している。
Ａ変換器のアナログ加算回路１３ａの中に、ＰＲＺ信号
をアナログ信号に変換して出力するためのアナログフィ
ルタ（図７中の２０）を組み込んだ一例を示している。
【００５４】図４（ｂ）において、２０１はアナログ加
算用の抵抗素子Ｒ１、Ｒ２で生成されたＰＲＺ信号が入
力するＣＲ群からなる二次フィルタである。１３１は上
記一次フィルタの出力信号が反転入力端子（−）に入力
し、非反転入力端子（＋）が接地された演算増幅器、ｒ
０は上記演算増幅器の出力端子と前記反転入力端子
（−）との間に挿入された抵抗素子、２０２は上記抵抗
素子に並列接続された容量素子であり、これらは三次フ
ィルタを形成している。
算用の抵抗素子Ｒ１、Ｒ２で生成されたＰＲＺ信号が入
力するＣＲ群からなる二次フィルタである。１３１は上
記一次フィルタの出力信号が反転入力端子（−）に入力
し、非反転入力端子（＋）が接地された演算増幅器、ｒ
０は上記演算増幅器の出力端子と前記反転入力端子
（−）との間に挿入された抵抗素子、２０２は上記抵抗
素子に並列接続された容量素子であり、これらは三次フ
ィルタを形成している。
【００５５】図５は、本発明の第２の実施の形態に係る
変形ＰＲＺ型１ビットＤ／Ａ変換器の一例を示してお
り、その動作例のタイミング波形を図６に示している。
図５に示す変形ＰＲＺ型１ビットＤ／Ａ変換器は、図１
に示したＰＲＺ型１ビットＤ／Ａ変換器と比べて、さら
に、前記ＲＺ信号およびＲＺ反転信号のどちらか一方を
前記周期Ｔのｋ（ｋは１以上の整数）倍だけ遅延させる
遅延回路１７を具備することにより、アナログ加算回路
１３ａで変形ＰＲＺ信号を生成するようにしたものであ
る。
変形ＰＲＺ型１ビットＤ／Ａ変換器の一例を示してお
り、その動作例のタイミング波形を図６に示している。
図５に示す変形ＰＲＺ型１ビットＤ／Ａ変換器は、図１
に示したＰＲＺ型１ビットＤ／Ａ変換器と比べて、さら
に、前記ＲＺ信号およびＲＺ反転信号のどちらか一方を
前記周期Ｔのｋ（ｋは１以上の整数）倍だけ遅延させる
遅延回路１７を具備することにより、アナログ加算回路
１３ａで変形ＰＲＺ信号を生成するようにしたものであ
る。
【００５６】本例では、遅延回路１７として前記クロッ
ク信号がクロック入力端子に供給される第３のＤ型フリ
ップフロップ回路１７がＲＺ反転信号発生回路１２内の
第２のＤ型フリップフロップ回路１２１の前段に挿入さ
れており、第２のＤ型フリップフロップ回路１２１の１
ビットデジタルデータ入力を前記クロック信号ＣＫ（Ｄ
／Ａ変換クロック）の整数倍だけ遅延させている。
ク信号がクロック入力端子に供給される第３のＤ型フリ
ップフロップ回路１７がＲＺ反転信号発生回路１２内の
第２のＤ型フリップフロップ回路１２１の前段に挿入さ
れており、第２のＤ型フリップフロップ回路１２１の１
ビットデジタルデータ入力を前記クロック信号ＣＫ（Ｄ
／Ａ変換クロック）の整数倍だけ遅延させている。
【００５７】上記構成の変形ＰＲＺ型１ビットＤ／Ａ変
換器においても、図１中に示したＰＲＺ型１ビットＤ／
Ａ変換器と基本的に同様の動作により、同様の効果が得
られる。
換器においても、図１中に示したＰＲＺ型１ビットＤ／
Ａ変換器と基本的に同様の動作により、同様の効果が得
られる。
【００５８】
【発明の効果】上述したように本発明によれば、ミュー
ト動作のオン／オフの瞬間にもボツ音の発生を防止で
き、ＩＣ化が容易で低価格で実現可能なアナログミュー
ト回路を有する１ビットＤ／Ａ変換器を提供することが
できる。
ト動作のオン／オフの瞬間にもボツ音の発生を防止で
き、ＩＣ化が容易で低価格で実現可能なアナログミュー
ト回路を有する１ビットＤ／Ａ変換器を提供することが
できる。
【図１】本発明の第１の実施の形態に係るＰＲＺ型１ビ
ットＤ／Ａ変換器の一例を示す回路図。
ットＤ／Ａ変換器の一例を示す回路図。
【図２】図１中のＰＲＺ型１ビットＤ／Ａ変換器の動作
例を示す波形図。
例を示す波形図。
【図３】図１中のアナログ加算回路の等価回路を示す回
路図。
路図。
【図４】図１中のＰＲＺ型１ビットＤ／Ａ変換器の他の
例を示す回路図。
例を示す回路図。
【図５】本発明の第２の実施の形態に係る変形ＰＲＺ型
１ビットＤ／Ａ変換器の一例を示す回路図。
１ビットＤ／Ａ変換器の一例を示す回路図。
【図６】図５中の変形ＰＲＺ型１ビットＤ／Ａ変換器の
動作例を示す波形図。
動作例を示す波形図。
【図７】ΣΔ変調器を使ったＤ／Ａ変換器の一般的構成
およびΣΔ変調器のシステム構成の一例を示す回路図。
およびΣΔ変調器のシステム構成の一例を示す回路図。
【図８】ＮＲＺ出力波形の一例を示す波形図。
【図９】ＲＺ出力波形の一例を示す波形図。
【図１０】ＰＲＺ出力波形の一例を示す波形図。
【図１１】ΣΔ変調器の入力直流オフセットとビート
（アイドリングパターン）の関係を示す図。
（アイドリングパターン）の関係を示す図。
【図１２】従来のアナログミュート回路を備えた１ビッ
トＤ／Ａ変換器の一例を示す回路図。
トＤ／Ａ変換器の一例を示す回路図。
【図１３】従来考えられているアナログミュート回路を
備えた１ビットＤ／Ａ変換器を示す回路図。
備えた１ビットＤ／Ａ変換器を示す回路図。
１０…１ビットＤ／Ａ変換器、 １１、１１ａ…ＲＺ信号発生回路、 １１１…第１のＤ型フリップフロップ回路、 １１２…第１のゲート回路、 １１３…第１のインバータ回路、 １２、１２ａ…ＲＺ反転信号発生回路、 １２１…第２のＤ型フリップフロップ回路、 １２２…第２のゲート回路、 １２３…第２のインバータ回路、 １３ａ…アナログ加算回路、 １３１…演算増幅器、 Ｒ１、Ｒ２…抵抗素子、 １６…ミュート制御回路、 １６１…第３のＤ型フリップフロップ回路、 １６２…第３のインバータ回路、 １７…インバータ回路、 １８…第４のＤ型フリップフロップ回路（遅延回路）、 ２０…アナログフィルタ、 ６１…ディジタルフィルタ、 ６２…直流オフセット加算回路、 ６３…ΣΔ変調器。
Claims (4)
- 【請求項１】 多ビットデジタル信号入力に一定のデジ
タル量の直流オフセット値が加算された出力がΣΔ変調
により変換された振幅情報を有する１ビットデジタルデ
ータが周期Ｔで入力し、前記１ビットディジタルデータ
入力が“１”の時には、前記周期Ｔの内で一定時間Ｔ1
だけ一定電圧ＶH となり、残りの時間Ｔ2 ＝Ｔ−Ｔ1 は
一定電圧ＶL となり、前記１ビットディジタルデータ入
力が“０”の時には、前記周期Ｔの全時間にわたって前
記一定電圧ＶL となる形式のＲＺ信号を発生するＲＺ信
号発生回路と、 前記１ビットディジタルデータ入力が“１”の時には、
前記周期Ｔの内で前記時間Ｔ1 だけ前記一定電圧ＶL と
なり、前記残りの時間Ｔ2 は前記一定電圧ＶHとなり、
前記１ビット入力ディジタルデータ入力が“０”の時に
は、前記周期Ｔの全時間にわたって前記一定電圧ＶH と
なる形式のＲＺ反転信号を発生するＲＺ反転信号発生回
路と、 前記ＲＺ信号とＲＺ反転信号をアナログ加算して両極性
を有するＰＲＺ信号を生成するアナログ加算回路と、 前記アナログ加算回路で生成されたＰＲＺ信号を１ビッ
ト・ディジタル／アナログ変換信号として出力するアナ
ログフィルタと、 ミュート信号入力が活性化することにより、前記ＲＺ信
号発生回路のＲＺ信号出力を前記一定電圧ＶH またはＶ
L に固定し、前記ＲＺ反転信号発生回路のＲＺ反転信号
出力を前記一定電圧ＶL またはＶH に固定するように制
御するミュート制御回路とを具備し、 前記アナログ加算回路は、多ビットデジタル信号入力が
“０”データである時の出力電位の平均値と前記ミュー
ト信号入力が活性化した時の出力電位が等しくなるよう
に構成されていることを特徴とする１ビットＤ／Ａ変換
器。 - 【請求項２】 請求項１記載の１ビットＤ／Ａ変換器に
おいて、さらに、前記ＲＺ信号および前記ＲＺ反転信号
のどちらか一方を前記周期Ｔのｋ（ｋは１以上の整数）
倍遅延させる遅延回路を具備することにより、前記アナ
ログ加算回路で変形ＰＲＺ信号を生成することを特徴と
する１ビットＤ／Ａ変換器。 - 【請求項３】 請求項１または２記載の１ビットＤ／Ａ
変換器において、前記アナログ加算回路は、前記ＲＺ信
号発生回路の出力端子とＲＺ反転信号発生回路の出力端
子をそれぞれ対応して第１の抵抗素子および第２の抵抗
素子の各一端に接続し、前記二つの抵抗素子の各他端を
共通に接続してなり、前記多ビットデジタル信号入力が
“０”データである時の出力電位の平均値と前記ミュー
ト信号入力が活性化した時の出力電位とが等しくなるよ
うに前記二つの抵抗素子の値が設定されていることを特
徴とする１ビットＤ／Ａ変換器。 - 【請求項４】 多ビットデジタル信号入力に一定のデジ
タル量の直流オフセット値を加算するオフセット加算回
路と、前記オフセット加算回路の出力を振幅情報を有す
る１ビットデジタル信号に変換するΣΔ変調器と、前記
ΣΔ変調器から出力する１ビットデジタル信号を所定の
アナログ信号に変換するために設けられた前記請求項１
乃至３のいずれかに記載の１ビットＤ／Ａ変換器とを具
備することを特徴とするＤ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33041095A JP3290873B2 (ja) | 1995-12-19 | 1995-12-19 | １ビットｄ／ａ変換器およびｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33041095A JP3290873B2 (ja) | 1995-12-19 | 1995-12-19 | １ビットｄ／ａ変換器およびｄ／ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09172375A true JPH09172375A (ja) | 1997-06-30 |
| JP3290873B2 JP3290873B2 (ja) | 2002-06-10 |
Family
ID=18232295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33041095A Expired - Fee Related JP3290873B2 (ja) | 1995-12-19 | 1995-12-19 | １ビットｄ／ａ変換器およびｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3290873B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6114981A (en) * | 1997-12-05 | 2000-09-05 | Kabushiki Kaisha Toshiba | D/A converter |
| JP2008017335A (ja) * | 2006-07-07 | 2008-01-24 | Yamaha Corp | Ｄ級増幅器 |
| JP2024069854A (ja) * | 2022-11-10 | 2024-05-22 | 学校法人大阪産業大学 | デルタシグマモジュレータ |
-
1995
- 1995-12-19 JP JP33041095A patent/JP3290873B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6114981A (en) * | 1997-12-05 | 2000-09-05 | Kabushiki Kaisha Toshiba | D/A converter |
| JP2008017335A (ja) * | 2006-07-07 | 2008-01-24 | Yamaha Corp | Ｄ級増幅器 |
| JP2024069854A (ja) * | 2022-11-10 | 2024-05-22 | 学校法人大阪産業大学 | デルタシグマモジュレータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3290873B2 (ja) | 2002-06-10 |
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