JPH09172424A - データハイウェイ用信号速度変換回路 - Google Patents

Abstract

(57)【要約】 【課題】 高いビットレートの速度から低いビットレー
トの速度への変換と低いビットレートの速度から高いビ
ットレートの速度への変換とを同一回路を用いて行う。 【解決手段】 引抜きタイミング発生回路１１は受信ク
ロック信号と引抜きタイミングデータメモリ回路１５か
ら読出した引抜きタイミングデータとを基にメモリ回路
１２の書込みタイミングを発生する。挿入タイミング発
生回路１４は挿入タイミングデータメモリ回路１６から
読出した挿入タイミングデータと送信クロック発生回路
１７で発生された送信クロック信号とを基にメモリ回路
１２の読出しタイミングを発生する。メモリ回路１２は
書込みタイミングによってハイウェイデータ受信回路１
０からのデータを保持し、読出しタイミングによってデ
ータを読出してハイウェイデータ送信回路１３に送出す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデータハイウェイ用
信号速度変換回路に関し、特に互いに伝送速度が異なる
データハイウェイ（時分割多重伝送路）各々を介して伝
送されるデータ信号間の信号速度の変換方法に関する。

【０００２】

【従来の技術】従来、被試験装置で得られた試験結果を
測定装置に伝送する伝送方法においては、被試験装置の
試験結果を被試験装置における伝送速度で送出して記憶
装置に記憶させている。記憶装置に記憶された試験結果
はその中から必要とする試験結果のみをソフトウェアで
読出し、読出した試験結果を測定装置に対してその伝送
速度で送出している。

【０００３】上記のような伝送方法等において伝送速度
が異なるデータハイウェイ間でデータの受渡しを行う場
合には、一方のデータハイウェイの伝送速度を他方のデ
ータハイウェイの伝送速度に変換するために信号速度変
換回路が用いられている。

【０００４】この信号速度変換回路においては、一定の
転送速度で送られてくるディジタル信号をその転送速度
とは異なる転送速度のディジタル信号に変換し、転送速
度を変換したディジタル信号を送信するよう構成されて
いる。

【０００５】すなわち、図５に示すように、入方路２０
１から入力されるＰＣＭ（Ｐｕｌｓｅ Ｃｏｄｅ Ｍｏ
ｄｕｌａｔｉｏｎ）信号は遅延回路２１，２２及びＦＩ
ＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）メモリ
回路２３，２４で速度変換された後に、２つの出方路２
０２，２０３から出力される。

【０００６】ＦＩＦＯメモリ回路２３，２４からの読出
しは夫々読出しパルス作成回路２７，２８で作成される
読出しパルスによって行われ、ＦＩＦＯメモリ回路２
３，２４からのデータが夫々図７に示すフレーム構成
ｂ，ｃになるようなタイミングで行われる。

【０００７】また、ＦＩＦＯメモリ回路２３，２４への
書込みは夫々書込みパルス作成回路２５，２６で作成さ
れる書込みパルスによって行われる。ＦＩＦＯメモリ回
路２３，２４への書込みはＦＩＦＯメモリ回路２３，２
４からの読出しが上記のようなタイミングで行われた時
に、ＦＩＦＯメモリ回路２３，２４が空きになったり、
あるいはあふれたりしないようなタイミングで、必要な
信号についてのみ行われる。

【０００８】入方路２０１からのＰＣＭ信号は遅延回路
２１，２２によって上記のＦＩＦＯメモリ回路２３，２
４への書込みタイミングに適合させられている。上述し
た回路構成はビットレート２．０４８ＭＨｚの３０チャ
ネル方式ＰＣＭ信号のフレーム構成ａをビットレート
１．５３６ＭＨｚの２４チャネル方式ＰＣＭ信号のフレ
ーム構成ｂ，ｃに変換するものである（図７参照）。

【０００９】一方、ビットレート１．５３６ＭＨｚの２
４チャネル方式ＰＣＭ信号のフレーム構成ｂ，ｃをビッ
トレート２．０４８ＭＨｚの３０チャネル方式ＰＣＭ信
号のフレーム構成ａに変換する場合には、図６に示すよ
うな回路構成が用いられる。

【００１０】すなわち、入方路３０１，３０２からのＰ
ＣＭ信号はＦＩＦＯメモリ回路３１，３２で速度変換さ
れた後に、遅延回路３７を介して出方路３０４から出力
される。

【００１１】入方路３０１，３０２からのＰＣＭ信号は
書込みパルス作成回路３３，３４で作成される書込みパ
ルスによってＦＩＦＯメモリ回路３１，３２に書込まれ
る。ＦＩＦＯメモリ回路３１，３２からの読出しは夫々
読出しパルス作成回路３５，３６で作成される読出しパ
ルスによって行われ、読出されたＰＣＭ信号は信号線３
０３上で合成される。

【００１２】ＦＩＦＯメモリ回路３１，３２に対する書
込み及び読出しはＦＩＦＯメモリ回路２３，２４が空き
になったり、あるいはあふれたりせず、しかも信号線３
０３上でＦＩＦＯメモリ回路３１，３２から読出された
ＰＣＭ信号が図７に示すフレーム構成ａとなるようなタ
イミングで行われる。信号線３０３上のＰＣＭ信号は遅
延回路３７によって出方路３０４のタイミングに適合さ
せられている。尚、上記の信号速度変換回路について
は、特開昭５７−２４１４１号公報に開示された技術等
がある。

【００１３】

【発明が解決しようとする課題】上述した従来の被試験
装置で得られた試験結果を測定装置に伝送する伝送方法
では、被試験装置の試験結果を被試験装置における伝送
速度で送出して記憶装置に記憶させ、この記憶装置に記
憶された試験結果の中から必要とする試験結果のみをソ
フトウェアで読出し、読出した試験結果を測定装置に対
してその伝送速度で送出している。

【００１４】したがって、被試験装置の試験結果をリア
ルタイムで測定装置に伝送することができず、また被試
験装置の試験結果を測定装置で即時に処理することがで
きず、処理に時間がかかるとともに、異なる試験結果を
得るためにはソフトウェアの内容を変更しなければなら
ない。

【００１５】一方、上述した信号速度変換回路では、ビ
ットレートに合わせて書込みパルス作成回路と読出しパ
ルス作成回路とが必要になるので、高いビットレートの
速度から低いビットレートの速度に変換する回路と、低
いビットレートの速度から高いビットレートの速度に変
換する回路とを夫々別々に作成しなければならない。

【００１６】そこで、本発明の目的は高いビットレート
の速度から低いビットレートの速度への変換と低いビッ
トレートの速度から高いビットレートの速度への変換と
を同一回路を用いて行うことができるデータハイウェイ
用信号速度変換回路を提供することにある。

【００１７】また、本発明の他の目的は、被試験装置の
試験結果をリアルタイムで測定装置に伝送することがで
き、被試験装置の試験結果を測定装置で即時に処理する
ことができるとともに、異なる試験結果を容易に得るこ
とができるデータハイウェイ用信号速度変換回路を提供
することにある。

【００１８】

【課題を解決するための手段】本発明による第１のデー
タハイウェイ用信号変換回路は、一定ビットレートの速
度でデータ信号を伝送する第１の時分割多重伝送路上の
データ信号を前記一定ビットレートとは異なるビットレ
ートの速度でデータ信号を伝送する第２の時分割多重伝
送路上へのデータ信号に変換して出力するデータハイウ
ェイ用信号速度変換回路であって、前記第１の時分割多
重伝送路上のデータ信号を格納する格納手段と、前記第
１の時分割多重伝送路上のデータ信号の引抜きタイミン
グを示す引抜きタイミングデータを記憶する第１の記憶
手段と、前記第１の記憶手段の内容を基に前記第１の時
分割多重伝送路上のデータ信号の前記格納手段への格納
タイミングを生成する第１のタイミング生成手段と、前
記格納手段に格納されたデータ信号を前記第２の時分割
多重伝送路上へのデータ信号に対する挿入タイミングを
示す挿入タイミングデータを記憶する第２の記憶手段
と、前記第２の記憶手段の内容を基に前記第２の時分割
多重伝送路上へのデータ信号の前記格納手段からの読出
しタイミングを生成する第２のタイミング生成手段とを
備えている。

【００１９】本発明による第２のデータハイウェイ用信
号変換回路は、上記の構成において、前記第１のタイミ
ング生成手段が、前記第１の時分割多重伝送路上のデー
タ信号に伴う受信クロック信号を基に前記第１の記憶手
段から前記引抜きタイミングデータを読出すよう構成さ
れ、前記第２のタイミング生成手段が、前記第２の時分
割多重伝送路上へのデータ信号に伴う送信クロック信号
を基に前記第２の記憶手段から前記挿入タイミングデー
タを読出すよう構成されている。

【００２０】本発明による第３のデータハイウェイ用信
号変換回路は、上記の構成のほかに、前記第１の時分割
多重伝送路上のデータ信号を受信しかつ当該データ信号
を一時保持する受信手段と、前記格納手段から読出した
データ信号を一時保持しかつ当該データ信号を前記第２
の時分割多重伝送路上に送信する送信手段とを具備して
いる。

【００２１】本発明による第４のデータハイウェイ用信
号変換回路は、上記の構成において、前記第１のタイミ
ング生成手段が、前記第１の時分割多重伝送路上のデー
タ信号に伴う受信クロック信号を基に前記第１の記憶手
段に対する読出しアドレスを生成する手段を具備し、前
記第２のタイミング生成手段が、前記第２の時分割多重
伝送路上へのデータ信号に伴う送信クロック信号を基に
前記第２の記憶手段に対する読出しアドレスを生成する
手段を具備している。

【００２２】本発明による第５のデータハイウェイ用信
号変換回路は、一定ビットレートの速度でデータ信号を
伝送する第１の時分割多重伝送路を介して被試験装置か
ら送られてくるデータ信号を前記一定ビットレートとは
異なるビットレートの速度でデータ信号を伝送する第２
の時分割多重伝送路を介して測定装置に送出するデータ
信号に変換して出力するデータハイウェイ用信号速度変
換回路であって、前記第１の時分割多重伝送路上のデー
タ信号を格納する格納手段と、前記被試験装置から予め
定められた所定順序で送られてくるデータ信号の引抜き
タイミングを示す引抜きタイミングデータを記憶する第
１の記憶手段と、前記第１の記憶手段の内容を基に前記
第１の時分割多重伝送路上のデータ信号の前記格納手段
への格納タイミングを生成する第１のタイミング生成手
段と、前記格納手段に格納されたデータ信号を予め定め
られた一定順序で前記測定装置に送出するデータ信号に
対する挿入タイミングを示す挿入タイミングデータを記
憶する第２の記憶手段と、前記第２の記憶手段の内容を
基に前記第２の時分割多重伝送路上へのデータ信号の前
記格納手段からの読出しタイミングを生成する第２のタ
イミング生成手段とを備えている。

【００２３】本発明による第６のデータハイウェイ用信
号変換回路は、上記の構成において、前記第１のタイミ
ング生成手段が、前記第１の時分割多重伝送路上のデー
タ信号に伴う受信クロック信号を基に前記第１の記憶手
段から前記引抜きタイミングデータを読出すよう構成さ
れ、前記第２のタイミング生成手段が、前記第２の時分
割多重伝送路上へのデータ信号に伴う送信クロック信号
を基に前記第２の記憶手段から前記挿入タイミングデー
タを読出すよう構成されている。

【００２４】本発明による第７のデータハイウェイ用信
号変換回路は、上記の構成のほかに、前記第１の時分割
多重伝送路上のデータ信号を受信しかつ当該データ信号
を一時保持する受信手段と、前記格納手段から読出した
データ信号を一時保持しかつ当該データ信号を前記第２
の時分割多重伝送路上に送信する送信手段とを具備して
いる。

【００２５】本発明による第８のデータハイウェイ用信
号変換回路は、上記の構成において、前記第１のタイミ
ング生成手段が、前記第１の時分割多重伝送路上のデー
タ信号に伴う受信クロック信号を基に前記第１の記憶手
段に対する読出しアドレスを生成する手段を具備し、前
記第２のタイミング生成手段は、前記第２の時分割多重
伝送路上へのデータ信号に伴う送信クロック信号を基に
前記第２の記憶手段に対する読出しアドレスを生成する
手段を具備している。

【００２６】

【発明の実施の形態】まず、本発明の作用について以下
に述べる。

【００２７】一定ビットレートの速度でデータ信号を伝
送する第１のデータハイウェイ上のデータ信号の引抜き
タイミングを示す引抜きタイミングデータをタイミング
データメモリ回路に予め記憶するとともに、その一定ビ
ットレートとは異なるビットレートの速度でデータ信号
を伝送する第２のデータハイウェイ上へのデータ信号に
対する挿入タイミングを示す挿入タイミングデータをタ
イミングデータメモリ回路に予め記憶しておく。

【００２８】この引抜きタイミングデータを基に第１の
データハイウェイのデータ信号をメモリ回路に格納し、
挿入タイミングデータを基にデータ信号をメモリ回路か
ら読出して第２のデータハイウェイに送信する。

【００２９】これによって、高いビットレートの速度か
ら低いビットレートの速度への変換と低いビットレート
の速度から高いビットレートの速度への変換とを同一回
路を用いて行うことが可能となる。

【００３０】また、一定ビットレートの速度でデータ信
号を伝送する第１のデータハイウェイを介して被試験装
置から予め定められた所定順序で送られてくるデータ信
号の引抜きタイミングを示す引抜きタイミングデータを
タイミングデータメモリ回路に予め記憶しておくととも
に、その一定ビットレートとは異なるビットレートの速
度でデータ信号を伝送する第２のデータハイウェイを介
して予め定められた一定順序で測定装置に送出するデー
タ信号に対する挿入タイミングを示す挿入タイミングデ
ータをタイミングデータメモリ回路に記憶しておく。

【００３１】この引抜きタイミングデータを基に第１の
データハイウェイ上のデータ信号をメモリ回路に格納
し、挿入タイミングデータを基に第２のデータハイウェ
イ上へのデータ信号のメモリ回路からの読出しを行う。

【００３２】これによって、被試験装置の試験結果をリ
アルタイムで測定装置に伝送することが可能となり、被
試験装置の試験結果を測定装置で即時に処理することが
可能となる。さらに、タイミングデータメモリ回路のタ
イミングデータを夫々書換えることで、異なる試験結果
を容易に得ることが可能となる。

【００３３】次に、本発明の一実施例について図面を参
照して説明する。図１は本発明の一実施例の構成を示す
ブロック図である。図において、データハイウェイ用信
号速度変換回路１は被試験装置３からビットレート３
２．７６８ＭＨｚのデータハイウェイ１０１を介して入
力される試験結果を速度変換し、ビットレート８．１９
２ＭＨｚのデータハイウェイ１０２を介して測定装置４
に送る。

【００３４】データハイウェイ用信号速度変換回路２は
測定装置４からビットレート８．１９２ＭＨｚのデータ
ハイウェイ１０３を介して入力される試験データを速度
変換し、ビットレート３２．７６８ＭＨｚのデータハイ
ウェイ１０４を介して被試験装置３に送る。

【００３５】図２は図１のデータハイウェイ用信号速度
変換回路１の構成を示すブロック図である。図におい
て、データハイウェイ用信号速度変換回路１はハイウェ
イデータ受信回路１０と、引抜きタイミング発生回路１
１と、メモリ回路１２と、ハイウェイデータ送信回路１
３と、挿入タイミング発生回路１４と、引抜きタイミン
グデータメモリ回路１５と、挿入タイミングデータメモ
リ回路１６と、送信クロック発生回路１７とから構成さ
れている。

【００３６】ハイウェイデータ受信回路１０はビットレ
ート３２．７６８ＭＨｚのデータハイウェイ１０１を介
して受信データ信号１１０と受信クロック信号１１１と
を受信し、メモリ回路１２に書込みデータを出力する。

【００３７】引抜きタイミング発生回路１１は受信クロ
ック信号１１１と引抜きタイミングデータメモリ回路１
５から読出した引抜きタイミングデータとを基にメモリ
回路１２の書込みタイミングを発生し、その書込みタイ
ミングをメモリ回路１２に出力する。

【００３８】メモリ回路１２は引抜きタイミング発生回
路１１からの書込みタイミングによってハイウェイデー
タ受信回路１０からの書込みデータを先入れ先出しの順
番で保持する。すなわち、メモリ回路１２には引抜きタ
イミング発生回路１１で発生した引抜きタイミングで受
信データ信号１１０から引抜かれたデータが先入れ先出
しの順番で保持される。

【００３９】また、メモリ回路１２は先入れ先出しの順
番で保持しているデータを挿入タイミング発生回路１４
からの挿入タイミングを基に読出してハイウェイデータ
送信回路１３に送出する。すなわち、メモリ回路１２か
らは先入れ先出しの順番で保持しているデータが挿入タ
イミング発生回路１４で発生した挿入タイミングで読出
されることで、送信データ信号１１２に挿入される。

【００４０】ハイウェイデータ送信回路１３はメモリ回
路１２から読出されたデータ信号を、送信クロック発生
回路１７で発生した送信クロック信号１１３に同期して
送信データ信号１１２として送信する。

【００４１】挿入タイミング発生回路１４は挿入タイミ
ングデータメモリ回路１６から読出した挿入タイミング
データと送信クロック発生回路１７で発生した送信クロ
ック信号１１３とを基にメモリ回路１２の読出しタイミ
ングを発生し、その読出しタイミングをメモリ回路１２
に出力する。

【００４２】引抜きタイミングデータメモリ回路１５に
は受信データ信号１１０からどのタイミングでデータを
引抜くのかを示すタイミングデータが予め格納されてい
る。挿入タイミングデータメモリ回路１６にはメモリ回
路１２から読出したデータをどのタイミングで送信デー
タ信号１１２に挿入するのかを示すタイミングデータが
予め格納されている。

【００４３】送信クロック発生回路１７はビットレート
８．１９２ＭＨｚのデータハイウェイ１０２に送信する
送信クロック信号１１３を発生する。

【００４４】尚、データハイウェイ用信号速度変換回路
２はデータハイウェイ用信号速度変換回路１と同一の構
成となっており、その動作も同様である。但し、ハイウ
ェイデータ受信回路１０及び引抜きタイミング発生回路
１１はビットレート８．１９２ＭＨｚのデータハイウェ
イ１０３のクロック信号で動作し、ハイウェイデータ送
信回路１３及び挿入タイミング発生回路１４はビットレ
ート３２．７６８ＭＨｚのデータハイウェイ１０４のク
ロック信号で動作し、送信クロック発生回路１７はビッ
トレート３２．７６８ＭＨｚのデータハイウェイ１０４
のクロック信号を発生する。

【００４５】図３及び図４は本発明の一実施例による受
信動作及び送信動作とメモリ回路１２の保持内容との関
係を示す図である。これら図１〜図４を用いて本発明の
一実施例の動作について説明する。

【００４６】まず、受信ハイウェイデータ信号１１０に
おいて引抜くべきデータＡ，Ｂ，Ｃ，Ｄが連続する場合
について説明する。この場合、引抜きタイミングデータ
メモリ回路１５にはデータＡ，Ｂ，Ｃ，Ｄのタイミング
に相当するアドレスに“１”のタイミングデータが格納
され、他のタイミングに相当するアドレスに“０”のタ
イミングデータが格納されている。よって、引抜きタイ
ミングデータメモリ回路１５の４つの連続するアドレス
には“１”が格納される。

【００４７】引抜きタイミング発生回路１１は引抜きタ
イミングデータメモリ回路１５のメモリアドレスを生成
するアドレスカウンタ（図示せず）を受信ハイウェイク
ロック信号１１１で順次カウントアップし、このアドレ
スカウンタからのメモリアドレスによって引抜きタイミ
ングデータメモリ回路１５から引抜きタイミングデータ
を読出す。

【００４８】引抜きタイミング発生回路１１は引抜きタ
イミングデータメモリ回路１５から読出した引抜きタイ
ミングデータが“１”であれば、引抜きタイミング１２
１を発生し、書込みタイミングとしてメモリ回路１２に
出力する。

【００４９】したがって、メモリ回路１２には連続する
データＡ，Ｂ，Ｃ，Ｄが引抜きタイミング１２１のタイ
ミングで書込まれる。その際、引抜きタイミング発生回
路１１による引抜きタイミングデータメモリ回路１５か
らの引抜きタイミングデータの読出しと引抜きタイミン
グ１２１の発生とにかかる時間分、ハイウェイデータ受
信回路１０では受信ハイウェイデータ信号１１０が一時
的に保持されている。

【００５０】次に、送信ハイウェイデータ信号１１２に
挿入すべきデータＡ，Ｂ，Ｃ，Ｄが連続する場合につい
て説明する。この場合、挿入タイミングデータメモリ回
路１６にはデータＡ，Ｂ，Ｃ，Ｄのタイミングに相当す
るアドレスに“１”のタイミングデータが格納され、他
のタイミングに相当するアドレスに“０”のタイミング
データが格納されている。よって、挿入タイミングデー
タメモリ回路１６の４つの連続するアドレスには“１”
が格納される。

【００５１】挿入タイミング発生回路１４は挿入タイミ
ングデータメモリ回路１６のメモリアドレスを生成する
アドレスカウンタ（図示せず）を送信ハイウェイクロッ
ク信号１１３で順次カウントアップし、このアドレスカ
ウンタからのメモリアドレスによって挿入タイミングデ
ータメモリ回路１６から挿入タイミングデータを読出
す。

【００５２】挿入タイミング発生回路１４は挿入タイミ
ングデータメモリ回路１６から読出した挿入タイミング
データが“１”であれば、挿入タイミング１２２を発生
し、読出しタイミングとしてメモリ回路１２に出力す
る。

【００５３】したがって、メモリ回路１２からは連続す
るデータＡ，Ｂ，Ｃ，Ｄが挿入タイミング１２２のタイ
ミングで読出され、ハイウェイデータ送信回路１３で送
信ハイウェイデータ１１２に挿入されて送信される。

【００５４】その際、挿入タイミング発生回路１４によ
る挿入タイミングデータメモリ回路１６からの挿入タイ
ミングデータの読出しと挿入タイミング１２２の発生と
にかかる時間分、ハイウェイデータ送信回路１３では送
信ハイウェイデータ信号１１３が一時的に保持される。

【００５５】一方、受信ハイウェイデータ信号１１０に
おいて引抜くべきデータＡ，Ｂ，Ｃ，Ｄが分散している
場合について説明する。この場合、引抜きタイミングデ
ータメモリ回路１５にはデータＡ，Ｂ，Ｃ，Ｄのタイミ
ングに相当するアドレスに“１”のタイミングデータが
格納され、他のタイミングに相当するアドレスに“０”
のタイミングデータが格納されている。よって、引抜き
タイミングデータメモリ回路１５のデータＡ，Ｂ，Ｃ，
Ｄのタイミングに対応するアドレスには“１”が格納さ
れる。

【００５６】引抜きタイミング発生回路１１は引抜きタ
イミングデータメモリ回路１５のメモリアドレスを生成
するアドレスカウンタを受信ハイウェイクロック信号１
１１で順次カウントアップし、このアドレスカウンタか
らのメモリアドレスによって引抜きタイミングデータメ
モリ回路１５から引抜きタイミングデータを読出す。

【００５７】引抜きタイミング発生回路１１は引抜きタ
イミングデータメモリ回路１５から読出した引抜きタイ
ミングデータが“１”であれば、引抜きタイミング１２
１を発生し、書込みタイミングとしてメモリ回路１２に
出力する。

【００５８】したがって、メモリ回路１２には分散する
データＡ，Ｂ，Ｃ，Ｄが引抜きタイミング１２１のタイ
ミングで連続的に書込まれる。その際、引抜きタイミン
グ発生回路１１による引抜きタイミングデータメモリ回
路１５からの引抜きタイミングデータの読出しと引抜き
タイミング１２１の発生とにかかる時間分、ハイウェイ
データ受信回路１０では受信ハイウェイデータ信号１１
０が一時的に保持されている。

【００５９】次に、送信ハイウェイデータ信号１１２に
挿入すべきデータＡ，Ｂ，Ｃ，Ｄが分散する場合につい
て説明する。この場合、挿入タイミングデータメモリ回
路１６にはデータＡ，Ｂ，Ｃ，Ｄのタイミングに相当す
るアドレスに“１”のタイミングデータが格納され、他
のタイミングに相当するアドレスに“０”のタイミング
データが格納されている。よって、挿入タイミングデー
タメモリ回路１６のデータＡ，Ｂ，Ｃ，Ｄのタイミング
に対応するアドレスには“１”が格納される。

【００６０】挿入タイミング発生回路１４は挿入タイミ
ングデータメモリ回路１６のメモリアドレスを生成する
アドレスカウンタを送信ハイウェイクロック信号１１３
で順次カウントアップし、このアドレスカウンタからの
メモリアドレスによって挿入タイミングデータメモリ回
路１６から挿入タイミングデータを読出す。

【００６１】挿入タイミング発生回路１４は挿入タイミ
ングデータメモリ回路１６から読出した挿入タイミング
データが“１”であれば、挿入タイミング１２２を発生
し、読出しタイミングとしてメモリ回路１２に出力す
る。

【００６２】したがって、メモリ回路１２からは連続す
るデータＡ，Ｂ，Ｃ，Ｄが挿入タイミング１２２のタイ
ミングで読出され、ハイウェイデータ送信回路１３で送
信ハイウェイデータ１１２に分散して挿入されて送信さ
れる。この場合、データＡ，Ｂは連続して挿入され、そ
れから１チャネル開けてデータＣ，Ｄが連続して挿入さ
れる。

【００６３】その際、挿入タイミング発生回路１４によ
る挿入タイミングデータメモリ回路１６からの挿入タイ
ミングデータの読出しと挿入タイミング１２２の発生と
にかかる時間分、ハイウェイデータ送信回路１３では送
信ハイウェイデータ信号１１３が一時的に保持される。

【００６４】実際には測定装置４が測定処理に用いる被
試験装置３の試験結果は分散して送られてくる場合が多
く、予めそれらの試験結果を引抜いてから信号速度の変
換を行い、それら引抜いた試験結果を所望の位置に配置
して測定装置４に送っているので、測定装置４において
被試験装置３の試験結果を収集するためのソフトウェア
は不用となる。

【００６５】上述した説明では、４つのデータＡ，Ｂ，
Ｃ，Ｄに対する引抜き及び挿入について説明したが、引
抜きのデータ数と挿入のデータ数とが一致していれば、
任意のデータ数に対応可能であるとともに、それらの引
抜き及び挿入のタイミングも任意に設定可能である。

【００６６】また、上述した説明では、信号速度がビッ
トレート８．１９２ＭＨｚ及びビットレート３２．７６
８ＭＨｚの場合について説明したが、本発明は任意の信
号速度について適用することが可能である。

【００６７】このように、一定ビットレートの速度でデ
ータ信号を伝送するデータハイウェイ１０１上のデータ
信号の引抜きタイミングを示す引抜きタイミングデータ
を引抜きタイミングデータメモリ回路１５に予め記憶す
るとともに、その一定ビットレートとは異なるビットレ
ートの速度でデータ信号を伝送するデータハイウェイ１
０２上へのデータ信号に対する挿入タイミングを示す挿
入タイミングデータを挿入タイミングデータメモリ回路
１６に予め記憶しておき、引抜きタイミングデータを基
にデータハイウェイ１０１のデータ信号をメモリ回路１
２に格納し、挿入タイミングデータを基にデータ信号を
メモリ回路１２から読出してデータハイウェイ１０２に
送信することによって、高いビットレートの速度から低
いビットレートの速度への変換と低いビットレートの速
度から高いビットレートの速度への変換とを同一回路を
用いて行うことができる。

【００６８】また、一定ビットレートの速度でデータ信
号を伝送するデータハイウェイ１０１を介して被試験装
置３から予め定められた所定順序で送られてくるデータ
信号の引抜きタイミングを示す引抜きタイミングデータ
を引抜きタイミングデータメモリ回路１５に予め記憶し
ておくとともに、その一定ビットレートとは異なるビッ
トレートの速度でデータ信号を伝送するデータハイウェ
イ１０２を介して予め定められた一定順序で測定装置４
に送出するデータ信号に対する挿入タイミングを示す挿
入タイミングデータを挿入タイミングデータメモリ回路
１６に記憶しておき、引抜きタイミングデータを基にデ
ータハイウェイ１０１上のデータ信号をメモリ回路１２
に格納し、挿入タイミングデータを基にデータハイウェ
イ１０２上へのデータ信号のメモリ回路１２からの読出
しを行うことによって、被試験装置３の試験結果をリア
ルタイムで測定装置４に伝送することができ、被試験装
置３の試験結果を測定装置４で即時に処理することがで
きる。

【００６９】さらに、引抜きタイミングデータメモリ回
路１５及び挿入タイミングデータメモリ回路１６のタイ
ミングデータを夫々書換えることで、異なる試験結果を
容易に得ることができる。

【００７０】

【発明の効果】以上説明したように本発明のデータハイ
ウェイ用信号速度変換回路によれば、一定ビットレート
の速度でデータ信号を伝送する第１の時分割多重伝送路
上のデータ信号の引抜きタイミングを示す引抜きタイミ
ングデータを予め記憶しておくとともに、その一定ビッ
トレートとは異なるビットレートの速度でデータ信号を
伝送する第２の時分割多重伝送路上へのデータ信号に対
する挿入タイミングを示す挿入タイミングデータを記憶
しておき、引抜きタイミングデータを基に第１の時分割
多重伝送路上のデータ信号を格納手段に格納し、挿入タ
イミングデータを基に第２の時分割多重伝送路上へのデ
ータ信号の格納手段からの読出しを行うことによって、
高いビットレートの速度から低いビットレートの速度へ
の変換と低いビットレートの速度から高いビットレート
の速度への変換とを同一回路を用いて行うことができる
という効果がある。

【００７１】また、本発明の他のデータハイウェイ用信
号速度変換回路によれば、一定ビットレートの速度でデ
ータ信号を伝送する第１の時分割多重伝送路を介して被
試験装置から予め定められた所定順序で送られてくるデ
ータ信号の引抜きタイミングを示す引抜きタイミングデ
ータを予め記憶しておくとともに、その一定ビットレー
トとは異なるビットレートの速度でデータ信号を伝送す
る第２の時分割多重伝送路を介して予め定められた一定
順序で測定装置に送出するデータ信号に対する挿入タイ
ミングを示す挿入タイミングデータを記憶しておき、引
抜きタイミングデータを基に第１の時分割多重伝送路上
のデータ信号を格納手段に格納し、挿入タイミングデー
タを基に第２の時分割多重伝送路上へのデータ信号の格
納手段からの読出しを行うことによって、被試験装置の
試験結果をリアルタイムで測定装置に伝送することがで
き、被試験装置の試験結果を測定装置で即時に処理する
ことができるとともに、異なる試験結果を容易に得るこ
とができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】図１のデータハイウェイ用信号速度変換回路の
構成を示すブロック図である。

【図３】本発明の一実施例による受信動作及び送信動作
とメモリ回路の保持内容との関係を示す図である。

【図４】本発明の一実施例による受信動作及び送信動作
とメモリ回路の保持内容との関係を示す図である。

【図５】従来例の高いビットレートの速度から低いビッ
トレートの速度への変換を行う信号速度変換回路の構成
を示すブロック図である。

【図６】従来例の低いビットレートの速度から高いビッ
トレートの速度への変換を行う信号速度変換回路の構成
を示すブロック図である。

【図７】従来例のフレーム構成例を示す図である。

【符号の説明】

１，２ データハイウェイ用信号速度変換回路 ３ 被試験装置 ４ 測定装置 １０ ハイウェイデータ受信回路 １１ 引抜きタイミング発生回路 １２ メモリ回路 １３ ハイウェイデータ送信回路 １４ 挿入タイミング発生回路 １５ 引抜きタイミングデータメモリ回路 １６ 挿入タイミングデータメモリ回路 １７ 送信クロック発生回路

Claims (8)

【特許請求の範囲】
1. 【請求項１】 一定ビットレートの速度でデータ信号を
   伝送する第１の時分割多重伝送路上のデータ信号を前記
   一定ビットレートとは異なるビットレートの速度でデー
   タ信号を伝送する第２の時分割多重伝送路上へのデータ
   信号に変換して出力するデータハイウェイ用信号速度変
   換回路であって、前記第１の時分割多重伝送路上のデー
   タ信号を格納する格納手段と、前記第１の時分割多重伝
   送路上のデータ信号の引抜きタイミングを示す引抜きタ
   イミングデータを記憶する第１の記憶手段と、前記第１
   の記憶手段の内容を基に前記第１の時分割多重伝送路上
   のデータ信号の前記格納手段への格納タイミングを生成
   する第１のタイミング生成手段と、前記格納手段に格納
   されたデータ信号を前記第２の時分割多重伝送路上への
   データ信号に対する挿入タイミングを示す挿入タイミン
   グデータを記憶する第２の記憶手段と、前記第２の記憶
   手段の内容を基に前記第２の時分割多重伝送路上へのデ
   ータ信号の前記格納手段からの読出しタイミングを生成
   する第２のタイミング生成手段とを有することを特徴と
   するデータハイウェイ用信号速度変換回路。
2. 【請求項２】 前記第１のタイミング生成手段は、前記
   第１の時分割多重伝送路上のデータ信号に伴う受信クロ
   ック信号を基に前記第１の記憶手段から前記引抜きタイ
   ミングデータを読出すよう構成し、 前記第２のタイミング生成手段は、前記第２の時分割多
   重伝送路上へのデータ信号に伴う送信クロック信号を基
   に前記第２の記憶手段から前記挿入タイミングデータを
   読出すよう構成したことを特徴とする請求項１記載のデ
   ータハイウェイ用信号速度変換回路。
3. 【請求項３】 前記第１の時分割多重伝送路上のデータ
   信号を受信しかつ当該データ信号を一時保持する受信手
   段と、前記格納手段から読出したデータ信号を一時保持
   しかつ当該データ信号を前記第２の時分割多重伝送路上
   に送信する送信手段とを含むことを特徴とする請求項１
   または請求項２記載のデータハイウェイ用信号速度変換
   回路。
4. 【請求項４】 前記第１のタイミング生成手段は、前記
   第１の時分割多重伝送路上のデータ信号に伴う受信クロ
   ック信号を基に前記第１の記憶手段に対する読出しアド
   レスを生成する手段を含み、 前記第２のタイミング生成手段は、前記第２の時分割多
   重伝送路上へのデータ信号に伴う送信クロック信号を基
   に前記第２の記憶手段に対する読出しアドレスを生成す
   る手段を含むことを特徴とする請求項１から請求項３の
   いずれか記載のデータハイウェイ用信号速度変換回路。
5. 【請求項５】 一定ビットレートの速度でデータ信号を
   伝送する第１の時分割多重伝送路を介して被試験装置か
   ら送られてくるデータ信号を前記一定ビットレートとは
   異なるビットレートの速度でデータ信号を伝送する第２
   の時分割多重伝送路を介して測定装置に送出するデータ
   信号に変換して出力するデータハイウェイ用信号速度変
   換回路であって、前記第１の時分割多重伝送路上のデー
   タ信号を格納する格納手段と、前記被試験装置から予め
   定められた所定順序で送られてくるデータ信号の引抜き
   タイミングを示す引抜きタイミングデータを記憶する第
   １の記憶手段と、前記第１の記憶手段の内容を基に前記
   第１の時分割多重伝送路上のデータ信号の前記格納手段
   への格納タイミングを生成する第１のタイミング生成手
   段と、前記格納手段に格納されたデータ信号を予め定め
   られた一定順序で前記測定装置に送出するデータ信号に
   対する挿入タイミングを示す挿入タイミングデータを記
   憶する第２の記憶手段と、前記第２の記憶手段の内容を
   基に前記第２の時分割多重伝送路上へのデータ信号の前
   記格納手段からの読出しタイミングを生成する第２のタ
   イミング生成手段とを有することを特徴とするデータハ
   イウェイ用信号速度変換回路。
6. 【請求項６】 前記第１のタイミング生成手段は、前記
   第１の時分割多重伝送路上のデータ信号に伴う受信クロ
   ック信号を基に前記第１の記憶手段から前記引抜きタイ
   ミングデータを読出すよう構成し、 前記第２のタイミング生成手段は、前記第２の時分割多
   重伝送路上へのデータ信号に伴う送信クロック信号を基
   に前記第２の記憶手段から前記挿入タイミングデータを
   読出すよう構成したことを特徴とする請求項５記載のデ
   ータハイウェイ用信号速度変換回路。
7. 【請求項７】 前記第１の時分割多重伝送路上のデータ
   信号を受信しかつ当該データ信号を一時保持する受信手
   段と、前記格納手段から読出したデータ信号を一時保持
   しかつ当該データ信号を前記第２の時分割多重伝送路上
   に送信する送信手段とを含むことを特徴とする請求項５
   または請求項６記載のデータハイウェイ用信号速度変換
   回路。
8. 【請求項８】 前記第１のタイミング生成手段は、前記
   第１の時分割多重伝送路上のデータ信号に伴う受信クロ
   ック信号を基に前記第１の記憶手段に対する読出しアド
   レスを生成する手段を含み、 前記第２のタイミング生成手段は、前記第２の時分割多
   重伝送路上へのデータ信号に伴う送信クロック信号を基
   に前記第２の記憶手段に対する読出しアドレスを生成す
   る手段を含むことを特徴とする請求項５から請求項７の
   いずれか記載のデータハイウェイ用信号速度変換回路。