JPH0917879A - ヒューズバンク - Google Patents

ヒューズバンク

Info

Publication number
JPH0917879A
JPH0917879A JP8177202A JP17720296A JPH0917879A JP H0917879 A JPH0917879 A JP H0917879A JP 8177202 A JP8177202 A JP 8177202A JP 17720296 A JP17720296 A JP 17720296A JP H0917879 A JPH0917879 A JP H0917879A
Authority
JP
Japan
Prior art keywords
substrate
range
supply potential
doped
fuse
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8177202A
Other languages
English (en)
Other versions
JP3939783B2 (ja
Inventor
Heinz Hebbeker
ヘベカー ハインツ
Werner Reczek
レクツエク ウエルナー
Dominique Savignac
サビニアク ドミニク
Hartmud Terletzki
テルレツキ ハルトムート
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens Corp
Original Assignee
Siemens Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Corp filed Critical Siemens Corp
Publication of JPH0917879A publication Critical patent/JPH0917879A/ja
Application granted granted Critical
Publication of JP3939783B2 publication Critical patent/JP3939783B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/49—Adaptable interconnections, e.g. fuses or antifuses
    • H10W20/493—Fuses, i.e. interconnections changeable from conductive to non-conductive
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/931—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs characterised by the dispositions of the protective arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W42/00—Arrangements for protection of devices
    • H10W42/80—Arrangements for protection of devices protecting against overcurrent or overload, e.g. fuses or shunts

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Fuses (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】 【課題】 ヒューズバンクにおいて、両方のドープ範囲
により形成される寄生的なトランジスタにおけるＥＳＤ
損傷を防止する。 【解決手段】 基板１の上にこの基板から絶縁されてい
るヒューズリンク２を有し、基板１に、ヒューズリンク
２を囲んで、ガードリングである第１のドープ範囲５が
あり、第１のドープ範囲５に隣接して、またこの範囲か
ら絶縁範囲７により隔てられて、第１のドープ範囲５と
同じ導電形（ｎ+ ）の第２のドープ範囲６があり、第１
のドープ範囲５が高抵抗の半導体デバイスＴLDD を介し
て第１の供給電位ＶＤＤと接続されており、第２のドー
プ範囲６が第２の供給電位ＶＳＳと接続されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はヒューズバンクに関
する。
【０００２】
【従来の技術】ヒューズバンクは集積回路の一部であ
る。ヒューズバンクは集積回路の基板の上側にこの基板
から絶縁されているヒューズリンクを有する。ヒューズ
リンク（短縮して“ヒューズ”とも呼ばれる）は、たと
えば機械的または熱的に分離可能または破壊可能な電気
伝導性の範囲の部分である。一般に知られているよう
に、集積回路の製造プロセスの終了時にそのヒューズリ
ンクの選択的な分離により集積回路の機器構成（コンフ
ィギュレーション）が行われる。通常レーザーにより行
われるヒューズリンクの分離により集積回路上の保護層
がヒューズリンクの範囲内で破壊され、また荷電粒子
（イオン）がヒューズリンクの下にある基板に到達する
ことになる。基板中のこれらのイオンの移動を阻止する
ため、しばしば、ヒューズリンクの周りの範囲を囲むい
わゆる“ガードリング”が設けられている。ガードリン
グはその際にヒューズリンクの下側の基板内にヒューズ
リンクを巡って配置されており、またたとえば拡散によ
り形成することができる。
【０００３】これらのガードリングはいわゆる“ゲッタ
ー機能”を果たす。すなわち、ガードリングはイオンを
捕捉する。そのためにガードリングはそれぞれ集積回路
の供給電位と接続されている。
【０００４】第１のドープ範囲であるガードリングに同
じ導電形の第２のドープ範囲が隣接しており、またこの
第２のドープ範囲が第１のドープ範囲とは異なる供給電
位と接続されていると、ＥＳＤ（静電放電）の生起の際
に両方のドープ範囲およびそれらの間にある絶縁により
形成される寄生的な電界効果トランジスタのブレークダ
ウンに通じ得る。寄生的なトランジスタの破壊的なブレ
ークダウンを防止するため、ブレークダウン電圧を高く
するように、両ドープ範囲間の間隔を広げることができ
る。しかしこのことは追加的なレイアウト面積を必要と
する。
【０００５】
【発明が解決しようとする課題】本発明の課題は、両方
のドープ範囲により形成される寄生的なトランジスタに
おけるＥＳＤ損傷を防止する他の解決策を見い出すこと
にある。
【０００６】
【課題を解決するための手段】この課題は請求項１の特
徴部分により解決される。
【０００７】本発明の実施態様は従属請求項に記載され
ている。
【０００８】
【実施例】以下、図面により本発明を一層詳細に説明す
る。
【０００９】図面にはヒューズバンクが平面図で示され
ている。基板１の上側にこの実施例ではこの基板から絶
縁されている２つのヒューズリンク２が位置している。
これらのヒューズリンクはそれぞれより広い幅の導電性
範囲８の構成部分である。ヒューズリンク２の下側にこ
れらのヒューズリンクを囲んで基板１の表面に２つのガ
ードリングが位置している。一方のガードリングは第１
のドープされた範囲５として、また他方のガードリング
は第３のドープされた範囲４として形成されている。両
ガードリングは互いに反対の導電形を有する。それらは
互いに絶縁範囲９により隔てられている。
【００１０】この実施例では強くｎドープされている
（ｎ+ ）第１のドープ範囲５は高抵抗の半導体デバイス
ＴLDD を介して、たとえば正である第１の供給電位ＶＤ
Ｄと接続されている。高抵抗の半導体デバイスＴLDD は
この実施例では、ダイオードのように作用するようにド
レインおよびゲートを互いに接続されているＬＤＤトラ
ンジスタとして形成されている。ＬＤＤトランジスタは
ゲートのほうを向いた側でゲートと反対のほうを向いた
側よりも弱くドープされているドレイン領域を有する
（ＬＤＤ＝軽くドープされたドレイン）。
【００１１】第３のドープ範囲４は、たとえば負の基板
バイアス電圧である第３の供給電位ＶＢＢと接続されて
いる。この範囲４は本発明の他の実施例では省略するこ
ともできる。
【００１２】第１のドープ範囲５に隣接して、またこの
範囲から絶縁範囲７により隔てられて、第１のドープ範
囲５と同じ導電形の第２のドープ範囲６がある。しかし
第２のドープ範囲６は、たとえば接地電位である第２の
供給電位ＶＳＳと接続されている。いま第１の供給電位
ＶＤＤまたは第２の供給電位ＶＳＳに対する接続ピンの
静電的負荷が生ずると、第１のドープ範囲５および第２
のドープ範囲６およびそれらの間に位置している絶縁範
囲７により形成される寄生的なトランジスタのブレーク
ダウンが生じ得る。しかし本発明によれば高抵抗の半導
体デバイスＴLD D が第１の供給電位ＶＤＤと第１のドー
プ範囲５との間に設けられているので、ブレークダウン
と結び付けられる電流はその高さを制限され、また損傷
が防止される。
【００１３】本発明の他の実施例では、ドープ範囲４、
５、６が反対の導電形であること、また供給電位ＶＢ
Ｂ、ＶＤＤ、ＶＳＳがそれぞれ前記の実施例の場合とは
異なる極性を有することが可能である。
【図面の簡単な説明】
【図１】本発明によるヒューズバンクの平面図。
【符号の説明】
１ 基板 ２ ヒューズリンク ４ 第３のドープ範囲 ５ 第１のドープ範囲 ６ 第２のドープ範囲 ７、９ 絶縁範囲 ＴLDD 高抵抗の半導体デバイス ＶＤＤ 第１の供給電位 ＶＳＳ 第２の供給電位 ＶＢＢ 第３の供給電位
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ドミニク サビニアク ドイツ連邦共和国 85737 イスマニング バーンホフシユトラーセ ２ (72)発明者 ハルトムート テルレツキ ドイツ連邦共和国 81827 ミユンヘン シユペルバーシユトラーセ ４

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 基板（１）の上にこの基板から絶縁され
    ているヒューズリンク（２）を有し、基板（１）にヒュ
    ーズリンク（２）を囲んでガードリングである第１のド
    ープ範囲（５）が位置しており、第１のドープ範囲
    （５）に隣接してまたこの範囲から絶縁範囲（７）によ
    り隔てられて第１のドープ範囲（５）と同じ導電形（ｎ
    + ）の第２のドープ範囲（６）が位置しており、第１の
    ドープ範囲（５）が高抵抗の半導体デバイス（ＴLDD）
    を介して第１の供給電位（ＶＤＤ）と接続されており、
    第２のドープ範囲（６）が第２の供給電位（ＶＳＳ）と
    接続されていることを特徴とするヒューズバンク。
  2. 【請求項２】 高抵抗の半導体デバイス（ＴLDD ）がＬ
    ＤＤトランジスタであることを特徴とする請求項１記載
    の半導体装置。
JP17720296A 1995-06-23 1996-06-19 ヒューズバンク Expired - Fee Related JP3939783B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP95109853A EP0750343B1 (de) 1995-06-23 1995-06-23 Bank von Schmelzsicherungen mit ESD-Schutz
AT95109853.2 1995-06-23

Publications (2)

Publication Number Publication Date
JPH0917879A true JPH0917879A (ja) 1997-01-17
JP3939783B2 JP3939783B2 (ja) 2007-07-04

Family

ID=8219383

Family Applications (1)

Application Number Title Priority Date Filing Date
JP17720296A Expired - Fee Related JP3939783B2 (ja) 1995-06-23 1996-06-19 ヒューズバンク

Country Status (7)

Country Link
US (1) US5661331A (ja)
EP (1) EP0750343B1 (ja)
JP (1) JP3939783B2 (ja)
KR (1) KR100283807B1 (ja)
AT (1) ATE159616T1 (ja)
DE (1) DE59500861D1 (ja)
TW (1) TW386301B (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5498895A (en) * 1993-07-07 1996-03-12 Actel Corporation Process ESD protection devices for use with antifuses
US5567643A (en) * 1994-05-31 1996-10-22 Taiwan Semiconductor Manufacturing Company Method of forming contamination guard ring for semiconductor integrated circuit applications
US6008523A (en) * 1998-08-26 1999-12-28 Siemens Aktiengesellschaft Electrical fuses with tight pitches and method of fabrication in semiconductors
KR100275750B1 (ko) * 1998-11-05 2000-12-15 윤종용 반도체 메모리 장치의 레이저 퓨즈 박스의 배선 배치
US6486526B1 (en) 1999-01-04 2002-11-26 International Business Machines Corporation Crack stop between neighboring fuses for protection from fuse blow damage
US6433403B1 (en) * 1999-04-21 2002-08-13 Micron Technology, Inc. Integrated circuit having temporary conductive path structure and method for forming the same
US6323535B1 (en) 2000-06-16 2001-11-27 Infineon Technologies North America Corp. Electrical fuses employing reverse biasing to enhance programming
US6876058B1 (en) 2003-10-14 2005-04-05 International Business Machines Corporation Wiring protection element for laser deleted tungsten fuse

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3276981D1 (en) * 1981-10-09 1987-09-17 Toshiba Kk Semiconductor device having a fuse element
JPS6098664A (ja) * 1983-11-02 1985-06-01 Mitsubishi Electric Corp 半導体記憶装置
JPH0828422B2 (ja) * 1988-04-30 1996-03-21 松下電子工業株式会社 半導体装置
JPH0697379A (ja) * 1992-09-16 1994-04-08 Yamaha Corp Ｌｓｉチップ等の静電破壊防止回路

Also Published As

Publication number Publication date
ATE159616T1 (de) 1997-11-15
DE59500861D1 (de) 1997-11-27
TW386301B (en) 2000-04-01
US5661331A (en) 1997-08-26
HK1001937A1 (en) 1998-07-17
KR970003936A (ko) 1997-01-29
KR100283807B1 (ko) 2001-04-02
JP3939783B2 (ja) 2007-07-04
EP0750343A1 (de) 1996-12-27
EP0750343B1 (de) 1997-10-22

Similar Documents

Publication Publication Date Title
US6306695B1 (en) Modified source side inserted anti-type diffusion ESD protection device
US6384463B1 (en) High voltage shield
US6611027B2 (en) Protection transistor with improved edge structure
JPH0828426B2 (ja) Ｉｇｆｅｔ集積回路の静電放電からの保護
EP0415255B1 (en) Protection circuit for use in semiconductor integrated circuit device
EP0253105B1 (en) Integrated circuit with improved protective device
US7113377B2 (en) Electrostatic discharge protection device comprising several thyristors
JP3939783B2 (ja) ヒューズバンク
KR100387189B1 (ko) 절연체상반도체장치및그보호회로
JPH11168180A (ja) 半導体装置
JP3472911B2 (ja) 半導体装置
US5861656A (en) High voltage integrated circuit
US20100102379A1 (en) Lateral diffused metal oxide semiconductor device
KR100294019B1 (ko) 반도체칩의정전기보호용트랜지스터
JP4034992B2 (ja) 半導体装置
EP0917200A1 (en) Semiconductor device, electrostatic discharge protection device, and dielectric breakdown preventing method
US6534834B1 (en) Polysilicon bounded snapback device
JP3314760B2 (ja) 静電保護素子、静電保護回路及び半導体装置
EP0198468A2 (en) Protective device for integrated circuit
US4727405A (en) Protective network
JP3203831B2 (ja) 静電破壊保護トランジスタ
US5962898A (en) Field-effect transistor
US5521413A (en) Semiconductor device having a solid metal wiring with a contact portion for improved protection
US6452252B1 (en) Semiconductor device
JP2776569B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050725

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060928

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061226

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070201

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070206

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070301

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070329

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110406

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120406

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120406

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130406

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees