JPH0917893A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0917893A JPH0917893A JP7161877A JP16187795A JPH0917893A JP H0917893 A JPH0917893 A JP H0917893A JP 7161877 A JP7161877 A JP 7161877A JP 16187795 A JP16187795 A JP 16187795A JP H0917893 A JPH0917893 A JP H0917893A
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- gate oxide
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- film
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Abstract
(57)【要約】
【目的】本発明は、異なる膜厚のゲート酸化膜を有する
半導体ＭＯＳ素子の製造方法において、ゲート酸化膜を
高品質化できるようにすることを最も主要な特徴とす
る。 【構成】たとえば、半導体基板１１上の、薄いゲート酸
化膜を形成する領域のみに酸化膜を形成した後、再度の
酸化によって、上記半導体基板１１の全面に酸化膜を形
成する。その酸化膜を除去した後、上記半導体基板１１
の表面に薄いゲート酸化膜１５を形成するとともに、上
記半導体基板１１上の厚いゲート酸化膜を形成する領域
に形成された薄いゲート酸化膜１５を除去する。そし
て、新たに厚いゲート酸化膜を形成する領域に厚いゲー
ト酸化膜１９を形成することで、厚いゲート酸化膜１９
の基板内部側への後退量を抑制し、酸素析出物を取り込
む確率を減少させるようになっている。
半導体ＭＯＳ素子の製造方法において、ゲート酸化膜を
高品質化できるようにすることを最も主要な特徴とす
る。 【構成】たとえば、半導体基板１１上の、薄いゲート酸
化膜を形成する領域のみに酸化膜を形成した後、再度の
酸化によって、上記半導体基板１１の全面に酸化膜を形
成する。その酸化膜を除去した後、上記半導体基板１１
の表面に薄いゲート酸化膜１５を形成するとともに、上
記半導体基板１１上の厚いゲート酸化膜を形成する領域
に形成された薄いゲート酸化膜１５を除去する。そし
て、新たに厚いゲート酸化膜を形成する領域に厚いゲー
ト酸化膜１９を形成することで、厚いゲート酸化膜１９
の基板内部側への後退量を抑制し、酸素析出物を取り込
む確率を減少させるようになっている。
Description
【０００１】
【産業上の利用分野】この発明は、たとえば半導体基板
上に異なる膜厚のゲート酸化膜を設けるようにしてなる
半導体装置の製造方法に関するもので、特にあらかじめ
非酸化性ガス雰囲気中で熱処理された半導体基板を使用
して半導体ＭＯＳ（Metal Oxide Semiconductor ）素子
を製造する場合に用いられるものである。
上に異なる膜厚のゲート酸化膜を設けるようにしてなる
半導体装置の製造方法に関するもので、特にあらかじめ
非酸化性ガス雰囲気中で熱処理された半導体基板を使用
して半導体ＭＯＳ（Metal Oxide Semiconductor ）素子
を製造する場合に用いられるものである。
【０００２】
【従来の技術】従来、異なる膜厚のゲート酸化膜を有す
る半導体ＭＯＳ素子においては、ゲート酸化膜の厚さに
よって半導体基板の消費（酸化）される量が異なり、厚
いゲート酸化膜ほど、ゲート酸化膜の半導体基板との界
面の位置が基板内部側へ後退する、つまり薄いゲート酸
化膜よりも厚いゲート酸化膜の方がより基板の内部に深
く形成されるようになっている。
る半導体ＭＯＳ素子においては、ゲート酸化膜の厚さに
よって半導体基板の消費（酸化）される量が異なり、厚
いゲート酸化膜ほど、ゲート酸化膜の半導体基板との界
面の位置が基板内部側へ後退する、つまり薄いゲート酸
化膜よりも厚いゲート酸化膜の方がより基板の内部に深
く形成されるようになっている。
【０００３】さて、半導体ＭＯＳ素子などにおけるゲー
ト酸化膜の劣化を助長する因子として、結晶引き上げ時
に半導体基板内に混入した過剰な酸素による酸素析出物
があげられる。
ト酸化膜の劣化を助長する因子として、結晶引き上げ時
に半導体基板内に混入した過剰な酸素による酸素析出物
があげられる。
【０００４】酸素析出物は、ＭＯＳの製造工程を経る際
に深さプロファイルを持ち、基板の表層では低く、基板
の内部では高い密度を持つことが判明している。特に、
あらかじめ非酸化性ガス雰囲気中で熱処理した基板にあ
っては、基板の表層付近では低く、基板内部で高い密度
を持つという、酸素析出物の深さプロファイルの特徴が
より顕著となる。
に深さプロファイルを持ち、基板の表層では低く、基板
の内部では高い密度を持つことが判明している。特に、
あらかじめ非酸化性ガス雰囲気中で熱処理した基板にあ
っては、基板の表層付近では低く、基板内部で高い密度
を持つという、酸素析出物の深さプロファイルの特徴が
より顕著となる。
【０００５】このため、ゲート酸化膜の形成位置が基板
の内部側へ後退すると、基板の内部に存在する酸素析出
物がゲート酸化膜中に取り込まれる確率が高くなり、ゲ
ート酸化膜の耐圧が劣化しやすくなる。
の内部側へ後退すると、基板の内部に存在する酸素析出
物がゲート酸化膜中に取り込まれる確率が高くなり、ゲ
ート酸化膜の耐圧が劣化しやすくなる。
【０００６】また、ゲート酸化膜の膜厚に着目すると、
ゲート酸化膜はその膜厚が厚くなるほど、より多くの基
板を酸化し、より後退した位置の基板を使用することに
なる。したがって、厚いゲート酸化膜の方が、酸素析出
物を取り込む確率が高くなり、不良率は増加する傾向に
ある。
ゲート酸化膜はその膜厚が厚くなるほど、より多くの基
板を酸化し、より後退した位置の基板を使用することに
なる。したがって、厚いゲート酸化膜の方が、酸素析出
物を取り込む確率が高くなり、不良率は増加する傾向に
ある。
【０００７】このような理由により、Ｅ2 ＰＲＯＭ（El
ectrically Erasable ProgrammableRead-Only Memory
）などの厚いゲート酸化膜に高電界のストレスが加え
られる半導体ＭＯＳ素子においては、厚いゲート酸化膜
の品質の低下が懸念されていた。
ectrically Erasable ProgrammableRead-Only Memory
）などの厚いゲート酸化膜に高電界のストレスが加え
られる半導体ＭＯＳ素子においては、厚いゲート酸化膜
の品質の低下が懸念されていた。
【０００８】
【発明が解決しようとする課題】上記したように、従来
においては、ゲート酸化膜の形成位置が基板の内部側に
後退するにしたがい、ゲート酸化膜の品質が悪化すると
いう問題があった。そこで、この発明は、製造時におけ
るゲート酸化膜の形成位置の基板内部側への後退量を抑
制でき、ゲート酸化膜の高品質化を図ることが可能な半
導体装置の製造方法を提供することを目的としている。
においては、ゲート酸化膜の形成位置が基板の内部側に
後退するにしたがい、ゲート酸化膜の品質が悪化すると
いう問題があった。そこで、この発明は、製造時におけ
るゲート酸化膜の形成位置の基板内部側への後退量を抑
制でき、ゲート酸化膜の高品質化を図ることが可能な半
導体装置の製造方法を提供することを目的としている。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置の製造方法にあっては、半
導体基板上に異なる膜厚のゲート酸化膜を設けるように
してなる場合において、前記半導体基板の表面に酸化膜
を形成する工程と、前記半導体基板上の、第１の膜厚よ
りも薄い第２の膜厚のゲート酸化膜を形成する領域の前
記酸化膜を選択的に除去する工程と、前記半導体基板の
表面に、再度、酸化膜を形成する工程と、前記半導体基
板上の酸化膜を除去して、前記半導体基板の表面に段差
を形成する工程と、前記段差の形成された前記半導体基
板の表面に第２の膜厚のゲート酸化膜を形成する工程
と、前記半導体基板上の、第１の膜厚のゲート酸化膜を
形成する領域の前記第２の膜厚のゲート酸化膜を選択的
に除去する工程と、前記半導体基板上の、第１の膜厚の
ゲート酸化膜を形成する領域に第１の膜厚のゲート酸化
膜を形成する工程とからなり、前記第１の膜厚のゲート
酸化膜の前記半導体基板との界面が、前記第２の膜厚の
ゲート酸化膜の前記半導体基板との界面と同等か、それ
よりも高い位置に形成されるようにすることを特徴とし
ている。
めに、この発明の半導体装置の製造方法にあっては、半
導体基板上に異なる膜厚のゲート酸化膜を設けるように
してなる場合において、前記半導体基板の表面に酸化膜
を形成する工程と、前記半導体基板上の、第１の膜厚よ
りも薄い第２の膜厚のゲート酸化膜を形成する領域の前
記酸化膜を選択的に除去する工程と、前記半導体基板の
表面に、再度、酸化膜を形成する工程と、前記半導体基
板上の酸化膜を除去して、前記半導体基板の表面に段差
を形成する工程と、前記段差の形成された前記半導体基
板の表面に第２の膜厚のゲート酸化膜を形成する工程
と、前記半導体基板上の、第１の膜厚のゲート酸化膜を
形成する領域の前記第２の膜厚のゲート酸化膜を選択的
に除去する工程と、前記半導体基板上の、第１の膜厚の
ゲート酸化膜を形成する領域に第１の膜厚のゲート酸化
膜を形成する工程とからなり、前記第１の膜厚のゲート
酸化膜の前記半導体基板との界面が、前記第２の膜厚の
ゲート酸化膜の前記半導体基板との界面と同等か、それ
よりも高い位置に形成されるようにすることを特徴とし
ている。
【００１０】また、この発明の半導体装置の製造方法に
あっては、半導体基板上に異なる膜厚のゲート酸化膜を
設けるようにしてなる場合において、前記半導体基板の
表面に酸化膜を形成する工程と、前記半導体基板上の、
第１の膜厚のゲート酸化膜を形成する領域の前記酸化膜
を選択的に除去する工程と、前記半導体基板の表面に、
再度、酸化膜を形成する工程と、前記半導体基板上の、
第１の膜厚よりも薄い第２の膜厚のゲート酸化膜を形成
する領域の前記酸化膜を選択的に除去する工程と、前記
半導体基板の表面に、再度、酸化膜を形成して、前記半
導体基板上の、第１の膜厚のゲート酸化膜を形成する領
域に第１の膜厚のゲート酸化膜を、第２の膜厚のゲート
酸化膜を形成する領域に第２の膜厚のゲート酸化膜を、
それぞれに形成する工程とからなり、前記第１の膜厚の
ゲート酸化膜の前記半導体基板との界面および前記第２
の膜厚のゲート酸化膜の前記半導体基板との界面が、ほ
ぼ同じ高さ位置に形成されるようにすることを特徴とし
ている。
あっては、半導体基板上に異なる膜厚のゲート酸化膜を
設けるようにしてなる場合において、前記半導体基板の
表面に酸化膜を形成する工程と、前記半導体基板上の、
第１の膜厚のゲート酸化膜を形成する領域の前記酸化膜
を選択的に除去する工程と、前記半導体基板の表面に、
再度、酸化膜を形成する工程と、前記半導体基板上の、
第１の膜厚よりも薄い第２の膜厚のゲート酸化膜を形成
する領域の前記酸化膜を選択的に除去する工程と、前記
半導体基板の表面に、再度、酸化膜を形成して、前記半
導体基板上の、第１の膜厚のゲート酸化膜を形成する領
域に第１の膜厚のゲート酸化膜を、第２の膜厚のゲート
酸化膜を形成する領域に第２の膜厚のゲート酸化膜を、
それぞれに形成する工程とからなり、前記第１の膜厚の
ゲート酸化膜の前記半導体基板との界面および前記第２
の膜厚のゲート酸化膜の前記半導体基板との界面が、ほ
ぼ同じ高さ位置に形成されるようにすることを特徴とし
ている。
【００１１】
【作用】この発明は、上記した手段により、厚いゲート
酸化膜を基板のより表層に近い位置に形成できるように
なるため、酸素析出物のゲート酸化膜中に取り込まれる
確率を減少させることが可能となるものである。
酸化膜を基板のより表層に近い位置に形成できるように
なるため、酸素析出物のゲート酸化膜中に取り込まれる
確率を減少させることが可能となるものである。
【００１２】
【実施例】以下、この発明の実施例について図面を参照
して説明する。図１〜図１０は、本発明の第１の実施例
にかかり、半導体基板上に異なる膜厚のゲート酸化膜を
設けるようにしてなる半導体ＭＯＳ素子の製造プロセス
の要部を概略的に示すものである。なお、ここでは、厚
いゲート酸化膜（第１の膜厚のゲート酸化膜）を２５ｎ
ｍ厚で、薄いゲート酸化膜（第２の膜厚のゲート酸化
膜）を１０ｎｍ厚で、それぞれ形成する場合について説
明する。
して説明する。図１〜図１０は、本発明の第１の実施例
にかかり、半導体基板上に異なる膜厚のゲート酸化膜を
設けるようにしてなる半導体ＭＯＳ素子の製造プロセス
の要部を概略的に示すものである。なお、ここでは、厚
いゲート酸化膜（第１の膜厚のゲート酸化膜）を２５ｎ
ｍ厚で、薄いゲート酸化膜（第２の膜厚のゲート酸化
膜）を１０ｎｍ厚で、それぞれ形成する場合について説
明する。
【００１３】まず、酸化処理によって、半導体基板１１
の表面に１００ｎｍ厚の酸化膜１２を形成する（図
１）。上記半導体基板１１としては、あらかじめ非酸化
性ガス雰囲気中で熱処理されたＨ2 アニール・ウェハが
使用される。
の表面に１００ｎｍ厚の酸化膜１２を形成する（図
１）。上記半導体基板１１としては、あらかじめ非酸化
性ガス雰囲気中で熱処理されたＨ2 アニール・ウェハが
使用される。
【００１４】続いて、上記酸化膜１２上にレジストを塗
布した後、それをリソグラフィ工程でパターニングし
て、上記半導体基板１１上の厚いゲート酸化膜を形成す
る領域だけにレジスト１３を残存させる（図２）。
布した後、それをリソグラフィ工程でパターニングし
て、上記半導体基板１１上の厚いゲート酸化膜を形成す
る領域だけにレジスト１３を残存させる（図２）。
【００１５】通常、半導体製造工程においては、数種の
パターニングを行うために最初のリソグラフィ工程で合
わせ基準となるマーク（基板段差）を形成する必要があ
る。本実施例では、たとえば、その基板段差を厚いゲー
ト酸化膜を形成する領域と薄いゲート酸化膜を形成する
領域との間に形成すべく、厚いゲート酸化膜の形成領域
のみをレジスト１３で覆うようにする。
パターニングを行うために最初のリソグラフィ工程で合
わせ基準となるマーク（基板段差）を形成する必要があ
る。本実施例では、たとえば、その基板段差を厚いゲー
ト酸化膜を形成する領域と薄いゲート酸化膜を形成する
領域との間に形成すべく、厚いゲート酸化膜の形成領域
のみをレジスト１３で覆うようにする。
【００１６】続いて、上記レジスト１３をマスクにＮＨ
4 Ｆなどによって上記酸化膜１２を選択的にエッチング
して、上記半導体基板１１上の薄いゲート酸化膜を形成
する領域上に存在する酸化膜１２だけを除去する（図
３）。
4 Ｆなどによって上記酸化膜１２を選択的にエッチング
して、上記半導体基板１１上の薄いゲート酸化膜を形成
する領域上に存在する酸化膜１２だけを除去する（図
３）。
【００１７】そして、上記レジスト１３を除去した後、
再度、酸化を行い、酸化膜１２のない、上記半導体基板
１１上の薄いゲート酸化膜を形成する領域に１００ｎｍ
厚の酸化膜１４を形成する（図４）。このとき、上記半
導体基板１１上の薄いゲート酸化膜を形成する領域にお
いては、上記酸化膜１４は、基板表面から上方向および
下方向にそれぞれ５０ｎｍずつ成長する。また、上記半
導体基板１１上の厚いゲート酸化膜を形成する領域に残
る酸化膜１２は、上下方向にそれぞれ３５ｎｍずつ成長
し、厚さが１７０ｎｍにまで増加する。
再度、酸化を行い、酸化膜１２のない、上記半導体基板
１１上の薄いゲート酸化膜を形成する領域に１００ｎｍ
厚の酸化膜１４を形成する（図４）。このとき、上記半
導体基板１１上の薄いゲート酸化膜を形成する領域にお
いては、上記酸化膜１４は、基板表面から上方向および
下方向にそれぞれ５０ｎｍずつ成長する。また、上記半
導体基板１１上の厚いゲート酸化膜を形成する領域に残
る酸化膜１２は、上下方向にそれぞれ３５ｎｍずつ成長
し、厚さが１７０ｎｍにまで増加する。
【００１８】続いて、ＮＨ4 Ｆなどによって上記酸化膜
１２，１４をエッチングして、上記半導体基板１１の表
面を露出させる（図５）。この場合、２回目の酸化によ
り形成される酸化膜１４の膜厚を１００ｎｍとすること
により、上記半導体基板１１の表面には約１５ｎｍの段
差１１ａが形成される。
１２，１４をエッチングして、上記半導体基板１１の表
面を露出させる（図５）。この場合、２回目の酸化によ
り形成される酸化膜１４の膜厚を１００ｎｍとすること
により、上記半導体基板１１の表面には約１５ｎｍの段
差１１ａが形成される。
【００１９】この後、酸化を行って、上記半導体基板１
１の表面に、１０ｎｍ厚の薄いゲート酸化膜１５を形成
し、さらに、その上にポリ・シリコン１６を堆積する
（図６）。この１０ｎｍ厚の薄いゲート酸化膜１５は、
上記半導体基板１１の表面よりもそれぞれ５ｎｍほど後
退した位置に形成される。
１の表面に、１０ｎｍ厚の薄いゲート酸化膜１５を形成
し、さらに、その上にポリ・シリコン１６を堆積する
（図６）。この１０ｎｍ厚の薄いゲート酸化膜１５は、
上記半導体基板１１の表面よりもそれぞれ５ｎｍほど後
退した位置に形成される。
【００２０】そして、上記ポリ・シリコン１６上にレジ
ストを塗布した後、それをリソグラフィ工程でパターニ
ングして、ポリ・シリコン１６を残す部分だけにレジス
ト１７を残存させる（図７）。
ストを塗布した後、それをリソグラフィ工程でパターニ
ングして、ポリ・シリコン１６を残す部分だけにレジス
ト１７を残存させる（図７）。
【００２１】続いて、上記レジスト１７をマスクにＣＤ
Ｅ（Chemical Dry Etching ）などにより、上記ポリ・
シリコン１６の選択エッチングを行う（図８）。そし
て、上記レジスト１７を除去した後、さらに、上記半導
体基板１１上の薄いゲート酸化膜を形成する領域のみを
レジスト１８で覆い、そのレジスト１８をマスクに選択
エッチングを行って、上記半導体基板１１上の厚いゲー
ト酸化膜を形成する領域に存在する薄いゲート酸化膜１
５を除去する（図９）。
Ｅ（Chemical Dry Etching ）などにより、上記ポリ・
シリコン１６の選択エッチングを行う（図８）。そし
て、上記レジスト１７を除去した後、さらに、上記半導
体基板１１上の薄いゲート酸化膜を形成する領域のみを
レジスト１８で覆い、そのレジスト１８をマスクに選択
エッチングを行って、上記半導体基板１１上の厚いゲー
ト酸化膜を形成する領域に存在する薄いゲート酸化膜１
５を除去する（図９）。
【００２２】この後、酸化を行って、上記半導体基板１
１上の厚いゲート酸化膜を形成する領域にのみ、２５ｎ
ｍ厚の厚いゲート酸化膜１９を形成する（図１０）。こ
のとき、２５ｎｍ厚の厚いゲート酸化膜１９は、上記半
導体基板１１の表面から１２．５ｎｍほど後退されて、
上記半導体基板１１との界面が、薄いゲート酸化膜１５
の半導体基板１１との界面よりも約２．５ｎｍほど上方
の位置に形成される。
１上の厚いゲート酸化膜を形成する領域にのみ、２５ｎ
ｍ厚の厚いゲート酸化膜１９を形成する（図１０）。こ
のとき、２５ｎｍ厚の厚いゲート酸化膜１９は、上記半
導体基板１１の表面から１２．５ｎｍほど後退されて、
上記半導体基板１１との界面が、薄いゲート酸化膜１５
の半導体基板１１との界面よりも約２．５ｎｍほど上方
の位置に形成される。
【００２３】すなわち、上記半導体基板１１の表面には
１５ｎｍの段差が形成されている、つまり薄いゲート酸
化膜１５の半導体基板１１との界面は、上記半導体基板
１１上の厚いゲート酸化膜を形成する領域よりも１５ｎ
ｍほど後退している。これにより、厚いゲート酸化膜１
９の膜厚が３０ｎｍ以下であれば、厚いゲート酸化膜１
９の上記半導体基板１１との界面を、薄いゲート酸化膜
１５の上記半導体基板１１との界面と同等か、それより
も上方に位置させて形成することができる。したがっ
て、Ｈ2 アニール・ウェハを半導体基板１１として使用
した場合においても、内部の酸素析出物が厚いゲート酸
化膜１９中に取り込まれる確率を低くすることが可能と
なり、厚いゲート酸化膜１９の耐圧が劣化するのを防止
できるものである。
１５ｎｍの段差が形成されている、つまり薄いゲート酸
化膜１５の半導体基板１１との界面は、上記半導体基板
１１上の厚いゲート酸化膜を形成する領域よりも１５ｎ
ｍほど後退している。これにより、厚いゲート酸化膜１
９の膜厚が３０ｎｍ以下であれば、厚いゲート酸化膜１
９の上記半導体基板１１との界面を、薄いゲート酸化膜
１５の上記半導体基板１１との界面と同等か、それより
も上方に位置させて形成することができる。したがっ
て、Ｈ2 アニール・ウェハを半導体基板１１として使用
した場合においても、内部の酸素析出物が厚いゲート酸
化膜１９中に取り込まれる確率を低くすることが可能と
なり、厚いゲート酸化膜１９の耐圧が劣化するのを防止
できるものである。
【００２４】しかも、薄いゲート酸化膜１５は、上記半
導体基板１１との界面が、たとえ厚いゲート酸化膜１９
の半導体基板１１との界面よりも下方に位置したとして
も、酸素析出物を取り込む確率が厚いゲート酸化膜１９
よりも低いため、品質が大きく低下されることはない。
導体基板１１との界面が、たとえ厚いゲート酸化膜１９
の半導体基板１１との界面よりも下方に位置したとして
も、酸素析出物を取り込む確率が厚いゲート酸化膜１９
よりも低いため、品質が大きく低下されることはない。
【００２５】次に、この発明の他の実施例について説明
する。図１１〜図１７は、本発明の第２の実施例にかか
り、半導体基板上に異なる膜厚のゲート酸化膜を設ける
ようにしてなる半導体ＭＯＳ素子の製造プロセスの要部
を概略的に示すものである。なお、ここでは、ウェルを
形成する際のインプランテーション工程前に形成される
酸化膜を利用して、６０ｎｍ厚のゲート酸化膜（第１の
膜厚のゲート酸化膜）と、２５ｎｍ厚のゲート酸化膜
（第２の膜厚のゲート酸化膜）とを形成する場合につい
て説明する。
する。図１１〜図１７は、本発明の第２の実施例にかか
り、半導体基板上に異なる膜厚のゲート酸化膜を設ける
ようにしてなる半導体ＭＯＳ素子の製造プロセスの要部
を概略的に示すものである。なお、ここでは、ウェルを
形成する際のインプランテーション工程前に形成される
酸化膜を利用して、６０ｎｍ厚のゲート酸化膜（第１の
膜厚のゲート酸化膜）と、２５ｎｍ厚のゲート酸化膜
（第２の膜厚のゲート酸化膜）とを形成する場合につい
て説明する。
【００２６】まず、酸化処理によって、半導体基板２１
の表面に１００ｎｍ厚の酸化膜２２を形成する（図１
１）。続いて、上記酸化膜２２上にレジストを塗布した
後、それをリソグラフィ工程でパターニングして、上記
半導体基板２１上の薄いゲート酸化膜を形成する領域の
みをレジスト２３で覆うようにする（図１２）。
の表面に１００ｎｍ厚の酸化膜２２を形成する（図１
１）。続いて、上記酸化膜２２上にレジストを塗布した
後、それをリソグラフィ工程でパターニングして、上記
半導体基板２１上の薄いゲート酸化膜を形成する領域の
みをレジスト２３で覆うようにする（図１２）。
【００２７】続いて、上記レジスト２３をマスクにＮＨ
4 Ｆなどによって上記酸化膜２２を選択的にエッチング
して、上記半導体基板２１上の厚いゲート酸化膜を形成
する領域上に存在する酸化膜２２だけを除去する（図１
３）。
4 Ｆなどによって上記酸化膜２２を選択的にエッチング
して、上記半導体基板２１上の厚いゲート酸化膜を形成
する領域上に存在する酸化膜２２だけを除去する（図１
３）。
【００２８】そして、上記レジスト２３を除去した後、
再度、酸化を行い、酸化膜２２のない、上記半導体基板
２１上の厚いゲート酸化膜を形成する領域に４４ｎｍ厚
の厚いゲート酸化膜２４を形成する（図１４）。このと
き、上記半導体基板２１上の厚いゲート酸化膜を形成す
る領域においては、上記厚いゲート酸化膜２４は、上記
半導体基板２１の表面から上方向および下方向にそれぞ
れ２２ｎｍずつ成長する。また、上記半導体基板２１上
の薄いゲート酸化膜を形成する領域に残る酸化膜２２
は、上下方向にそれぞれ１７．５ｎｍずつ成長し、厚さ
が１３５ｎｍにまで増加する。
再度、酸化を行い、酸化膜２２のない、上記半導体基板
２１上の厚いゲート酸化膜を形成する領域に４４ｎｍ厚
の厚いゲート酸化膜２４を形成する（図１４）。このと
き、上記半導体基板２１上の厚いゲート酸化膜を形成す
る領域においては、上記厚いゲート酸化膜２４は、上記
半導体基板２１の表面から上方向および下方向にそれぞ
れ２２ｎｍずつ成長する。また、上記半導体基板２１上
の薄いゲート酸化膜を形成する領域に残る酸化膜２２
は、上下方向にそれぞれ１７．５ｎｍずつ成長し、厚さ
が１３５ｎｍにまで増加する。
【００２９】続いて、上記酸化膜２２，２４上にレジス
トを塗布した後、それをリソグラフィ工程でパターニン
グして、上記半導体基板２１上の厚いゲート酸化膜２４
のみをレジスト２５で覆うようにする（図１５）。
トを塗布した後、それをリソグラフィ工程でパターニン
グして、上記半導体基板２１上の厚いゲート酸化膜２４
のみをレジスト２５で覆うようにする（図１５）。
【００３０】続いて、上記レジスト２５をマスクにＮＨ
4 Ｆなどによって上記酸化膜２２を選択的にエッチング
して、上記半導体基板２１上の薄いゲート酸化膜を形成
する領域上に存在する酸化膜２２を除去する（図１
６）。この場合、薄いゲート酸化膜を形成する領域上に
存在する酸化膜２２と、厚いゲート酸化膜２４との膜厚
の差により、上記半導体基板２１の表面には約４．５ｎ
ｍの段差２１ａが形成される。
4 Ｆなどによって上記酸化膜２２を選択的にエッチング
して、上記半導体基板２１上の薄いゲート酸化膜を形成
する領域上に存在する酸化膜２２を除去する（図１
６）。この場合、薄いゲート酸化膜を形成する領域上に
存在する酸化膜２２と、厚いゲート酸化膜２４との膜厚
の差により、上記半導体基板２１の表面には約４．５ｎ
ｍの段差２１ａが形成される。
【００３１】上記レジスト２５を除去した後、酸化を行
って、上記半導体基板２１上の薄いゲート酸化膜を形成
する領域に、２５ｎｍ厚の薄いゲート酸化膜２６を形成
する（図１７）。この２５ｎｍ厚の薄いゲート酸化膜２
６は、上記半導体基板２１の表面よりも１２．５ｎｍほ
ど後退した位置に形成される。また、上記半導体基板２
１上の４４ｎｍ厚の厚いゲート酸化膜２４は、上記半導
体基板２１との界面がさらに８ｎｍほど後退されて、厚
さが６０ｎｍにまで増加する。
って、上記半導体基板２１上の薄いゲート酸化膜を形成
する領域に、２５ｎｍ厚の薄いゲート酸化膜２６を形成
する（図１７）。この２５ｎｍ厚の薄いゲート酸化膜２
６は、上記半導体基板２１の表面よりも１２．５ｎｍほ
ど後退した位置に形成される。また、上記半導体基板２
１上の４４ｎｍ厚の厚いゲート酸化膜２４は、上記半導
体基板２１との界面がさらに８ｎｍほど後退されて、厚
さが６０ｎｍにまで増加する。
【００３２】この結果、６０ｎｍ厚の厚いゲート酸化膜
２４の半導体基板２１との界面と、２５ｎｍ厚の薄いゲ
ート酸化膜２６の半導体基板２１との界面とが、ほぼ同
じ高さ位置に形成される。
２４の半導体基板２１との界面と、２５ｎｍ厚の薄いゲ
ート酸化膜２６の半導体基板２１との界面とが、ほぼ同
じ高さ位置に形成される。
【００３３】このように、薄いゲート酸化膜２６の形成
位置に対して、厚いゲート酸化膜２４の半導体基板２１
との界面の位置を大きく後退させることなく、厚いゲー
ト酸化膜２４を形成することができる。
位置に対して、厚いゲート酸化膜２４の半導体基板２１
との界面の位置を大きく後退させることなく、厚いゲー
ト酸化膜２４を形成することができる。
【００３４】上記したように、厚いゲート酸化膜を基板
のより表層に近い位置に形成できるようにしている。す
なわち、厚いゲート酸化膜の半導体基板との界面を、薄
いゲート酸化膜の半導体基板との界面と同等か、それよ
りも上方に位置させて形成できるようにしている。これ
により、厚いゲート酸化膜を、半導体基板との界面の位
置を大きく後退させることなしに形成できるようになる
ため、たとえＨ2 アニール・ウェハを使用した場合にお
いても、内部の酸素析出物が厚いゲート酸化膜中に取り
込まれる確率を減少させることが可能となる。しかも、
酸素析出物を取り込む確率は、もともと厚いゲート酸化
膜よりも薄いゲート酸化膜の方が低いため、薄いゲート
酸化膜の品質が大きく低下されることはない。したがっ
て、異なる膜厚のゲート酸化膜を設けるようにしてなる
半導体ＭＯＳ素子における、ゲート酸化膜の高品質化を
実現できるものである。
のより表層に近い位置に形成できるようにしている。す
なわち、厚いゲート酸化膜の半導体基板との界面を、薄
いゲート酸化膜の半導体基板との界面と同等か、それよ
りも上方に位置させて形成できるようにしている。これ
により、厚いゲート酸化膜を、半導体基板との界面の位
置を大きく後退させることなしに形成できるようになる
ため、たとえＨ2 アニール・ウェハを使用した場合にお
いても、内部の酸素析出物が厚いゲート酸化膜中に取り
込まれる確率を減少させることが可能となる。しかも、
酸素析出物を取り込む確率は、もともと厚いゲート酸化
膜よりも薄いゲート酸化膜の方が低いため、薄いゲート
酸化膜の品質が大きく低下されることはない。したがっ
て、異なる膜厚のゲート酸化膜を設けるようにしてなる
半導体ＭＯＳ素子における、ゲート酸化膜の高品質化を
実現できるものである。
【００３５】なお、上記した各実施例においては、膜厚
の異なる２つのゲート酸化膜を有してなる半導体ＭＯＳ
素子を例に説明したが、これに限らず、たとえば２つ以
上のゲート酸化膜を有する各種の半導体ＭＯＳ素子に適
用できる。その他、この発明の要旨を変えない範囲にお
いて、種々変形実施可能なことは勿論である。
の異なる２つのゲート酸化膜を有してなる半導体ＭＯＳ
素子を例に説明したが、これに限らず、たとえば２つ以
上のゲート酸化膜を有する各種の半導体ＭＯＳ素子に適
用できる。その他、この発明の要旨を変えない範囲にお
いて、種々変形実施可能なことは勿論である。
【００３６】
【発明の効果】以上、詳述したようにこの発明によれ
ば、製造時におけるゲート酸化膜の形成位置の基板内部
側への後退量を抑制でき、ゲート酸化膜の高品質化を図
ることが可能な半導体装置の製造方法を提供できる。
ば、製造時におけるゲート酸化膜の形成位置の基板内部
側への後退量を抑制でき、ゲート酸化膜の高品質化を図
ることが可能な半導体装置の製造方法を提供できる。
【図１】この発明の第１の実施例にかかる半導体ＭＯＳ
素子の製造プロセスを説明するために示す概略断面図。
素子の製造プロセスを説明するために示す概略断面図。
【図２】同じく、半導体ＭＯＳ素子の製造プロセスを説
明する概略断面図。
明する概略断面図。
【図３】同じく、半導体ＭＯＳ素子の製造プロセスを説
明する概略断面図。
明する概略断面図。
【図４】同じく、半導体ＭＯＳ素子の製造プロセスを説
明する概略断面図。
明する概略断面図。
【図５】同じく、半導体ＭＯＳ素子の製造プロセスを説
明するために要部を拡大して示す断面図。
明するために要部を拡大して示す断面図。
【図６】同じく、半導体ＭＯＳ素子の製造プロセスを説
明するために要部を拡大して示す断面図。
明するために要部を拡大して示す断面図。
【図７】同じく、半導体ＭＯＳ素子の製造プロセスを説
明する概略断面図。
明する概略断面図。
【図８】同じく、半導体ＭＯＳ素子の製造プロセスを説
明する概略断面図。
明する概略断面図。
【図９】同じく、半導体ＭＯＳ素子の製造プロセスを説
明する概略断面図。
明する概略断面図。
【図１０】同じく、半導体ＭＯＳ素子の製造プロセスを
説明するために要部を拡大して示す断面図。
説明するために要部を拡大して示す断面図。
【図１１】この発明の第２の実施例にかかる半導体ＭＯ
Ｓ素子の製造プロセスを説明するために示す概略断面
図。
Ｓ素子の製造プロセスを説明するために示す概略断面
図。
【図１２】同じく、半導体ＭＯＳ素子の製造プロセスを
説明する概略断面図。
説明する概略断面図。
【図１３】同じく、半導体ＭＯＳ素子の製造プロセスを
説明する概略断面図。
説明する概略断面図。
【図１４】同じく、半導体ＭＯＳ素子の製造プロセスを
説明する概略断面図。
説明する概略断面図。
【図１５】同じく、半導体ＭＯＳ素子の製造プロセスを
説明する概略断面図。
説明する概略断面図。
【図１６】同じく、半導体ＭＯＳ素子の製造プロセスを
説明する概略断面図。
説明する概略断面図。
【図１７】同じく、半導体ＭＯＳ素子の製造プロセスを
説明する概略断面図。
説明する概略断面図。
１１，２１…半導体基板、１１ａ，２１ａ…段差、１
２，１４，２２…酸化膜、１３，１７，１８，２３，２
５…レジスト、１５，２６…薄いゲート酸化膜、１６…
ポリ・シリコン、１９，２４…厚いゲート酸化膜。
２，１４，２２…酸化膜、１３，１７，１８，２３，２
５…レジスト、１５，２６…薄いゲート酸化膜、１６…
ポリ・シリコン、１９，２４…厚いゲート酸化膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/316 27/115
Claims (4)
- 【請求項１】 半導体基板上に異なる膜厚のゲート酸化
膜を設けるようにしてなる半導体装置の製造方法におい
て、 前記半導体基板の表面に酸化膜を形成する工程と、 前記半導体基板上の、第１の膜厚よりも薄い第２の膜厚
のゲート酸化膜を形成する領域の前記酸化膜を選択的に
除去する工程と、 前記半導体基板の表面に、再度、酸化膜を形成する工程
と、 前記半導体基板上の酸化膜を除去して、前記半導体基板
の表面に段差を形成する工程と、 前記段差の形成された前記半導体基板の表面に第２の膜
厚のゲート酸化膜を形成する工程と、 前記半導体基板上の、第１の膜厚のゲート酸化膜を形成
する領域の前記第２の膜厚のゲート酸化膜を選択的に除
去する工程と、 前記半導体基板上の、第１の膜厚のゲート酸化膜を形成
する領域に第１の膜厚のゲート酸化膜を形成する工程と
からなり、 前記第１の膜厚のゲート酸化膜の前記半導体基板との界
面が、前記第２の膜厚のゲート酸化膜の前記半導体基板
との界面と同等か、それよりも高い位置に形成されるよ
うにすることを特徴とする半導体装置の製造方法。 - 【請求項２】 あらかじめ非酸化性ガス雰囲気中で熱処
理された半導体基板が用いられることを特徴とする請求
項１に記載の半導体装置の製造方法。 - 【請求項３】 半導体基板上に異なる膜厚のゲート酸化
膜を設けるようにしてなる半導体装置の製造方法におい
て、 前記半導体基板の表面に酸化膜を形成する工程と、 前記半導体基板上の、第１の膜厚のゲート酸化膜を形成
する領域の前記酸化膜を選択的に除去する工程と、 前記半導体基板の表面に、再度、酸化膜を形成する工程
と、 前記半導体基板上の、第１の膜厚よりも薄い第２の膜厚
のゲート酸化膜を形成する領域の前記酸化膜を選択的に
除去する工程と、 前記半導体基板の表面に、再度、酸化膜を形成して、前
記半導体基板上の、第１の膜厚のゲート酸化膜を形成す
る領域に第１の膜厚のゲート酸化膜を、第２の膜厚のゲ
ート酸化膜を形成する領域に第２の膜厚のゲート酸化膜
を、それぞれに形成する工程とからなり、 前記第１の膜厚のゲート酸化膜の前記半導体基板との界
面および前記第２の膜厚のゲート酸化膜の前記半導体基
板との界面が、ほぼ同じ高さ位置に形成されるようにす
ることを特徴とする半導体装置の製造方法。 - 【請求項４】 あらかじめ非酸化性ガス雰囲気中で熱処
理された半導体基板が用いられることを特徴とする請求
項３に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7161877A JPH0917893A (ja) | 1995-06-28 | 1995-06-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7161877A JPH0917893A (ja) | 1995-06-28 | 1995-06-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0917893A true JPH0917893A (ja) | 1997-01-17 |
Family
ID=15743687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7161877A Abandoned JPH0917893A (ja) | 1995-06-28 | 1995-06-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0917893A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006137146A1 (ja) * | 2005-06-24 | 2006-12-28 | Fujitsu Limited | 電界効果トランジスタ及びその製造方法 |
-
1995
- 1995-06-28 JP JP7161877A patent/JPH0917893A/ja not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006137146A1 (ja) * | 2005-06-24 | 2006-12-28 | Fujitsu Limited | 電界効果トランジスタ及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040106 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20040308 |