JPH0917947A

JPH0917947A - 半導体集積回路装置およびその製造方法

Info

Publication number: JPH0917947A
Application number: JP16439195A
Authority: JP
Inventors: Seiji Narui; 誠司成井; Satoru Udagawa; 哲宇田川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-06-30
Filing date: 1995-06-30
Publication date: 1997-01-17

Abstract

(57)【要約】【目的】半導体集積回路装置の静電破壊耐性を向上さ
せる。【構成】しきい電圧が電源電位よりも高く設定され、
かつ、ゲート電極が電源電位に接続された第１の保護用
のＭＯＳトランジスタＱ1 と、しきい電圧が電源電位よ
りも高くなるように設定され、かつ、ゲート電極が基準
電位に接続された第２の保護用のＭＯＳトランジスタＱ
2 とをそれぞれ電源電位用配線ＶCCと基準電位用配線Ｖ
SSとの間にダイオード接続した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、電源間（電源電位と基
準電位との間）に接続された静電保護素子を有する半導
体集積回路装置およびその製造方法に適用して有効な技
術に関するものである。

【０００２】

【従来の技術】この種の静電保護素子としては、本願発
明者の検討によれば、例えばラテラルバイポーラトラン
ジスタを用いた静電保護素子、ダイオードを用いた静電
保護素子およびＭＯＳトランジスタを電源間にダイオー
ド接続してなる静電保護素子等がある。

【０００３】ラテラルバイポーラトランジスタを用いた
静電保護素子は、半導体基板の上部に半導体基板の導電
形とは異なるｐ形またはｎ形の一対の半導体領域を互い
に離間させた状態で設けることで、半導体基板の主面に
沿ってｎｐｎまたはｐｎｐの領域が配置されて構成され
ている。

【０００４】また、ダイオードを用いた静電保護素子
は、半導体基板の上部にｐ形半導体領域とｎ形半導体領
域とを設けることで構成されている。

【０００５】さらに、ＭＯＳトランジスタを用いた静電
保護素子は、通常のＭＯＳトランジスタを、そのゲート
電極を基準電位に接続した状態で、電源間にダイオード
接続することで構成されている。

【０００６】なお、半導体集積回路装置の静電破壊につ
いては、例えば株式会社オーム社、昭和５９年１１月３
０日発行、「ＬＳＩハンドブック」Ｐ６７９に記載があ
る。

【０００７】

【発明が解決しようとする課題】ところが、上記従来の
技術においては、以下の問題があることを本発明者は見
い出した。

【０００８】まず、ラテラルバイポーラトランジスタを
静電保護素子として用いた場合、オン電圧が高く動作が
遅いため、内部回路の素子が静電破壊されてしまう場合
がある。

【０００９】また、ダイオードを静電保護素子として用
いた場合、サージ電圧を逃がす能力は優れているが、半
導体集積回路装置の電源を逆に接続してしまった場合に
おいて大電流が流れ内部回路の素子が破壊されてしまう
場合がある。

【００１０】さらに、通常のＭＯＳトランジスタを、そ
のゲート電極を基準電位側に接続した状態でダイオード
接続してなる静電保護素子を用いた場合、ゲート絶縁膜
の薄膜化に伴い、サージ電圧印加により静電保護素子自
身が破壊する場合もある。

【００１１】本発明の目的は、半導体集積回路装置の静
電破壊耐性を向上させることのできる技術を提供するこ
とにある。

【００１２】本発明の目的は、半導体集積回路装置の電
源を逆に接続してしまった場合の破壊を低減することの
できる技術を提供することにある。

【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１５】すなわち、本発明の半導体集積回路装置
は、電源電位と基準電位との間に以下のＭＩＳトランジ
スタをダイオード接続したものである。

【００１６】（ａ）しきい電圧が電源電位よりも高く設
定され、かつ、ゲート電極が電源電位に接続された第１
の保護用のＭＩＳトランジスタ。

【００１７】（ｂ）しきい電圧が電源電位よりも高くな
るように設定され、かつ、ゲート電極が基準電位に接続
された第２の保護用のＭＩＳトランジスタ。

【００１８】また、本発明の半導体集積回路装置の製造
方法は、以下の工程を有するものである。

【００１９】（ａ）半導体集積回路形成用のＭＩＳトラ
ンジスタのゲート電極を半導体基板上に形成した後、前
記第１の保護用のＭＩＳトランジスタおよび第２の保護
用のＭＩＳトランジスタのチャネル形成領域を被覆する
レジストパターンを半導体基板上に形成する工程。

【００２０】（ｂ）前記レジストパターンおよび前記半
導体集積回路形成用のＭＩＳトランジスタのゲート電極
をマスクとして、前記半導体基板に所定の不純物を導入
する工程。

【００２１】（ｃ）前記半導体基板に対して熱処理を施
すことにより、前記第１の保護用のＭＩＳトランジス
タ、前記第２の保護用のＭＩＳトランジスタおよび前記
半導体集積回路形成用のＭＩＳトランジスタのソース・
ドレインを形成する一対の半導体領域を同時に形成する
工程。

【００２２】

【作用】上記した本発明の半導体集積回路装置によれ
ば、第１の保護用のＭＩＳトランジスタのゲート電極が
電源電位用配線と電気的に接続されていることにより、
電源電位用配線側にサージ電圧等が印加されると、その
電圧が第１の保護用のＭＩＳトランジスタのゲート電極
にも印加されるので、そのＭＩＳトランジスタが駆動す
るようになっている。

【００２３】また、第２の保護用のＭＩＳトランジスタ
は、そのゲート電極が基準電位用配線と電気的に接続さ
れていることにより、基準電位用配線側にサージ電圧等
が印加されると、その電圧が第２の保護用のＭＩＳトラ
ンジスタのゲート電極にも印加されるので、そのＭＩＳ
トランジスタが駆動するようになっている。

【００２４】このため、これら第１の保護用のＭＩＳト
ランジスタおよび第２の保護用のＭＩＳトランジスタ
は、そのサージ電圧除去に素早く対応することができる
ので、半導体集積回路装置における静電破壊耐圧を向上
させることが可能となる。

【００２５】また、第１の保護用のＭＩＳトランジスタ
および第２の保護用のＭＩＳトランジスタのしきい電圧
を電源電圧の絶対最大定格よりも大きく設定したことに
より、そのＭＩＳトランジスタのソース・ドレイン間耐
圧も電源電圧の絶対最大定格よりも大きくすることが可
能となる。

【００２６】このため、第１の保護用のＭＩＳトランジ
スタおよび第２の保護用のＭＩＳトランジスタのソース
・ドレイン間耐圧を向上させることが可能となる。ま
た、電源を誤って逆に接続してしまった場合でも、半導
体集積回路に流れる電流の量が少なくて済むので、例え
ば配線の溶断等のような半導体集積回路装置の破壊を低
減することが可能となる。

【００２７】また、本発明の半導体集積回路装置の製造
方法によれば、半導体集積回路装置の周辺回路を構成す
るＭＩＳトランジスタのソース・ドレイン形成用の不純
物導入時に、保護用のＭＩＳトランジスタのソース・ド
レイン形成用の不純物も導入することにより、製造工程
の大幅な増大を招くことなく、保護用のＭＩＳトランジ
スタを半導体基板上に設けることが可能となる。

【００２８】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。

【００２９】（実施例１）図１は本発明の一実施例であ
る半導体集積回路装置の要部回路図、図２は図１の等価
回路図、図３は図１の半導体集積回路装置の要部断面
図、図４〜図７は本実施例の半導体集積回路装置の製造
工程中における要部断面図である。

【００３０】本実施例１の半導体集積回路装置の静電保
護回路およびその等価回路をそれぞれ図１および図２に
示す。

【００３１】静電保護回路は、第１の静電保護用のＭＯ
Ｓ（Metal Oxide Semiconductor)トランジスタＱ1 と、
第２の静電保護用のＭＯＳトランジスタＱ2 とが、それ
ぞれ電源電位用配線ＶCCと基準電位用配線ＶSSとの間に
ダイオード接続されて構成されている。ただし、これら
２つのＭＯＳトランジスタＱ1,Ｑ2 を互いに近傍に配置
する必要はない。

【００３２】ここで、電源電位とは、半導体集積回路装
置を駆動させるための電源電圧を得るのに必要な高電位
の電位を指し、本実施例では、例えば５Ｖ程度に設定さ
れている。また、基準電位とは、半導体集積回路装置を
駆動させるための電源電圧を得るのに基準となる低電位
の電位を指し、本実施例では、例えば０Ｖ程度に設定さ
れている。

【００３３】第１の静電保護用のＭＯＳトランジスタＱ
1 は、そのゲート電極が電源電位用配線ＶCCと電気的に
接続されている。このため、電源電位用配線ＶCC側にサ
ージ電圧等が印加されると、その電圧がＭＯＳトランジ
スタＱ1 のゲート電極にも印加されるので、ＭＯＳトラ
ンジスタＱ1 が駆動するようになっている。

【００３４】第２の静電保護用のＭＯＳトランジスタＱ
2 は、そのゲート電極が基準電位用配線ＶSSと電気的に
接続されている。このため、基準電位用配線ＶSS側にサ
ージ電圧等が印加されると、その電圧がＭＯＳトランジ
スタＱ2 のゲート電極にも印加されるので、ＭＯＳトラ
ンジスタＱ2 が駆動するようになっている。

【００３５】すなわち、これらＭＯＳトランジスタＱ1,
Ｑ2 は、そのサージ電圧除去に素早く対応することがで
きるので、半導体集積回路装置における静電破壊耐圧を
向上させることが可能となっている。

【００３６】また、ＭＯＳトランジスタＱ1,Ｑ2 のしき
い電圧は、電源電圧の絶対最大定格よりも大きく、例え
ば１０Ｖ〜２０Ｖ程度に設定されている。このため、Ｍ
ＯＳトランジスタＱ1 のソース・ドレイン間耐圧も電源
電圧の絶対最大定格よりも大きくすることができるの
で、そのソース・ドレイン間耐圧を向上させることが可
能となっている。また、電源を誤って逆に接続してしま
った場合でも、半導体集積回路に流れる電流の量が少な
くて済むので、例えば配線の溶断等のような半導体集積
回路装置の破壊を低減することが可能となっている。

【００３７】次に、本実施例１の半導体集積回路装置の
要部断面を図３に示す。半導体基板１は、例えばｐ形の
シリコン（Ｓｉ）単結晶からなり、その上部には、ｎウ
エル２が形成されている。ｎウエル２には、例えばｎ形
不純物のリンまたはＡｓが導入されている。

【００３８】半導体基板１の上部には、素子分離用のフ
ィールド絶縁膜３が形成されている。フィールド絶縁膜
３は、例えば二酸化シリコン（ＳｉＯ₂)からなり、これ
に囲まれた素子形成領域には、上記した静電保護用のＭ
ＯＳトランジスタＱ1 およびＭＯＳトランジスタＱ3 ，
Ｑ4 が形成されている。なお、上記した静電保護用のＭ
ＯＳトランジスタＱ2 は、その構造が静電保護用のＭＯ
ＳトランジスタＱ1 と同じなので、ここでは説明を省略
し、図３にも示していない。

【００３９】静電保護用のＭＯＳトランジスタＱ1 は、
例えばｎチャネル形であり、一対の半導体領域４ａ，４
ｂと、ソース電極４ｃと、ドレイン電極４ｄと、ゲート
絶縁膜４ｅと、ゲート電極４ｆ1 とを有している。

【００４０】半導体領域４ａ，４ｂには、それぞれＭＯ
ＳトランジスタＱ1 のソース・ドレインを形成する領域
であり、例えばｎ形不純物のリンまたはＡｓが導入され
ている。半導体領域４ａ，４ｂ間がチャネル領域となっ
ている。このチャネル長は、例えば約１μｍ程度であ
る。半導体領域４ａ，４ｂは、ゲート絶縁膜４ｅに穿孔
された接続孔５ａを通じてそれぞれソース電極４ｃおよ
びドレイン電極４ｄと電気的に接続されている。

【００４１】ゲート絶縁膜４ｅは、薄い絶縁膜６と、そ
の上層の層間絶縁膜７とから構成されている。したがっ
て、比較的厚く形成されているので、サージ電圧等が印
加されても破壊されない。これら薄い絶縁膜６および層
間絶縁膜７は、共に、例えばＳｉＯ₂からなる。

【００４２】ゲート絶縁膜４ｅの上面には、ゲート電極
４ｆ1 が形成されている。ゲート電極４ｆ1 、ソース電
極４ｃおよびドレイン電極４ｄは、例えばアルミニウム
（Ａｌ）−Ｓｉ−銅（Ｃｕ）合金からなる。

【００４３】一方、ＭＯＳトランジスタＱ3,Ｑ4 は、例
えば半導体集積回路装置の周辺回路形成用の素子であ
り、これら２つのＭＯＳトランジスタＱ3 ，Ｑ4 によっ
て、例えばＣＭＯＳ（Complimentary MOS)回路が形成さ
れている。

【００４４】ＭＯＳトランジスタＱ3 は、例えばｎチャ
ネル形であり、一対の半導体領域８ａ，８ｂと、ソース
電極８ｃと、ドレイン電極８ｄと、ゲート絶縁膜８ｅ
と、ゲート電極８ｆとを有している。

【００４５】半導体領域８ａ，８ｂは、それぞれＭＯＳ
トランジスタＱ3 のソース・ドレインを形成する領域で
あり、例えばｎ形不純物のリンまたはＡｓが導入されて
形成されている。

【００４６】半導体領域８ａ，８ｂは、ゲート絶縁膜８
ｅおよび層間絶縁膜７に穿孔された接続孔５ｂを通じて
それぞれソース電極８ｃおよびドレイン電極８ｄと電気
的に接続されている。このソース電極８ｃおよびドレイ
ン電極８ｄは、例えばＡｌ−Ｓｉ−Ｃｕ合金からなる。

【００４７】ゲート絶縁膜８ｅは、例えばＳｉＯ₂から
なる。ゲート絶縁膜８ｅの上面には、ゲート電極８ｆが
形成されている。ゲート電極８ｆは、例えば低抵抗多結
晶シリコンからなり、その側面および上面にはそれぞれ
サイドウォール９およびキャップ絶縁膜１０が形成され
ている。このサイドウォール９およびキャップ絶縁膜１
０は、例えばＳｉＯ₂からなる。

【００４８】また、ＭＯＳトランジスタＱ4 は、例えば
ｐチャネル形であり、一対の半導体領域１１ａ，１１ｂ
と、ソース電極１１ｃと、ドレイン電極１１ｄと、ゲー
ト絶縁膜１１ｅと、ゲート電極１１ｆとを有している。

【００４９】半導体領域１１ａ，１１ｂは、それぞれＭ
ＯＳトランジスタＱ4 のソース・ドレインを形成する領
域であり、例えばｐ形不純物のホウ素がｎウエル２の上
部に導入されて形成されている。

【００５０】半導体領域１１ａ，１１ｂは、ゲート絶縁
膜１１ｅおよび層間絶縁膜７に穿孔された接続孔５ｃを
通じてそれぞれソース電極１１ｃおよびドレイン電極１
１ｄと電気的に接続されている。このソース電極１１ｃ
およびドレイン電極１１ｄは、例えばＡｌ−Ｓｉ−Ｃｕ
合金からなる。

【００５１】ゲート絶縁膜１１ｅは、例えばＳｉＯ₂か
らなる。ゲート絶縁膜１１ｅの上面には、ゲート電極１
１ｆが形成されている。ゲート電極１１ｆは、例えば低
抵抗多結晶シリコンからなり、その側面および上面には
それぞれサイドウォール９およびキャップ絶縁膜１０が
形成されている。このサイドウォール９およびキャップ
絶縁膜１０は、例えばＳｉＯ₂からなる。

【００５２】層間絶縁膜７上には、例えばＳｉＯ₂から
なる表面保護膜１２が堆積されており、これによってソ
ース電極４ｃ，８ｃ，１１ｃ、ドレイン電極４ｄ，８
ｄ，１１ｄおよびゲート電極４ｆが被覆されている。

【００５３】次に、本実施例１の半導体集積回路装置の
製造方法を図４〜図７によって説明する。

【００５４】まず、図４に示すように、半導体基板１の
上部にｎウエル２をイオン注入法および熱処理によって
形成した後、半導体基板１の素子分離領域に、例えばＳ
ｉＯ₂からなるフィールド絶縁膜３をＬＯＣＯＳ（Loca
l Oxidization of Silicon）法等によって形成する。

【００５５】続いて、フィールド絶縁膜３に囲まれた素
子形成領域に、例えばＳｉＯ₂からなる薄い絶縁膜６お
よびゲート絶縁膜８ｅ，１１ｅを熱酸化法等によって形
成する。

【００５６】その後、半導体基板１上に、例えば低抵抗
多結晶シリコンからなる導体膜をＣＶＤ法等によって堆
積した後、その導体膜上に、例えばＳｉＯ₂からなる絶
縁膜をＣＶＤ法等によって堆積する。

【００５７】次いで、その導体膜および絶縁膜を、フォ
トリソグラフィ技術およびドライエッチング技術によっ
てパターニングすることにより、ゲート電極８ｆ，１１
ｆおよびキャップ絶縁膜１０を形成する。

【００５８】続いて、半導体基板１上に、例えばＳｉＯ
₂からなる絶縁膜をＣＶＤ法等によって堆積した後、そ
の絶縁膜をエッチバックすることにより、ゲート電極８
ｅ，１１ｅの側面にサイドウォール９を形成する。

【００５９】その後、図５に示すように、ＭＯＳトラン
ジスタＱ1 （図３参照）のチャネル領域およびｐチャネ
ル形のＭＯＳトランジスタＱ4 を被覆するようなフォト
レジストパターン１３を形成した後、そのフォトレジス
トパターン１３をマスクとして、半導体基板１に対し
て、例えばｎ形不純物のリンまたはＡｓをイオン注入法
等によって導入する。

【００６０】すなわち、本実施例１においては、周辺回
路を構成するＭＯＳトランジスタＱ3 のソース・ドレイ
ン形成用の不純物導入と同時に、静電保護用のＭＯＳト
ランジスタＱ1 および静電保護用のＭＯＳトランジスタ
Ｑ2 （図１参照）のソース・ドレイン形成用の不純物導
入を導入する。これにより、製造工程の増大を招くこと
なく、静電保護用のＭＯＳトランジスタＱ1 を半導体基
板１上に設けることが可能となっている。

【００６１】次いで、フォトレジストパターン１３を除
去した後、ＭＯＳトランジスタＱ1（図３参照）、ＭＯ
ＳトランジスタＱ2 （図１参照）およびｎチャネル形の
ＭＯＳトランジスタＱ3 を被覆するようなフォトレジス
トパターンを形成した後、そのフォトレジストパターン
をマスクとして、半導体基板１に対して、例えばｐ形不
純物のホウ素をイオン注入法等によって導入する。

【００６２】続いて、半導体基板１に対して熱処理を施
すことにより、図６に示すように、半導体基板１の上部
に半導体領域４ａ，４ｂ，８ａ，８ｂ，１１ａ，１１ｂ
を形成した後、半導体基板１上に、例えばＳｉＯ₂から
なる層間絶縁膜７をＣＶＤ法等によって堆積する。

【００６３】続いて、その層間絶縁膜７に、半導体領域
４ａ，４ｂ，８ａ，８ｂ，１１ａ，１１ｂが露出するよ
うな接続孔５ａ〜５ｃをフォトリソグラフィ技術および
ドライエッチング技術によって穿孔した後、図７に示す
ように、半導体基板１上に、例えばＡｌ−Ｓｉ−Ｃｕ合
金からなる金属膜１４をスパッタリング法等によって堆
積する。

【００６４】その後、その金属膜１４をフォトリソグラ
フィ技術およびドライエッチング技術によってパターニ
ングすることにより、図３に示したソース電極４ｃ，８
ｃ，１１ｃ、ドレイン電極４ｄ，８ｄ，１１ｄおよびゲ
ート電極４ｆ1 を形成した後、半導体基板１上に、例え
ばＳｉＯ₂からなる表面保護膜１２をＣＶＤ法等によっ
て堆積して半導体集積回路装置を製造する。

【００６５】このように、本実施例１によれば、以下の
効果を得ることが可能となる。

【００６６】(1).静電保護用のＭＯＳトランジスタＱ1,
Ｑ2 は、サージ電圧除去に素早く対応することができる
ので、半導体集積回路装置における静電破壊耐圧を向上
させることが可能となる。

【００６７】(2).静電保護用のＭＯＳトランジスタＱ1,
Ｑ2 のしきい電圧を、電源電圧の絶対最大定格よりも大
きくしたことにより、ＭＯＳトランジスタＱ1,Ｑ2 のソ
ース・ドレイン間耐圧も電源電圧の絶対最大定格よりも
大きくすることが可能となる。

【００６８】(3).上記(2) により、ＭＯＳトランジスタ
Ｑ1,Ｑ2 のソース・ドレイン間耐圧を向上させることが
可能となる。

【００６９】(4).上記(2) により、電源を誤って逆に接
続してしまった場合でも、半導体集積回路に流れる電流
の量が少なくて済むので、例えば配線の溶断等のような
半導体集積回路装置の破壊を低減することが可能とな
る。

【００７０】(5).ゲート絶縁膜４ｅを比較的厚くしたこ
とにより、ゲート絶縁膜４ｅの強度を向上させることが
可能となっている。

【００７１】(6).上記(1) 〜(5) により、半導体集積回
路装置の歩留りおよび信頼性を向上させることが可能と
なる。

【００７２】(7).半導体集積回路装置の周辺回路を構成
するＭＯＳトランジスタＱ3 のソース・ドレイン領域形
成用の不純物導入時に、静電保護用のＭＯＳトランジス
タＱ1,Ｑ2 のソース・ドレイン領域形成用の不純物も導
入することにより、製造工程の大幅な増大を招くことな
く、静電保護用のＭＯＳトランジスタＱ1,Ｑ2 を半導体
基板１上に設けることが可能となる。

【００７３】（実施例２）図８は本発明の他の実施例で
ある半導体集積回路装置の要部断面図である。

【００７４】本実施例２においては、図８に示すよう
に、静電保護用のＭＯＳトランジスタＱ1 およびＭＯＳ
トランジスタＱ2(図１参照）のゲート絶縁膜４ｅが、フ
ィールド絶縁膜３と層間絶縁膜７とによって構成されて
いる。そして、この場合のしきい電圧は、例えば２０Ｖ
以上に設定されている。これ以外は、前記実施例１と同
じである。したがって、本実施例１においても前記実施
例１と同様の効果を得ることが可能となる。

【００７５】（実施例３）図９は本発明の他の実施例で
ある半導体集積回路装置の要部断面図である。

【００７６】本実施例３においては、図９に示すよう
に、静電保護用のＭＯＳトランジスタＱ1 およびＭＯＳ
トランジスタＱ2(図１参照）のゲート絶縁膜４ｅが、フ
ィールド絶縁膜によって構成され、ゲート電極４ｆ2
が、フィールド絶縁膜３上に形成された低抵抗多結晶シ
リコン等からなる。

【００７７】このゲート電極４ｆ2 は、周辺回路構成用
のＭＯＳトランジスタＱ3,Ｑ4 のゲート電極８ｆ，１１
ｆと同時に形成されている。そして、この場合のしきい
電圧は、例えば１０Ｖ以上に設定されている。これ以外
は、前記実施例１と同じである。したがって、本実施例
３においても前記実施例１と同様の効果を得ることが可
能となる。

【００７８】（実施例４）図１０は本発明の他の実施例
である半導体集積回路装置の要部断面図である。

【００７９】本実施例４においては、図１０に示すよう
に、静電保護用のＭＯＳトランジスタＱ1 およびＭＯＳ
トランジスタＱ2(図１参照）のゲート長が前記実施例１
よりも長くなっていており、例えば２〜３μｍ程度に設
定されている。また、そのチャネル領域には、例えばｐ
形不純物のホウ素等が導入されている。これらにより、
そのしきい電圧が電源電圧の絶対最大定格よりも大きく
なるように設定されている。

【００８０】ゲート絶縁膜４ｅは、薄い絶縁膜６によっ
て形成されている。ゲート電極４ｆ3 は、例えば低抵抗
多結晶シリコンからなる。このゲート電極４ｆ3 は、周
辺回路形成用のＭＯＳトランジスタＱ3,Ｑ4 のゲート電
極８ｆ，１１ｆと同時に形成されている。それ以外は、
前記実施例１と同じである。したがって、本実施例４に
おいても前記実施例１の(5) の効果を除いて同様の効果
を得ることが可能となる。

【００８１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
１〜４に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。

【００８２】例えば前記実施例１〜４においては、静電
保護用のＭＯＳトランジスタをｎチャネル形とした場合
について説明したが、これに限定されるものではなく、
例えばｐチャネル形のＭＯＳトランジスタとしても良
い。

【００８３】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００８４】(1).本発明の半導体集積回路装置によれ
ば、第１の保護用のＭＩＳトランジスタおよび第２の保
護用のＭＩＳトランジスタは、そのサージ電圧除去に素
早く対応することができるので、半導体集積回路装置に
おける静電破壊耐圧を向上させることが可能となる。

【００８５】(2).第１の保護用のＭＩＳトランジスタお
よび第２の保護用のＭＩＳトランジスタのしきい電圧を
電源電圧の絶対最大定格よりも大きく設定したことによ
り、そのＭＩＳトランジスタのソース・ドレイン間耐圧
も電源電圧の絶対最大定格よりも大きくすることが可能
となる。

【００８６】(3).上記(2) により、第１の保護用のＭＩ
Ｓトランジスタおよび第２の保護用のＭＩＳトランジス
タのソース・ドレイン間耐圧を向上させることが可能と
なる。

【００８７】(4).上記(2) により、電源を誤って逆に接
続してしまった場合でも、半導体集積回路に流れる電流
の量が少なくて済むので、例えば配線の溶断等のような
半導体集積回路装置の破壊を低減することが可能とな
る。

【００８８】(5).本発明の半導体集積回路装置の製造方
法によれば、半導体集積回路装置の周辺回路を構成する
ＭＩＳトランジスタのソース・ドレイン形成用の不純物
導入時に、保護用のＭＩＳトランジスタのソース・ドレ
イン形成用の不純物も導入することにより、製造工程の
大幅な増大を招くことなく、保護用のＭＩＳトランジス
タを半導体基板上に設けることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体集積回路装置の
要部回路図である。

【図２】図１の等価回路図である。

【図３】図１の半導体集積回路装置の要部断面図であ
る。

【図４】本実施例の半導体集積回路装置の製造工程中に
おける要部断面図である。

【図５】本実施例の半導体集積回路装置の図４に続く製
造工程中における要部断面図である。

【図６】本実施例の半導体集積回路装置の図５に続く製
造工程中における要部断面図である。

【図７】本実施例の半導体集積回路装置の図６に続く製
造工程中における要部断面図である。

【図８】本発明の他の実施例である半導体集積回路装置
の要部断面図である。

【図９】本発明の他の実施例である半導体集積回路装置
の要部断面図である。

【図１０】本発明の他の実施例である半導体集積回路装
置の要部断面図である。

【符号の説明】

１半導体基板２ｎウエル３フィールド絶縁膜４ａ，４ｂ半導体領域４ｃソース電極４ｄドレイン電極４ｅゲート絶縁膜４ｆ1 〜４ｆ3 ゲート電極５ａ〜５ｃ接続孔６薄い絶縁膜７層間絶縁膜８ａ，８ｂ半導体領域８ｃソース電極８ｄドレイン電極８ｅゲート絶縁膜８ｆゲート電極９サイドウォール１０キャップ絶縁膜１１ａ，１１ｂ半導体領域１１ｃソース電極１１ｄドレイン電極１１ｅゲート絶縁膜１１ｆゲート電極１２表面保護膜１３フォトレジストパターン１４金属膜Ｑ1 第１の静電保護用のＭＯＳトランジスタＱ2 第２の静電保護用のＭＯＳトランジスタＶCC 電源電位用配線ＶSS 基準電位用配線

Claims

【特許請求の範囲】

【請求項１】しきい電圧が電源電位よりも高く設定さ
れた第１の保護用のＭＩＳトランジスタを、そのゲート
電極を電源電位に接続した状態で、前記電源電位と基準
電位との間にダイオード接続したことを特徴とする半導
体集積回路装置。
【請求項２】電源電位と基準電位との間に以下のＭＩ
Ｓトランジスタをダイオード接続したことを特徴とする
半導体集積回路装置。（ａ）しきい電圧が電源電位よりも高く設定され、か
つ、ゲート電極が電源電位に接続された第１の保護用の
ＭＩＳトランジスタ。（ｂ）しきい電圧が電源電位よりも高くなるように設定
され、かつ、ゲート電極が基準電位に接続された第２の
保護用のＭＩＳトランジスタ。
【請求項３】請求項２記載の半導体集積回路装置にお
いて、前記第１の保護用のＭＩＳトランジスタおよび前
記第２の保護用のＭＩＳトランジスタは、それぞれ半導
体基板の上部に互いに離れて形成された一対の半導体領
域と、前記一対の半導体領域の間上に絶縁膜を介して設
けられた第１層配線形成用導体からなるゲート電極とを
有することを特徴とする半導体集積回路装置。
【請求項４】請求項２または３記載の半導体集積回路
装置において、前記第１の保護用のＭＩＳトランジスタ
および前記第２の保護用のＭＩＳトランジスタがｎチャ
ネル形のＭＯＳトランジスタであることを特徴とする半
導体集積回路装置。
【請求項５】請求項２〜４のいずれか１項に記載の半
導体集積回路装置を製造する際に、以下の工程を有する
ことを特徴とする半導体集積回路装置の製造方法。（ａ）半導体集積回路形成用のＭＩＳトランジスタのゲ
ート電極を半導体基板上に形成した後、前記第１の保護
用のＭＩＳトランジスタおよび第２の保護用のＭＩＳト
ランジスタのチャネル形成領域を被覆するレジストパタ
ーンを半導体基板上に形成する工程。（ｂ）前記レジストパターンおよび前記半導体集積回路
形成用のＭＩＳトランジスタのゲート電極をマスクとし
て、前記半導体基板に所定の不純物を導入する工程。（ｃ）前記半導体基板に対して熱処理を施すことによ
り、前記第１の保護用のＭＩＳトランジスタ、前記第２
の保護用のＭＩＳトランジスタおよび前記半導体集積回
路形成用のＭＩＳトランジスタのソース・ドレインを形
成する一対の半導体領域を同時に形成する工程。