JPH09179533A - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JPH09179533A JPH09179533A JP35009395A JP35009395A JPH09179533A JP H09179533 A JPH09179533 A JP H09179533A JP 35009395 A JP35009395 A JP 35009395A JP 35009395 A JP35009395 A JP 35009395A JP H09179533 A JPH09179533 A JP H09179533A
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- video
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Abstract
(57)【要約】
【課題】 従来のビデオ用Ａ／Ｄコンバータにグラデー
ションのあるビデオ信号を入力し、液晶パネルに表示を
再現させると、明るい部分の色が明るすぎ、また、暗い
部分の色は暗すぎて色差がなくなり、液晶パネルの表示
が見えにくいという液晶の不都合な特徴の解消。 【解決手段】 ビデオ信号をＡ／Ｄコンバータを介して
変換し、該Ａ／Ｄコンバータにより変換された画像デー
タを画像メモリに一時保存し、該画像メモリに保存され
た画像データを液晶パネルに表示する液晶表示装置にお
いて、前記ビデオ信号用Ａ／Ｄコンバータの基準電位を
調整する基準電圧調整回路を設けた。
ションのあるビデオ信号を入力し、液晶パネルに表示を
再現させると、明るい部分の色が明るすぎ、また、暗い
部分の色は暗すぎて色差がなくなり、液晶パネルの表示
が見えにくいという液晶の不都合な特徴の解消。 【解決手段】 ビデオ信号をＡ／Ｄコンバータを介して
変換し、該Ａ／Ｄコンバータにより変換された画像デー
タを画像メモリに一時保存し、該画像メモリに保存され
た画像データを液晶パネルに表示する液晶表示装置にお
いて、前記ビデオ信号用Ａ／Ｄコンバータの基準電位を
調整する基準電圧調整回路を設けた。
Description
【０００１】
【発明の属する技術分野】本発明は外部より入力される
ビデオ信号をＡ／Ｄ変換し、そのディジタル化された画
像データを液晶パネルに表示するカラー液晶表示装置の
表示調整方法に関する。更に詳細には、マルチスキャン
の液晶ディスプレイ、コンピュ−タプロジェクションパ
ネル、液晶プロジェクタ−に使用して好適なものであ
る。
ビデオ信号をＡ／Ｄ変換し、そのディジタル化された画
像データを液晶パネルに表示するカラー液晶表示装置の
表示調整方法に関する。更に詳細には、マルチスキャン
の液晶ディスプレイ、コンピュ−タプロジェクションパ
ネル、液晶プロジェクタ−に使用して好適なものであ
る。
【０００２】
【従来の技術】従来の液晶表示装置においては、外部の
コンピュータから入力されるビデオ信号はビデオアンプ
を介して増幅された後、ビデオ用Ａ／Ｄコンバータに接
続され、また、コンピュータより入力される水平同期信
号、遅延回路が、１／Ｎ分周回路、ＰＬＬ回路で生成さ
れた各信号はサンプリングクロックとしてビデオ用Ａ／
Ｄコンバータに接続され、そして、増幅されたビデオ信
号をビデオ用Ａ／Ｄコンバータによりデジタルなデータ
に変換して、画像メモリに一旦保存し、その画像メモリ
の内容を液晶パネルに表示していた。
コンピュータから入力されるビデオ信号はビデオアンプ
を介して増幅された後、ビデオ用Ａ／Ｄコンバータに接
続され、また、コンピュータより入力される水平同期信
号、遅延回路が、１／Ｎ分周回路、ＰＬＬ回路で生成さ
れた各信号はサンプリングクロックとしてビデオ用Ａ／
Ｄコンバータに接続され、そして、増幅されたビデオ信
号をビデオ用Ａ／Ｄコンバータによりデジタルなデータ
に変換して、画像メモリに一旦保存し、その画像メモリ
の内容を液晶パネルに表示していた。
【０００３】
【発明が解決しようとする課題】ここで上述の従来のビ
デオ用Ａ／Ｄコンバータにグラデーションのあるビデオ
信号を入力し、液晶パネルに表示を再現させると、明る
い部分の色が明るすぎ、また、暗い部分の色は暗すぎて
色差がなくなり、液晶パネルの表示が見えにくいという
液晶の不都合な特徴が発生していた。
デオ用Ａ／Ｄコンバータにグラデーションのあるビデオ
信号を入力し、液晶パネルに表示を再現させると、明る
い部分の色が明るすぎ、また、暗い部分の色は暗すぎて
色差がなくなり、液晶パネルの表示が見えにくいという
液晶の不都合な特徴が発生していた。
【０００４】
【課題を解決するための手段】本発明は従来の問題点に
鑑みなされたもので、ビデオ信号をＡ／Ｄコンバータを
介して変換し、該Ａ／Ｄコンバータにより変換された画
像データを画像メモリに一時保存し、該画像メモリに保
存された画像データを液晶パネルに表示する液晶表示装
置において、前記ビデオ信号用Ａ／Ｄコンバータの基準
電位を調整する基準電圧調整回路を設けた液晶表示装置
を提案するものである。
鑑みなされたもので、ビデオ信号をＡ／Ｄコンバータを
介して変換し、該Ａ／Ｄコンバータにより変換された画
像データを画像メモリに一時保存し、該画像メモリに保
存された画像データを液晶パネルに表示する液晶表示装
置において、前記ビデオ信号用Ａ／Ｄコンバータの基準
電位を調整する基準電圧調整回路を設けた液晶表示装置
を提案するものである。
【０００５】
【作用】本願発明は、ビデオ用Ａ／Ｄコンバータ内部の
並列型Ａ／Ｄ変換回路の抵抗によって分割された電位を
強制的に変え、液晶パネルのグラデーション表示を調整
するものである。
並列型Ａ／Ｄ変換回路の抵抗によって分割された電位を
強制的に変え、液晶パネルのグラデーション表示を調整
するものである。
【０００６】
【発明の実施の形態】カラー液晶表示装置に使用するＡ
／Ｄコンバ−タに、基準電圧調整回路からの基準電圧を
変化させ、カラ−液晶表示装置の明るさを表示調整す
る。
／Ｄコンバ−タに、基準電圧調整回路からの基準電圧を
変化させ、カラ−液晶表示装置の明るさを表示調整す
る。
【０００７】
【実施例】本発明の実施例を添付図面を参照して説明す
る。図１は本発明の構成を示した電気的ブロック図であ
る。図２は本発明の詳細な電気的ブロック図である。図
３は、ビデオ用Ａ／Ｄコンバータより出力されるデータ
とこのときの液晶パネルの透過率の関係を表した図であ
る。外部のコンピュ−タ（図示せず）からアナログ入力
されるビデオ信号１は、ビデオアンプ２により忠実に増
幅され、このとき増幅されたビデオ信号３３はビデオ用
Ａ／Ｄコンバータ３への十分なドライブ能力で送出され
る。ビデオ用Ａ／Ｄコンバータ３ではＰＬＬ回路１１よ
り送出されるサンプリングクロック１４の立ち上がりエ
ッジによりアナログのビデオ信号をサンプリングし、デ
ィジタルの画像データ４に変換され、画像メモリ５へ送
られる。画像メモリ５は書き込み、読み出しを並行して
行うことができるメモリである。また、基準電圧調整回
路３０より送出されるアナログ信号３２によって、ビデ
オ用Ａ／Ｄコンバータ３の基準電位を調整し、画像デー
タ４を調整する。この基準電圧調整回路３０は、ＣＰＵ
２３によって設定が行え、かつ、ＣＰＵ２３によって現
在の状態をモニタすることができる。この基準電圧調整
回路３０とその周辺回路についての詳細な説明は後述す
る。
る。図１は本発明の構成を示した電気的ブロック図であ
る。図２は本発明の詳細な電気的ブロック図である。図
３は、ビデオ用Ａ／Ｄコンバータより出力されるデータ
とこのときの液晶パネルの透過率の関係を表した図であ
る。外部のコンピュ−タ（図示せず）からアナログ入力
されるビデオ信号１は、ビデオアンプ２により忠実に増
幅され、このとき増幅されたビデオ信号３３はビデオ用
Ａ／Ｄコンバータ３への十分なドライブ能力で送出され
る。ビデオ用Ａ／Ｄコンバータ３ではＰＬＬ回路１１よ
り送出されるサンプリングクロック１４の立ち上がりエ
ッジによりアナログのビデオ信号をサンプリングし、デ
ィジタルの画像データ４に変換され、画像メモリ５へ送
られる。画像メモリ５は書き込み、読み出しを並行して
行うことができるメモリである。また、基準電圧調整回
路３０より送出されるアナログ信号３２によって、ビデ
オ用Ａ／Ｄコンバータ３の基準電位を調整し、画像デー
タ４を調整する。この基準電圧調整回路３０は、ＣＰＵ
２３によって設定が行え、かつ、ＣＰＵ２３によって現
在の状態をモニタすることができる。この基準電圧調整
回路３０とその周辺回路についての詳細な説明は後述す
る。
【０００８】画像データ４を画像メモリ５に書き込むタ
イミングは、画像メモリ書き込みコントローラ２６に入
力される水平同期信号８、垂直同期信号２０、サンプリ
ングクロック１４により生成されるタイミング信号１８
で、繰り返し発生するビデオ信号のタイミングにより書
き込んでいる。また、画像メモリ書き込みコントローラ
２６は、アドレス・データバス２４を介してＣＰＵ２３
より、画像メモリ５への画像データ４の書き込み開始位
置の指定を行う。
イミングは、画像メモリ書き込みコントローラ２６に入
力される水平同期信号８、垂直同期信号２０、サンプリ
ングクロック１４により生成されるタイミング信号１８
で、繰り返し発生するビデオ信号のタイミングにより書
き込んでいる。また、画像メモリ書き込みコントローラ
２６は、アドレス・データバス２４を介してＣＰＵ２３
より、画像メモリ５への画像データ４の書き込み開始位
置の指定を行う。
【０００９】そして、画像メモリ読み出しコントローラ
２７によって、画像メモリ５へデータを読み出すタイミ
ング信号２８を送り、液晶パネル７へ画像メモリ５より
画像データ６を送り、その画像データ６を画像メモリ読
み出しコントローラ２７より液晶パネル７に書き込むタ
イミング信号２９によって、液晶パネル７に画像データ
６を書き込み、液晶パネル７に表示される。また、画像
メモリ読み出しコントローラ２７は、アドレス・データ
バス２４を介してＣＰＵ２３より、画像メモリ５の画像
データ６の読み出し開始位置の指定を行う。
２７によって、画像メモリ５へデータを読み出すタイミ
ング信号２８を送り、液晶パネル７へ画像メモリ５より
画像データ６を送り、その画像データ６を画像メモリ読
み出しコントローラ２７より液晶パネル７に書き込むタ
イミング信号２９によって、液晶パネル７に画像データ
６を書き込み、液晶パネル７に表示される。また、画像
メモリ読み出しコントローラ２７は、アドレス・データ
バス２４を介してＣＰＵ２３より、画像メモリ５の画像
データ６の読み出し開始位置の指定を行う。
【００１０】外部のコンピュ−タより入力される水平同
期信号８は遅延回路９にも入力され、遅延回路９を介し
て遅延された水平同期信号１０はＰＬＬ回路１１に入力
される。遅延回路９はＣＰＵ２３より送出される遅延設
定信号２２により遅延値を自由に設定できる。ＰＬＬ回
路１１より発生するサンプリングクロック１４は１／Ｎ
カウンタ１３へ送られ、１／Ｎ分周された１／Ｎ出力信
号１２は遅延された水平同期信号１０と位相比較され位
相が一致するように周波数が変わり、１／Ｎカウンタ１
３のＮ（分周比）設定により１ラインのピクセル数を設
定することができる。そして、ＣＰＵ２３では入力され
る水平同期信号８、垂直同期信号２０の周期を参照し、
おおよその分周比を１／Ｎカウンタ１３に設定すること
により表示の微調整処理を実行できる。
期信号８は遅延回路９にも入力され、遅延回路９を介し
て遅延された水平同期信号１０はＰＬＬ回路１１に入力
される。遅延回路９はＣＰＵ２３より送出される遅延設
定信号２２により遅延値を自由に設定できる。ＰＬＬ回
路１１より発生するサンプリングクロック１４は１／Ｎ
カウンタ１３へ送られ、１／Ｎ分周された１／Ｎ出力信
号１２は遅延された水平同期信号１０と位相比較され位
相が一致するように周波数が変わり、１／Ｎカウンタ１
３のＮ（分周比）設定により１ラインのピクセル数を設
定することができる。そして、ＣＰＵ２３では入力され
る水平同期信号８、垂直同期信号２０の周期を参照し、
おおよその分周比を１／Ｎカウンタ１３に設定すること
により表示の微調整処理を実行できる。
【００１１】次に、図２、図３を参照して、基準電圧調
整回路３０とその周辺回路についての詳細な説明を行
う。ビデオ用Ａ／Ｄコンバータ３のアナログ入力のＶＩ
Ｎ端子には、ビデオ信号３３が接続され、サンプルホー
ルドするためのＣＬＫ端子には、サンプリングクロック
１４が接続され、Ａ／Ｄデータのデジタル出力端子より
画像データ４が出力される。ここで、基準電圧端子とし
て、ＶＲＴ（上位基準電圧）端子、ＶＲＭ３（基準電圧
の第３中点）端子、ＶＲＭ２（基準電圧の第２中点）端
子、ＶＲＭ１（基準電圧の第１中点）端子、ＶＲＢ（下
位基準電圧）端子があり、ＶＲＴとＶＲＢ間では、複数
の分割抵抗で結ばれており、この各分割抵抗間にコンパ
レータ群の入力部が接続され、コンパレータのもう一方
の入力側にはＶＩＮ端子が直結されている。そして、こ
のコンパレータ群は、０から２５５までの番号が割り付
けられた２５６個からなる。
整回路３０とその周辺回路についての詳細な説明を行
う。ビデオ用Ａ／Ｄコンバータ３のアナログ入力のＶＩ
Ｎ端子には、ビデオ信号３３が接続され、サンプルホー
ルドするためのＣＬＫ端子には、サンプリングクロック
１４が接続され、Ａ／Ｄデータのデジタル出力端子より
画像データ４が出力される。ここで、基準電圧端子とし
て、ＶＲＴ（上位基準電圧）端子、ＶＲＭ３（基準電圧
の第３中点）端子、ＶＲＭ２（基準電圧の第２中点）端
子、ＶＲＭ１（基準電圧の第１中点）端子、ＶＲＢ（下
位基準電圧）端子があり、ＶＲＴとＶＲＢ間では、複数
の分割抵抗で結ばれており、この各分割抵抗間にコンパ
レータ群の入力部が接続され、コンパレータのもう一方
の入力側にはＶＩＮ端子が直結されている。そして、こ
のコンパレータ群は、０から２５５までの番号が割り付
けられた２５６個からなる。
【００１２】ここで、ＶＲＴ端子には、コンパレータの
０番目が、ＶＲＢ端子には、コンパレータの２５５番目
が、コンパレータの６３と６４番目間の分割抵抗にはＶ
ＲＭ３端子が、コンパレータの１２７と１２８番目間の
分割抵抗にはＶＲＭ２端子が、コンパレータの１９１と
１９２番目間の分割抵抗にはＶＲＭ１端子が、接続され
ている。ここで、ＶＲＴとＶＲＢの中点がＶＲＭ２であ
り、ＶＲＴとＶＲＭ２及びＶＲＭ２とＶＲＢの中点が、
それぞれＶＲＭ３、ＶＲＭ１となる。尚、ＶＲＴ、ＶＲ
Ｍ３、ＶＲＭ２、ＶＲＭ１、ＶＲＢは、図１においてア
ナログ信号３２として総称する。
０番目が、ＶＲＢ端子には、コンパレータの２５５番目
が、コンパレータの６３と６４番目間の分割抵抗にはＶ
ＲＭ３端子が、コンパレータの１２７と１２８番目間の
分割抵抗にはＶＲＭ２端子が、コンパレータの１９１と
１９２番目間の分割抵抗にはＶＲＭ１端子が、接続され
ている。ここで、ＶＲＴとＶＲＢの中点がＶＲＭ２であ
り、ＶＲＴとＶＲＭ２及びＶＲＭ２とＶＲＢの中点が、
それぞれＶＲＭ３、ＶＲＭ１となる。尚、ＶＲＴ、ＶＲ
Ｍ３、ＶＲＭ２、ＶＲＭ１、ＶＲＢは、図１においてア
ナログ信号３２として総称する。
【００１３】そして、ＶＲＴ、ＶＲＭ３、ＶＲＭ２、Ｖ
ＲＭ１、ＶＲＢそれぞれの入力端子にはＣＰＵ２３よ
り、基準電圧調整回路３０のＤ／Ａコンバータ３４、バ
ッファアンプ３６を介してそれぞれの入力端子に接続
し、アナログデータを入力する。この入力端子の状態を
モニタするためには基準電圧調整回路３０内のＡ／Ｄコ
ンバータ３５を介して、ＣＰＵ２３にて行うことができ
る。尚、ビデオ用Ａ／Ｄコンバータ３内のコンパレータ
群の内容は内部のエンコーダを介して内部のラッチ回路
に出力され、ＣＬＫ端子へのサンプリングクロック１４
の入力によって、ラッチされ、Ａ／Ｄデータのデジタル
出力端子より画像データ４が出力される。
ＲＭ１、ＶＲＢそれぞれの入力端子にはＣＰＵ２３よ
り、基準電圧調整回路３０のＤ／Ａコンバータ３４、バ
ッファアンプ３６を介してそれぞれの入力端子に接続
し、アナログデータを入力する。この入力端子の状態を
モニタするためには基準電圧調整回路３０内のＡ／Ｄコ
ンバータ３５を介して、ＣＰＵ２３にて行うことができ
る。尚、ビデオ用Ａ／Ｄコンバータ３内のコンパレータ
群の内容は内部のエンコーダを介して内部のラッチ回路
に出力され、ＣＬＫ端子へのサンプリングクロック１４
の入力によって、ラッチされ、Ａ／Ｄデータのデジタル
出力端子より画像データ４が出力される。
【００１４】本実施例では、ＣＰＵ２３よりＤ／Ａコン
バ−タ３４、バッファアンプ３６を介して、ＶＲＴ端子
に４Ｖ、ＶＲＢ端子に２Ｖを設定し、ＶＲＭ２端子には
ＶＲＴ端子の電位４ＶとＶＲＢ端子の電位２Ｖの中点の
電位とする３Ｖを設定し、ＶＲＭ３端子にはＶＲＴ端子
の電位４ＶとＶＲＭ２の電位３Ｖの中点の電位とする
３．５Ｖを設定し、ＶＲＭ１端子にはＶＲＭ２端子の電
位３ＶとＶＲＢの電位２Ｖの中点の電位とする２．５Ｖ
を設定している。しかし、図３の実線が示すように、ビ
デオ用Ａ／Ｄコンバータ３のＡ／Ｄデータ（画像デ−タ
４）の値と、実際の液晶パネル７の透過率に、リニアリ
ティが認められない。
バ−タ３４、バッファアンプ３６を介して、ＶＲＴ端子
に４Ｖ、ＶＲＢ端子に２Ｖを設定し、ＶＲＭ２端子には
ＶＲＴ端子の電位４ＶとＶＲＢ端子の電位２Ｖの中点の
電位とする３Ｖを設定し、ＶＲＭ３端子にはＶＲＴ端子
の電位４ＶとＶＲＭ２の電位３Ｖの中点の電位とする
３．５Ｖを設定し、ＶＲＭ１端子にはＶＲＭ２端子の電
位３ＶとＶＲＢの電位２Ｖの中点の電位とする２．５Ｖ
を設定している。しかし、図３の実線が示すように、ビ
デオ用Ａ／Ｄコンバータ３のＡ／Ｄデータ（画像デ−タ
４）の値と、実際の液晶パネル７の透過率に、リニアリ
ティが認められない。
【００１５】このため、図３のリニアティの理想値とす
る破線部分に近づけるため、ＣＰＵ２３より基準電圧調
整回路３０のＤ／Ａコンバータ３４、バッファアンプ３
６を介して、ＶＲＭ３の電位を増加させ、ＶＲＭ１の電
位を低下させ、ＶＲＴ、ＶＲＭ２，ＶＲＢは固定してお
く。すなわち、ＶＲＴ−ＶＲＭ３間でのビデオ信号の変
化に対して、Ａ／Ｄデータの変化は大きくなる。同様
に、ＶＲＭ１−ＶＲＢ間でも、変化は大きくなる。
る破線部分に近づけるため、ＣＰＵ２３より基準電圧調
整回路３０のＤ／Ａコンバータ３４、バッファアンプ３
６を介して、ＶＲＭ３の電位を増加させ、ＶＲＭ１の電
位を低下させ、ＶＲＴ、ＶＲＭ２，ＶＲＢは固定してお
く。すなわち、ＶＲＴ−ＶＲＭ３間でのビデオ信号の変
化に対して、Ａ／Ｄデータの変化は大きくなる。同様
に、ＶＲＭ１−ＶＲＢ間でも、変化は大きくなる。
【００１６】ここで、グラデーションのあるビデオ信号
１を入力し、そのグラデーションの暗い部分及び明るい
部分でのビデオ用Ａ／Ｄコンバ−タ３のＡ／Ｄデータの
変化を大きくすることにより、透過率に差がでてくるこ
とになる。この調整を行うときには、外部のコンピュー
タより、グラデーションのあるビデオ信号１を入力し、
液晶パネル７に表示させて調整を行う方法が有効であ
る。
１を入力し、そのグラデーションの暗い部分及び明るい
部分でのビデオ用Ａ／Ｄコンバ−タ３のＡ／Ｄデータの
変化を大きくすることにより、透過率に差がでてくるこ
とになる。この調整を行うときには、外部のコンピュー
タより、グラデーションのあるビデオ信号１を入力し、
液晶パネル７に表示させて調整を行う方法が有効であ
る。
【００１７】
【発明の効果】本発明は如上の如くなしたので、外部コ
ンピュータからのグラデーションのあるビデオ信号を入
力したとき、液晶パネルに均一なグラデーションのある
映像を再現することができるものである。
ンピュータからのグラデーションのあるビデオ信号を入
力したとき、液晶パネルに均一なグラデーションのある
映像を再現することができるものである。
【図１】 本発明の全体的電気的ブロック図
【図２】 基準電圧調整回路の詳細な電気的ブロック図
【図３】 Ａ／Ｄデータと透過率のグラフ
１ ビデオ信号 ２ ビデオアンプ ３ ビデオ用Ａ／Ｄコンバータ ４ 画像データ ５ 画像メモリ ６ 画像データ ７ 液晶パネル ８ 水平同期信号 ９ 遅延回路 １０ 遅延された水平同期信号 １１ ＰＬＬ回路 １２ １／Ｎ出力信号 １３ １／Ｎカウンタ １４ サンプリングクロック １８ タイミング信号 ２０ 垂直同期信号 ２１ 分周比設定信号 ２２ 遅延設定信号 ２３ ＣＰＵ ２４ アドレス・データバス ２５ ワークメモリ ２６ 画像メモリ書き込みコントローラ ２７ 画像メモリ読み出しコントローラ ２８ タイミング信号 ２９ タイミング信号 ３０ 基準電圧調整回路 ３１ 制御信号 ３２ アナログ信号 ３３ ビデオ信号 ３４ Ｄ／Ａコンバ−タ ３５ Ａ／Ｄコンバ−タ ３６ バッファアンプ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年１２月２日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
Claims (2)
- 【請求項１】 ビデオ信号をＡ／Ｄコンバータを介して
変換し、該Ａ／Ｄコンバータにより変換された画像デー
タを画像メモリに一時保存し、該画像メモリに保存され
た画像データを液晶パネルに表示する液晶表示装置にお
いて、前記ビデオ信号用Ａ／Ｄコンバータの基準電位を
調整する基準電圧調整回路を設けたことを特徴とする液
晶表示装置。 - 【請求項２】 前記基準電圧調整回路がＤ／Ａコンバ−
タ、Ａ／Ｄコンバ−タ及びバッファアンプからなること
を特徴とする請求項１記載の液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35009395A JPH09179533A (ja) | 1995-12-22 | 1995-12-22 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35009395A JPH09179533A (ja) | 1995-12-22 | 1995-12-22 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09179533A true JPH09179533A (ja) | 1997-07-11 |
Family
ID=18408193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35009395A Pending JPH09179533A (ja) | 1995-12-22 | 1995-12-22 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09179533A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990010292A (ko) * | 1997-07-16 | 1999-02-18 | 윤종용 | 액정 표시 장치의 기준 전압 조절 회로 |
-
1995
- 1995-12-22 JP JP35009395A patent/JPH09179533A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990010292A (ko) * | 1997-07-16 | 1999-02-18 | 윤종용 | 액정 표시 장치의 기준 전압 조절 회로 |
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