JPH0917961A - 半導体集積回路の静電保護装置 - Google Patents
半導体集積回路の静電保護装置Info
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- JPH0917961A JPH0917961A JP7164342A JP16434295A JPH0917961A JP H0917961 A JPH0917961 A JP H0917961A JP 7164342 A JP7164342 A JP 7164342A JP 16434295 A JP16434295 A JP 16434295A JP H0917961 A JPH0917961 A JP H0917961A
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Abstract
(57)【要約】
【目的】電力の少ない高周波サージと電力の大きな低周
波サージの両方に効果的な静電保護装置を提供する。 【構成】応答の遅いコレクタ−ベース間接合ダイオード
（３ａ）と応答の早いエミッタ−ベース間接合ダイオー
ド（１０）を並列に信号端子と正電源間に接続する。
波サージの両方に効果的な静電保護装置を提供する。 【構成】応答の遅いコレクタ−ベース間接合ダイオード
（３ａ）と応答の早いエミッタ−ベース間接合ダイオー
ド（１０）を並列に信号端子と正電源間に接続する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路を静電気
やサージによる破壊から保護するための装置、すなわち
半導体集積回路の静電保護装置に関する。
やサージによる破壊から保護するための装置、すなわち
半導体集積回路の静電保護装置に関する。
【０００２】
【従来の技術】図３及び図４はそれぞれ従来の半導体集
積回路の静電保護装置の一例について説明するための回
路図及び断面図である。
積回路の静電保護装置の一例について説明するための回
路図及び断面図である。
【０００３】この静電保護装置１００は、出力信号端子
１ａに接続される出力信号線９ａと低電位電源配線７
（ＶEE電源端子に接続）及び低電位電源配線８（ＶCC電
源端子と接続）との間にそれぞれ保護ダイオード２ａ及
び３ａを挿入した構成を有している。
１ａに接続される出力信号線９ａと低電位電源配線７
（ＶEE電源端子に接続）及び低電位電源配線８（ＶCC電
源端子と接続）との間にそれぞれ保護ダイオード２ａ及
び３ａを挿入した構成を有している。
【０００４】保護ダイオード２ａは、ｎ+ 型引出領域１
７ａ及びこれが設けられているｎ-型半導体層１５ｃ
（エピタキシャル層）でなるカソードと、ｎ- 型半導体
層１５ｃに形成されるｐ+ 型拡散層１６ｂでなるアノー
ドとを有している。保護ダイオード３ａはｎ+ 型引出領
域１７ｂ及びこれが設けられているｎ- 型半導体層１５
ｅでなるカソードと、ｎ- 型半導体層１５ｅに形成され
るｐ+ 型拡散層１６ｄでなるアノードとを有している。
７ａ及びこれが設けられているｎ-型半導体層１５ｃ
（エピタキシャル層）でなるカソードと、ｎ- 型半導体
層１５ｃに形成されるｐ+ 型拡散層１６ｂでなるアノー
ドとを有している。保護ダイオード３ａはｎ+ 型引出領
域１７ｂ及びこれが設けられているｎ- 型半導体層１５
ｅでなるカソードと、ｎ- 型半導体層１５ｅに形成され
るｐ+ 型拡散層１６ｄでなるアノードとを有している。
【０００５】信号出力端子１ａはピーク整流回路２０１
（Ｑ２，Ｑ３の差動トラジスタ対、定電流源Ｉ１，負荷
トランジスタＱ４，負荷抵抗Ｒ１を有している。）の出
力信号を受取る端子、ピーク整流回路２０１は差動増幅
回路２０２（Ｑ６，Ｑ７の差動トランジスタ対、定電流
源Ｉ２，負荷抵抗Ｒ３，Ｒ４を有している。Ｖｒｅｆは
基準電圧。）の出力信号を受けてピーク値をホールドす
る。エミッタホロアＱ１によりキャパシタＣ１へ充電す
る時定数は、Ｃ１からＱ２を介して放電する時定数より
小さい。
（Ｑ２，Ｑ３の差動トラジスタ対、定電流源Ｉ１，負荷
トランジスタＱ４，負荷抵抗Ｒ１を有している。）の出
力信号を受取る端子、ピーク整流回路２０１は差動増幅
回路２０２（Ｑ６，Ｑ７の差動トランジスタ対、定電流
源Ｉ２，負荷抵抗Ｒ３，Ｒ４を有している。Ｖｒｅｆは
基準電圧。）の出力信号を受けてピーク値をホールドす
る。エミッタホロアＱ１によりキャパシタＣ１へ充電す
る時定数は、Ｃ１からＱ２を介して放電する時定数より
小さい。
【０００６】エミッタホロアＱ１は、ｎ- 型半導体層１
５ｆ（ｎ+ 型埋込層１２ｃ及びｎ+型引出領域１７ｃに
連結）をコレクタ領域、ｎ- 型半導体層１５ｆに形成さ
れるｐ+ 型拡散層１６ｅをベース領域、ｐ+ 型拡散層１
６ｅに形成されるｎ+ 型拡散層１８ｂをエミッタ領域と
して有している。
５ｆ（ｎ+ 型埋込層１２ｃ及びｎ+型引出領域１７ｃに
連結）をコレクタ領域、ｎ- 型半導体層１５ｆに形成さ
れるｐ+ 型拡散層１６ｅをベース領域、ｐ+ 型拡散層１
６ｅに形成されるｎ+ 型拡散層１８ｂをエミッタ領域と
して有している。
【０００７】出力信号端子１ａに正のサージ電圧が印加
されると保護ダイオード３ａに順方向電流が流れ負のサ
ージ電圧が印加されると保護ダイオード２ａに順方向電
流が流れ、ピーク整流回路が保護される。
されると保護ダイオード３ａに順方向電流が流れ負のサ
ージ電圧が印加されると保護ダイオード２ａに順方向電
流が流れ、ピーク整流回路が保護される。
【０００８】このような静電保護装置１００は、内部回
路がピーク整流回路に限らず、半導体集積回路の入力信
号端子や出力信号端子（総称して信号端子という）と内
部回路との間に一般的に設けられている。
路がピーク整流回路に限らず、半導体集積回路の入力信
号端子や出力信号端子（総称して信号端子という）と内
部回路との間に一般的に設けられている。
【０００９】図５及び図６はもう一つの従来例を示す回
路図及び断面図である。
路図及び断面図である。
【００１０】入力信号端子１と低電位電源配線７との間
に、ｎ+ 型引出領域１７ｄ及びｎ+型埋込層１２ｄをカ
ソード、ｐ- 型半導体基体１１をアノードとする保護ダ
イオード２と、ｐ+ 型拡散層１６ｆをコレクタ領域、ｎ
- 型半導体層１５ｈをベース領域、ｐ- 型半導体基体１
１をエミッタとするＰＮＰトランジスタ４が挿入されて
いる。また、高電位電源配線８との間には、ｐ+ 型拡散
層１６ｄをアノード、ｎ- 型拡散層１５ｅ、ｎ+ 型引出
領域をカソードとする保護ダイオード３が挿入されてい
る。なお、ｐ+ 型拡散層１６ｆは保護抵抗５を兼ねてい
る。ＰＮＰトランジスタ４は負のサージ電圧に対する保
護ダイオード２の保護能力の不足を補い、保護抵抗５は
入力ＰＮＰトランジスタ６に急峻な電圧が加わるのを緩
和する。
に、ｎ+ 型引出領域１７ｄ及びｎ+型埋込層１２ｄをカ
ソード、ｐ- 型半導体基体１１をアノードとする保護ダ
イオード２と、ｐ+ 型拡散層１６ｆをコレクタ領域、ｎ
- 型半導体層１５ｈをベース領域、ｐ- 型半導体基体１
１をエミッタとするＰＮＰトランジスタ４が挿入されて
いる。また、高電位電源配線８との間には、ｐ+ 型拡散
層１６ｄをアノード、ｎ- 型拡散層１５ｅ、ｎ+ 型引出
領域をカソードとする保護ダイオード３が挿入されてい
る。なお、ｐ+ 型拡散層１６ｆは保護抵抗５を兼ねてい
る。ＰＮＰトランジスタ４は負のサージ電圧に対する保
護ダイオード２の保護能力の不足を補い、保護抵抗５は
入力ＰＮＰトランジスタ６に急峻な電圧が加わるのを緩
和する。
【００１１】
【発明が解決しようとする課題】上述した従来の静電保
護装置には、コレクタ−ベース間接合ダイオード（Ｃ−
Ｂダイオード）が用いられている。Ｃ−Ｂダイオードは
占有面積を大きくとることによってかなりの放電能力を
もつことができるが、不純物濃度が低いｎ- 型拡散層
（内部回路を構成する縦型ＮＰＮトランジスタのコレク
タ領域と同時に形成される）を有しているので寄生抵抗
のため応答が遅く、そのため高周波のサージ電圧に対す
る内部回路の保護能力が悪いという問題点があった。図
５，図６を参照して説明した従来例においても全く同様
である。
護装置には、コレクタ−ベース間接合ダイオード（Ｃ−
Ｂダイオード）が用いられている。Ｃ−Ｂダイオードは
占有面積を大きくとることによってかなりの放電能力を
もつことができるが、不純物濃度が低いｎ- 型拡散層
（内部回路を構成する縦型ＮＰＮトランジスタのコレク
タ領域と同時に形成される）を有しているので寄生抵抗
のため応答が遅く、そのため高周波のサージ電圧に対す
る内部回路の保護能力が悪いという問題点があった。図
５，図６を参照して説明した従来例においても全く同様
である。
【００１２】このような高周波のサージ電圧に対する保
護能力が悪いという問題点は、図３，図４を参照して説
明した従来例のように、信号端子からみた容量が大きい
ものほど深刻である。図３において、出力信号端子１ａ
に正の過電圧が加わってキャパシタＣ１に電荷が蓄積さ
れると、前述したように、トランジスタＱ２を通って放
電される時定数が大きいこと、保護ダイオード３ａの応
答が遅いことによりトラジスタＱ１の方が先にブレーク
ダウンを起こしてピーク整流回路２０１が破壊されてし
まう。
護能力が悪いという問題点は、図３，図４を参照して説
明した従来例のように、信号端子からみた容量が大きい
ものほど深刻である。図３において、出力信号端子１ａ
に正の過電圧が加わってキャパシタＣ１に電荷が蓄積さ
れると、前述したように、トランジスタＱ２を通って放
電される時定数が大きいこと、保護ダイオード３ａの応
答が遅いことによりトラジスタＱ１の方が先にブレーク
ダウンを起こしてピーク整流回路２０１が破壊されてし
まう。
【００１３】従って本発明の目的は、高周波のサージ電
圧に対して保護能力の改善された半導体集積回路の静電
保護装置を提供することにある。
圧に対して保護能力の改善された半導体集積回路の静電
保護装置を提供することにある。
【００１４】
【課題を解決するための手段】本発明の半導体集積回路
の静電保護装置は、半導体基板の表面部の第１の第１導
電型半導体層をコレクタ領域、前記コレクタ領域に形成
される第１の第２導電型拡散層をベース領域、前記ベー
ス領域に形成される第１の第１導電型拡散層をエミッタ
領域とするバイポーラ・トランジスタ、第１の電源配線
及び第２の電源配線を含む内部回路を備えた半導体集積
回路の静電保護装置において、前記半導体基板の表面部
の第２の第１導電型半導体層を前記第１の電源配線に接
続し、前記第２の第１導電型半導体層に形成される第２
の第２導電型拡散層を信号端子に接続してなる第１の保
護ダイオードと、前記半導体基板の表面部の第３の第１
導電型半導体層に形成される第３の第２導電型拡散層を
前記信号端子に接続し、前記第３の第２導電型拡散層に
形成される第２の第１導電型拡散層を前記第１の電源配
線に接続してなる第２の保護ダイオードとを有するとい
うものである。
の静電保護装置は、半導体基板の表面部の第１の第１導
電型半導体層をコレクタ領域、前記コレクタ領域に形成
される第１の第２導電型拡散層をベース領域、前記ベー
ス領域に形成される第１の第１導電型拡散層をエミッタ
領域とするバイポーラ・トランジスタ、第１の電源配線
及び第２の電源配線を含む内部回路を備えた半導体集積
回路の静電保護装置において、前記半導体基板の表面部
の第２の第１導電型半導体層を前記第１の電源配線に接
続し、前記第２の第１導電型半導体層に形成される第２
の第２導電型拡散層を信号端子に接続してなる第１の保
護ダイオードと、前記半導体基板の表面部の第３の第１
導電型半導体層に形成される第３の第２導電型拡散層を
前記信号端子に接続し、前記第３の第２導電型拡散層に
形成される第２の第１導電型拡散層を前記第１の電源配
線に接続してなる第２の保護ダイオードとを有するとい
うものである。
【００１５】ここで第２の保護ダイオードの寄生容量は
第１の保護ダイオードのそれより小さくするのが好まし
い。
第１の保護ダイオードのそれより小さくするのが好まし
い。
【００１６】また、信号端子はピーク整流回路の出力を
取り出すエミッタホロワに接続される出力信号端子とす
ることができる。
取り出すエミッタホロワに接続される出力信号端子とす
ることができる。
【００１７】
【作用】Ｃ−Ｂ接合ダイオード（第１の保護ダイオー
ド）とＢ−Ｅ接合ダイオード（第２の保護ダイオード）
とが信号端子と第１の電源端子との間に並列に挿入され
ているのである極性のサージ電圧に対しては低周波であ
ればこれらの双方に順方向電流が流れ、高周波であれば
応答の速い第２の保護ダイオードに順方向電流が流れ
る。第２の保護ダイオードの寄生容量を小さくしておく
といっそう応答速度を速くできる。
ド）とＢ−Ｅ接合ダイオード（第２の保護ダイオード）
とが信号端子と第１の電源端子との間に並列に挿入され
ているのである極性のサージ電圧に対しては低周波であ
ればこれらの双方に順方向電流が流れ、高周波であれば
応答の速い第２の保護ダイオードに順方向電流が流れ
る。第２の保護ダイオードの寄生容量を小さくしておく
といっそう応答速度を速くできる。
【００１８】
【実施例】図１及び図２はそれぞれ本発明の一実施例を
示す回路図及び半導体チップの断面図である。
示す回路図及び半導体チップの断面図である。
【００１９】この実施例は、シリコンでなるｐ- 型半導
体基体１１にｎ- 型半導体層１５をエピタキシャル成長
した半導体基板（素子分離酸化膜１３および分離用ｐ+
型埋込領域１４で区画された素子形成領域には、ｐ- 型
半導体基体１１とｎ- 型半導体層１５との界面近傍にｎ
+ 型埋込層１２が設けられている。）の表面部の第１の
ｎ- 型半導体層１５ｆをコレクタ領域、コレクタ領域１
５ｆに形成される第１のｐ+ 型拡散層１６ｅをベース領
域、ベース領域１６ｅに形成される第１のｎ+型拡散層
１８ｂをエミッタ領域とするバイポーラ・トランジスタ
（Ｑ１）、第１の電源配線（高電位電源配線８）及び第
２の電源配線（低電位電源配線７）を含む内部回路を備
えたアナログ半導体集積回路の静電保護装置において、
前述の半導体基板の表面部の第２のｎ- 型半導体層１５
ｅ（ｎ+ 型埋込層１２ｂ及びｎ+型引出領域１７ｂに連
結）を第１の電源配線（８）に接続し、第２のｎ- 型半
導体層１５ｅに形成される第２のｐ+ 型拡散層１６ｄを
出力信号端子１ａに接続してなる第１の保護ダイオード
３ａと、前述の半導体基板の表面部の第３のｎ- 型半導
体層１５ｄに形成される第３のｐ+ 型拡散層１６ｃを出
力信号端子１ａに信号配線９ａにより接続し、第３のｐ
+ 型拡散層１６ｃに形成される第２のｎ+ 型拡散層１８
ａを第１の電源配線（８）に接続してなる第２の保護ダ
イオード１０とを有している。
体基体１１にｎ- 型半導体層１５をエピタキシャル成長
した半導体基板（素子分離酸化膜１３および分離用ｐ+
型埋込領域１４で区画された素子形成領域には、ｐ- 型
半導体基体１１とｎ- 型半導体層１５との界面近傍にｎ
+ 型埋込層１２が設けられている。）の表面部の第１の
ｎ- 型半導体層１５ｆをコレクタ領域、コレクタ領域１
５ｆに形成される第１のｐ+ 型拡散層１６ｅをベース領
域、ベース領域１６ｅに形成される第１のｎ+型拡散層
１８ｂをエミッタ領域とするバイポーラ・トランジスタ
（Ｑ１）、第１の電源配線（高電位電源配線８）及び第
２の電源配線（低電位電源配線７）を含む内部回路を備
えたアナログ半導体集積回路の静電保護装置において、
前述の半導体基板の表面部の第２のｎ- 型半導体層１５
ｅ（ｎ+ 型埋込層１２ｂ及びｎ+型引出領域１７ｂに連
結）を第１の電源配線（８）に接続し、第２のｎ- 型半
導体層１５ｅに形成される第２のｐ+ 型拡散層１６ｄを
出力信号端子１ａに接続してなる第１の保護ダイオード
３ａと、前述の半導体基板の表面部の第３のｎ- 型半導
体層１５ｄに形成される第３のｐ+ 型拡散層１６ｃを出
力信号端子１ａに信号配線９ａにより接続し、第３のｐ
+ 型拡散層１６ｃに形成される第２のｎ+ 型拡散層１８
ａを第１の電源配線（８）に接続してなる第２の保護ダ
イオード１０とを有している。
【００２０】ｎ- 型半導体層１５ａ〜１５ｇは全て同一
のエピタキシャル工程で形成されたものでありａ〜ｇの
添字は説明の便宜上つけたものである。符号１２，１
３，１４，１６，１７，１８につけた添字につても同様
である。ｐ+ 型拡散層１６ｂ〜１６ｅはそれぞれ各素子
形成領域のｎ- 型半導体層にいわゆるベース拡散工程で
同時に形成する。ｎ+ 型拡散層１８ａ，１８ｂも同様に
エミッタ拡散工程で同時に形成する。内部回路を構成す
るバイポーラ・トランジスタＱ２〜Ｑ７は、占有面積以
外はＱ１と同様の構造を有している。低電位電源配線
７、高電位電源配線８、出力信号配線９ａは、半導体基
板表面を被覆する図示しない酸化シリコン膜を選択的に
被覆するアルミニウム合金膜である。
のエピタキシャル工程で形成されたものでありａ〜ｇの
添字は説明の便宜上つけたものである。符号１２，１
３，１４，１６，１７，１８につけた添字につても同様
である。ｐ+ 型拡散層１６ｂ〜１６ｅはそれぞれ各素子
形成領域のｎ- 型半導体層にいわゆるベース拡散工程で
同時に形成する。ｎ+ 型拡散層１８ａ，１８ｂも同様に
エミッタ拡散工程で同時に形成する。内部回路を構成す
るバイポーラ・トランジスタＱ２〜Ｑ７は、占有面積以
外はＱ１と同様の構造を有している。低電位電源配線
７、高電位電源配線８、出力信号配線９ａは、半導体基
板表面を被覆する図示しない酸化シリコン膜を選択的に
被覆するアルミニウム合金膜である。
【００２１】また、図３，図４を参照して説明した従来
例と同様の保護ダイオード２ａを有している。
例と同様の保護ダイオード２ａを有している。
【００２２】出力信号端子１ａに負のサージ電圧が印加
されると保護ダイオード２ａに順方向電流が流れる。正
のサージ電圧が印加されると、電力の大きい比較的低周
波成分は保護ダイオード３ａ及び１０の双方に順方向電
流が流れて高電位電源配線８に抜け、電力の少ない比較
的高周波成分は保護ダイオード１０に順方向電流が流れ
て高電位電源配線８に抜ける。保護ダイオード１０のカ
ソードはｎ+ 型拡散層１８ａであり、保護ダイオード３
ａのカソードがｎ- 型半導体層１５ｅを含んでいるのに
比較すると寄生抵抗が小さいので応答速度が速い。保護
ダイオード１０の寄生容量を保護ダイオードのそれより
小さくしておくと、応答速度を一層速くできるのでより
好ましい。それには保護ダイオード１０のＰＮ接合面積
を保護ダイオードのそれより小さくしておけばよい。
されると保護ダイオード２ａに順方向電流が流れる。正
のサージ電圧が印加されると、電力の大きい比較的低周
波成分は保護ダイオード３ａ及び１０の双方に順方向電
流が流れて高電位電源配線８に抜け、電力の少ない比較
的高周波成分は保護ダイオード１０に順方向電流が流れ
て高電位電源配線８に抜ける。保護ダイオード１０のカ
ソードはｎ+ 型拡散層１８ａであり、保護ダイオード３
ａのカソードがｎ- 型半導体層１５ｅを含んでいるのに
比較すると寄生抵抗が小さいので応答速度が速い。保護
ダイオード１０の寄生容量を保護ダイオードのそれより
小さくしておくと、応答速度を一層速くできるのでより
好ましい。それには保護ダイオード１０のＰＮ接合面積
を保護ダイオードのそれより小さくしておけばよい。
【００２３】なお、保護ダイオード１０の降伏電圧は保
護ダイオード３ａより低いが、高電位電源配線の大きな
寄生容量（多数ある各素子形成領域にｎ+ 型埋込層とｐ
- 型基板のＰＮ接合容量がある）にも静電気が蓄積され
るので過大な降伏電流による破壊は起り難い。
護ダイオード３ａより低いが、高電位電源配線の大きな
寄生容量（多数ある各素子形成領域にｎ+ 型埋込層とｐ
- 型基板のＰＮ接合容量がある）にも静電気が蓄積され
るので過大な降伏電流による破壊は起り難い。
【００２４】以上、高周波のサージ電圧により内部回路
が破壊され易い例としてピーク整流回路をとりあげて説
明したが、内部回路や信号端子の種類に拘らず、応答速
度の大きいＢ−Ｅ接合ダイオードを用いることにより高
周波のサージ電圧に対応する耐量を改善しうることは明
らかである。また、アナログ集積回路に限らずＥＣＬゲ
ートアレーなどのディジタル集積回路にも本発明を適用
することができる。
が破壊され易い例としてピーク整流回路をとりあげて説
明したが、内部回路や信号端子の種類に拘らず、応答速
度の大きいＢ−Ｅ接合ダイオードを用いることにより高
周波のサージ電圧に対応する耐量を改善しうることは明
らかである。また、アナログ集積回路に限らずＥＣＬゲ
ートアレーなどのディジタル集積回路にも本発明を適用
することができる。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
半導体集積回路が構成される半導体基板上に、信号端子
への正のサージ電圧に対する保護素子としてのトランジ
スタのＣ−Ｂ接合を用いた保護ダイオード及びトランジ
スタのＥ−Ｂ接合を用いた保護ダイオードを並列に設け
たため、高周波乃至低周波のサージ電圧による内部回路
のトランジスタの破壊がされにくくなり、特別な製造工
程を用いることなく半導体集積回路の静電破壊耐量を高
くできるという効果がある。
半導体集積回路が構成される半導体基板上に、信号端子
への正のサージ電圧に対する保護素子としてのトランジ
スタのＣ−Ｂ接合を用いた保護ダイオード及びトランジ
スタのＥ−Ｂ接合を用いた保護ダイオードを並列に設け
たため、高周波乃至低周波のサージ電圧による内部回路
のトランジスタの破壊がされにくくなり、特別な製造工
程を用いることなく半導体集積回路の静電破壊耐量を高
くできるという効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】本発明の一実施例を示す断面図である。
【図３】従来例を示す回路図である。
【図４】従来例を示す断面図である。
【図５】もう一つの従来例を示す回路図である。
【図６】もう一つの従来例を示す断面図である。
【符号の説明】 １ 入力信号端子 １ａ 出力信号端子 ２，２ａ 保護ダイオード ３，３ａ 保護ダイオード（Ｃ−Ｂダイオード） ４ ＰＮＰトランジスタ ５ 保護抵抗 ６ ＮＰＮトランジスタ ７ 低電位電源配線 ８ 高電位電源配線 ９ 入力信号配線 ９ａ 出力信号配線 １０ 保護ダイオード（Ｅ−Ｂダイオード） １１ ｐ型シリコン基板 １２ａ〜１２ｄ ｎ+ 型埋込層 １３ａ〜１３ｅ 素子分離酸化膜 １４ａ〜１４ｅ 分離用ｐ+ 型埋込層 １５ａ〜１５ｇ ｎ- 型半導体層 １６ａ〜１６ｅ ｐ+ 型拡散層 １７ａ〜１７ｃ ｎ+ 型引出領域 １８ａ，１８ｂ ｎ+ 型拡散層 １００，１００ａ 静電保護装置 ２０１ ピータ整流回路 ２０２ 差動増幅器 Ｃ１，Ｃ２ キャパシタ Ｉ１，Ｉ２ 定電流源 Ｒ１〜Ｒ４ 抵抗 Ｑ１〜Ｑ７ ＮＰＮトランジスタ ＶCC 高電位電源端子 ＶEE 低電位電源端子
Claims (3)
- 【請求項１】 半導体基板の表面部の第１の第１導電型
半導体層をコレクタ領域、前記コレクタ領域に形成され
る第１の第２導電型拡散層をベース領域、前記ベース領
域に形成される第１の第１導電型拡散層をエミッタ領域
とするバイポーラ・トランジスタ、第１の電源配線及び
第２の電源配線を含む内部回路を備えた半導体集積回路
の静電保護装置において、前記半導体基板の表面部の第
２の第１導電型半導体層を前記第１の電源配線に接続
し、前記第２の第１導電型半導体層に形成される第２の
第２導電型拡散層を信号端子に接続してなる第１の保護
ダイオードと、前記半導体基板の表面部の第３の第１導
電型半導体層に形成される第３の第２導電型拡散層を前
記信号端子に接続し、前記第３の第２導電型拡散層に形
成される第２の第１導電型拡散層を前記第１の電源配線
に接続してなる第２の保護ダイオードとを有することを
特徴とする半導体集積回路の静電保護装置。 - 【請求項２】 第２の保護ダイオードの寄生容量が第１
の保護ダイオードの寄生容量より小さい請求項１記載の
半導体集積回路の静電保護装置。 - 【請求項３】 信号端子がピーク整流回路の出力を取り
出すエミッタホロワに接続される出力信号端子である請
求項１又は２記載の半導体集積回路の静電保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7164342A JP2643913B2 (ja) | 1995-06-29 | 1995-06-29 | 半導体集積回路の静電保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7164342A JP2643913B2 (ja) | 1995-06-29 | 1995-06-29 | 半導体集積回路の静電保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0917961A true JPH0917961A (ja) | 1997-01-17 |
| JP2643913B2 JP2643913B2 (ja) | 1997-08-25 |
Family
ID=15791354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7164342A Expired - Lifetime JP2643913B2 (ja) | 1995-06-29 | 1995-06-29 | 半導体集積回路の静電保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2643913B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003282892A (ja) * | 2002-03-08 | 2003-10-03 | Internatl Business Mach Corp <Ibm> | 低容量ｅｓｄ耐性ダイオードの方法および構造 |
| JP2005271747A (ja) * | 2004-03-25 | 2005-10-06 | Soundtech:Kk | 電子部品を用いた自動車の調整方法ならびに自動車 |
| JP2006013446A (ja) * | 2004-05-26 | 2006-01-12 | Asahi Kasei Microsystems Kk | 半導体回路 |
-
1995
- 1995-06-29 JP JP7164342A patent/JP2643913B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003282892A (ja) * | 2002-03-08 | 2003-10-03 | Internatl Business Mach Corp <Ibm> | 低容量ｅｓｄ耐性ダイオードの方法および構造 |
| JP2005271747A (ja) * | 2004-03-25 | 2005-10-06 | Soundtech:Kk | 電子部品を用いた自動車の調整方法ならびに自動車 |
| JP2006013446A (ja) * | 2004-05-26 | 2006-01-12 | Asahi Kasei Microsystems Kk | 半導体回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2643913B2 (ja) | 1997-08-25 |
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