JPH0918014A - 半導体力学量センサ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】製造プロセスでのステップカバレッジの向上等
を図ることができる半導体力学量センサ及びその製造方
法を提供する。 【構成】シリコン基板１の表面に凹部２を形成し、凹部
２の底面に犠牲層としてのシリコン酸化膜３４を形成す
るとともにその上に可動部形成用薄膜であるポリシリコ
ン薄膜３６を形成し、シリコン基板１の全面に配置した
レジスト３９を用いた配線のための微細加工を施し、ポ
リシリコン薄膜３６の下のシリコン酸化膜３４を除去す
る。シリコン基板１の表面に設けられた凹部２内に可動
部が配置され、梁構造の可動部は、凹部２内においてシ
リコン基板１の上方に所定の間隔を隔てて配置され、力
学量の作用に伴い変位する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、加速度、ヨーレー
ト、振動等の力学量を検出する半導体力学量センサに係
り、より詳しくは、基板上に梁構造の可動部を有する半
導体力学量センサ及びその製造方法に関するものであ
る。

【０００２】

【従来の技術】近年、半導体加速度センサの小型化、低
価格化の要望が高まっている。このために特表平４−５
０４００３号公報にポリシリコンを電極として用いた差
動容量式半導体加速度センサが示されている。この種の
センサを図１８，１９を用いて説明する。図１８にセン
サの平面図を示すとともに、図１９に図１８のＩ−Ｉ断
面図を示す。

【０００３】シリコン基板１１５の上方には所定間隔を
隔てて梁構造の可動部１１６が配置されている。ポリシ
リコン薄膜よりなる可動部１１６は、梁部１２１，１２
２と重り部１２３と可動電極部１２４とからなる。可動
部１１６はアンカー部１１７，１１８，１１９，１２０
によりシリコン基板１１５の上面に固定されている。つ
まり、アンカー部１１７，１１８，１１９，１２０から
梁部１２１，１２２が延設され、この梁部１２１，１２
２に重り部１２３が支持されている。この重り部１２３
には可動電極部１２４が突設されている。一方、シリコ
ン基坂１１５上には、１つの可動電極部１２４に対し固
定電極１２５が２つ対向するように配置されている。そ
して、シリコン基板１１５の表面に平行な方向（図２９
にＹで示す）に加速度が加わった場合、可動電極部１２
４と固定電極１２５との間の静電容量において片側の静
電容量は増え、もう一方は減る構造となっている。

【０００４】このセンサの製造は、図２０に示すよう
に、シリコン基板１１５の上にシリコン酸化膜等の犠牲
層１２６を形成するとともに犠牲層１２６におけるアン
カー部となる箇所に開口部１２７を形成する。その後、
図２１に示すように、犠牲層１２６の上に可動部１１６
となるポリシリコン薄膜１２８を成膜し、所望のパター
ン形状にする。引き続き、エッチング液にてポリシリコ
ン薄膜１２８の下の犠牲層１２６を除去し、図２２に示
すように、可動部１１６をシリコン基板１１５の上方に
所定間隔を隔てて配置する。

【０００５】

【発明が解決しようとする課題】しかしながら、このよ
うな構成の半導体加速度センサにおいては、図１９に示
すように、梁構造体の機械的強度を維持するため、及
び、可動部１１６とシリコン基板１１５とで所定の間隔
（エアギャップ）Ｌａを維持するため、可動部１１６の
膜厚ｔａと前記間隔Ｌａとを合わせた厚さは２μｍ以上
に達し、特に検出した電流を処理する回路が同一半導体
基板上に形成されている場合には、可動部１１６の形成
領域と周辺回路形成領域には大きな段差が発生する。そ
して、図２３に示すように、基板１１５上にレジストを
配置すると、ポリシリコン薄膜１２８（可動部形成用薄
膜）と犠牲層１２６との合計値だけレジストに段差がで
き、その段差として許容されるのは２μｍ以下であり、
本センサのように２μｍ以上の段差がある場合には所望
の微細パターンが形成できない。つまり、半導体装置を
形成するには通常、半導体集積回路を形成する、いわゆ
る半導体微細加工技術が用いられ、微細パターン形成に
はフォトリソグラフィ技術が使われる。しかし、この微
細パターン形成にマスク材料として用いられるレジスト
の厚さは通常２μｍ以下であり、半導体表面にこのレジ
スト以上の厚さの段差が存在すると、このレジストが半
導体基板上に均一に塗布できず所望の微細パターンが形
成できない問題があった。尚、図２３には、周辺回路に
おけるＭＯＳトランジスタに配線をパターニングする場
合を示す。

【０００６】このための対策として、レジストを厚くす
る方法もあるが、この時にはμｍオーダーの微細なパタ
ーンが形成できない。このように、前記半導体加速度セ
ンサの製造工程において２μｍ以上の段差が発生すると
所望の微細なパターンが形成できず、小型で安価な加速
度センサが実現できない。

【０００７】そこで、この発明の目的は、製造プロセス
でのステップカバレッジの向上等を図ることができる半
導体力学量センサ及びその製造方法を提供することにあ
る。

【０００８】

【課題を解決するための手段】請求項１に記載の発明
は、半導体基板と、前記半導体基板の上方に所定の間隔
を隔てて配置され、力学量の作用に伴い変位する、薄膜
よりなる梁構造の可動部とを備えた半導体力学量センサ
であって、前記半導体基板の表面に凹部を設け、この凹
部内に前記可動部を配置した半導体力学量センサをその
要旨とする。

【０００９】請求項２に記載の発明は、半導体基板と、
前記半導体基板の上方に所定の間隔を隔てて配置され、
力学量の作用に伴い変位する、薄膜よりなる梁構造の可
動部とを備えた半導体力学量センサの製造方法であっ
て、半導体基板の表面に凹部を形成する第１工程と、前
記凹部の底面に犠牲層を形成するとともにその上に可動
部形成用薄膜を形成する第２工程と、前記凹部内にのみ
前記犠牲層および可動部形成用薄膜を残した状態で、半
導体基板の全面に配置したレジストを用いた微細加工を
施す第３工程と、前記可動部形成用薄膜の下の犠牲層を
除去する第４工程とを備えた半導体力学量センサの製造
方法をその要旨とする。

【００１０】請求項３に記載の発明は、請求項２に記載
の発明において、前記凹部の深さをＤμｍとし、前記犠
牲層の厚さをｔ１μｍとし、前記可動部形成用薄膜の厚
さをｔ２μｍとしたとき、 ｔ１＋ｔ２−Ｃ≦Ｄ≦ｔ１＋ｔ２＋Ｃ ただし、Ｃは２μｍ を満足するようにした半導体力学量センサの製造方法を
その要旨とする。

【００１１】請求項４に記載の発明は、請求項２に記載
の発明において、前記凹部の深さをＤμｍとし、前記犠
牲層の厚さをｔ１μｍとし、前記可動部形成用薄膜の厚
さをｔ２μｍとしたとき、 （ｔ１＋ｔ２）／２≦Ｄ を満足するようにした半導体力学量センサの製造方法を
その要旨とする。

【００１２】請求項５に記載の発明は、請求項２に記載
の発明において、前記凹部の側壁を斜状とした半導体力
学量センサの製造方法をその要旨とする。

【００１３】

【作用】請求項１に記載の発明によれば、凹部内に可動
部が配置され、その深さ分だけ可動部の上面が低くな
り、可動部の高さと凹部以外の基板表面の高さとが近づ
く。つまり、より高さが接近して平坦化が図られる。そ
の結果、製造プロセスでのステップカバレッジの向上等
が図られる。

【００１４】請求項２に記載の発明によれば、第１工程
により、半導体基板の表面に凹部が形成され、第２工程
により、凹部の底面に犠牲層が形成されるとともにその
上に可動部形成用薄膜が形成され、第３工程により、凹
部内にのみ犠牲層および可動部形成用薄膜を残した状態
で、半導体基板の全面に配置したレジストを用いた微細
加工が施される。このとき、凹部内に犠牲層と可動部形
成用薄膜とが配置されているので、凹部が無い場合に比
べ、凹部の深さ分だけ犠牲層と可動部形成用薄膜とが下
方に位置し、可動部形成領域とそれ以外の領域との間の
段差は小さくなっており、レジストの段差も小さくて済
む。よって、薄いレジストを使用して高精度なフォト工
程にて高精度な配線等を行うことができる。

【００１５】第４工程により、可動部形成用薄膜の下の
犠牲層が除去され、半導体基板の上方に所定の間隔を隔
てて梁構造の可動部が配置される。請求項３に記載の発
明によれば、請求項２に記載の発明の作用に加え、凹部
の深さをＤμｍとし、犠牲層の厚さをｔ１μｍとし、可
動部形成用薄膜の厚さをｔ２μｍとしたとき、 ｔ１＋ｔ２−Ｃ≦Ｄ≦ｔ１＋ｔ２＋Ｃ ただし、Ｃは２μｍ を満足させることにより、凹部内での可動部形成用薄膜
の上面と、凹部以外の領域との段差が２μｍ以内とな
り、レジストの段差も２μｍ以内となり、容易に所望の
微細パターニングを行うことができる。

【００１６】請求項４に記載の発明によれば、請求項２
に記載の発明の作用に加え、凹部の深さをＤμｍとし、
犠牲層の厚さをｔ１μｍとし、可動部形成用薄膜の厚さ
をｔ２μｍとしたとき、 （ｔ１＋ｔ２）／２≦Ｄ を満足させることにより、凹部を含めた基板の表面に犠
牲層を成膜する際の段差Ｄを、より小さくでき、かつ、
可動部形成領域において犠牲層および可動部形成用薄膜
を配置したことによる段差（ｔ１＋ｔ２）を、より小さ
くできる。

【００１７】請求項５に記載の発明によれば、請求項２
に記載の発明の作用に加え、基板の表面に犠牲層を成膜
するとき、及び、その上に可動部形成用薄膜を成膜する
ときに、凹部の側壁が斜状となっているのでステップカ
バレッジの向上が図られる。

【００１８】

【実施例】以下、この発明を具体化した一実施例を図面
に従って説明する。本実施例の半導体加速度センサは、
エアギャップ型のＭＩＳトランジスタ構造となってい
る。図１は、本実施例の半導体加速度センサの平面図を
示す。又、図２には図１のＡ−Ａ断面を示す。図１にお
いて、シリコン基板１上に可動部形成領域（センサエレ
メント形成領域）Ｚ１と信号処理等を行う周辺回路形成
領域Ｚ２とを有しており、図２においては、可動部形成
領域Ｚ１の断面と周辺回路形成領域Ｚ２のＭＯＳトラン
ジスタの断面を併せて模式的に示している。

【００１９】半導体基板としてのＰ型シリコン基板１の
表面において可動部形成領域Ｚ１には凹部２が形成され
ている。この凹部２は図１に示すように平面的には四角
形状をなし、図２に示すようにその深さはＤとなってい
る。本実施例では、凹部２の深さＤは１．５μｍとなっ
ている。又、凹部２の側壁は斜状となっている。そし
て、このシリコン基板１での凹部２の周辺領域が周辺回
路形成領域Ｚ２となっている。

【００２０】Ｐ型シリコン基板１上の可動部形成領域Ｚ
１には絶縁膜３，４，５が形成され、絶縁膜３，４，５
はＳｉＯ₂ 、Ｓｉ₃ Ｎ₄ 等よりなる。凹部２の底面にお
けるシリコン基板１（絶縁膜５）上には、ポリシリコン
薄膜よりなる可動部６が設けられている。本実施例では
可動部６の厚さが２μｍとなっている。可動部６は、梁
部７，８，９，１０と重り部１１と可動ゲート電極部１
２，１３を備えている。可動部６は、アンカー部１４，
１５，１６，１７にて基板１と固定され、基板１の上方
において所定の間隔（エアギャップ）を隔てて配置され
ている。本実施例では、間隔（エアギャップ）は０．５
μｍとなっている。

【００２１】この可動部６（薄膜）は、下側に配置した
犠牲層を除去することによりシリコン基板１の上方に犠
牲層の厚さ分だけの間隔を隔てて配置されたものであ
る。より詳しくは、可動部形成領域Ｚ１において絶縁膜
４の上にはポリシリコン層１８が配置され、そのポリシ
リコン層１８上にアンカー部１４，１５，１６，１７が
設けられている。このアンカー部１４，１５，１６，１
７から帯状の梁部７，８，９，１０が延び、この梁部
７，８，９，１０に四角形状の重り部１１が支持されて
いる。重り部１１には相反する方向に可動ゲート電極部
１２，１３が突設されている。可動部６（可動ゲート電
極部１２，１３）は基板１の表面に垂直および平行な方
向にそれぞれ変位できるようになっている。そして、図
１において、Ｘ₊ ，Ｘ_- で示す方向（基板表面に平行な
方向）と、図２でＺで示す方向（基板表面に垂直な方
向）が加速度検出方向となる。

【００２２】又、ポリシリコン層１８は、可動部形成領
域Ｚ１の外へ引き出されている。一方、図２に示すよう
に、可動部６の可動ゲート電極部１３の下方におけるシ
リコン基板１には、可動ゲート電極部１３の両側にＮ型
不純物拡散層よりなる第１のソース電極１９と第１のド
レイン電極２０とが形成されている。この電極１９，２
０は長方形状をなし、加速度検出方向Ｘ₊ ，Ｘ_- に延び
ている。同様に、可動部６の可動ゲート電極部１２の下
方におけるシリコン基板１には、可動ゲート電極部１２
の両側にＮ型不純物拡散層よりなる第２のソース電極２
１と第２のドレイン電極２２とが形成されている。この
電極２１，２２は長方形状をなし、加速度検出方向
Ｘ₊ ，Ｘ_- に延びている。尚、電極１９〜２２は、例え
ば砒素等を注入することにより形成したものである。

【００２３】周辺回路形成領域Ｚ２には、ＭＯＳＦＥＴ
等を含む複数のトランジスタ等からなる回路が形成され
ている。図２においては、ソース電極２３とドレイン電
極２４とゲート酸化膜２５を介したポリシリコンゲート
電極２６とを有するＭＯＳＦＥＴを示す。周辺回路形成
領域Ｚ２においては、微細なアルミ配線（金属配線）４
０のパターンが形成され、このアルミ配線４０によりソ
ース電極２３、ドレイン電極２４、ポリシリコン層１８
等の配線がなされている。

【００２４】図１に示すように、各ソース・ドレイン電
極１９〜２２はそれぞれ周辺回路形成領域Ｚ２まで拡散
層として延びており、周辺回路形成領域Ｚ２内の回路に
接続されている。

【００２５】又、図２に示すように、基板１の表面は、
シリコン窒化膜よりなる表面保護膜（パッシベーション
膜）２７にて覆われている。ただし、可動部形成領域Ｚ
１においては表面保護膜２７は無く可動部６が変位可能
となっている。又、可動部６の上面は表面保護膜２７の
上面よりも下方に位置している。表面保護膜２７の上に
は、可動部形成領域Ｚ１での開口部を塞ぐように保護キ
ャップ２８が設けられている。保護キャップ２８はガラ
ス板材等よりなり、表面保護膜２７の上面と保護キャッ
プ２８の下面とは密着した状態で固定されている。この
保護キャップ２８によりダイシングの際に可動部６が水
流や水圧から保護される。又、保護キャップ２８により
基板１全体を樹脂モールドできるようになっている。

【００２６】次に、本加速度センサの作動を説明する。
可動ゲート電極部１２，１３と、シリコン基板１上のソ
ース電極１９，２１およびドレイン電極２０，２２とに
より、いわゆる電界効果型トランジスタ（ＦＥＴ）を構
成している。ソース電極とドレイン電極との間および可
動ゲート電極部１２，１３とシリコン基板１との間に電
圧を印加すると、ソース電極とドレイン電極との間のシ
リコン基板１の表面にチャネル領域が形成され、第１の
ソース電極１９と第１のドレイン電極２０との間に電流
（第１ドレイン電流）が流れ、又、第２のソース電極２
１と第２のドレイン電極２２との間に電流（第２ドレイ
ン電流）が流れる。

【００２７】本加速度センサは加速度を受けて、図１の
Ｘ₊ 方向（基板１の表面に平行な方向）に可動ゲート電
極部１２，１３（可動部６）が変位した場合には、第１
のソース電極１９と第１のドレイン電極２０との間のチ
ャネル領域の面積（トランジスタでいうチャネル幅）が
減少し、両電極間に流れる第１ドレイン電流は減少す
る。一方、第２のソース電極２１と第２のドレイン電極
２２との間のチャネル領域の面積（トランジスタでいう
チャネル幅）が増加し、両電極間に流れる第２ドレイン
電流は増加する。同様に、図１のＸ_- 方向（基板１の表
面に平行な方向）に可動ゲート電極部１２，１３（可動
部６）が変位した場合には、第１ドレイン電流が増加
し、第２ドレイン電流が減少する。このように、加速度
検出方向Ｘ₊，Ｘ_- への可動ゲート電極部１２，１３の
変位によりソース・ドレイン電極１９，２０に流れる電
流とソース・ドレイン電極２１，２２に流れる電流とが
互いに逆相にて変化する。

【００２８】又、本加速度センサが加速度を受けて、図
２においてＺ方向（基板１の表面に垂直な方向）に可動
ゲート電極部１２，１３が変位した場合には、電界強度
の変化によってチャネル領域のキャリア濃度が増加する
ため、両トランジスタのドレイン電流は同時に増加す
る。このように、本センサは電流量の増減により加速度
を検出することができ、その電流変化は図１に示すよう
に、ソース・ドレイン電極１９〜２２を形成している拡
散層を通して周囲の周辺回路形成領域Ｚ２に伝えられ、
処理される。

【００２９】次に、本加速度センサの製造工程を図３〜
図１７を用いて説明する。まず、図３に示すように、ウ
ェハ状態のシリコン基板１を用意し、表面に約５０ｎｍ
のシリコン酸化膜２９を形成するとともにその上に約１
５０ｎｍのシリコン窒化膜３０を形成する。その後、フ
ォトリソ工程を経て、可動部形成領域Ｚ１における酸化
膜２９、窒化膜３０をエッチング除去する。

【００３０】そして、図４に示すように、熱酸化工程に
より可動部形成領域Ｚ１に選択的に約２μｍのシリコン
酸化膜３１（ＬＯＣＯＳ酸化膜）を形成する。その結
果、シリコン基板１のシリコン表面が酸化されて窪んだ
形となり、かつ、窪みの側壁は斜状となる。

【００３１】引き続き、図５に示すように、酸化膜２
９，３１、窒化膜３０を全て除去する。その結果、酸化
膜３１の形成領域、即ち、可動部形成領域Ｚ１に凹部２
が形成される。この凹部２の深さＤは１．５μｍとなる
とともに凹部２の側壁は斜状となる。尚、この凹部２の
形成方法は熱酸化以外にも、反応性イオンエッチングを
用いたドライエッチングや弗酸・硝酸の混合溶液やアル
カリ溶液などによるウエットエッチングによって形成し
てもよい。

【００３２】その後、基板１の全面に約２０ｎｍのシリ
コン酸化膜３、約５０ｎｍのシリコン窒化膜４を形成
し、さらに後でソース・ドレイン電極となる所望の領域
にフォトリソ工程を経て不純物層１９，２０，２１，２
２を砒素などのイオン注入等により形成する。

【００３３】さらに、図６に示すように、周辺回路形成
領域Ｚ２の窒化膜４を除去した後、全面に厚さ約３５０
ｎｍのポリシリコン層３２を減圧ＣＶＤ法などにより成
膜する。このポリシリコン層３２はリンなどの不純物が
ドープされ低抵抗化されている。

【００３４】そして、図７に示すように、ポリシリコン
層３２に対し、フォトリソ工程を経てドライエッチ等で
パターニングして、周辺回路形成領域Ｚ２のトランジス
タのポリシリコンゲート電極２６および可動ゲート電極
１２，１３の可動部形成領域Ｚ１外への配線引き出し用
の電極（ポリシリコン層１８）を形成する。

【００３５】次に、図８に示すように、周辺回路形成領
域Ｚ２の所望の領域にフォトリソ工程を経てソース・ド
レイン不純物層２３，２４をボロン、砒素などのイオン
注入等により形成する。その後、例えばボロン・リンガ
ラス（ＢＰＳＧ）などの厚さ約５００ｎｍの層間絶縁膜
３３を全面に例えばプラズマＣＶＤ法により成膜する。

【００３６】さらに、図９に示すように、可動部形成領
域Ｚ１の層間絶縁膜３３を除去する。その後、全面に厚
さ約５０ｎｍシリコン窒化膜５を成膜するとともに、そ
の上に犠牲層としてのシリコン酸化膜３４を成膜する。
このシリコン酸化膜３４の厚さｔ１は５００ｎｍ（＝
０．５μｍ）である。

【００３７】次に、図１０に示すように、シリコン酸化
膜３４に対し引き出し電極（ポリシリコン層１８）への
コンタクトホール３５をフォトリソ工程を経てドライエ
ッチングなどにより形成する。その後、全面に後で可動
部６となるポリシリコン薄膜３６を減圧ＣＶＤ法などに
より成膜する。このポリシリコン薄膜３６の厚さｔ２は
２μｍである。尚、このポリシリコン薄膜３６の少なく
ともシリコン酸化膜３４に接する面側近傍にはリンなど
の不純物がドープされ低抵抗化されている。

【００３８】シリコン酸化膜３４やポリシリコン薄膜３
６を成膜するとき、凹部２の側壁が斜状となっているの
で、ステップカバレッジの向上が図られる。ここで、凹
部２の深さＤと、シリコン酸化膜３４（犠牲層）の厚さ
ｔ１と、ポリシリコン薄膜３６（可動部形成用薄膜）の
厚さｔ２との関係を説明する。凹部２の深さをＤμｍと
し、シリコン酸化膜３４の厚さをｔ１μｍとし、ポリシ
リコン薄膜３６の厚さをｔ２μｍとしたとき、 ｔ１＋ｔ２−Ｃ≦Ｄ≦ｔ１＋ｔ２＋Ｃ・・・（１） ただし、Ｃは２μｍ を満足している。つまり、本実施例では、Ｄ＝１．５、
ｔ１＝０．５、ｔ２＝２であり、 ０．５≦１．５≦４．５ となり、（１）式を満足している。（１）式は、凹部２
内でのポリシリコン薄膜３６（可動部形成用薄膜）の上
面と、凹部２以外の領域との段差を、２μｍ以内とする
ための条件を規定したものであり、レジストの段差も２
μｍ以内となり、容易に所望の微細パターニングを行う
ことができる。

【００３９】又、凹部２の深さＤは、工程中で使用する
フォトレジストの厚さ（通常２μｍ以下）よりも浅く設
定し、シリコン酸化膜３４の厚さｔ１とポリシリコン薄
膜３６の厚さｔ２とを加えた値（ｔ１＋ｔ２）に対し、
１／２以下としている（ｔ１＋ｔ２）／２≦Ｄ）。

【００４０】つまり、本実施例では、Ｄ＝１．５μｍ、
ｔ１＝０．５μｍ、ｔ２＝２μｍであり、１．２５≦
１．５となり上式を満足している。この条件式は、凹部
２を含めた基板の表面にシリコン酸化膜３４（犠牲層）
を成膜する際の段差Ｄを、より小さくし、かつ、可動部
形成領域Ｚ１においてシリコン酸化膜３４およびポリシ
リコン薄膜３６を配置したことによる段差（ｔ１＋ｔ
２）を、より小さくするものである。これにより、凹部
２に対し成膜する場合と、凹部２内にシリコン酸化膜３
４およびポリシリコン薄膜３６を配置した状態でその上
に成膜する場合とでステップカバレッジの向上を図るこ
とができる。

【００４１】製造工程の説明に戻り、図１１に示すよう
に、可動部形成領域Ｚ１以外の領域のポリシリコン薄膜
３６およびシリコン酸化膜３４をフォトリソ工程を経て
エッチング除去する。この時、２μｍのポリシリコン薄
膜３６がエッチングされるが、ポリシリコン薄膜３６の
側壁の位置は、凹部２の傾斜した側壁部の上方となり、
ポリシリコン薄膜３６の側壁がテーパー加工により斜状
にされる。これにより、基板全面に形成される段差をよ
り小さくできる。

【００４２】そして、図１２に示すように、周辺回路形
成領域Ｚ２上の窒化膜５を除去した後、層間絶縁膜３３
の所望の領域にフォトリソ工程を経てコンタクトホール
３７をドライエッチングなどにより形成する。

【００４３】さらに、図１３に示すように、金属電極材
料であるアルミニウム３８を約６００ｎｍ成膜する。さ
らに、図１４に示すように、レジスト３９を用いてフォ
トリソ工程、エッチング工程を行う。その結果、図１５
に示すように、所望の領域にアルミ配線（金属配線）４
０がパターニングされる。

【００４４】次に、図１６に示すように、全面に表面保
護膜（シリコン窒化膜）２７を約１．５μｍ、例えばプ
ラズマＣＶＤ法により成膜する。その後、可動部形成領
域Ｚ１の表面保護膜（シリコン窒化膜）２７をフォトリ
ソ工程を経てエッチング除去する。

【００４５】そして、図１７に示すようにフォトリソ工
程を経た後、ポリシリコン薄膜３６を所望のパターンに
エッチングする。即ち、図１に示す梁部７〜１０と重り
部１１と可動ゲート電極部１２，１３を一括して形成す
る。

【００４６】そして、例えば弗酸水溶液などにより犠牲
層であるシリコン酸化膜３４をエッチングする。その結
果、図２に示すように、基板１の上に所定の間隔を隔て
て梁構造の可動部６が配置される。その後、保護キャッ
プ２８を設け、可動部６を封止する。さらに、各チップ
にダイシングする。この際、保護キャップ２８により可
動部６が水流や水圧から保護される。さらに、樹脂モー
ルドすることにより、本センサの製作が終了する。

【００４７】上記の一連の工程において基板１上に発生
する段差は２μｍ以下でフォトリソ工程で使用されるレ
ジスト膜厚よりも薄いため、所望の微細パターンの半導
体装置（周辺回路）を形成できる。

【００４８】このように本実施例では、シリコン基板１
の表面に凹部２を形成し（第１工程）、凹部２の底面に
シリコン酸化膜３４（犠牲層）を形成するとともにその
上にポリシリコン薄膜３６（可動部形成用薄膜）を形成
し（第２工程）、凹部２内にのみシリコン酸化膜３４お
よびポリシリコン薄膜３６を残した状態で、シリコン基
板１の全面に配置したレジスト３９を用いた配線のため
の微細加工を施し（第３工程）、ポリシリコン薄膜３６
の下のシリコン酸化膜３４を除去した（第４工程）。そ
の結果、シリコン基板１の表面に設けられた凹部２内に
可動部６が配置される。この構造においては、凹部２の
深さ分だけ可動部６の上面が低くなり、可動部６の高さ
と凹部２以外の基板表面の高さとが近づく。つまり、よ
り高さが接近して平坦化が図られ、製造プロセスでのス
テップカバレッジの向上等が図られる。つまり、前述の
第３工程において、凹部２内に犠牲層と可動部形成用薄
膜とが配置されているので、凹部２が無い場合に比べ、
凹部２の深さ分だけ犠牲層と可動部形成用薄膜とが下方
に位置し、可動部形成領域Ｚ１と周辺回路形成領域Ｚ２
との間の段差は小さくなっており、レジスト３９の段差
も小さくて済む。よって、薄いレジスト３９を使用して
高精度なフォト工程にて高精度な配線を行うことができ
る。

【００４９】又、凹部２内に可動部６を配置しているの
で、その深さ分だけ可動部６の上面が低くなり、可動部
６の高さと凹部２以外の基板表面の高さとが近づき（よ
り高さが接近して平坦化が図られ）、ドーム型の保護キ
ャップを用いることなくガラス板を保護キャップとして
用いることができる。

【００５０】この発明の他の態様として、可動部６（可
動ゲート電極部１２，１３）はポリシリコン薄膜の他に
も、アモルファスシリコン薄膜、アルミニウムやタング
ステン等の耐熱金属の薄膜を用いてもよい。

【００５１】又、加速度の他にも、ヨーレート、振動等
の力学量を検出する半導体力学量センサに具体化でき
る。

【００５２】

【発明の効果】以上詳述したように請求項１に記載の発
明によれば、製造プロセスでのステップカバレッジの向
上等を図ることができる優れた効果を発揮する。

【００５３】請求項２に記載の発明によれば、薄いレジ
ストを使用して高精度なフォト工程にて高精度な配線等
を行うことができる。請求項３に記載の発明によれば、
請求項２に記載の発明の効果に加え、容易に所望の微細
パターニングを行うことができる。

【００５４】請求項４に記載の発明によれば、請求項２
に記載の発明の効果に加え、段差をより小さくできる。
請求項５に記載の発明によれば、請求項２に記載の発明
の効果に加え、ステップカバレッジの向上を図ることが
できる。

【図面の簡単な説明】

【図１】実施例の半導体加速度センサの平面図。

【図２】図１のＡ−Ａ断面図。

【図３】半導体加速度センサの製造工程を説明するため
の断面図。

【図４】半導体加速度センサの製造工程を説明するため
の断面図。

【図５】半導体加速度センサの製造工程を説明するため
の断面図。

【図６】半導体加速度センサの製造工程を説明するため
の断面図。

【図７】半導体加速度センサの製造工程を説明するため
の断面図。

【図８】半導体加速度センサの製造工程を説明するため
の断面図。

【図９】半導体加速度センサの製造工程を説明するため
の断面図。

【図１０】半導体加速度センサの製造工程を説明するた
めの断面図。

【図１１】半導体加速度センサの製造工程を説明するた
めの断面図。

【図１２】半導体加速度センサの製造工程を説明するた
めの断面図。

【図１３】半導体加速度センサの製造工程を説明するた
めの断面図。

【図１４】半導体加速度センサの製造工程を説明するた
めの断面図。

【図１５】半導体加速度センサの製造工程を説明するた
めの断面図。

【図１６】半導体加速度センサの製造工程を説明するた
めの断面図。

【図１７】半導体加速度センサの製造工程を説明するた
めの断面図。

【図１８】従来技術を説明するための半導体加速度セン
サの平面図。

【図１９】図１８のＩ−Ｉ断面図である。

【図２０】従来の半導体加速度センサの製造工程を説明
するための断面図。

【図２１】従来の半導体加速度センサの製造工程を説明
するための断面図。

【図２２】従来の半導体加速度センサの製造工程を説明
するための断面図。

【図２３】従来の半導体加速度センサの製造工程を説明
するための断面図。

【符号の説明】

１…半導体基板としてのシリコン基板、２…凹部、６…
可動部、３４…犠牲層としてのシリコン酸化膜、３６…
可動部形成用薄膜としてのポリシリコン薄膜、３９…レ
ジスト、４０…アルミ配線

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板の上方に所定の間隔を隔てて配置され、
   力学量の作用に伴い変位する、薄膜よりなる梁構造の可
   動部とを備えた半導体力学量センサであって、 前記半導体基板の表面に凹部を設け、この凹部内に前記
   可動部を配置したことを特徴とする半導体力学量セン
   サ。
2. 【請求項２】 半導体基板と、 前記半導体基板の上方に所定の間隔を隔てて配置され、
   力学量の作用に伴い変位する、薄膜よりなる梁構造の可
   動部とを備えた半導体力学量センサの製造方法であっ
   て、 半導体基板の表面に凹部を形成する第１工程と、 前記凹部の底面に犠牲層を形成するとともにその上に可
   動部形成用薄膜を形成する第２工程と、 前記凹部内にのみ前記犠牲層および可動部形成用薄膜を
   残した状態で、半導体基板の全面に配置したレジストを
   用いた微細加工を施す第３工程と、 前記可動部形成用薄膜の下の犠牲層を除去する第４工程
   とを備えたことを特徴とする半導体力学量センサの製造
   方法。
3. 【請求項３】 前記凹部の深さをＤμｍとし、前記犠牲
   層の厚さをｔ１μｍとし、前記可動部形成用薄膜の厚さ
   をｔ２μｍとしたとき、 ｔ１＋ｔ２−Ｃ≦Ｄ≦ｔ１＋ｔ２＋Ｃ ただし、Ｃは２μｍ を満足するようにした請求項２に記載の半導体力学量セ
   ンサの製造方法。
4. 【請求項４】 前記凹部の深さをＤμｍとし、前記犠牲
   層の厚さをｔ１μｍとし、前記可動部形成用薄膜の厚さ
   をｔ２μｍとしたとき、 （ｔ１＋ｔ２）／２≦Ｄ を満足するようにした請求項２に記載の半導体力学量セ
   ンサの製造方法。
5. 【請求項５】 前記凹部の側壁を斜状とした請求項２に
   記載の半導体力学量センサの製造方法。