JPH09180431A - シングルインラインメモリモジュールシステム - Google Patents
シングルインラインメモリモジュールシステムInfo
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- JPH09180431A JPH09180431A JP7339366A JP33936695A JPH09180431A JP H09180431 A JPH09180431 A JP H09180431A JP 7339366 A JP7339366 A JP 7339366A JP 33936695 A JP33936695 A JP 33936695A JP H09180431 A JPH09180431 A JP H09180431A
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- JP
- Japan
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- simm
- banks
- signals
- memory
- memory module
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- 230000015654 memory Effects 0.000 title claims abstract description 70
- 238000000034 method Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
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Abstract
(57)【要約】
【課題】 あらかじめ用意してかなければならないスロ
ットの数を削減でき、従ってメモリコントローラを搭載
しているマザーボードの小型化の実現を可能にする。更
に、従来のＳＩＭＭの接続も可能とする。 【解決手段】 １個の記憶容量が１６Ｍビットの２個の
ＤＲＡＭで１組のバンクを構成した４組のバンク３ａ〜
３ｄを有するＳＩＭＭと、４組のバンクのそれぞれを制
御する４本のＲＡＳ信号を送出するメモリコントローラ
と、上記のＳＩＭＭとメモリコントローラと接続するス
ロットとを備える。更に、スロットを介してメモリコン
トローラにセレクト信号を入力することにより、本発明
のＳＩＭＭと従来のＳＩＭＭとを識別することができる
ようにする。
ットの数を削減でき、従ってメモリコントローラを搭載
しているマザーボードの小型化の実現を可能にする。更
に、従来のＳＩＭＭの接続も可能とする。 【解決手段】 １個の記憶容量が１６Ｍビットの２個の
ＤＲＡＭで１組のバンクを構成した４組のバンク３ａ〜
３ｄを有するＳＩＭＭと、４組のバンクのそれぞれを制
御する４本のＲＡＳ信号を送出するメモリコントローラ
と、上記のＳＩＭＭとメモリコントローラと接続するス
ロットとを備える。更に、スロットを介してメモリコン
トローラにセレクト信号を入力することにより、本発明
のＳＩＭＭと従来のＳＩＭＭとを識別することができる
ようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータ装置
のメモリとして使用されるシングルインラインメモリモ
ジュールシステムに関する。
のメモリとして使用されるシングルインラインメモリモ
ジュールシステムに関する。
【０００２】
【従来の技術】多くのコンピュータ装置は、増設性およ
び汎用性の点から、シングルインラインメモリモジュー
ル（ＳＩＭＭ：増設のために基板上にＲＡＭチップを１
列に並べたメモリ集合体）システムを標準的メモリとし
て使用しており、ＳＩＭＭをコネクタ接続できるよう
に、複数のＳＩＭＭインタフェース（スロット）を有し
ている。
び汎用性の点から、シングルインラインメモリモジュー
ル（ＳＩＭＭ：増設のために基板上にＲＡＭチップを１
列に並べたメモリ集合体）システムを標準的メモリとし
て使用しており、ＳＩＭＭをコネクタ接続できるよう
に、複数のＳＩＭＭインタフェース（スロット）を有し
ている。
【０００３】このような従来のＳＩＭＭシステムとして
は、１組のメモリバンクで構成されているシングルデン
シティＳＩＭＭを使用したシングルデンシティＳＩＭＭ
システムと、２組のメモリバンクで構成されているダブ
ルデンシティＳＩＭＭを使用したダブルデンシティＳＩ
ＭＭシステムとがある。
は、１組のメモリバンクで構成されているシングルデン
シティＳＩＭＭを使用したシングルデンシティＳＩＭＭ
システムと、２組のメモリバンクで構成されているダブ
ルデンシティＳＩＭＭを使用したダブルデンシティＳＩ
ＭＭシステムとがある。
【０００４】図３は、このような従来のＳＩＭＭシステ
ムのうち、４メガビット（１メガ×４ビット）のダイナ
ミックランダムアクセスメモリ（ＤＲＡＭ）を使用した
総記憶容量が８メガ（Ｍ）バイトのダブルデンシティＳ
ＩＭＭを使用したダブルデンシティＳＩＭＭシステムの
一例を示すブロック図である。
ムのうち、４メガビット（１メガ×４ビット）のダイナ
ミックランダムアクセスメモリ（ＤＲＡＭ）を使用した
総記憶容量が８メガ（Ｍ）バイトのダブルデンシティＳ
ＩＭＭを使用したダブルデンシティＳＩＭＭシステムの
一例を示すブロック図である。
【０００５】図３において、シングルインラインメモリ
モジュール（ＳＩＭＭ）２７は、４メガビット（１メガ
×４ビット）の８個のダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）２２で構成した２組の４メガバイトの
メモリバンク（バンク）２３ａおよび２３ｂとを有して
おり、バンク２３ａおよびバンク２３ｂは、それぞれメ
モリコントローラ２１から送出されるロウアドレススト
ローブ信号（ＲＡＳ信号）３３ａおよび３３ｂならびに
４本のカラムアドレスストローブ信号（ＣＡＳ信号）３
４ａ〜３４ｄで制御される。
モジュール（ＳＩＭＭ）２７は、４メガビット（１メガ
×４ビット）の８個のダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）２２で構成した２組の４メガバイトの
メモリバンク（バンク）２３ａおよび２３ｂとを有して
おり、バンク２３ａおよびバンク２３ｂは、それぞれメ
モリコントローラ２１から送出されるロウアドレススト
ローブ信号（ＲＡＳ信号）３３ａおよび３３ｂならびに
４本のカラムアドレスストローブ信号（ＣＡＳ信号）３
４ａ〜３４ｄで制御される。
【０００６】このように、従来のＳＩＭＭは、１組のバ
ンクを多数のＤＲＡＭで構成しなければならないため、
負荷および配線の関係上、メモリコントローラ２１から
２本のＲＡＳ信号３３ａおよび３３ｂを送出し、ＳＩＭ
Ｍインタフェース（スロット）２４において各ＲＡＳ信
号３３ａおよび３３ｂに対してそれぞれ２個のコネクタ
２５ａ・２５ｂおよび２５ｃ・２５ｄを割当て、これら
のコネクタを介してＲＡＳ信号３３ａおよび３３ｂをそ
れぞれバンク２３ａおよびバンク２３ｂに送出してい
る。これによって、例えば０〜４Ｍバイトのアドレス範
囲内をアクセスするときは、メモリコントローラ２１か
らＲＡＳ信号３３ａを送出し、バンク２３ａのＤＲＡＭ
２２に対してデータの書込みまたは読出しを行なう。
ンクを多数のＤＲＡＭで構成しなければならないため、
負荷および配線の関係上、メモリコントローラ２１から
２本のＲＡＳ信号３３ａおよび３３ｂを送出し、ＳＩＭ
Ｍインタフェース（スロット）２４において各ＲＡＳ信
号３３ａおよび３３ｂに対してそれぞれ２個のコネクタ
２５ａ・２５ｂおよび２５ｃ・２５ｄを割当て、これら
のコネクタを介してＲＡＳ信号３３ａおよび３３ｂをそ
れぞれバンク２３ａおよびバンク２３ｂに送出してい
る。これによって、例えば０〜４Ｍバイトのアドレス範
囲内をアクセスするときは、メモリコントローラ２１か
らＲＡＳ信号３３ａを送出し、バンク２３ａのＤＲＡＭ
２２に対してデータの書込みまたは読出しを行なう。
【０００７】従って、８メガバイトのＳＩＭＭ２７を使
用して３２メガバイトや６４メガバイト等の大容量のメ
モリシステムを構築しようとすると、ＳＩＭＭインタフ
ェース（スロット）２４が４個ないし８個必要となる。
用して３２メガバイトや６４メガバイト等の大容量のメ
モリシステムを構築しようとすると、ＳＩＭＭインタフ
ェース（スロット）２４が４個ないし８個必要となる。
【０００８】
【発明が解決しようとする課題】上述したように、従来
のシングルインラインメモリモジュール（ＳＩＭＭ）
は、大容量のメモリシステムを構築できるようにＳＩＭ
Ｍの増設を可能にしておくためには、メモリコントロー
ラと接続するための多数のスロットおよびそのためのス
ペースを、設計上あらかじめ用意してかなければならな
いという欠点を有している。
のシングルインラインメモリモジュール（ＳＩＭＭ）
は、大容量のメモリシステムを構築できるようにＳＩＭ
Ｍの増設を可能にしておくためには、メモリコントロー
ラと接続するための多数のスロットおよびそのためのス
ペースを、設計上あらかじめ用意してかなければならな
いという欠点を有している。
【０００９】本発明の目的は、１個のＳＩＭＭで４バン
クの大容量メモリを構成できるようにすることにより、
あらかじめ用意してかなければならないスロットの数を
削減できるようにし、メモリコントローラを搭載してい
るマザーボードの小型化を実現できるようにし、さら
に、従来のＳＩＭＭの接続も可能とするシングルインラ
インメモリモジュールシステムを提供することにある。
クの大容量メモリを構成できるようにすることにより、
あらかじめ用意してかなければならないスロットの数を
削減できるようにし、メモリコントローラを搭載してい
るマザーボードの小型化を実現できるようにし、さら
に、従来のＳＩＭＭの接続も可能とするシングルインラ
インメモリモジュールシステムを提供することにある。
【００１０】
【課題を解決するための手段】本発明のシングルインラ
インメモリモジュールシステムは、１個の記憶容量が１
６メガビットの２個のダイナミックランダムアクセスメ
モリで１組のメモリバンクを構成した４組のメモリバン
クを有するシングルインラインメモリモジュールと、前
記４組のメモリバンクのそれぞれを個別に制御する４本
のロウアドレスストローブ信号を送出する１個のメモリ
コントローラと、前記シングルインラインメモリモジュ
ールと前記メモリコントローラとを接続するための複数
個のコネクタを有する１個のシングルインラインメモリ
モジュールインタフェースとを備えたものであり、更
に、セレクト信号を入力することによって接続されてい
るシングルインラインメモリモジュールの種類を識別し
そのシングルインラインメモリモジュールの種類に対応
したロウアドレスストローブ信号を送出するメモリコン
トローラと、セレクト信号を接地させるコネクタを有す
るシングルインラインメモリモジュールインタフェース
とを備えたものである。
インメモリモジュールシステムは、１個の記憶容量が１
６メガビットの２個のダイナミックランダムアクセスメ
モリで１組のメモリバンクを構成した４組のメモリバン
クを有するシングルインラインメモリモジュールと、前
記４組のメモリバンクのそれぞれを個別に制御する４本
のロウアドレスストローブ信号を送出する１個のメモリ
コントローラと、前記シングルインラインメモリモジュ
ールと前記メモリコントローラとを接続するための複数
個のコネクタを有する１個のシングルインラインメモリ
モジュールインタフェースとを備えたものであり、更
に、セレクト信号を入力することによって接続されてい
るシングルインラインメモリモジュールの種類を識別し
そのシングルインラインメモリモジュールの種類に対応
したロウアドレスストローブ信号を送出するメモリコン
トローラと、セレクト信号を接地させるコネクタを有す
るシングルインラインメモリモジュールインタフェース
とを備えたものである。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１２】図１は本発明の一実施形態を示すブロック
図、図２は図１の実施形態の動作を示すタイミングチャ
ートである。
図、図２は図１の実施形態の動作を示すタイミングチャ
ートである。
【００１３】図１において、ＳＩＭＭ７は、１個の記憶
容量が１６メガビット（Ｍビット）（１Ｍ×１６ビッ
ト）の２個のダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）２で１組のバンクを構成した４組のバンク３ａ
〜３ｄを有しており、総記憶容量は１２８Ｍビット（１
６Ｍバイト）となっている。各バンク３ａ〜３ｄは、そ
れぞれマザーボードに搭載されているメモリコントロー
ラ１から送出されるロウアドレスストローブ信号（ＲＡ
Ｓ信号）１３ａ〜１３ｄで制御される。
容量が１６メガビット（Ｍビット）（１Ｍ×１６ビッ
ト）の２個のダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）２で１組のバンクを構成した４組のバンク３ａ
〜３ｄを有しており、総記憶容量は１２８Ｍビット（１
６Ｍバイト）となっている。各バンク３ａ〜３ｄは、そ
れぞれマザーボードに搭載されているメモリコントロー
ラ１から送出されるロウアドレスストローブ信号（ＲＡ
Ｓ信号）１３ａ〜１３ｄで制御される。
【００１４】ＲＡＳ信号１３ａ〜１３ｄは、それぞれＳ
ＩＭＭインタフェース（スロット）４の対応する１個の
コネクタ５ａ〜５ｄを介してそれぞれバンク３ａ〜バン
ク３ｄに送出されている。
ＩＭＭインタフェース（スロット）４の対応する１個の
コネクタ５ａ〜５ｄを介してそれぞれバンク３ａ〜バン
ク３ｄに送出されている。
【００１５】メモリコントローラ１は、本ＳＩＭＭ７と
従来のＳＩＭＭとを識別するためのセレクト信号１５を
スロット４のコネクタ５ｉを介して入力する。
従来のＳＩＭＭとを識別するためのセレクト信号１５を
スロット４のコネクタ５ｉを介して入力する。
【００１６】次に、本実施形態の動作について説明す
る。
る。
【００１７】メモリコントローラ１は、内部においてア
ドレスデコードを行い、その結果を４本のＲＡＳ信号１
３ａ〜１３ｄおよび４本のカラムアドレスストローブ信
号（ＣＡＳ信号）１４ａ〜１４ｄを出力する。４本のＲ
ＡＳ信号１３ａ〜１３ｄは、それぞれスロット４のコネ
クタ５ａ〜５ｄを介してそれぞれバンク３ａ〜３ｄに入
力し、４本のＣＡＳ信号１４ａ〜１４ｄのうちＣＡＳ信
号１４ａおよび１４ｂは、スロット４のコネクタ５ｅお
よび５ｆを介して介してバンク３ａおよび３ｃに入力
し、ＣＡＳ信号１４ｃおよび１４ｄは，スロット４のコ
ネクタ５ｇおよび５ｈを介してバンク３ｂおよび３ｄに
入力する。
ドレスデコードを行い、その結果を４本のＲＡＳ信号１
３ａ〜１３ｄおよび４本のカラムアドレスストローブ信
号（ＣＡＳ信号）１４ａ〜１４ｄを出力する。４本のＲ
ＡＳ信号１３ａ〜１３ｄは、それぞれスロット４のコネ
クタ５ａ〜５ｄを介してそれぞれバンク３ａ〜３ｄに入
力し、４本のＣＡＳ信号１４ａ〜１４ｄのうちＣＡＳ信
号１４ａおよび１４ｂは、スロット４のコネクタ５ｅお
よび５ｆを介して介してバンク３ａおよび３ｃに入力
し、ＣＡＳ信号１４ｃおよび１４ｄは，スロット４のコ
ネクタ５ｇおよび５ｈを介してバンク３ｂおよび３ｄに
入力する。
【００１８】ＲＡＳ信号１３ａ〜１３ｄおよびＣＡＳ信
号１４ａおよび１４ｂを入力したバンク３ａ〜３ｄは、
アドレス信号１２の指定するアドレスに対してデータの
記録または再生を行うため、データ信号１１を送受す
る。
号１４ａおよび１４ｂを入力したバンク３ａ〜３ｄは、
アドレス信号１２の指定するアドレスに対してデータの
記録または再生を行うため、データ信号１１を送受す
る。
【００１９】メモリコントローラ１は、スロット４のコ
ネクタ５ｉを介して入力するセレクト信号１５によっ
て、本ＳＩＭＭ７が接続されているかまたは従来のＳＩ
ＭＭが接続されているかを識別する。すなわち、本ＳＩ
ＭＭ７が接続されているときは、コネクタ５ｉが接地さ
れるためにセレクト信号１５はローレベルとなり、従来
のＳＩＭＭが接続されているときは、コネクタ５ｉが接
地されないためにセレクト信号１５はハイレベルとな
る。従ってメモリコントローラ１は、セレクト信号１５
がローレベルであるかハイレベルであるかを判断するこ
とにより、本ＳＩＭＭ７または従来のＳＩＭＭが接続さ
れているかを識別することができ、この識別結果によっ
てアドレスデコードの結果のＲＡＳ信号の出力方法を切
替える。
ネクタ５ｉを介して入力するセレクト信号１５によっ
て、本ＳＩＭＭ７が接続されているかまたは従来のＳＩ
ＭＭが接続されているかを識別する。すなわち、本ＳＩ
ＭＭ７が接続されているときは、コネクタ５ｉが接地さ
れるためにセレクト信号１５はローレベルとなり、従来
のＳＩＭＭが接続されているときは、コネクタ５ｉが接
地されないためにセレクト信号１５はハイレベルとな
る。従ってメモリコントローラ１は、セレクト信号１５
がローレベルであるかハイレベルであるかを判断するこ
とにより、本ＳＩＭＭ７または従来のＳＩＭＭが接続さ
れているかを識別することができ、この識別結果によっ
てアドレスデコードの結果のＲＡＳ信号の出力方法を切
替える。
【００２０】図２は、本ＳＩＭＭ７と従来のＳＩＭＭと
のＲＡＳ信号の出力の切替え動作を示すタイミグチャー
トで、０〜４Ｍバイトのアドレス範囲をアクセスすると
きのタイミグチャートである。
のＲＡＳ信号の出力の切替え動作を示すタイミグチャー
トで、０〜４Ｍバイトのアドレス範囲をアクセスすると
きのタイミグチャートである。
【００２１】本ＳＩＭＭ７を接続しているときは、図２
（ａ）に示すように、セレクト信号１５はローレベルと
なる。これを認識したメモリコントローラ１は、ＲＡＳ
信号１３ａのみをローレベル（アクティブ）とし、バン
ク３ａのＤＲＡＭ２に対してデータの記録または再生を
行う。
（ａ）に示すように、セレクト信号１５はローレベルと
なる。これを認識したメモリコントローラ１は、ＲＡＳ
信号１３ａのみをローレベル（アクティブ）とし、バン
ク３ａのＤＲＡＭ２に対してデータの記録または再生を
行う。
【００２２】従来のＳＩＭＭを接続しているときは、図
２（ｂ）に示すように、セレクト信号１５はハイレベル
となる。これを認識したメモリコントローラ１は、ＲＡ
Ｓ信号１３ａおよびＲＡＳ信号１３ｂをローレベル（ア
クティブ）とする。これにより、スロット４のコネクタ
５ａおよび５ｂにＲＡＳ信号が入力されるため、図３の
従来のＳＩＭＭ２７のバンク２３ａのＤＲＡＭ２２に対
してデータの記録または再生を行うことが可能となり、
従来のＳＩＭＭを動作させることができる。
２（ｂ）に示すように、セレクト信号１５はハイレベル
となる。これを認識したメモリコントローラ１は、ＲＡ
Ｓ信号１３ａおよびＲＡＳ信号１３ｂをローレベル（ア
クティブ）とする。これにより、スロット４のコネクタ
５ａおよび５ｂにＲＡＳ信号が入力されるため、図３の
従来のＳＩＭＭ２７のバンク２３ａのＤＲＡＭ２２に対
してデータの記録または再生を行うことが可能となり、
従来のＳＩＭＭを動作させることができる。
【００２３】このようにして、セレクト信号１５を用い
ることによって、従来のＳＩＭＭを接続することも可能
となる。
ることによって、従来のＳＩＭＭを接続することも可能
となる。
【００２４】
【発明の効果】以上説明したように、本発明のシングル
インラインメモリモジュールシステムは、１個の記憶容
量が１６Ｍビットの２個のＤＲＡＭで１組のバンクを構
成した４組のバンク３ａ〜３ｄを有するＳＩＭＭと、４
組のバンクのそれぞれを制御する４本のＲＡＳ信号を送
出するメモリコントローラと、上記のＳＩＭＭとメモリ
コントローラと接続するスロットとを備えることによ
り、あらかじめ用意してかなければならないスロットの
数を削減でき、従ってメモリコントローラを搭載してい
るマザーボードの小型化の実現が可能になるという効果
がある。更に、スロットを介してメモリコントローラに
セレクト信号を入力して本発明のＳＩＭＭと従来のＳＩ
ＭＭとを識別することができるようにすることにより、
従来のＳＩＭＭの接続も可能となるという効果がある。
インラインメモリモジュールシステムは、１個の記憶容
量が１６Ｍビットの２個のＤＲＡＭで１組のバンクを構
成した４組のバンク３ａ〜３ｄを有するＳＩＭＭと、４
組のバンクのそれぞれを制御する４本のＲＡＳ信号を送
出するメモリコントローラと、上記のＳＩＭＭとメモリ
コントローラと接続するスロットとを備えることによ
り、あらかじめ用意してかなければならないスロットの
数を削減でき、従ってメモリコントローラを搭載してい
るマザーボードの小型化の実現が可能になるという効果
がある。更に、スロットを介してメモリコントローラに
セレクト信号を入力して本発明のＳＩＭＭと従来のＳＩ
ＭＭとを識別することができるようにすることにより、
従来のＳＩＭＭの接続も可能となるという効果がある。
【図１】本発明の一実施形態を示すブロック図である。
【図２】図１の実施形態の動作を示すタイミングチャー
トである。
トである。
【図３】従来のシングルインラインメモリモジュールシ
ステムの一例を示すブロック図である。
ステムの一例を示すブロック図である。
１・２１ メモリコントローラ ２・２２ ダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ） ３ａ〜３ｄ・２３ａ〜２３ｄ バンク ４・２４ ＳＩＭＭインタフェース（スロット） ５ａ〜５ｉ・２５ａ〜２５ｄ コネクタ ７・２７ シングルインラインメモリモジュール（Ｓ
ＩＭＭ） １１ データ信号 １２ アドレス信号 １３ａ〜１３ｄ・３３ａ〜３３ｂ ロウアドレススト
ローブ信号（ＲＡＳ信号） １４ａ〜１４ｄ・３４ａ〜３４ｄ カラムアドレスス
トローブ信号（ＣＡＳ信号） １５ セレクト信号
ＲＡＭ） ３ａ〜３ｄ・２３ａ〜２３ｄ バンク ４・２４ ＳＩＭＭインタフェース（スロット） ５ａ〜５ｉ・２５ａ〜２５ｄ コネクタ ７・２７ シングルインラインメモリモジュール（Ｓ
ＩＭＭ） １１ データ信号 １２ アドレス信号 １３ａ〜１３ｄ・３３ａ〜３３ｂ ロウアドレススト
ローブ信号（ＲＡＳ信号） １４ａ〜１４ｄ・３４ａ〜３４ｄ カラムアドレスス
トローブ信号（ＣＡＳ信号） １５ セレクト信号
Claims (2)
- 【請求項１】 １個の記憶容量が１６メガビットの２個
のダイナミックランダムアクセスメモリで１組のメモリ
バンクを構成した４組のメモリバンクを有するシングル
インラインメモリモジュールと、前記４組のメモリバン
クのそれぞれを個別に制御する４本のロウアドレススト
ローブ信号を送出する１個のメモリコントローラと、前
記シングルインラインメモリモジュールと前記メモリコ
ントローラとを接続するための複数個のコネクタを有す
る１個のシングルインラインメモリモジュールインタフ
ェースとを備えることを特徴とするシングルインライン
メモリモジュールシステム。 - 【請求項２】 セレクト信号を入力することによって接
続されているシングルインラインメモリモジュールの種
類を識別しそのシングルインラインメモリモジュールの
種類に対応したロウアドレスストローブ信号を送出する
メモリコントローラと、セレクト信号を接地させるコネ
クタを有するシングルインラインメモリモジュールイン
タフェースとを備えることを特徴とする請求項１記載の
シングルインラインメモリモジュールシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7339366A JPH09180431A (ja) | 1995-12-26 | 1995-12-26 | シングルインラインメモリモジュールシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7339366A JPH09180431A (ja) | 1995-12-26 | 1995-12-26 | シングルインラインメモリモジュールシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09180431A true JPH09180431A (ja) | 1997-07-11 |
Family
ID=18326794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7339366A Pending JPH09180431A (ja) | 1995-12-26 | 1995-12-26 | シングルインラインメモリモジュールシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09180431A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000031646A3 (en) * | 1998-11-24 | 2000-10-05 | Koninkl Philips Electronics Nv | Data processor integrated circuit with a memory interface unit with programmable strobes to select different memory devices |
| US6501633B1 (en) | 1999-02-02 | 2002-12-31 | Fujitsu Limited | Wiring board and electronic device having circuit board |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05144251A (ja) * | 1991-11-19 | 1993-06-11 | Matsushita Electric Ind Co Ltd | メモリーカード |
-
1995
- 1995-12-26 JP JP7339366A patent/JPH09180431A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05144251A (ja) * | 1991-11-19 | 1993-06-11 | Matsushita Electric Ind Co Ltd | メモリーカード |
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|---|---|---|---|---|
| WO2000031646A3 (en) * | 1998-11-24 | 2000-10-05 | Koninkl Philips Electronics Nv | Data processor integrated circuit with a memory interface unit with programmable strobes to select different memory devices |
| US6601130B1 (en) | 1998-11-24 | 2003-07-29 | Koninklijke Philips Electronics N.V. | Memory interface unit with programmable strobes to select different memory devices |
| US6501633B1 (en) | 1999-02-02 | 2002-12-31 | Fujitsu Limited | Wiring board and electronic device having circuit board |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980526 |