JPH09180435A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH09180435A
JPH09180435A JP7343511A JP34351195A JPH09180435A JP H09180435 A JPH09180435 A JP H09180435A JP 7343511 A JP7343511 A JP 7343511A JP 34351195 A JP34351195 A JP 34351195A JP H09180435 A JPH09180435 A JP H09180435A
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Tomio Suzuki
富夫 鈴木
Shigeru Mori
茂 森
Takayuki Miyamoto
崇行 宮元
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 高速なパイプラインバーストＥＤＯモード動
作が可能な半導体記憶装置を提供する。 【解決手段】 パイプラインバーストＥＤＯ動作におい
て、レイテンシ回路２１５は、内部列アドレスストロー
ブ信号ＺＣＡＳＦの第１サイクル目における活性状態か
ら不活性状態への変化を検出して、信号ＯＥＭＢを活性
状態とする。書込動作モードが指定され内部アウトプッ
トイネーブル信号ＺＯＥＦが活性状態である場合は、信
号ＯＥＭＢの活性化後の最初の内部列アドレスストロー
ブ信号ＺＣＡＳＦの活性化のエッジに対応して、出力バ
ッファ制御信号ＯＥＭは活性状態となる。信号ＯＥＭＢ
は、信号ＺＣＡＳＦの第１サイクル目で既に活性状態と
なっているため、信号ＺＣＡＳＦの２サイクル目の活性
化に応じて信号ＯＥＭが変化する遅延時間を減少でき
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、高速に動作するダイナミック型半導体記
憶装置に関する。より特定的には、同時に読出された複
数のメモリセルからの読出データを、外部信号の変化の
サイクルに同期して高速に順次出力する半導体記憶装置
に関する。
【０００２】
【従来の技術】高速動作する半導体記憶装置の動作モー
ドとしては、いわゆるニブルモードやハイパーページモ
ード等が知られているが、より高速なデータ読出動作を
可能とする動作モードとして、パイプラインバーストモ
ードが知られている。図２１は、このパイプラインバー
ストモードを備える半導体記憶装置のデータ読出時の動
作を示すタイミングチャート図である。以下、この図２
１を参照して、パイプラインバーストモードのデータ読
出動作について説明する。
【０００３】時刻ｔ１において、外部ロウアドレススト
ローブ信号ＥＸＴ．／ＲＡＳが“Ｌ”レベルとなるのに
応じて、Ｘアドレス信号Ｘ１が取込まれ、次いで時刻ｔ
２において外部コラムアドレスストローブ信号ＥＸＴ．
／ＣＡＳが“Ｌ”レベルとなっていることに応じて、Ｙ
アドレス信号Ｙ１が取込まれる。これにより、１つのデ
ータ出力端子ＤＱあたり、たとえば４ビットのメモリセ
ルが選択される。次のＥＸＴ．／ＣＡＳサイクルから、
すなわち、時刻ｔ３からコラムアドレスストローブ信号
ＥＸＴ．／ＣＡＳを活性状態（“Ｌ”レベル）とするご
とに、４ビットのメモリセルデータの各ビットが順次出
力される。すなわち、時刻ｔ３、ｔ４、ｔ５およびｔ６
のそれぞれにおいて、コラムアドレスストローブ信号Ｅ
ＸＴ．／ＣＡＳを立下げることにより、データＤ１、Ｄ
２、Ｄ３、およびＤ４がデータ出力端子ＤＱに出力され
る。
【０００４】このパイプラインバーストモードにおいて
は、時刻ｔ２に入力された列アドレスによって、選択さ
れたメモリセルのデータは、次のＥＸＴ．／ＣＡＳサイ
クル、すなわち時刻ｔ３にコラムアドレスストローブ信
号ＥＸＴ．／ＣＡＳが“Ｌ”レベルとなるサイクルから
出力されればよい。したがって、列アドレスが指定され
てからデータが読出されるまでに要する時間ｔＡより
も、データ読出時におけるサイクル時間ｔＰＣを短くす
ることができる。つまり、クロック信号ＣＬＯＣＫのサ
イクル期間でデータを出力することができ、高速でデー
タを読出すことができる。
【０００５】このパイプラインバーストモードにおいて
は、データが出力されている間に、別の列アドレスを入
力すれば、この列アドレスに従って４つのアドレスのメ
モリセルデータが選択される。したがって、同じ行アド
レスのメモリセルに対して、別の列アドレスを順次入力
することにより、データを連続して読出すことができ
る。つまり、外部の処理装置であるＣＰＵ（中央処理装
置）に対し、高速で大量のデータを転送することができ
る。データ出力端子ＤＱは、信号ＥＸＴ．／ＲＡＳおよ
びＥＸＴ．／ＣＡＳがともに“Ｈ”レベルとされると、
データ読出が完了し、ハイインピーダンス状態とされ
る。
【０００６】
【発明が解決しようとする課題】上述のような高速動作
モードを備える半導体記憶装置は、マイクロプロセッサ
の主記憶装置として一般に用いられる。このような半導
体記憶装置は、マイクロプロセッサが発生する命令に従
って、行アドレス信号、列アドレス信号、ロウアドレス
ストローブ信号ＥＸＴ．１ＲＡＳ、コラムアドレススト
ローブ信号ＥＸＴ．／ＣＡＳ、出力イネーブル信号ＥＸ
Ｔ．／ＯＥおよびライトイネーブル信号ＥＸＴ．／ＷＥ
を発生するコントローラ（ＤＲＡＭコントローラ）によ
り制御されるのが一般的である。
【０００７】マイクロプロセッサおよびコントローラ
は、クロック信号ＣＬＯＣＫに同期して動作する。した
がって、コントローラからの行アドレス信号、列アドレ
ス信号、および信号ＥＸＴ．／ＲＡＳ、ＥＸＴ．／ＣＡ
Ｓ、ＥＸＴ．／ＯＥ、ＥＸＴ．１ＷＥは、このクロック
信号ＣＬＯＣＫに同期して発生される。図２１では、時
刻ｔ１に入力された行アドレス（Ｘアドレス）Ｘ１およ
び時刻ｔ２に入力された列アドレス（Ｙアドレス）Ｙ１
によって指定された４つのメモリセルデータを読出した
後、時刻ｔ３における信号ＣＬＯＣＫの立上がりのエッ
ジに応じて、列アドレスストローブ信号ＺＣＡＳが不活
性状態（“Ｈ”レベル）から活性状態（“Ｌ”レベル）
に変化すると、データ出力端子ＤＱに対する第１ビット
目の読出データＤ１を出力するために出力バッファ回路
が活性とされる。
【０００８】上述のとおり、一般にはサイクル時間ｔＰ
Ｃを小さくするために、この最初のデータＤ１の出力
は、列アドレスＹ１の取込みが行なわれたＣＬＯＣＫ信
号の活性化のエッジを含むサイクルの次のサイクルにお
ける信号ＣＬＯＣＫ活性化のエッジ（時刻ｔ３）を契機
として行なわれる。すなわち、半導体記憶装置の内部回
路においては、たとえば、この信号ＥＸＴ．／ＣＡＳの
活性化（“Ｈ”レベルから“Ｌ”レベルへの変化）を検
知してから、この活性化の回数をカウントし、たとえば
２回目の活性化を検知した後、出力バッファを駆動する
までの所定の時間ｔOUT 経過後に、データ出力端子ＤＱ
に対するデータ出力が開始されることになる。
【０００９】この所定の時間ｔOUT は、内部回路におけ
る信号ＥＸＴ．／ＣＡＳの活性化のカウント動作および
このカウント動作に基づく出力バッファの活性化動作に
要する時間によって決定されるため、その値には下限が
存在する。したがって、信号ＣＬＯＣＫのサイクル時間
ｔＰＣを短くして、より高速な動作を実現しようとした
場合でも、この時間ｔOUT のためにその高速化には限界
が生じる。以上の事情をより詳しく説明するために、図
２２に、信号ＣＬＯＣＫのサイクル時間ｔＰＣを短くし
た場合のパイプラインバースト動作のタイミングチャー
トを示す。
【００１０】すなわち、図２２においては、図２１に示
したタイミングチャートにおいて、時間ｔOUT を一定と
して、信号ＣＬＯＣＫのサイクル時間ｔＰＣを短くした
場合を示している。この場合、時刻ｔ２において、コラ
ムアドレスストローブ信号ＺＣＡＳの最初の活性化のエ
ッジに応じて、列アドレス信号Ｙ１の取込みが行なわ
れ、対応するメモリセル列に属するメモリセルからのデ
ータ読出動作が起動される。続いて、時刻ｔ３におい
て、信号ＺＣＡＳの２回目の活性化のエッジが検出され
た後、時間ｔOUT 経過後にデータ入出力端子ＤＱに対し
て最初の１ビット目のデータＤ１の出力動作が開始され
る。半導体記憶装置の外部では、信号ＣＬＯＣＫの時刻
ｔ４における立上がりのエッジ、すなわち、時刻ｔ３に
おける信号ＺＣＡＳの活性化エッジを含むサイクルの次
のサイクルの開始時点からデータ入出力端子ＤＱからの
データ読出動作が行なわれる。
【００１１】ところが、サイクル時間ｔＰＣが十分短く
なり、時間ｔout と同等となると、時刻ｔ４において、
データ入出力端子ＤＱに最初のデータが出力されていな
いか、あるいは、出力データ値が十分に確定していない
ということが起こり得る。すなわち、時刻ｔ２におい
て、列アドレスＹ１の取込みとともに、メモリセルから
のデータ読出動作は、起動されているにもかかわらず、
データ入出力端子ＤＱへのデータ出力動作は次のサイク
ルの開始時刻であるｔ３を契機として開始されるため、
サイクル時間ｔＰＣが十分短くなった場合、出力バッフ
ァからデータ入出力端子ＤＱへのデータ出力が、さらに
その次のサイクルの開始時刻であるｔ４に間に合わない
という事態が生じる。
【００１２】一方で、外部クロック信号ＣＬＯＣＫのサ
イクル時間ｔＰＣが十分小さくなった場合、信号のスキ
ュー等の影響のために、クロック信号ＣＬＯＣＫに同期
して変化するコラムアドレスストローブ信号ＥＸＴ．／
ＣＡＳの活性期間（“Ｌ”レベルである期間）のサイク
ル時間ｔＰＣに対する割合が減少するという問題も生じ
る。すなわち、一般には、コラムアドレスストローブ信
号ＥＸＴ．／ＣＡＳの変化に同期して、半導体記憶装置
内部において内部列アドレスストローブ信号ＺＣＡＳＦ
が生成され、これに基づいて、半導体記憶装置における
列系の動作が制御される。信号のスキュー等の影響によ
り、コラムアドレスストローブ信号ＥＸＴ．／ＣＡＳの
変化のデューティ比が小さくなると、これに伴って、内
部コラムアドレスストローブ信号ＺＣＡＳＦのデューテ
ィ比も小さくなり、これにより制御される列系の読出回
路に対して、十分な駆動時間が確保されず、たとえば、
データ入出力端子ＤＱに対する出力データ値が十分に確
定しないうちに、信号ＺＣＡＳＦが不活性状態（“Ｈ”
レベル）となって、次のサイクルに移行してしまい、正
常なデータ読出動作が行なわれなくなるという問題点も
あった。
【００１３】この発明は、上記のような問題点を解決す
るためになされたもので、その目的は、システムクロッ
ク信号の周期が短くなった場合でも、データ出力動作に
十分なマージンを確保し、高速動作が可能な半導体記憶
装置を提供することである。この発明の他の目的は、信
号のスキュー等の影響により、外部制御信号のデューテ
ィ比が変化した場合でも、読出動作に十分なマージンを
確保し、高速動作が可能な半導体記憶装置を提供するこ
とである。
【００１４】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、行列状に配置される複数のメモリセルを有す
るメモリセルアレイと、コラムアドレスストローブ信号
の活性化時に活性化され、列アドレス信号に従ってメモ
リセルアレイの複数の列を同時に選択する列選択手段
と、複数の列のうち、対応する列のメモリセルのデータ
をそれぞれ増幅する複数の読出増幅手段と、コラムアド
レスストローブ信号の活性化に同期して、複数の読出増
幅手段で増幅されたデータを順次出力バッファに与える
データ出力手段と、コラムアドレスストローブ信号のい
ずれかの活性状態から非活性状態への遷移に応答して、
出力バッファを活性とする出力バッファ制御手段とを備
える。
【００１５】請求項２に係る半導体記憶装置は、所定の
動作モードにおいては、同時に選択された複数のメモリ
セルからの複数の読出データを、コラムアドレスストロ
ーブ信号の変化のサイクルに同期して順次出力する半導
体記憶装置であって、行列状に配置される複数のメモリ
セルを有するメモリセルアレイと、コラムアドレススト
ローブ信号の第１の活性化遷移に応じて、外部からのア
ドレス信号により指定されるメモリセルアレイの複数の
列を同時に選択する列選択手段と、複数の列のうち、対
応する列のメモリセルのデータをそれぞれ増幅する複数
の読出増幅手段と、複数の読出増幅手段の出力を受けて
保持するラッチ手段と、ラッチ手段の出力を受けて、コ
ラムアドレスストローブ信号の活性化遷移に応じて、順
次出力するデータ出力手段と、データ出力手段の出力を
受けて、出力バッファ活性化信号に応じて、外部に対応
する信号を出力する出力駆動手段と、コラムアドレスス
トローブ信号の第１の非活性化遷移に応じて、出力バッ
ファ活性化信号を出力する出力バッファ制御手段とを備
える。
【００１６】請求項３に係る半導体記憶装置は、請求項
２記載の半導体記憶装置の構成において、第１の活性化
遷移と第１の非活性化遷移は、コラムアドレスストロー
ブ信号の変化の同一のサイクルに含まれる。請求項４に
係る半導体記憶装置は、請求項２記載の半導体記憶装置
の構成に加えて、出力バッファ制御手段は、コラムアド
レスストローブ信号の第１の非活性化遷移に応じて活性
な内部出力制御信号を出力する手段と、外部からの読出
動作制御信号および内部出力制御信号がともに活性であ
る期間は、コラムアドレスストローブ信号の活性化を検
知して、出力バッファ制御信号を活性状態に保持する手
段とを含む。
【００１７】請求項５に係る半導体記憶装置は、行列状
に配置される複数のメモリセルを有するメモリセルアレ
イと、コラムアドレスストローブ信号の活性化遷移に同
期して、所定のパルス長を有する内部クロック信号を発
生する同期信号発生手段と、内部クロック信号の活性化
時に活性化され、列アドレス信号に従ってメモリセルア
レイの複数の列を同時に選択する列選択手段と、複数の
列のうち、それぞれ対応する列のメモリセルと外部との
間で、内部クロック信号の活性化に同期して、順次デー
タの授受を行なうデータ入出力手段とを備える。
【００１８】請求項６に係る半導体記憶装置は、行列状
に配置される複数のメモリセルを有するメモリセルアレ
イと、コラムアドレスストローブ信号の活性化遷移に同
期して、所定のパルス長を有する内部クロック信号を発
生する同期信号発生手段と、内部クロック信号の活性化
時に活性化され、列アドレス信号に従ってメモリセルア
レイの複数の列を同時に選択する列選択手段と、複数の
列のうち、対応する列のメモリセルのデータをそれぞれ
増幅する複数の読出増幅手段と、内部クロック信号の活
性化に同期して複数の読出増幅手段で増幅されたデータ
を順次出力する出力制御手段とを備える。
【００１９】請求項７に係る半導体記憶装置は、所定の
動作モードにおいては、同時に選択された複数のメモリ
セルからの複数の読出データを、コラムアドレスストロ
ーブ信号の活性化のサイクルに同期して順次出力する半
導体記憶装置であって、行列状に配置される複数のメモ
リセルを有するメモリセルアレイと、コラムアドレスス
トローブ信号の活性化遷移に同期して、所定のパルス長
を有する内部クロック信号を発生する同期信号発生手段
と、内部クロック信号の第１の活性化遷移に応じて、外
部からのアドレス信号により指定されるメモリセルアレ
イの複数の列を同時に選択する列選択手段と、前記複数
の列のうち、対応する列のメモリセルのデータをそれぞ
れ増幅する複数の読出増幅手段と、複数の読出増幅手段
の出力を受けて保持するラッチ手段と、ラッチ手段の出
力を受けて、第１の活性化遷移後の内部クロック信号の
活性化遷移に応じて、外部に順次出力する出力制御手段
とを備える。
【００２０】請求項８に係る半導体記憶装置は、請求項
７記載の半導体記憶装置の構成に加えて、同期信号発生
手段は、第１および第２の入力ノードを有し、いずれか
一方の入力ノードへの入力信号の活性化に応じて出力信
号のレベルを反転させる論理回路と、コラムアドレスス
トローブ信号を受けて、所定のパルス長に応じた時間遅
延して第１の入力ノードに出力する遅延回路とを含み、
第２の入力ノードには、コラムアドレスストローブ信号
が入力する。請求項９に係る半導体記憶装置は、行列状
に配置される複数のメモリセルを有するメモリセルアレ
イと、コラムアドレスストローブ信号の活性化遷移に同
期して、所定のパルス長を有する内部クロック信号を発
生する同期信号発生手段と、内部クロック信号の活性化
時に活性化され、列アドレス信号に従ってメモリセルア
レイの複数の列を同時に選択する列選択手段と、複数の
列のうち、対応する列のメモリセルのデータをそれぞれ
増幅する複数の読出増幅手段と、内部クロック信号の活
性化に同期して、複数の読出増幅手段で増幅されたデー
タを順次出力バッファに与えるデータ出力手段と、内部
クロック信号のいずれかの活性状態から非活性状態への
遷移に応答して、前記出力バッファを活性化する出力バ
ッファ制御手段とを備える。
【００２１】請求項１０に係る半導体記憶装置は、所定
の動作モードにおいては、同時に選択された複数のメモ
リセルからの複数の読出データを、コラムアドレススト
ローブ信号の活性化のサイクルに同期して順次出力する
半導体記憶装置であって、行列状に配置される複数のメ
モリセルを有するメモリセルアレイと、コラムアドレス
ストローブ信号の活性化遷移に同期して、所定のパルス
長を有する内部クロック信号を発生する同期信号発生手
段と、内部クロック信号の第１の活性化遷移に応じて、
外部からのアドレス信号により指定されるメモリセルア
レイの複数の列を同時に選択する列選択手段と、複数の
列のうち、対応する列のメモリセルのデータをそれぞれ
増幅する複数の読出増幅手段と、複数の読出増幅手段の
出力を受けて保持するラッチ手段と、ラッチ手段の出力
を受けて、内部クロック信号の活性化遷移に応じて、順
次出力するデータ出力手段と、データ出力手段の出力を
受けて、出力バッファ活性化信号に応じて、外部に対応
する信号を出力する出力駆動手段と、内部クロック信号
の第１の非活性化遷移に応じて、出力バッファ活性化信
号を出力する出力バッファ制御手段とを備える。
【００２２】請求項１１に係る半導体記憶装置は、請求
項１０記載の半導体記憶装置の構成において、第１の活
性化遷移と、第１の非活性化遷移は、コラムアドレスス
トローブ信号の変化の同一のサイクルに含まれる。
【００２３】
【発明の実施の形態】
［実施の形態１］図１は、本発明の実施の形態１の半導
体記憶装置１０００の構成を示す概略ブロック図であ
る。図１において、半導体記憶装置１０００は、外部制
御信号入力端子２ないし５を介して与えられる外部制御
信号ＥＸＴ．／Ｗ、ＥＸＴ．／ＯＥ、ＥＸＴ．／ＲＡＳ
およびＥＸＴ．／ＣＡＳを受けて、内部制御信号を発生
する制御信号発生回路１１と、メモリセルが行列状に配
列されるメモリセルアレイ１５と、アドレス信号入力端
子８を介して与えられる外部アドレス信号Ａ０〜Ａｉを
受け、制御信号発生回路１１の制御のもとに内部行アド
レス信号および内部列アドレス信号を発生するアドレス
バッファ回路１２と、制御信号発生回路１１の制御のも
とに活性化され、アドレスバッファ回路１２から与えら
れる内部行アドレス信号をデコードし、メモリセルアレ
イ１５の行（ワード線）を選択するＸデコーダ回路２０
６を含む。
【００２４】外部制御信号入力端子２へ与えられる信号
ＥＸＴ．／Ｗは、データ書込を指定するライトイネーブ
ル信号である。外部制御信号入力端子３へ与えられる信
号ＥＸＴ．／ＯＥは、データ出力を指定する出力イネー
ブル信号である。外部制御信号入力端子４へ与えられる
信号ＥＸＴ．／ＲＡＳは、半導体記憶装置の内部動作を
開始させ、かつ内部動作の活性期間を決定する行アドレ
スストローブ信号である。この信号ＥＸＴ．／ＲＡＳの
活性時、Ｘデコーダ回路２０６とのメモリセルアレイ１
５の行を選択する動作に関連する回路は活性状態とされ
る。外部制御信号入力端子５へ与えられる信号ＥＸＴ．
／ＣＡＳは、列アドレスストローブ信号であり、メモリ
セルアレイ１５における列を選択する回路を活性状態と
する。
【００２５】制御信号発生回路１１は、外部行ストロー
ブ信号ＥＸＴ．／ＲＡＳに応じて、内部行アドレススト
ローブ信号ＺＲＡＳＦを、外部列ストローブ信号ＥＸ
Ｔ．／ＣＡＳに応じて、内部列アドレスストローブ信号
ＺＣＡＳＦを、外部ライトイネーブル信号ＥＸＴ．／Ｗ
に応じて、内部ライトイネーブル信号ＷＢＥを、外部出
力イネーブル信号ＥＸＴ．／ＯＥに応じて、内部出力イ
ネーブル信号ＯＥＭをそれぞれ出力する。半導体記憶装
置１０００は、さらに、制御信号発生回路１１の制御の
もとに活性化され、アドレスバッファ回路１２からの内
部列アドレス信号をデコードし、メモリセルアレイ１５
の列を選択する列選択信号を発生するＹデコーダ回路２
０３を含む。列選択信号が伝達される列選択配線１本あ
たり、後に述べるように４つの列が１度に選択され、選
択されている行とこの同時に選択された４つの列の交点
に属する４つのメモリセルから４ビットのデータが同時
に読出される。
【００２６】半導体記憶装置１０００は、さらに、メモ
リセルアレイ１５の選択された行に接続するメモリセル
のデータを検知し増幅するセンスアンプと、Ｙデコーダ
回路２０３からの列選択信号に応答して、メモリセルア
レイ１５の選択された列を対応する内部データバスに接
続するＩ／Ｏ回路と、制御信号発生回路１１の制御のも
とに、データ読出時、内部データバスに読出された内部
読出データｑ０〜ｑ３から外部読出データＤＱ０〜ＤＱ
３を生成して、データ入出力端子２０ａ〜２０ｄへ出力
する入出力バッファ回路１９ａ〜１９ｄを含む。
【００２７】図１においては、センスアンプとＩ／Ｏ回
路は、１つのブロック１４および１６で示す。入出力バ
ッファ回路１９ａ〜１９ｄは、読出動作においては、外
部出力イネーブル信号ＥＸＴ．／ＯＥに応じて制御信号
発生回路１１で発生される内部出力イネーブル信号ＯＥ
Ｍの活性化（“Ｈ”レベルへの変化）に従って活性状態
とされ、書込動作においては、外部ライトイネーブル信
号ＥＸＴ．／Ｗに応じて制御信号発生回路１１で発生さ
れる内部ライトイネーブル信号ＷＢＥの活性化に従って
活性状態とされる。
【００２８】図２は、図１に示すメモリセルアレイ１５
とそれに対応して配置されるアレイ制御回路２０２の具
体的構成の１例を示す図である。図２において、メモリ
セルアレイ中のアレイブロック２０１は、複数行および
複数列に配設される複数のメモリセルＭＣを含む。図２
においては、同時に選択状態とされる４ビットのメモリ
セルＭＣ４ｎ〜ＭＣ４ｎ＋３を代表的に示す。アレイブ
ロック２０１は、さらに、メモリセルの各列に対応して
配置されるビット線対ＢＬおよびＺＢＬならびにメモリ
セルの各行に対応して配置される複数のワード線ＷＬを
含む。図２においては、４対のビット線ＢＬ４ｎ，ＺＢ
Ｌ４ｎ〜ＢＬ４ｎ＋３，ＺＢＬ４ｎ＋３と１本のワード
線ＷＬｉを代表的に示す。ビット線ＢＬ（ＢＬ４ｎ〜Ｂ
Ｌ４ｎ＋３）とビット線ＺＢＬ（ＺＢＬ４ｎ〜ＺＢＬ４
ｎ＋３）上には互いに相補なデータ信号が伝達される。
【００２９】メモリセルＭＣ４ｎが、ワード線ＷＬｉと
ビット線ＢＬ４ｎの交差部に対応して配置される。この
メモリセルＭＣ４ｎは、情報を格納するためのメモリセ
ルキャパシタ４２９と、ワード線ＷＬｉ上の信号電位に
応答して導通状態となり、キャパシタ４２９をビット線
ＢＬ４ｎに接続するアクセストランジスタ４０１を含
む。ここで、アクセストランジスタ４０１は、ｎチャネ
ルＭＯＳトランジスタで構成される。メモリセルＭＣ４
ｎ＋１が、ワード線ＷＬｉとビット線ＢＬ４ｎ＋１の交
差部に対応して配置される。メモリセルＭＣ４ｎ＋１
は、キャパシタ４３０と、アクセストランジスタ４０２
とを含む。メモリセルＭＣ４ｎ＋２がワード線ＷＬｉと
ビット線ＢＬ４ｎ＋２の交差部に対応して配置される。
メモリセルＭＣ４ｎ＋２は、キャパシタ４３１と、アク
セストランジスタ４０３を含む。メモリセルＭＣ４ｎ＋
３が、ワード線ＷＬｉとビット線ＢＬ４ｎ＋３の交差部
に対応して配置される。メモリセルＭＣ４ｎ＋３は、キ
ャパシタ４３２と、アクセストランジスタ４０４を含
む。
【００３０】アレイ制御回路２０２は、ビット線対ＢＬ
およびＺＢＬを所定電位（Ｖｃｃ／２：Ｖｃｃは動作電
源電位）にプリチャージし、かつイコライズするための
プリチャージ／イコライズ回路Ｐ／Ｅと、ビット線対Ｂ
ＬおよびＺＢＬ上の信号電位を差動的に増幅するセンス
アンプ帯ＳＡと、Ｙデコーダ２０３からのコラム選択信
号ＹＮに従って、４対のビット線ＢＬ４ｎ，ＺＢＬ４ｎ
〜ＢＬ４ｎ＋３，ＺＢＬ４ｎ＋３を内部入出力バスＩＯ
ａに接続する選択ゲート帯ＳＧを含む。ビット線対ＢＬ
４ｎ，ＺＢＬ４ｎのプリチャージ／イコライズ回路は、
導通時に、ビット線ＢＬ４ｎおよびＺＢＬ４ｎのそれぞ
れに中間電位Ｖｃｃ／２を伝達するｎチャネルＭＯＳト
ランジスタ４０５および４０６と、導通時ビット線ＢＬ
４ｎおよびＺＢＬ４ｎを電気的に導通状態とするｎチャ
ネルＭＯＳトランジスタ４１３を含む。ビット線対ＢＬ
４ｎ＋１，ＺＢＬ４ｎ＋１に設けられたプリチャージ／
イコライズ回路は、導通時ビット線ＢＬ４ｎ＋１，ＺＢ
Ｌ４ｎ＋１のそれぞれへ中間電位Ｖｃｃ／２を伝達する
ｎチャネルＭＯＳトランジスタ４０７および４０８と、
導通時にビット線ＢＬ４ｎ＋１およびＺＢＬ４ｎ＋１を
電気的に接続するｎチャネルＭＯＳ４１４を含む。
【００３１】ビット線対ＢＬ４ｎ＋２およびＺＢＬ４ｎ
＋２に設けられたプリチャージ／イコライズ回路は、導
通時ビット線ＢＬ４ｎ＋２およびＺＢＬ４ｎ＋２のそれ
ぞれへ中間電位Ｖｃｃ／２を伝達するｎチャネルＭＯＳ
トランジスタ４０９および４１０と、導通時にビット線
ＢＬ４ｎ＋２およびＺＢＬ４ｎ＋２を電気的に接続する
ｎチャネルＭＯＳトランジスタ４１５を含む。ビット線
対ＢＬ４ｎ＋３およびＺＢＬ４ｎ＋３に対して設けられ
るプリチャージ／イコライズ回路は、導通時にビット線
ＢＬ４ｎ＋３およびＺＢＬ４ｎ＋３のそれぞれへ中間電
位Ｖｃｃ／２を伝達するｎチャネルＭＯＳトランジスタ
４１１および４１２と、導通時にビット線ＢＬ４ｎ＋３
およびＺＢＬ４ｎ＋３を電気的に接続するｎチャネルＭ
ＯＳトランジスタ４１６を含む。これらのＭＯＳトラン
ジスタ４０５〜４１６は、プリチャージ指示信号ＢＬＥ
Ｑが“Ｈ”レベルのときに導通する。このビット線プリ
チャージ指示信号ＢＬＥＱは、半導体記憶装置のスタン
バイ時（またはリセット動作時：ロウアドレスストロー
ブ信号ＺＲＡＳの非活性時）に“Ｈ”レベルの活性状態
とされる。
【００３２】センスアンプ帯ＳＡは、ビット線対ＢＬ４
ｎ，ＺＢＬ４ｎに設けられるセンスアンプ４２５と、ビ
ット線対ＢＬ４ｎ＋１，ＺＢＬ４ｎ＋１に設けられるセ
ンスアンプ４２６と、ビット線ＢＬ４ｎ＋２，ＺＢＬ４
ｎ＋２に設けられるセンスアンプ４２７と、ビット線Ｂ
Ｌ４ｎ＋３，ＺＢＬ４ｎ＋３に設けられるセンスアンプ
４２８を含む。選択ゲート帯ＳＧは、導通時ビット線Ｂ
Ｌ４ｎおよびＺＢＬ４ｎをデータ入出力線Ｉ／Ｏ０ａお
よびＺＩ／Ｏ０ａへそれぞれ接続するトランスファゲー
ト４１７および４１８と、導通時ビット線ＢＬ４ｎ＋１
およびＺＢＬ４ｎ＋１を入出力線１／Ｏ１ａおよびＺＩ
／Ｏ１ａに接続するトランスファゲート４１９，４２０
と、導通時ビット線ＢＬ４ｎ＋２およびＺＢＬ４ｎ＋２
を入出力線Ｉ／Ｏ２ａ，ＺＩ／Ｏ２ａに接続するトラン
スファゲート４２１，４２２と、導通時ビット線ＢＬ４
ｎ＋３およびＺＢＬ４ｎ＋３を入出力線Ｉ／Ｏ３ａおよ
びＺＩ／Ｏ３ａへ接続するトランスファゲート４２３お
よび４２４を含む。
【００３３】次に動作について簡単に説明する。Ｘデコ
ーダ２０６からのワード線駆動信号により、ワード線Ｗ
Ｌｉが選択される（その電位が上昇する）と、アクセス
トランジスタ４０１〜４０４のゲート電位が上昇する。
ワード線選択時において、プリチャージ／イコライズ指
示信号ＢＬＥＱは非活性状態の“Ｌ”レベルとされてお
り、プリチャージ／イコライズ回路のＭＯＳトランジス
タ４０５〜４１６がすべて非導通状態となっている。し
たがって、ビット線ＢＬ４ｎ〜ＢＬ４ｎ＋３上の電位
が、プリチャージ電位（中間電位Ｖｃｃ／２）からキャ
パシタ４２９〜４３０に、それぞれ格納された電荷に従
って変化する。その後、センスアンプ帯ＳＡのセンスア
ンプ４２５〜４２８が活性化され、このビット線ＢＬ４
ｎ〜ＢＬ４ｎ＋３上に伝達されたデータが増幅されると
同時に、これらのセンスアンプ４２５〜４２８にそれぞ
れラッチされる。
【００３４】次いで、Ｙデコーダ２０３から出力された
列選択信号ＣＳＬ０により、列選択線Ｙｎ上の電位が選
択状態を示す“Ｈ”レベルとされ、トランスファゲート
４１７〜４２４がすべて導通状態となる。これにより、
４ビットのメモリセルＭＣ４ｎ〜ＭＣ４ｎ＋３の記憶デ
ータ（センスアンプ４２５〜４２８により増幅されたデ
ータ）が入出力線Ｉ／Ｏ０ａ，ＺＩ／Ｏ０ａ〜Ｉ／Ｏ３
ａ，ＺＩ／Ｏ３ａ上に伝達される。後に説明するよう
に、入出力回路により、この入出力線Ｉ／Ｏ０ａ，ＺＩ
／Ｏ０ａ〜Ｉ／Ｏ３ａ，ＺＩ／Ｏ３ａのうちの１対の入
出力線が選択されて、データの書込または読出が行なわ
れる。
【００３５】図３は、各データ入出力端子の２０ａ〜２
０ｄに関連するデータ読出部の構成を概略的に示す図で
ある。図３において、各データ入出力端子に対応する読
出部は、基本的にすべて同様の構成を有する。たとえ
ば、データ入出力端子２０ａに対応する読出部は、同時
に選択される４ビットのメモリセルデータを伝達するＩ
Ｏ線対ＩＯ０，ＺＩＯ０〜ＩＯ３，ＺＩＯ３のうち、Ｉ
Ｏ線対ＩＯ０およびＺＩＯ０と入力が接続し、プリアン
プイネーブル信号ＰＡＥに応答して増幅する読出アンプ
ＲＡＰと、ＲＡＰの出力を受けて、プリアンプイネーブ
ル信号ＰＡＥの活性化に応じて活性化する信号ＤＯＴに
より制御されるクロックドインバータ回路１９１８と、
クロックトインバータ回路１９１８の出力を受けてデー
タを保持するための、インバータ回路１９１５および１
９１６からなる第１のラッチ回路と、第１のラッチ回路
の出力を受ける出力バッファ回路１９ａとを含む。
【００３６】クロックドインバータ回路１９１８は、信
号ＤＯＴおよび信号ＤＯＴがインバータ回路１９１７に
より反転された信号によって制御されている。出力バッ
ファ回路１９ａは、第１のラッチ回路を構成するインバ
ータ回路１９１５の出力を、内部列アドレスストローブ
信号ＺＣＡＳＦの活性化に応じて活性化する信号ＤＴに
制御されて入力として受けるデータ出力回路１９２ａ
と、データ出力回路１９２ａの出力を受けて、信号ＯＥ
Ｍにより制御されてデータ入出力端子２０ａに対応する
読出データＤＱ０を出力する出力駆動回路１９０ａとを
含む。
【００３７】データ出力回路１９２ａは、信号ＤＴを受
けるインバータ回路１９１３と、信号ＤＴおよびインバ
ータ回路１９１３の出力により制御され、第１のラッチ
回路１９１５の出力を受けるクロックドインバータ回路
１９１４と、クロックドインバータ回路１９１４の出力
を受けて、読出データ線ＲＢＵＳ上に反転した信号を出
力するインバータ回路１９１２と、インバータ回路１９
１２の出力を受けて保持し、読出データバス線ＺＲＢＵ
Ｓに対応する信号を出力する、インバータ回路１９１０
および１９１１からなる第２のラッチ回路とを含む。
【００３８】出力駆動回路１９０ａは、出力バッファ活
性化信号ＯＥＭと読出データ線ＲＢＵＳ上の信号とを受
ける２入力ＮＡＮＤゲート１９０４と、このＮＡＮＤゲ
ート１９０４の出力信号を反転するインバータ１９０６
と、インバータ１９０６の出力信号が“Ｈ”レベルのと
き導通して電源ノードＶｃからデータ出力端子ＤＱへ電
流を供給するｎチャネルＭＯＳトランジスタ（絶縁ゲー
ト型電界効果トランジスタ）１９０８と、読出データバ
ス線ＺＲＢＵＳ上の信号と出力バッファ活性化信号ＯＥ
Ｍとを受けるＮＡＮＤゲート１９０５と、ＮＡＮＤゲー
ト１９０５の出力信号を反転するインバータ１９０７
と、インバータ１９０７の出力信号が“Ｈ”レベルのと
き導通して、データ出力端子ＤＱを接地電位Ｖｓｓレベ
ルへ放電するｎチャネルＭＯＳトランジスタ１９０９を
含む。
【００３９】図４は、図３に示した出力駆動回路１９０
ａ〜１９０ｄ（以下、ＯＢＦと総称する。）とその動作
を制御する制御信号ＯＥＭの発生回路２１６の構成を示
す概略ブロック図である。図４においては、出力駆動回
路１９０ａ〜１９０ｄは、データ入出力端子ＤＱ０〜Ｄ
Ｑ３に対応してそれぞれ設けられ、それらが共通に信号
ＯＥＭにより制御される構成となっている。出力駆動回
路１９０ａ〜１９０ｄは、図１に示した半導体記憶装置
の構成において、出力バッファ回路＋入力バッファ回路
１９ａ〜１９ｄにそれぞれ含まれている。出力駆動回路
１９０ａ〜１９０ｄの構成は、図３に示した出力駆動回
路ＯＢＦの構成と同様であり、同一部分に同一符号を付
して説明は省略する。
【００４０】図２において説明したとおり、同一の列選
択配線Ｙｎによって同時に選択された４つのメモリセル
からの読出データは、ＩＯバスＩＯａを経由して、読出
アンプＲＡＰによりそれぞれ増幅された後、データ出力
回路１９２ａ〜１９２ｄにより出力のタイミングが制御
され、対応する出力駆動回路１９０ａ〜１９０ｄのいず
れかに入力する。つまり、出力駆動回路１９０ａ〜１９
０ｄは、各々対応するメモリセルから読出されたデータ
について、その時点で、データ出力回路１９０ａ〜１９
０ｄから出力された読出データに対応する信号ＲＤ０，
ＺＲＤ０〜ＲＤ３，ＺＲＤ３を入力として受ける。この
状態で、信号ＯＥＭが活性状態（“Ｈ”レベル）となる
と、各入出力端子の電位レベルが、それぞれ読出データ
ＤＱ０〜ＤＱ３に対応した電位レベルに駆動される。
【００４１】出力バッファ制御回路２１６は、内部列ア
ドレスストローブ信号ＺＣＡＳＦを受けて、信号ＺＣＡ
ＳＦの変化の所定のタイミングを検出してその出力信号
ＯＥＭＢを活性状態とするレイテンシ回路２１５と、外
部出力イネーブル信号ＥＸＴ．／ＯＥに基づいて、制御
信号発生回路１１により発生された内部出力イネーブル
信号ＺＯＥＦを受ける反転回路２１１と、信号ＺＣＡＳ
Ｆを一方の入力として受けるＮＡＮＤ回路２１２と、Ｎ
ＡＮＤ回路２１２の出力，反転回路２１１の出力および
信号ＯＥＭＢを入力として受け、その出力ノードがＮＡ
ＮＤ回路２１２の他方の入力ノードと接続する３入力Ｎ
ＡＮＤ回路２１３と、ＮＡＮＤ回路２１３の出力を受け
て、信号ＯＥＭを出力する反転回路２１４とを含む。
【００４２】ＮＡＮＤ回路２１２および２１３は、その
出力が、互いに他方の１つの入力と接続する構成となっ
ており、信号ＺＣＡＳＦ，信号ＺＯＥＦおよび信号ＯＥ
ＭＢにより制御されるフリップフロップ回路として動作
する。すなわち、外部からの出力イネーブル信号が不活
性状態であって、信号ＺＯＥＦの不活性状態（“Ｈ”レ
ベル）である期間は、ＮＡＮＤ回路２１３への入力の１
つが“Ｌ”レベルとなるため、その出力は“Ｈ”レベル
固定となって、信号ＯＥＭも常に“Ｌ”レベルとなって
いる。
【００４３】これに対して、信号ＺＯＥＦが活性状態
（“Ｌ”レベル）であって、レイテンシ回路２１５が所
定のタイミングを検出し、その出力信号ＯＥＭＢが活性
状態（“Ｈ”レベル）である場合は、ＮＡＮＤ回路２１
２に入力する信号ＺＣＡＳＦが“Ｈ”レベルから“Ｌ”
レベルに変化することに応じて、信号ＯＥＭは“Ｌ”レ
ベルから“Ｈ”レベルへと変化する。その後は、信号Ｚ
ＯＥＦおよび信号ＯＥＭＢがともに活性状態である期間
は、信号ＺＣＡＳＦの変化にかかわりなく、信号ＯＥＭ
は“Ｈ”レベルを維持する。信号ＺＯＥＦが不活性状態
（“Ｈ”レベル）となると、信号ＯＥＭも不活性状態
（“Ｌ”レベル）に遷移することになる。
【００４４】図５は、図４に示した出力駆動回路ＯＢＦ
および出力バッファ制御回路２１６の動作を説明するた
めのタイミングチャートである。ここでは、データ入出
力端子のうち、信号ＤＱ０を出力する端子についてのみ
注目している。時刻ｔ２において、外部出力イネーブル
信号ＥＸＴ．／ＯＥが活性状態（“Ｌ”レベル）に変化
するのに応じて、内部出力イネーブル信号ＺＯＥＦも活
性状態となる。一方時刻ｔ３において、外部行アドレス
ストローブ信号ＥＸＴ．／ＣＡＳが“Ｌ”レベルに変化
する時点で、外部行アドレスストローブ信号ＥＸＴ．／
ＲＡＳが“Ｌ”レベルでありかつ信号ＥＸＴ．／Ｗが
“Ｈ”レベルであることに応じて、読出動作が指定され
るとともに、信号ＥＸＴ．／ＣＡＳの立下がりに応じ
て、内部列アドレスストローブ信号ＺＣＡＳＦも活性状
態へと変化する。
【００４５】時刻ｔ４において、信号ＥＸＴ．／ＣＡＳ
が再び“Ｈ”レベルとなるのに応じて、信号ＺＣＡＳＦ
も“Ｈ”レベルとなり、後に説明するように、レイテン
シ回路２１５の出力信号ＯＥＭＢは、時刻ｔ６において
活性状態（“Ｈ”レベル）となる。したがって、この時
点において、出力バッファ制御回路２１６中の３入力Ｎ
ＡＮＤ回路２１３の２つの入力ノードの電位レベルはと
もに“Ｈ”レベルとなっている。一方、時刻ｔ３におけ
る信号ＥＸＴ．／ＣＡＳの立下がりに応じて、読出系回
路が駆動され、時刻ｔ７において、出力回路１９０ａに
対する入力信号ＲＤ０およびＺＲＤ０が、読出データに
対応してそのレベルを変化させる。時刻ｔ８において、
信号ＥＸＴ．／ＣＡＳが再び“Ｌ”レベルとなるのに応
じて、時刻ｔ９において、内部列アドレスストローブ信
号ＺＣＡＳＦが“Ｌ”レベルに立下がると、出力バッフ
ァ制御回路２１６中の３入力ＮＡＮＤ回路２１３の入力
ノードの電位レベルはすべて“Ｈ”レベルとなって、そ
の出力信号は“Ｌ”レベルに変化する。つまり、時刻ｔ
１０において出力バッファ制御信号ＯＥＭが活性状態へ
と変化する。これに応じて、時刻ｔ１１において、出力
駆動回路１９０ａから読出データＤＱ０が出力される。
【００４６】従来の出力バッファ制御回路２１６におい
ては、パイプラインバーストＥＤＯモードにおいて、信
号ＺＣＡＳＦの２回目の活性状態への変化、すなわち図
６中の時刻ｔ９における信号ＺＣＡＳＦの“Ｈ”レベル
から“Ｌ”レベルへの変化を検出した後に初めて、それ
に応じて出力バッファ制御信号ＯＥＭを活性状態
（“Ｈ”レベル）とする動作を開始していた。これに対
して本実施の形態においては、パイプラインバーストＥ
ＤＯモード中の信号ＺＣＡＳＦの最初の非活性状態への
変化、すなわち図６中の時刻ｔ５における“Ｌ”レベル
から“Ｈ”レベルへの変化に応じて、信号ＯＥＭＢを活
性状態とする構成となっているので、信号ＺＣＡＳＦの
２回目の活性状態への遷移（時刻ｔ９）に対して、最小
の遅延時間で出力バッファ制御信号ＯＥＭを活性状態へ
と変化させることが可能となる。
【００４７】図６は、図５に示した出力駆動回路ＯＢＦ
および出力バッファ制御回路の動作をもとに、実施形態
１の半導体記憶装置の読出動作を説明するためのタイミ
ングチャートであり、図２２に示した従来の半導体記憶
装置のパイプラインバーストＥＤＯモードにおける読出
動作と対比される図である。時刻ｔ１において、外部行
アドレスストローブ信号の変化に応じて、内部行アドレ
スストローブ信号ＺＲＡＳＦが活性状態となるのに応じ
て、行アドレスＸ１の取込みが行なわれる。時刻ｔ２に
おいて、外部列アドレスストローブ信号の活性化に応じ
て、信号ＺＣＡＳＦが活性状態となるのに応じて、列ア
ドレスＹ１の取込みが行なわれ、対応するメモリセルか
らの読出動作が起動される。
【００４８】すなわち、時刻ｔ２における信号ＺＣＡＳ
Ｆの立下がりのエッジに応答して、メモリセル中の記憶
データがセンスアンプにより増幅され対応するＩＯ線対
に出力される。続いて、読出アンプＲＡＰを活性化する
プリアンプイネーブル信号ＰＡＥが活性状態（“Ｈ”レ
ベル）となって、読出アンプＲＡＰは、対応するＩＯ線
対により伝達された読出データを増幅して出力する。信
号ＰＡＥの活性化に応じて、信号ＤＯＴも活性状態
（“Ｈ”レベル）となり、図３におけるクロックドイン
バータ回路１９１８が活性状態となる。これにより、読
出アンプＲＡＰにより増幅された読出データは、インバ
ータ回路１９１５および１９１６からなる第１のラッチ
回路に保持される。
【００４９】続いて、信号ＺＣＡＳＦの時刻ｔ２からｔ
３までの１サイクル中における不活性状態への変化、す
なわち“Ｈ”レベルへの立上がりのエッジに応答して、
出力バッファ制御回路２１６の動作が起動される。時刻
ｔ３における信号ＺＣＡＳＦの２サイクル目の活性化へ
の遷移、すなわち“Ｌ”レベルへの立下がりのエッジに
応答して、信号ＤＴが活性状態となり、図３におけるク
ロックドインバータ回路１９１４が活性状態となる。ク
ロックドインバータ回路１９１４の出力を受けるインバ
ータ回路１９１２の出力が、インバータ回路１９１０お
よび１９１１よりなる第２のラッチ回路により保持され
る。インバータ回路１９１２の出力と、第２のラッチ回
路の出力が、出力駆動回路１９０ａ等に出力され、対応
するデータ入出力端子２０ａ〜２０ｄに対して読出デー
タＤＱ０〜ＤＱ３が出力される。
【００５０】一方、時刻ｔ３における信号ＺＣＡＳＦの
立下がりのエッジに応答して、出力バッファ活性化信号
ＯＥＭが活性状態となり読出データＤ０の出力が開始す
る。この場合、出力バッファを制御するための回路動作
は時刻ｔ２〜時刻ｔ３のサイクル中から既に起動されて
いるため、それに要する時間ｔ0UT は十分な時間を確保
することが可能である。このため、時刻ｔ４における信
号ＺＣＡＳＦの３サイクル目の活性化のエッジにおい
て、出力信号Ｄ０は既に確定状態となっており、正常な
読出動作が可能となる。
【００５１】以後のサイクル、すなわち時刻ｔ５、時刻
ｔ６および時刻ｔ７におけるデータの読出のタイミング
においては、出力バッファ活性化信号ＯＥＭは既に活性
状態となっており、信号ＺＣＡＳＦの立下がりに応じ
て、信号ＤＴが活性となる度にデータが順次出力され
る。このため、システムクロックＣＬＯＣＫのサイクル
時間ｔＰＣが短くなった場合においても、正常なデータ
読出動作を行なうことが可能となる。図７は、図４に示
した出力バッファ制御回路２１６中のレイテンシ回路２
１５の回路構成を示す要部回路図である。
【００５２】レイテンシ回路２１５は、内部列アドレス
ストローブ信号ＺＣＡＳＦを受けるインバータ回路４０
１と、インバータ回路４０１の出力を受けるインバータ
回路４０２に順次縦列に接続するインバータ回路４０
３、４０４、４０５および４０６と、インバータ回路４
０１の出力とインバータ回路４０６の出力を受け、信号
ＺＣＴ０を出力するＮＡＮＤ回路４０７と、ＮＡＮＤ回
路４０７の出力を受け、第１のカウントアップ信号ＣＴ
０を出力するインバータ回路４０８と、信号ＺＣＡＳＦ
とインバータ回路４０５の出力を受け、信号ＺＣＴ１を
出力するＮＡＮＤ回路４０９と、ＮＡＮＤ回路４０９の
出力を受け、第２のカウントアップ信号ＣＴ１を出力す
るインバータ回路４１０とを含む。
【００５３】すなわち、信号ＺＣＴ０と信号ＣＴ０と
は、インバータ４０８の遅延時間分の差で、互いに逆相
に変化する信号であり、信号ＣＴ１と信号ＺＣＴ１と
は、インバータ回路４１０の遅延時間分の差で互いに逆
相に変化する信号である。信号ＣＴ０と信号ＺＣＴ０
は、信号ＺＣＡＳＦの“Ｈ”レベルから“Ｌ”レベルへ
の立下がりに応じて発生し、縦列に接続されたインバー
タ回路４０２〜４０６の遅延時間分のパルス長を有する
信号である。一方、信号ＣＴ１と信号ＺＣＴ１は、信号
ＺＣＡＳＦの“Ｌ”レベルから“Ｈ”レベルへの立上が
りのエッジに応じて発生し、縦列に接続されるインバー
タ回路４０１〜４０５の遅延時間分のパルス長を有する
信号である。
【００５４】レイテンシ回路２１５は、さらに、電源電
位Ｖｃｃが供給されるノードと、ノードｎ１との間に接
続される第１のトランスミッションゲート回路と、ノー
ドｎ１とノードｎ２との間に接続されるラッチ回路４１
７と、ノードｎ２とノードｎ３との間に接続される第２
のトランスミッションゲート回路と、ノードｎ３と入力
ノードが接続し、信号ＯＥＭＢを出力するラッチ回路４
２０とを含む。第１のトランスミッションゲート回路
は、電源ノードとノードｎ１との間に接続され、そのゲ
ートが第１のカウントアップ信号と逆相の信号ＺＣＴ０
を受ける、ｐチャネルＭＯＳトランジスタ４１２と、電
源ノードとノードｎ１との間に接続され、そのゲートが
第１のカウントアップ信号ＣＴ０を受けるｎチャネルＭ
ＯＳトランジスタ４１２とを含む。
【００５５】ラッチ回路４１７は、入力ノードがノード
ｎ１と接続するインバータ回路４１３と、インバータ回
路４１３の出力を受け、出力ノードがノードｎ１と接続
するインバータ回路４１５と、インバータ回路４１３の
出力を受け、出力ノードがノードｎ２と接続するインバ
ータ回路４１４と、ノードｎ１と接地ノードとの間に接
続され、ゲートにリセット信号ＲＳＴ０を受けるｎチャ
ネルＭＯＳトランジスタ４１６とを含む。第２のトラン
スミッションゲート回路は、ノードｎ２とノードｎ３と
の間に接続され、ゲートに第２のカウントアップ信号の
反転信号ＺＣＴ１を受けるｐチャネルＭＯＳトランジス
タ４１７と、ノードｎ２とノードｎ３との間に接続さ
れ、ゲートに第２のカウントアップ信号ＣＴ１を受ける
ｎチャネルＭＯＳトランジスタ４１８とを含む。
【００５６】ラッチ回路４２０は、入力ノードがノード
ｎ３と接続するインバータ回路４２１と、インバータ回
路４２１の出力を受け、出力ノードがノードｎ３と接続
するインバータ回路４２３と、インバータ回路４２１の
出力を受けて、信号ＯＥＭＢを出力するインバータ回路
４２２と、ノードｎ３と接地ノードとの間に接続されゲ
ートにリセット信号ＲＳＴ０を受けるｎチャネルＭＯＳ
トランジスタ４２４とを含む。次に、レイテンシ回路２
１５の動作について説明する。
【００５７】図８は、レイテンシ回路２１５の動作を示
すタイミングチャートである。時刻ｔ１において、外部
行アドレスストローブ信号ＥＸＴ．／ＲＡＳが“Ｌ”レ
ベルに立下がる。このとき、リセット信号ＲＳＴ０は
“Ｈ”レベルであるので図７におけるｎチャネルＭＯＳ
トランジスタ４１６および４２３は導通状態であって、
ノードｎ１およびｎ３はともに“Ｌ”レベルとなってい
る。これに応じて、信号ＯＥＭＢも不活性状態（“Ｌ”
レベル）となっている。時刻ｔ２において、リセット信
号ＲＳＴ０は“Ｌ”レベルに立下がるが、ノードｎ１お
よびｎ３の電位レベルは、ラッチ回路４１８および４１
９によって、“Ｌ”レベルに維持されている。
【００５８】時刻ｔ３において、外部列アドレスストロ
ーブ信号ＥＸＴ．／ＣＡＳが“Ｌ”レベルに立下がるの
に応じて、内部列アドレスストローブ信号ＺＣＡＳＦも
“Ｌ”レベルに立下がる。これに応じて、第１のカウン
トアップ信号の逆転信号ＺＣＴ０は所定のパルス長を有
し、“Ｌ”レベルである活性状態となる。一方、第１の
カウントアップ信号ＣＴ０も、所定のパルス長を有し、
“Ｈ”レベルである活性状態となる。これに応じて、ト
ランジスタ４１１および４１２で構成される第１のトラ
ンスミッションゲートが導通状態となり、ノードｎ１の
電位レベルは“Ｈ”レベルとなって、この状態がラッチ
回路４１７により保持される。したがって、ラッチ回路
４１７の出力ノードであるｎ２の電位レベルも“Ｈ”レ
ベルとなる。
【００５９】時刻ｔ４において、外部列アドレスストロ
ーブ信号ＥＸＴ．／ＣＡＳが“Ｌ”レベルから立上が
り、不活性状態となるのに応じて、内部列アドレススト
ローブ信号ＺＣＡＳＦも“Ｌ”レベルから立上がる。こ
れに応じて、第２のカウントアップ信号ＣＴ１は“Ｈ”
レベルに、信号ＺＣＴ１は“Ｌ”レベルへと変化し、所
定のパルス長を有する活性状態となる。これに応じて、
トランジスタ４１８および４１９により構成される第２
のトランスミッションゲートも導通状態となり、ノード
ｎ３の電位レベルも“Ｈ”レベルへと上昇する。この電
位レベルは、ラッチ回路４２０により保持され、ラッチ
回路４２０の出力信号であるＯＥＭＢは時刻ｔ５におい
て、“Ｌ”レベルから活性状態の“Ｈ”レベルへと変化
する。
【００６０】以後は、信号ＺＣＡＳＦの変化に応じて、
第１のカウントアップ信号および第２のカウントアップ
信号ともに所定のパルス長の活性状態となるが、ノード
ｎ１、ｎ２およびｎ３の電位レベルは変化せず、したが
って信号ＯＥＭＢも“Ｈ”レベルを維持することにな
る。信号ＯＥＭＢは、外部行アドレスストローブ信号Ｅ
ＸＴ．／ＲＡＳが不活性状態となり、これに応じて、リ
セット信号ＲＳＴ０が“Ｈ”レベルとなって、ノードｎ
１およびｎ３の電位レベルが“Ｌ”レベルとなること
で、再び不活性状態（“Ｌ”レベル）へと変化する。
【００６１】したがって、信号ＯＥＭＢは、外部列アド
レスストローブ信号ＥＸＴ．／ＣＡＳの１サイクル目に
おける活性状態から不活性状態への遷移、すなわち
“Ｌ”レベルから“Ｈ”レベルへの遷移が時刻ｔ４にお
いて発生することに応じて、時刻ｔ５において活性状態
に変化する。以上の説明では、レイテンシ回路２１５
は、１サイクル目における信号ＺＣＡＳＦの活性状態か
ら非活性状態への遷移に応じて活性状態となる構成とし
たが、レイテンシ回路２１５の構成を変更することで、
この活性化のタイミングは他のサイクルにおける活性状
態から非活性状態への遷移に対応させることは可能であ
る。
【００６２】たとえば、レイテンシ回路２１５におい
て、第２のラッチ回路の出力に第３のトランスミッショ
ンゲートを接続しそのトランスミッションゲートを第１
のカウントアップ信号ＣＴ０および信号ＺＣＴ０により
制御し、その第３のトランスミッションゲートを介して
第３のラッチ回路をさらに接続し、さらにその第３のラ
ッチ回路の出力を信号ＣＴ１およびＺＣＴ１により制御
される第４のトランスミッションゲートが受けて、最後
に、その第４のトランスミッションゲートの出力を第４
のラッチ回路が受け信号ＯＥＭＢを出力する構成とする
ことも可能である。この場合、信号ＯＥＭＢは、信号Ｚ
ＣＡＳＦの２サイクル目における活性状態から非活性状
態への遷移に対応して活性状態へと変化することにな
る。
【００６３】他のサイクルにおける活性状態から非活性
状態への変化に応じて信号ＯＥＭＢが変化する構成とす
ることももちろん可能である。 ［実施の形態２］図９は、本発明の実施の形態２の半導
体記憶装置の要部回路図である。実施の形態２において
も半導体記憶装置の構成は図１に示した実施の形態１に
おける半導体記憶装置１０００の構成とほぼ同様であ
る。ここで、図９は図１中のセンスアンプ＋Ｉ／Ｏ回路
１６およびメモリセルアレイ１５の一部分の構成を示し
ており、図２に示した回路図において、センスアンプ部
をより詳細に示した回路図である。
【００６４】図９においては、センスアンプ部６１０と
メモリセル部６１２の主要部分のみを抽出して示してい
る。図９を参照して、ｎチャネルＭＯＳトランジスタ６
０１は、データバスＩＯ０とビット線ＢＬ０の間に接続
され、ゲートにコラム選択線信号ＣＳＬ０を受ける。ｎ
チャネルＭＯＳトランジスタ６０２は、データバスＺＩ
Ｏ０とビット線ＺＢＬ０の間に接続され、ゲートにコラ
ム選択信号ＣＳＬ０を受ける。すなわち、ビット線対Ｂ
Ｌ０，ＺＢＬ０とデータバスＩＯ０，ＺＩＯ０とは、コ
ラム選択信号ＣＳＬ０によりその接続が開閉される構成
となっている。
【００６５】センスアンプは、ｎチャネルＭＯＳトラン
ジスタ６０３，６０４およびｐチャネルＭＯＳトランジ
スタ６０５および６０６を含む。ｎチャネルＭＯＳトラ
ンジスタ６０３は、ソースに第１のセンスアンプ駆動信
号Ｓ２Ｎを受け、ドレインがビット線ＢＬ０と、ゲート
がビット線ＺＢＬ０とそれぞれ接続する。ｎチャネルＭ
ＯＳトランジスタ６０４は、ソースに第１のセンスアン
プ駆動信号Ｓ２Ｎを受け、ドレインがビット線ＺＢＬ０
と、ゲートがビット線ＢＬ０にそれぞれ接続される。
【００６６】ｐチャネルＭＯＳトランジスタ６０５は、
ソースに第２のセンスアンプ駆動信号Ｓ２Ｐを受け、ド
レインがビット線ＢＬ０と、ゲートがビット線ＺＢＬ０
とそれぞれ接続する。ｐチャネルＭＯＳトランジスタ６
０６は、ソースに第２のセンスアンプ駆動信号Ｓ２Ｐを
受け、ドレインがビット線ＺＢＬ０と、ゲートがビット
線ＢＬ０とそれぞれ接続する。ｎチャネルＭＯＳトラン
ジスタ６０７は、ビット線ＢＬ０とノードｎ６１の間に
接続され、ゲートがワード線ＷＬ０に接続される。
【００６７】メモリセル容量６０８は、ノードｎ６１と
セルプレート電源ノードＶｃｐとの間に接続される。し
たがって、センスアンプは、第１のセンスアンプ駆動信
号Ｓ２Ｎおよび第２のセンスアンプ駆動信号Ｓ２Ｐの活
性化に従って活性化され、メモリセル容量６０８は、ワ
ード線ＷＬ０の活性化（“Ｈ”レベルへの変化）に応じ
て、ビット線ＢＬ０とその一端が接続する構成となって
いる。図１０は、図９に示した半導体記憶装置の、パイ
プラインバーストＥＤＯモードにおける読出動作を示す
タイミングチャートである 時刻ｔ１において、外部クロック信号に応答して、内部
行アドレスストローブ信号ＺＲＡＳＦが活性状態
（“Ｌ”レベル）となる。このとき、アドレス信号入力
端子に印加されている信号が行アドレス信号Ｘ１として
取込まれる。
【００６８】また、この信号ＺＲＡＳＦの活性化に応じ
て、第１および第２のセンスアンプ駆動信号Ｓ２Ｎおよ
びＳ２Ｐが活性化し、メモリセル容量６０８に記憶され
ていた記憶情報に応じて、ビット線対ＢＬ０およびＺＢ
Ｌ０間の電位差がセンスアンプにより増幅される。時刻
ｔ２における内部列アドレスストローブ信号ＺＣＡＳＦ
の活性状態への変化（“Ｈ”レベルから“Ｌ”レベルへ
の変化）に応じて、その時点でアドレス入力端子に印加
されている信号が列アドレス信号Ｙ１として取込まれ
る。これに応じて、対応するメモリセル列に対する列選
択信号ＣＳＬ０が活性化する。これにより、ビット線対
ＢＬ０，／ＺＢＬ０と、対応するＩＯ線対ＩＯ０，ＺＩ
Ｏ０とが接続され、ＩＯ線対に読出データに対応した電
位差が現われる。
【００６９】一方、列選択信号ＣＳＬ０により、同時に
たとえば４つのメモリセル列が選択されるものとする
と、残りの３つのＩＯ線対ＩＯ１，ＺＩＯ１、ＩＯ２，
ＺＩＯ２およびＩＯ３，ＺＩＯ３がそれぞれ対応するビ
ット線対と接続され、それぞれの対応するメモリセル中
の記憶情報に応じて、各ＩＯ線対の電位レベルも変化す
る。これに応答して、たとえばデータ出力端子２０ａに
対応した出力回路への入力信号ＲＤ０，ＺＲＤ０も、対
応する読出データに応じて、相補な電位レベルに変化す
る。
【００７０】このとき、通常のパイプラインバーストＥ
ＤＯモードの動作では、時刻ｔ３における２サイクル目
の信号ＺＣＡＳＦの活性化のエッジに対応して、出力バ
ッファ制御信号ＯＥＭが活性状態となり、これに応じ
て、読出データＤＱ０が、データ入出力端子２０ａに出
力される。他のデータ入出力端子２０ｂ〜２０ｄについ
ても同様である。以上の説明は、半導体記憶装置の読出
動作に要する時間に対して、外部クロック信号ＣＬＯＣ
Ｋの変化するサイクル時間に余裕がある場合の動作であ
った。
【００７１】図１１は、外部クロック信号の変化が高速
化し、半導体記憶装置の読出に要する時間と外部クロッ
ク信号ＣＬＯＣＫが同程度となった場合のパイプライン
バーストＥＤＯモードにおける読出動作を示すタイミン
グチャートである。この場合、制御信号等のスキュー等
により生じる制御信号の活性期間の短縮化が問題とな
る。すなわち、外部クロック信号のサイクル時間に対す
る活性である時間の比、すなわちデューティ比がたとえ
ば１である場合においても、この外部クロック信号に同
期して変化する内部制御信号、たとえば内部列アドレス
ストローブ信号ＺＣＡＳＦは、信号のスキュー等の影響
のために、そのデューティ比が劣化する場合がある。い
いかえると、信号のスキュー等による活性時間の減少の
絶対値は同様であっても、サイクル時間自体が短縮化さ
れることで、この活性時間の減少が無視できなくなる場
合が生じる。
【００７２】以下、図１１を参照してその事情について
さらに詳しく説明する。時刻ｔ１において、内部行アド
レスストローブ信号ＺＲＡＳＦが活性化し、これに応じ
て行アドレス信号Ｘ１が取込まれるとともに、センスア
ンプが起動される。したがって、たとえばビット線対Ｂ
Ｌ０，ＺＢＬ０の電位差も、選択された行に属するメモ
リセル中の記憶情報に応じて対応する電位差に変化す
る。時刻ｔ２において外部クロック信号の活性化に応じ
て、内部列アドレスストローブ信号ＺＣＡＳＦが活性化
し、これに応じて列アドレス信号Ｙ１が取込まれるとと
もに、列選択信号ＣＳＬ０も活性化する。この場合、信
号ＺＣＡＳＦのデューティ比が劣化していると、列選択
信号ＣＳＬ０が活性である期間も本来の、サイクル時間
に対応する以上に減少してしまう。このため、列選択信
号ＣＳＬ０によりビット線対ＢＬ０，ＺＢＬ０と接続さ
れるＩＯ線対ＩＯ０，ＺＩＯ０の電位差が十分に変化し
ないうちに、信号ＣＳＬ０が不活性状態となることで、
ビット線対ＢＬ０，ＺＢＬ０とＩＯ線対ＩＯ０，ＺＩＯ
０との接続が遮断されてしまう。同時に選択されている
他のＩＯ線対ＩＯ１，ＺＩＯ１〜ＩＯ３，ＺＩＯ３につ
いても同様である。
【００７３】このため、たとえばデータ入出力端子２０
ａに対応する出力回路への入力信号ＲＤ０，ＺＲＤ０に
も、対応するメモリセルからの読出情報に応じた相補電
位差が生じない。したがって、時刻ｔ３における信号Ｚ
ＣＡＳＦの活性化に伴って、出力バッファ制御信号ＯＥ
Ｍが活性化しても、データ入出力端子２０ａに対応する
出力バッファからは、誤ったデータしか出力されないと
いうことが生じる。実施の形態２においては、上記のよ
うな問題点が生じないようにするために、図１に示した
半導体記憶装置の構成において、制御信号発生回路１１
に図１２に示す第２の内部列アドレスストローブ信号Ｚ
ＣＡＳＢを発生する内部クロック発生回路９００を含む
構成となっている。
【００７４】内部クロック発生回路９００は、信号ＺＣ
ＡＳＦを受け、偶数段に縦列接続されたインバータ列９
０１と、インバータ列９０１の出力と信号ＺＣＡＳＦと
を受けるフリップフロップ回路９０２と、フリップフロ
ップ回路９０２の出力を受けるインバータ回路９０５
と、インバータ回路９０５の出力を受けて、第２の内部
列アドレスストローブ信号ＺＣＡＳＢを出力するインバ
ータ回路９０６とを含む。フリップフロップ回路９０２
は、インバータ列９０１の出力を一方の入力として受け
るＮＡＮＤ回路９０３と、一方の入力に信号ＺＣＡＳＦ
を、他方の入力にＮＡＮＤ回路９０３の出力を受け、そ
の出力ノードがＮＡＮＤ回路９０３の他方の入力ノード
と接続するＮＡＮＤ回路９０４とを含む。
【００７５】次に、図１２に示した内部クロック発生回
路９００の動作について説明する。図１３および図１４
は、外部行アドレスストローブ信号ＥＸＴ．／ＣＡＳの
変化に対する信号ＺＣＡＳＦおよび信号ＺＣＡＳＢの変
化を示すタイミングチャートである。図１３は、システ
ムクロックＣＬＯＣＫの変化に対して、外部行アドレス
ストローブ信号ＥＸＴ．／ＣＡＳが同期して変化し、そ
のデューティ比がほぼ１である場合の動作を示す。これ
に対して、図１５は、システムクロックＣＬＯＣＫの変
化に対して、信号のスキュー等のために、外部列アドレ
スストローブ信号ＥＸＴ．／ＣＡＳのサイクルタイムＴ
ｃに対するデューティ比が１未満となった場合の動作を
示すタイミングチャートである。
【００７６】まず、図１３を参照して、外部列アドレス
ストローブ信号ＥＸＴ．／ＣＡＳが不活性状態の“Ｈ”
レベルである場合は、第１の内部列アドレスストローブ
信号ＺＣＡＳＦおよびインバータ列９０１の出力はとも
に“Ｈ”レベルであるため、ラッチ回路９０２の出力レ
ベルも“Ｈ”レベルであって、第２の内部列アドレスス
トローブ信号ＺＣＡＳＢも“Ｈ”レベルとなっている。
外部列アドレスストローブ信号ＥＸＴ．／ＣＡＳが
“Ｈ”レベルから“Ｌ”レベルへと変化するのに応じ
て、第１の内部列アドレスストローブ信号ＺＣＡＳＦも
“Ｌ”レベルに立下がる。これに応じて、ラッチ回路９
０２に対する入力は、信号ＺＣＡＳＦが“Ｌ”レベルで
あって、インバータ列９０１の出力は“Ｈ”レベルであ
るので、ラッチ回路９０２の出力も“Ｈ”レベルから
“Ｌ”レベルへと変化し、第２の内部列アドレスストロ
ーブ信号ＺＣＡＳＢも“Ｌ”レベルに立下がる。その後
インバータ列９０１の遅延時間分が経過した後、このイ
ンバータ列の出力信号が“Ｌ”レベルに立下がると、フ
リップフロップ回路９０２への２つの入力は、ともに
“Ｌ”レベルとなって、その出力は“Ｈ”レベルに立上
がる。したがって、第２の内部列アドレスストローブ信
号ＺＣＡＳＢも“Ｈ”レベルへと変化する。
【００７７】すなわち、内部クロック信号発生回路９０
０は、第１の内部列アドレスストローブ信号ＺＣＡＳＦ
の立下がりに応じて、その出力信号のレベルを“Ｈ”レ
ベルから“Ｌ”レベルへと変化させ、偶数段に縦列接続
されたインバータ列９０１における遅延時間経過後にそ
の出力レベルを“Ｌ”レベルから“Ｈ”レベルへと変化
する。したがって、第１の内部列アドレスストローブ信
号ＺＣＡＳＦのデューティ比、すなわち外部列アドレス
ストローブ信号ＥＸＴ．／ＣＡＳのデューティ比とはか
かわりなく、一定のパルス長を有する第２の内部列アド
レスストローブ信号ＺＣＡＳＢが出力される。
【００７８】この事情は、図１４に示したように、外部
列アドレスストローブ信号ＥＸＴ．／ＣＡＳのデューテ
ィ比が劣化した場合により顕著にその特徴が現われる。
すなわち、外部列アドレスストローブ信号ＥＸＴ．／Ｃ
ＡＳのデューティ比の劣化に伴って、第１の内部列アド
レスストローブ信号ＺＣＡＳＦのデューティ比が劣化し
た場合でも、第２の内部列アドレスストローブ信号ＺＣ
ＡＤＢのデューティ比は変化することなく、常に一定の
パルス長を有する信号として変化することになる。
【００７９】実施の形態２における半導体記憶装置にお
いては、実施の形態１における半導体記憶装置の列系の
動作を制御していた内部列アドレスストローブ信号ＺＣ
ＡＳＦの代わりに、この第２の内部列アドレスストロー
ブ信号ＺＣＡＳＢを用いることで、外部列アドレススト
ローブ信号ＥＸＴ．／ＣＡＳのデューティ比が劣化した
場合でも、正常な読出動作を可能としている。以上の事
情は、パイプラインバーストＥＤＯモードの動作をする
半導体記憶装置の読出動作においてだけではなく、その
データの書込動作においても同様の効果を奏する。
【００８０】図１５は、パイプラインバーストＥＤＯモ
ードの動作が可能な半導体記憶装置に対するデータの書
込動作を示すタイミングチャートである。時刻ｔ１にお
いて、外部行アドレスストローブ信号ＥＸＴ．／ＲＡＳ
が“Ｌ”レベルに立下がるのに応じて、時刻ｔ２におい
て選択されたワード線に対する駆動信号ＷＬ０が“Ｈ”
レベルへと変化し、メモリセル中のメモリセル容量と対
応するビット線対ＢＬ０またはＺＢＬ０とが接続され
る。時刻ｔ３において、センスアンプ活性化信号Ｓ２Ｎ
が活性化するのに応じて、センスアンプが動作を開始
し、ビット線対ＢＬ０，ＺＢＬ０の電位レベルが変化し
始める。さらに、時刻ｔ４において第２のセンスアンプ
活性化信号Ｓ２Ｐが活性化するのに応じて、さらにビッ
ト線対ＢＬ０，ＺＢＬ０の電位差が増幅される。一方
で、外部からの書込データに応じて、ＩＯ線対ＩＯ０，
ＺＩＯ０は書込データに応じた電位レベルに変化し始め
る。
【００８１】図１５において、外部列アドレスストロー
ブ信号ＥＸＴ．／ＣＡＳの１サイクル目の変化において
は、ビット線対ＢＬ０，ＺＢＬ０は選択されていないた
め、ＩＯ線対ＩＯ０，ＺＩＯ０の電位レベルはビット線
対ＢＬ０，ＺＢＬ０の電位レベルには影響を与えない。
信号ＥＸＴ．／ＣＡＳの時刻ｔ６における２サイクル目
における活性化に対応して、列選択信号ＣＳＬ０が活性
化する。これに応じて、書込データに応じてその電位レ
ベルが変化していたＩＯ線対ＩＯ０，ＺＩＯ０と、ビッ
ト線対ＢＬ０，ＺＢＬ０とが接続され、ビット線対の電
位レベルが書込データに応じて変化し、この情報がメモ
リセルに書込まれる。
【００８２】図１６は、図１に示した半導体記憶装置の
構成において、出力バッファ回路＋入力バッファ回路１
９ａ〜１９ｄ中に含まれる入力回路の構成の一部を示す
回路図である。インバータ８０１は書込制御信号ＷＢＥ
を受ける。ＮＯＲ回路８０２および８０３は、それぞれ
一方の入力にインバータ８０１の出力を受け、他方の入
力には書込ＺＷＤ０，ＷＤ０がそれぞれ入力している。
インバータ８０４はＮＯＲ回路８０２の出力を受ける。
ｐチャネルＭＯＳトランジスタ８０６およびｎチャネル
ＭＯＳトランジスタ８０７は、電源電位Ｖｃｃと接地電
位Ｖｓｓとの間に直列に接続され、ｐチャネルＭＯＳト
ランジスタ８０６のゲートは、インバータ８０４の出力
を受け、ｎチャネルＭＯＳトランジスタ８０７のゲート
は、ＮＯＲ回路８０３の出力を受ける。
【００８３】インバータ８０５は、ＮＯＲ回路８０３の
出力を受ける。ｐチャネルＭＯＳトランジスタ８０８お
よびｎチャネルＭＯＳトランジスタ８０９は電源電位Ｖ
ｃｃと接地電位Ｖｓｓとの間に直列に接続され、ｐチャ
ネルＭＯＳトランジスタ８０８のゲートはインバータ８
０５の出力を受け、ｎチャネルＭＯＳトランジスタ８０
９のゲートはＮＯＲ回路８０２の出力を受ける。ｐチャ
ネルＭＯＳトランジスタ８０６とｎチャネルＭＯＳトラ
ンジスタ８０７の接続点の電位レベルが書込データＩＯ
０として、ｐチャネルＭＯＳトランジスタ８０８とｎチ
ャネルＭＯＳトランジスタ８０９の接続点の電位レベル
が書込データＺＩＯ０として出力される。
【００８４】図１７は、図１６に示した入力回路の動作
を説明するためのタイミングチャートである。時刻ｔ１
において、外部行アドレスストローブ信号ＥＸＴ．／Ｒ
ＡＳが立下がり、時刻ｔ２において外部書込動作制御信
号ＥＸＴ．／Ｗも“Ｌ”レベルへ立下がる。時刻ｔ３に
おいて、データ入出力端子２０ａに対して書込データＤ
Ｑ０が与えられる。これに応じて、図１６中の書込デー
タＷＤ０およびＺＷＤ０が対応する電位レベルに変化す
る。
【００８５】時刻ｔ４において、外部列アドレスストロ
ーブ信号ＥＸＴ．／ＣＡＳが“Ｌ”レベルに立下がる時
点で、外部書込動作制御信号ＥＸＴ．／Ｗが“Ｌ”レベ
ルであることに応じて、書込動作モードが指定され、こ
れに応じて、時刻ｔ５において内部書込動作制御信号Ｗ
ＢＥが活性状態へと変化する。この信号ＷＢＥの活性化
に応じて、ＮＯＲ回路８０２および８０３にそれぞれ与
えられている信号ＷＤ０およびＺＷＤ０に応じて、トラ
ンジスタ８０６，８０７およびトランジスタ８０８，８
０９が駆動され、ＩＯ線対ＩＯ０，ＺＩＯ０の電位レベ
ルも書込データに対応した値へと変化する。
【００８６】以後の信号ＥＸＴ．／ＣＡＳの変化のサイ
クルごとに、対応するデータの書込が同様にして行なわ
れる。図１８および図１９は、外部列アドレスストロー
ブ信号ＥＸＴ．ＣＡＳのデューティ比の変化に対して、
書込動作がどのように変化するかを対比して示した図で
ある。図１８は、外部列アドレスストローブ信号ＥＸ
Ｔ．／ＣＡＳのサイクルタイムＴｃに対するデューティ
比がほぼ１である場合の、図２０は外部列アドレススト
ローブ信号ＥＸＴ．／ＣＡＳのサイクルタイムＴｃに対
するデューティ比が１未満の場合の動作を示す。
【００８７】図１８においては、信号ＥＸＴ．／ＣＡＳ
のデューティ比がほぼ１であって十分な活性時間を有す
るため、それに対応して変化する内部列アドレスストロ
ーブ信号ＺＣＡＳＦにより制御される内部書込動作制御
信号および列選択信号ＣＳＬ０も十分なパルス長を有す
る信号となる。このため、たとえば時刻ｔ１において信
号ＺＣＡＳＦが活性化するのに応じて、対応する列選択
信号ＣＳＬ０が活性化すると、対応するＩＯ線対ＩＯ
０，ＺＩＯ０とビット線対ＢＬ０，ＺＢＬ０が接続さ
れ、書込動作制御信号ＷＢＥの活性化に応じて、ＩＯ線
対ＩＯ０，ＺＩＯ０の電位レベルがビット線対ＢＬ０，
ＺＢＬ０に伝達され、ビット線対の電位レベルが書込デ
ータに応じて変化する。
【００８８】これに対して、図１９のように、信号ＥＸ
Ｔ．／ＣＡＳのデューティ比が小さくなり、信号ＣＳＬ
０およびＷＢＥの活性期間（時刻ｔ２〜時刻ｔ４の期
間）が短くなると、ＩＯ線対ＩＯ０，ＺＩＯ０の電位レ
ベルが十分にビット線対ＢＬ０，ＺＢＬ０に伝達され
ず、正常なデータ書込動作が実現されない。この場合で
も、図１２に示した内部クロック発生回路９００からの
出力信号ＺＣＡＳＢにより列選択信号ＣＳＬ０および書
込動作制御信号ＷＢＥを制御する構成とすれば、外部列
アドレス信号ＥＸＴ．／ＣＡＳのデューティ比にかかわ
らず十分な活性期間を確保することが可能となり、正常
な書込動作を行なうことができる。
【００８９】［実施の形態３］図２０は、実施の形態１
に示したパイプラインバーストＥＤＯモードにおける読
出動作の制御回路（出力バッファ制御回路２１６）と、
実施の形態２において示した内部クロック発生回路９０
０をともに備える半導体記憶装置のパイプラインバース
トＥＤＯモード時の読出動作を示すタイミングチャート
である。時刻ｔ１において外部クロック信号ＣＬＯＣＫ
の立上がりに応じて、内部行アドレスストローブ信号Ｚ
ＲＡＳＦも立下がり、この時点でのアドレス信号が行ア
ドレスＸ１として取込まれる。
【００９０】時刻ｔ２におけるシステムクロックＣＬＯ
ＣＫの立上がりのエッジに応じて、内部列アドレススト
ローブ信号ＺＣＡＳＦも活性状態（“Ｌ”レベル）とな
る。この時点でのアドレス信号が列アドレス信号Ｙ１と
して取込まれる。この場合、内部列アドレスストローブ
信号ＺＣＡＳＦのデューティ比が劣化していても、第２
の内部列アドレスストローブ信号ＺＣＡＳＢのデューテ
ィ比は変化しない。したがって、この第２の内部列アド
レスストローブ信号ＺＣＡＳＢにより、列系の回路動作
を制御する構成とすることで、実施の形態１の半導体記
憶装置と同様の動作を実現することが可能となる。
【００９１】すなわち、時刻ｔ２におけるシステムクロ
ックＣＬＯＣＫの立上がりに応答して対応するメモリセ
ル列がＩＯ線対への読出動作が起動される。一方、時刻
ｔ２から時刻ｔ３におけるサイクル中の信号ＺＣＡＳＢ
の活性状態から不活性状態への遷移（“Ｌ”レベルから
“Ｈ”レベルへの変化）に応じて、出力バッファ回路の
制御動作が起動される。このため、時刻ｔ４におけるシ
ステムクロックＣＬＯＣＫの立上がりのエッジにおいて
第１ビット目のデータの読出が行なわれる際にも、十分
な出力系回路の動作時間ｔOUT が確保されるため、正常
な読出動作が行なわれる。
【００９２】すなわち、実施の形態３においては、シス
テムクロック信号ＣＬＯＣＫのサイクル時間が短くなっ
た場合において、内部列アドレスストローブ信号ＺＣＡ
ＳＦ等のデューティ比が劣化した場合でも、正常な読出
動作が実現される。
【図面の簡単な説明】
【図１】 実施の形態１に係る半導体記憶装置１０００
の構成を示す概略ブロック図である。
【図２】 実施の形態１の半導体記憶装置のメモリセル
アレイおよびＩＯ線対の構成を示す要部回路図である。
【図３】 データ読出回路および出力回路の構成を示す
概略ブロック図である。
【図４】 出力回路および出力バッファ制御回路の構成
を示す回路ブロック図である。
【図５】 図４に示した出力回路および出力バッファ制
御回路の動作を示すタイミングチャートである。
【図６】 実施の形態１の半導体記憶装置のパイプライ
ンバーストＥＤＯモードにおける読出動作を示すタイミ
ングチャートである。
【図７】 レイテンシ回路２１５の構成を示す回路ブロ
ック図である。
【図８】 レイテンシ回路２１５の動作を説明するタイ
ミングチャートである。
【図９】 実施の形態２の半導体記憶装置のセンスアン
プ＋ＩＯ回路の構成を示す要部回路ブロック図である。
【図１０】 実施の形態２の半導体記憶装置のパイプラ
インバーストＥＤＯモードにおける読出動作を示す第１
のタイミングチャートである。
【図１１】 読出動作におけるデューティ比が劣化した
場合の動作を示すタイミングチャートである。
【図１２】 実施の形態２の内部クロック発生回路９０
０の構成を示す回路ブロック図である。
【図１３】 図１２に示した内部クロック発生回路９０
０の動作を示す第１のタイミングチャートである。
【図１４】 図１２に示した内部クロック発生回路９０
０の動作を示す第２のタイミングチャートである。
【図１５】 実施の形態２の半導体記憶装置の書込動作
を示すタイミングチャートである。
【図１６】 実施の形態２の半導体記憶装置の入力回路
を示す回路ブロック図である。
【図１７】 入力回路の動作を説明するためのタイミン
グチャートである。
【図１８】 実施の形態２の半導体記憶装置の書込動作
を説明する第１のタイミングチャートである。
【図１９】 実施の形態２の半導体記憶装置の書込動作
を説明する第２のタイミングチャートである。
【図２０】 実施の形態３の半導体記憶装置のパイプラ
インバーストＥＤＯ動作時における読出動作を示すタイ
ミングチャートである。
【図２１】 従来の半導体記憶装置のパイプラインバー
ストＥＤＯモード時の読出動作を示すタイミングチャー
トである。
【図２２】 従来の半導体記憶装置においてサイクルタ
イムが減少した場合の読出動作を説明するタイミングチ
ャートである。
【符号の説明】
２，３，４，５ 外部制御信号入力端子、８ アドレス
信号入力端子、１１制御信号発生回路、１２ アドレス
バッファ回路、１４，１６ センスアンプ＋ＩＯ回路、
１９ａ，１９ｂ，１９ｃ，１９ｄ 出力バッファ回路＋
入力バッファ回路、２０ａ，２０ｂ，２０ｃ，２０ｄ
データ入出力端子、２１ ＩＯデコーダ、２０３ Ｙデ
コーダ、２１５ レイテンシ回路、２１６ 出力バッフ
ァ制御回路。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 行列状に配置される複数のメモリセルを
    有するメモリセルアレイと、 コラムアドレスストローブ信号の活性化時に活性化さ
    れ、列アドレス信号に従って前記メモリセルアレイの複
    数の列を同時に選択する列選択手段と、 前記複数の列のうち、対応する列のメモリセルのデータ
    をそれぞれ増幅する複数の読出増幅手段と、 前記コラムアドレスストローブ信号の活性化に同期し
    て、前記複数の読出増幅手段で増幅されたデータを順次
    出力バッファに与えるデータ出力手段と、 前記コラムアドレスストローブ信号のいずれかの活性状
    態から非活性状態への遷移に応答して、前記出力バッフ
    ァを活性とする出力バッファ制御手段とを備える、半導
    体記憶装置。
  2. 【請求項２】 所定の動作モードにおいては、同時に選
    択された複数のメモリセルからの複数の読出データを、
    コラムアドレスストローブ信号の変化のサイクルに同期
    して順次出力する半導体記憶装置であって、 行列状に配置される複数のメモリセルを有するメモリセ
    ルアレイと、 前記コラムアドレスストローブ信号の第１の活性化遷移
    に応じて、外部からのアドレス信号により指定される前
    記メモリセルアレイの複数の列を同時に選択する列選択
    手段と、 前記複数の列のうち、対応する列のメモリセルのデータ
    をそれぞれ増幅する複数の読出増幅手段と、 前記複数の読出増幅手段の出力を受けて保持するラッチ
    手段と、 前記ラッチ手段の出力を受けて、前記コラムアドレスス
    トローブ信号の活性化遷移に応じて、順次出力するデー
    タ出力手段と、 前記データ出力手段の出力を受けて、出力バッファ活性
    化信号に応じて、外部に対応する信号を出力する出力駆
    動手段と、 前記コラムアドレスストローブ信号の第１の非活性化遷
    移に応じて、前記出力バッファ活性化信号を出力する出
    力バッファ制御手段とを備える、半導体記憶装置。
  3. 【請求項３】 前記第１の活性化遷移と、前記第１の非
    活性化遷移は、前記コラムアドレスストローブ信号の変
    化の同一のサイクルに含まれる、請求項２記載の半導体
    記憶装置。
  4. 【請求項４】 前記出力バッファ制御手段は、 前記コラムアドレスストローブ信号の前記第１の非活性
    化遷移に応じて、活性な内部出力制御信号を出力する手
    段と、 外部からの読出動作制御信号および前記内部出力制御信
    号がともに活性である期間は、前記コラムアドレススト
    ローブ信号の活性化を検知して、前記出力バッファ制御
    信号を活性状態に保持する手段とを含む、請求項２記載
    の半導体記憶装置。
  5. 【請求項５】 行列状に配置される複数のメモリセルを
    有するメモリセルアレイと、 コラムアドレスストローブ信号の活性化遷移に同期し
    て、所定のパルス長を有する内部クロック信号を発生す
    る同期信号発生手段と、 前記内部クロック信号の活性化時に活性化され列アドレ
    ス信号に従って前記メモリセルアレイの複数の列を同時
    に選択する列選択手段と、 前記複数の列のうち、それぞれ対応する列のメモリセル
    と外部との間で、前記内部クロック信号の活性化に同期
    して、順次データの授受を行なうデータ入出力手段とを
    備える、半導体記憶装置。
  6. 【請求項６】 行列状に配置される複数のメモリセルを
    有するメモリセルアレイと、 コラムアドレスストローブ信号の活性化遷移に同期し
    て、所定のパルス長を有する内部クロック信号を発生す
    る同期信号発生手段と、 前記内部クロック信号の活性化時に活性化され、列アド
    レス信号に従って前記メモリセルアレイの複数の列を同
    時に選択する列選択手段と、 前記複数の列のうち、対応する列のメモリセルのデータ
    をそれぞれ増幅する複数の読出増幅手段と、 前記内部クロック信号の活性化に同期して、前記複数の
    読出増幅手段で増幅されたデータを順次出力する出力制
    御手段とを備える、半導体記憶装置。
  7. 【請求項７】 所定の動作モードにおいては、同時に選
    択された複数のメモリセルからの複数の読出データをコ
    ラムアドレスストローブ信号の活性化のサイクルに同期
    して順次出力する半導体記憶装置であって、 行列状に配置される複数のメモリセルを有するメモリセ
    ルアレイと、 前記コラムアドレスストローブ信号の活性化遷移に同期
    して、所定のパルス長を有する内部クロック信号を発生
    する同期信号発生手段と、 前記内部クロック信号の第１の活性化遷移に応じて、外
    部からのアドレス信号により指定される前記メモリセル
    アレイの複数の列を同時に選択する列選択手段と、 前記複数の列のうち、対応する列のメモリセルのデータ
    をそれぞれ増幅する複数の読出増幅手段と、 前記複数の読出増幅手段の出力を受けて保持するラッチ
    手段と、 前記ラッチ手段の出力を受けて、前記内部クロック信号
    の前記第１の活性化遷移後の活性化遷移に応じて、外部
    に順次出力する出力制御手段とを備える、半導体記憶装
    置。
  8. 【請求項８】 前記同期信号発生手段は、 第１および第２の入力ノードを有し、いずれか一方の入
    力ノードへの入力信号の活性化に応じて、出力信号のレ
    ベルを反転させる論理回路と、 前記コラムアドレスストローブ信号を受けて、前記所定
    のパルス長に応じた時間遅延して前記第１の入力ノード
    に出力する遅延回路とを含み、 前記第２の入力ノードには前記コラムアドレスストロー
    ブ信号が入力する、請求項７記載の半導体記憶装置。
  9. 【請求項９】 行列状に配置される複数のメモリセルを
    有するメモリセルアレイと、 コラムアドレスストローブ信号の活性化遷移に同期し
    て、所定のパルス長を有する内部クロック信号を発生す
    る同期信号発生手段と、 前記内部クロック信号の活性化時に活性化され、列アド
    レス信号に従って前記メモリセルアレイの複数の列を同
    時に選択する列選択手段と、 前記複数の列のうち、対応する列のメモリセルのデータ
    をそれぞれ増幅する複数の読出増幅手段と、 前記内部クロック信号の活性化に同期して、前記複数の
    読出増幅手段で増幅されたデータを順次出力バッファに
    与えるデータ出力手段と、 前記内部クロック信号のいずれかの活性状態から非活性
    状態への遷移に応答して、前記出力バッファを活性化す
    る出力バッファ制御手段とを備える、半導体記憶装置。
  10. 【請求項１０】 所定の動作モードにおいては、同時に
    選択された複数のメモリセルからの複数の読出データ
    を、コラムアドレスストローブ信号の活性化のサイクル
    に同期して順次出力する半導体記憶装置であって、 行列状に配置される複数のメモリセルを有するメモリセ
    ルアレイと、 前記コラムアドレスストローブ信号の活性化遷移に同期
    して、所定のパルス長を有する内部クロック信号を発生
    する同期信号発生手段と、 前記内部クロック信号の第１の活性化遷移に応じて、外
    部からのアドレス信号により指定される前記メモリセル
    アレイの複数の列を同時に選択する列選択手段と、 前記複数の列のうち、対応する列のメモリセルのデータ
    をそれぞれ増幅する複数の読出増幅手段と、 前記複数の読出増幅手段の出力を受けて保持するラッチ
    手段と、 前記ラッチ手段の出力を受けて、前記内部クロック信号
    の活性化遷移に応じて、順次に出力するデータ出力手段
    と、 前記データ出力手段の出力を受けて、出力バッファ活性
    化信号に応じて、外部に対応する信号を出力する出力駆
    動手段と、 前記内部クロック信号の第１の非活性化遷移に応じて、
    前記出力バッファ活性化信号を出力する出力バッファ制
    御手段とを備える、半導体記憶装置。
  11. 【請求項１１】 前記第１の活性化遷移と、前記第１の
    非活性化遷移は、前記コラムアドレスストローブ信号の
    変化の同一のサイクルに含まれる、請求項１０記載の半
    導体記憶装置。
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