JPH03237680A

JPH03237680A - 半導体メモリ装置

Info

Publication number: JPH03237680A
Application number: JP2032791A
Authority: JP
Inventors: Yoshio Fudeyasu; 筆保　吉雄; Junko Ito; 淳子伊藤
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-02-13
Filing date: 1990-02-13
Publication date: 1991-10-23
Also published as: DE4104095A1; US5566124A; KR940000612B1; KR910015999A; DE4104095C2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、一般に半導体メモリ装置に関し、特に、外
部的に指定されたアドレス信号の間隔でストアされたデ
ータ信号を高速に出力する半導体メモリ装置に関する。

［従来の技術］近年の画像処理技術の発展に従って、たとえば、パーソ
ナルコンピュータのＣＲＴ上のカラー表示や、ＣＡＤシ
ステムにおける三次元表示１画像の拡大および縮小１画
面のマルチウィンドウ、化および解像度の向上のための
技術開発が急速に進んでいる。加えて、スーパコンピュ
ータによる数値計算結果を表示するためのコンピュータ
グラフィクスなとも注目されている。このような状況の
下で、デジタル画像信号をストアするための種々のビデ
オメモリ装置が開発されてきた。ビデオＲＡＭは、画像
データをストアするための最適化されたランダムアクセ
スメモリとして知られており、ランダムアクセスおよび
シリアルアクセスが可能である。

第９図は、ビデオＲＡＭの概要を示す概略図である。こ
のビデオＲＡＭｌ０○は、画像データをストアするため
のランダムアクセス可能なダイナミックメモリセルアレ
イ１０１と、メモリセルアレイ１０１から読出されたデ
ータを転送するデータ転送用バス１０２と、シリアルア
クセス用データレジスタ１０３とを含む。ダイナミック
メモリセルアレイ１０１は、ランダムアクセスポートを
介して中央処理装置（ＣＰＵ）２０１に接続され、ＣＰ
Ｕ２０１によりランダムアクセスされる。シリアルアク
セス用データレジスタ１０３は、外部的に与えられるシ
リアルクロック信号ＳＣに応答して、データ転送バス１
０２を介して読出された画像データをシリアルアクセス
ポートを介してシリアルに出力する。出力されたシリア
ルデータは、ＣＲＴ制御器２０２に与えられ、ＣＰＵ２
０１上に出力データに基づいた画像が表示される。

他方、最近のテレビジョンおよびビデオテープレコーダ
（ＶＴＲ）などの映像技術分野においても、映像信号の
ためのデジタル信号処理への要求が高まっている。すな
わち、デジタルテレビやデジタルＶＴＲなどが開発され
つつある。これらの機器では、映像信号をデジタル処理
することにより映像の高画質化および多機能化が実現さ
れる。

このような状況の下で、１つの画面上に表示されるべき
全画像データをストアするためのフィールドメモリが既
に開発されている。

第１０図は、フィールドメモリの概要を示す概略図であ
る。第１０図を参照して、このフィールドメモリ３００
は、シリアルデータを受けるためのシリアル人力レジス
タ３０１と、１つの画面を表示するためのデータをスト
アするフィールドメモリセルアレイ３０３と、出力デー
タを保持するためのシリアル出力レジスタ３０５と、デ
ータ転送用バス３０２および３０４とを含む。シリアル
人力レジスタ３０１は、クロック信号ＳＣ１に応答して
、Ａ／Ｄ変換器２０４から出力されたデータをシリアル
入力ポートを介して受ける。他方、シリアル出力レジス
タ３０５は、クロック信号ＳＣ２に応答して、メモリセ
ルアレイ３０３から読出されたデータをシリアル出力ポ
ートを介してＤ／Ａ変換器２０５に与える。

上記のように、一般にビデオＲＡＭは、２つの入出力部
、すなわちランダムアクセスポートおよびシリアルアク
セスポートを有する。これに対し、フィールドメモリは
、一般にシリアル入力ポートおよびシリアル出力ポート
を有する。これら２つのメモリ装置は、いずれも、外部
的に与えられるシリアルクロックに応答して、メモリセ
ルアレイから読出されたデータをシリアルに出力する点
で共通していることが指摘される。読出されたデータの
シリアル出力が１つのシリアルクロック信号に応答して
行なわれるので、画像または映像を表示するためのデー
タが高速に得られる。

第１１図は、従来のビデオＲＡＭのブロック図である。

このビデオＲＡＭは、たとえば米国特許番号４，６３３
，４４１に見られる。第１１図を参照して、このビデオ
ＲＡＭＩ’　は、多数のメモリセルＭＣを含むメモリセ
ルアレイ２と、外部からアドレス信号ＡＸおよびＡＹを
受けるための行アドレスバッファ１１および列アドレス
バッファ１２と、行アドレス信号ＡＸＯ〜ＡＸ７に応答
してワード線ＷＬを指定するための行デコーダ１３と、
列アドレス信号ＡＹＯないしＡＹ７に応答してビット線
対を選択するための列デコーダ１４と、指定されたメモ
リセルから読出されたデータ信号を増幅するためのセン
スアンプ部３と、増幅されたデータ信号を保持するため
のシリアルレジスタ部４と、列アドレスバッファ１２か
ら与えられる開始アドレスＳＡ○ないしＳＡ７に基づい
てシリアル出力のための内部アドレス信号ＳＹＯないし
ＳＹ７を発生させるカウンタ部７′と、発生された内部
アドレス信号に応答してシリアルレジスタ４を指定する
ためのシリアルデコーダ部６とを含む。ランダムアクセ
スポートは、データバスライン１５に接続される。すな
わち、パラレルデータ入力ＰＤＩおよびパラレルデータ
出力ＰＤＯがデータバスライン１５に接続される。他方
、シリアルアクセスポート、すなわちシリアルデータ人
力ＳＤＩおよびシリアルデータ出力ＳＤＯはシリアルパ
スライン５に接続される。

クロック発生回路１６′は、行アドレスストローブ信号
ＲＡＳ、列アドレスストローブ信号ＣＡＳ９　シリアル
クロック信号ＳＣおよびデータ転送信号ＤＴを受けるよ
うに接続される。クロック発生回路１６′　はこれらの
外部的に与えられる信号に応答して必要な制御クロック
を発生する。

動作において、ランダムアクセスポート、すなわちパラ
レルデータ人力ＰＤＩおよびパラレルデータ出力ＰＤＯ
を介して、アドレス信号ＡＸおよびＡＹによって指定さ
れたメモリセルがアクセスされる。他方、シリアルアク
セスポート、すなわちシリアルデータ入力ＳＤＩおよび
シリアルデータ出力ＳＤＯを介して、カウンタ部７′に
よって発生された内部アドレス信号に応答してシリアル
データが入出力される。

各第１２Ａ図および第１２Ｂ図は、データのシリアル人
力およびシリアル出力を説明するためのタイミング図で
ある。シリアルアクセス機能は、外部的に与えられるシ
リアルクロック信号ＳＣに応答して実現される。すなわ
ち、シリアルデータ人力の場合は、第１２Ａ図に示すよ
うに、シリアルクロック信号ＳＣの立上がりに応答して
内部アドレス信号がカウントアツプされ、内部アドレス
信号に応答して外部から与えられたデータ信号ＳＤＩが
ビデオＲＡＭ内に入力される。同様にして、シリアル出
力の場合は、第１２Ｂ図に示すように、シリアルクロッ
ク信号ＳＣの立上がりに応答して内部アドレス信号が増
加される。カウンタ部７′によって発生された内部アド
レスによって指定されたデータＳＤＯがシリアルに出力
される。

第１３図に示したタイミング図を参照して、第１１図に
示したビデオＲＡＭのシリアル出力動作をより詳細に説
明する。まず、信号ＲＡＳの立下がりに応答して、行ア
ドレスＡＤｘが入力された後、信号ＣＡＳの立下がりに
応答して、列アドレスＡＤＹが入力される。第１１図に
示した列アドレスバッファ１２は、列アドレスＡＤｙを
開始アドレス（ＳＡＯないし５Ａ７）としてカウンタ部
７′に与える。カウンタ部７′は、与えられた開始アド
レスＡＤｙからカウントを開始する。したがって、カウ
ンタ部７′は、クロック信号ＳＣに応答して、開始アド
レスＡＤＶから始まる内部アドレス信号を発生する。シ
リアルデコーダ部６は、発生された内部アドレス信号に
応答してシリアルレジスタ部４中に設けられたレジスタ
を順次指定する。

他方、シリアルレジスタ部４中の各レジスタには、メモ
リセルアレイ２内のメモリセルからセンスアンプ部３に
よって読出されたデータ信号が保持されている。シリア
ルレジスタ部４中の各レジスタは、シリアルデコーダ部
６によって順次指定されるので、シリアルデータが高速
に出力される。

すなわち、第１３図に示すように、与えられた開始アド
レスＡＤＹから増加する増加アドレスＡＤＹ、ＡＤ　（
ｙ＋１）、ＡＤ　（ｙ＋２）、　　・・・　（ここでア
ドレスＡＤｘは一定）により指定されたデータＤＯ，Ｄ
Ｉ、Ｄ２．・・・が出力される。

［発明が解決しようとする課題］従来の画像処理の分野では、たとえば、画像の縮小また
は画像のモザイク化を実行するために、１つの画像を構
成するための１組のデータ（たとえば１フレームのデー
タ）の中から、所定のアドレス間隔でデータを選択的に
抽出する必要がある。

すなわち、縮小されたまたはモザイク化された画像は、
選択的に抽出された画像データに基づいて画面上に表示
される。従来では、ビデオＲＡＭからその１ｍのすべて
のデータが読出された後、読出されたデータの中からソ
フトウェア処理によって所望のデータが抽出されていた
。

第１４図は、第１１図に示したビデオＲＡＭから連続し
たデータが読出されることを示すタイミング図である。

すなわち、第１４図に示すように、まず、１つの画像を
構成するための１組のすべてのデータが使用されるまた
はされないにかかわらず読出される。したがって、シリ
アルクロックＳＣに応答してデータＤＯないしＤ９が連
続的に読出されるが、これらのデータのうち縮小された
画像またはモザイク化された画像を構成するのに必要な
データはＤＯ，Ｄ４およびＤ８だけである。

すなわち、データＤＯ，Ｄ４およびＤ８だけが使用され
、他のデータは使用されない。これら使用されるべきデ
ータＤＯ，Ｄ４およびＤ８の抽出は、たとえば第９図に
示したＣＲＴ制御器２０２内でソフトウェア処理によっ
て行なわれている。

このように、第１１図に示したビデオＲＡＭ１′から必
要の有無にかかわらず１組のすべてのデータがシリアル
に読出されるので、データの読出しに必要以上に長い時
間を要する。たとえば、第１４図に示した例では、必要
な３つのデータＤＯＤ４およびＤ８を得るのに、９つの
クロックサイクルを要し、その結果期間Ｔ１が必要とな
る。

この発明は、上記のような課題を解決するためになされ
たもので、半導体メモリ装置において、外部的に指定さ
れたアドレス値の間隔で、ストアされたデータ信号を高
速に出力することを目的とする。

［課題を解決するための手段］この発明に係る半導体メモリ装置は、データ信号をスト
アするための複数のメモリセルを含むメモリセルアレイ
と、外部的に与えられるクロック信号に応答してメモリ
セルを順次指定するための内部アドレス信号を発生する
アドレス発生手段と、発生された内部アドレス信号に応
答して指定されたメモリセルにストアされたデータ信号
を読出す読出手段と、発生されるアドレス値の間隔を指
定する間隔指定信号を外部から受ける手段と、与えられ
た間隔指定信号に応答して、アドレス発生手段により発
生されるアドレス値の間隔を制御する間隔制御手段とを
含む。

［作用］この発明における半導体メモリ装置では、間隔制御手段
が外部的に与えられた間隔指定信号に応答して、アドレ
ス発生手段により発生されるアドレス値の間隔を制御す
る。したがって、アドレス発生手段は、指定されたアド
レス値の間隔で内部アドレス信号を発生する。その結果
、読出手段が必要なデータ信号のみを発生された内部ア
ドレス信号によって指定されたメモリセルから読出すの
で、読出しに要する時間が短縮される。

［発明の実施例］第１図は、この発明の一実施例を示すビデオＲＡＭのブ
ロック図である。第１図を参照して、このビデオＲＡＭ
１には、第１１図に示した従来のビデオＲＡＭと比較す
ると、カウンタ部７を制御するためのモードデコーダ部
８が新たに設けられている。モードデコーダ部８の追加
に伴ってカウンタ部７が改良されている。クロック発生
回路１６も、モードデコーダ部８およびカウンタ部７で
使用される制御クロックＭｌおよびＡＩを発生するため
に、改良されている。他の回路部分は、第１１図に示し
た従来のビデオＲＡＭＩ’　とほぼ同じであるので、説
明が省略される。

第２図は、第１図に示したビデオＲＡＭの動作を説明す
るためのタイミング図である。第２図を参照して、第１
図に示したビデオＲＡＭの動作について説明する。まず
、読出動作が開始されるとき、外部から、行アドレスＡ
Ｘ、列アドレスＡＹおよびアドレス間隔データＡＩが与
えられる。行アドレスＡＸは、信号ＲＡＳの立下がりに
応答して行アドレスバツフア１１内に保持される。他方
、列アドレスＡＹは、信号ＣＡＳの立下がりに応答して
列アドレスバッファ１２内に保持される。さらには、ア
ドレス間隔データＡＩは、信号ＲＡＳの立上がりに応答
してクロック発生回路１６から発生される間隔設定信号
ＩＳに応答して、モードデコーダ部８内に保持される。

列アドレスバッファ１２は、シリアル出力のための開始
アドレスＡＤＹ　（ＳＡＯないし５Ａ７）をカウンタ部
７に供給する。モードデコーダ部８は、与えられたアド
レス間隔データＡＩｍをデコードし、カウンタ部７内に
設けられたカウンタを可能化するための信号ＣＥ○ない
しＣＨ２を出力する。カウンタ部７では、与えられた信
号ＣＥＯないしＣＨ２に応答して、最下位のビットを構
成するカウンタが決定される。その結果、カウンタ部７
がカウント値ｍごとの間隔で内部アドレスＡＤｙ、ＡＤ
ｙ＋ｍ。

ＡＤｙ＋２ｍ、・・・を発生する。すなわち、ｍのアド
レス間隔を有する内部アドレス信号ＳＹがカウンタ部７
によって発生される。発生された間隔ｍを有する内部ア
ドレス信号ＳＹは、シリアルレジスタ部４に与えられる
。

他方、シリアルレジスタ部４中には与えられたアドレス
信号ＡＸおよびＡＹに応答して読出されたシリアルデー
タが保持されている。シリアルデコーダ部６は、カウン
タ部７によって発生された内部アドレス信号ＳＹＯない
しＳＹ７をデコードし、シリアルレジスタ部４内のレジ
スタを間隔ｍで指定する。したがって、シリアルパスラ
イン５を介して、間隔ｍのアドレス値によって指定され
たメモリセルからの読出されたデータＤＯ，Ｄｍ。

Ｄ２ｍ、・・・がシリアルに読出される。

したがって、第３図に示すように、第１図に示したビデ
オＲＡＭＩから必要な、すなわち画像の縮小またはモザ
イクのために使用されるデータＤＯ，Ｄ４．Ｄ８．・・
・のみが出力される。言い換えると、使用されないデー
タは出力されないので、それらを出力するのに要する時
間が省かれる。より具体的には、３つの必要なデータＤ
ｏ、Ｄ４およびＤ８を得るのに、シリアルクロック信号
ＳＣの３つのクロックサイクルを要する。したがって、
期間Ｔ２が必要となり、第１４図に示した必要な期間Ｔ
１よりも明らかに必要な時間が短縮されている。

第４図は、第１図に示したカウンタ部７およびモードデ
コーダ部８の回路図である。第４図を参照して、このモ
ードデコーダ部８は、７ビツトのアドレス間隔データＡ
ｌ○ないしＡｌ６をそれぞれ保持するためのラッチ回路
８１０ないし８１６と、間隔設定信号Ｉｓに応答してラ
ッチ回路８１０ないし８１６にアドレス間隔データＡＩ
ＯないしＡｌ６を与えるゲート回路８００ないし８０６
と、ラッチ回路８１０ないし８１６の出力に接続された
ＮＯＲゲート８２０とを含む。ＮＯＲゲート８２０およ
びラッチ回路８１０ないし８１６は、カウンタ部７によ
って発生される内部アドレスの最下位ビットを決定する
ための信号ＣＥＯないしＣＦ２を出力する。

カウンタ部７は、８ビツトのカウンタを構成するだめの
カスケードされた８つのカウンタユニット７００ないし
７０７と、カウンタユニット間に接続されたＯＲゲート
７１０ないし７１７と、最下位ビットのカウンタユニッ
ト７００にシリアルクロック信号ＳＣを供給するための
ＡＮＤゲート７２０とを含む。カウンタユニット７０７
は、内部アドレス信号の最上位のビットを構成する。各
カウンタユニット７００ないし７０７は、８ビツトの内
部アドレス信号ＳＹＯないしＳＹ７を後で述べる第７図
に示したシリアルデコーダ部６へ与える。

シリアルデータを出力するために発生されるアドレス値
が、−例として２の間隔で増加される場合についてその
動作を以下に説明する。この場合では、アドレス間隔デ
ータＡＩとして、次式によって表わされるデータが外部
から与えられる。

（Ａ１０．Ａ１１．Ａｌ２．Ａｒ３．Ａｌ４．Ａｌ５．
Ａｌ８）−（０，１，０，０，０，０，０）　　　　　
　　　・・・（１）したがって、クロック発生回路１６
により発生された間隔設定信号Ｉｓに応答して、モード
デコーダ部８内のラッチ回路８１１のみに高レベルの信
号ＡＩＬが保持される。その結果、ラッチ回路８１１が
高レベルの信号ＣＥ２をＯＲゲート７１１およびＮＯＲ
ゲート８２０に与える。したがって、ＮＯＲゲート８２
０は低レベルの信号をＡＮＤゲート７２０に与える。Ａ
ＮＤゲート７２０は低レベルの信号を最下位ビットを構
成するカウンタユニット７００に与えるので、カウンタ
ユニット７０２はシリアルクロック信号ＳＣが供給され
なくなる。他方、カウンタユニット７０１は、ＯＲゲー
ト７１０を介して高レベルの信号が与えられるので、ク
ロック信号ＳＣに応答して動作する。

すなわち、カウンタユニット７０１ないし７０７が７ビ
ツトのカウンタを構成し、８ビツトの内部アドレス信号
ＳＹＯないしＳＹ７のうちの増加する上位７ビツトがシ
リアルデコーダ部６へ供給される。

第５図は、第４図に示した１つの′カウンタユニットの
回路図である。第５図を参照して、このカウンタユニッ
ト７０ｊは、２つのラッチ回路９１および９２と、ＮＭ
ＯＳトランジスタ９０，９５゜９６．９７および９８と
、インバータ８９．　９３および９４と、ＮＡＮＤゲー
ト９９とを含む。開始アドレスの１つのビットＳＡｊが
トランジスタ９０を介してラッチ回路９１に与えられる
。トランジスタ９０は、第２図に示したタイミングで発
生されるワンショットパルス信号ＡＳに応答してオンす
る。トランジスタ９５および９６は、シリアルクロック
信号ＳＣに応答していずれか一方が交互にオンする。Ｎ
ＡＮＤゲート９９は、桁上がりを示すフラグ信号ＦＬｊ
を発生し、次段に接続されたカウンタユニットに与える
。インバータ８つは、前段に接続されたカウンタユニッ
トからのフラグ信号ＦＬ　（ｊ−１）を受けるように接
続される。インバータ９３の出力信号が、内部アドレス
の１つのビット信号ＳＹｊとしてシリアルデコーダ部６
に与えられる。

各第６Ａ図および第６Ｂ図は、第１図に示したビデオＲ
ＡＭの動作の例をそれぞれ示すタイミング図である。第
６Ａ図は従来の回路と同じカウント動作、すなわち１ア
ドレス値ごとに内部アドレス信号が増加される場合を示
す。すなわち、この場合では、すべてＯの信号からなる
アドレス間隔データＡＩＯないしＡＩ６がモードデコー
ダ部８に与えられるので、第４図に示したカウンタユニ
ット７００が最下位ビットのカウンタとして動作する。

したがって、第６Ａ図に示すように、内部アドレス信号
ＳＹＯがシリアルクロック信号ＳＣに応答して駆動され
る。その結果、１アドレス値ごとに増加する内部アドレ
ス信号ＳＹが得られ、各ビットＳＹＯないしＳＹ７がシ
リアルデコーダ部６へ与えられる。

第６Ｂ図は２アドレス値ごとに増加する内部アドレス信
号ＳＹが発生される場合を示す。この場合では、前述の
式（１）により表わされたアドレス設定データＡＩＯな
いしＡＩ６がモードデコーダ部８に外部から与えられる
。既に説明したように、第４図に示したカウンタユニッ
ト７０１があたかも最下位のビットのためのカウンタで
あるかのように動作する。より具体的には、第６Ｂ図に
示すように、内部アドレスビットＳＹＯが低レベルに保
持され、内部アドレスビットＳＹ１がシリアルクロック
信号ＳＣに応答して駆動される。したがって、２アドレ
ス値の間隔で増加する内部アドレス信号ＳＹが得られ、
各ビット信号ＳＹＯないしＳＹ７がシリアルデコーダ部
６へ与えられる。

第７図は、第１図に示したシリアルデコーダ部６の回路
図である。第７図を参照して、このシリアルデコーダ部
６は、各々が内部アドレス信号ＳＹＯないしＳＹ７の２
ビツトを受けるように接続された前段回路６１ないし６
４と、回路６１ないし６４からの出力信号に応答してシ
リアルレジスタ選択信号ＳＲＯないし５Ｒ２５５を発生
する後段回路６５とを含む。１つの前段回路６１は、バ
ッファ６１１および６１２と、ＡＮＤゲート回路６１３
とを含む。１つの前段回路６１は、内部アドレス信号の
２ビツトＳＹＯおよびＳＹｌに応答して信号ｓｙｏ’　
ないしＳＹ３’を出力する。したがって、回路６１ない
し６４によって、信号ＳＹＯ’ないし５Ｙ１５’が後段
回路６５に与えられる。後段回路６５は、与えられた信
号ｓｙｏ’ないし５Ｙ１５’に応答して、シリアルレジ
スタ部４中に設けられた２５６のレジスタを順次選択す
るためのシリアルレジスタ選択信号ＳＲＯないし５Ｒ２
５５を発生する。発生されたシリアルレジスタ選択信号
ＳＲＯないし５Ｒ２５５はシリアルレジスタ部４に与え
られる。

第８図は、第１図に示したセンスアンプ部３゜シリアル
レジスタ部４およびシリアルパスライン５の一部の回路
図である。第８図では、シリアルデコーダ部６によって
発生される１つのシリアルレジスタ選択信号ＳＲｉによ
って選択される回路部分のみが示される。第８図を参照
して、シリアルデータを保持するためのレジスタ４０が
、Ｙゲート回路を構成するＮＭＯＳ）ランジスタＱ３お
よびＱ４を介してセンスアンプ３０に接続される。

これに加えて、レジスタ４０は、ＮＭＯＳトランジスタ
Ｑ１およびＱ２を介してシリアルパスライン５に接続さ
れる。

動作において、ワード線ＷＬの高レベルの信号に応答し
て、メモリセルＭＣにストアされた信号がビット＄１Ｂ
Ｌに与えられる。センスアンプ３０はビット線対ＢＬ、
ＢＬ間に生じた微小な電圧差を増幅する。第１図に示し
た列デコーダ１４が列選択信号Ｙｉを出力し、トランジ
スタＱ３およびＱ４が信号Ｙｉに応答してオンする。し
たがって、センスアンプ３０により増幅されたデータ信
号がレジスタ４０内に保持される。トランジスタＱ１お
よびＱ２は、シリアルデコーダ部６によって発生された
シリアルレジスタ選択信号ＳＲｉに応答してオンし、レ
ジスタ４０によって保持されているデータ信号がシリア
ルパスライン５に与えられる。シリアルレジスタ部４内
に設けられた各レジスタ４０内に保持されたデータ信号
が、選択信号ＳＲＯないし５Ｒ２５５に応答して順次シ
リアルパスライン５に与えられるので、高速にシリアル
出力データＳＤＯが得られる。

なお、上記の説明では、ビデオＲＡＭについて説明がな
されたが、一般に、この発明はストアされたデータ信号
をシリアルに出力可能な半導体メモリ装置に適用可能で
あることが指摘される。すなわち、たとえば前述のフィ
ールドメモリ装置にもこの発明を適用することができる
。

［発明の効果］以上のように、この発明によれば、アドレス発生手段に
より発生されるアドレス値の間隔を制御する間隔制御手
段を設けたので、ストアされた必要なデータ信号を高速
に出力することのできる半導体メモリ装置が得られた。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すビデオＲＡＭのブ
ロック図である。第２図は、第１図に示したビデオＲＡ
Ｍの動作を説明するためのタイミング図である。第３図
は、第１図に示したビデオＲＡＭのデータの読出しを示
すタイミング図である。第４図は、第１図に示したカウ
ンタ部およびモードデコーダ部の回路図である。第５図
は、第４図に示した１つのカウンタユニットの回路図で
ある。各第６Ａ図および第６Ｂ図は、第１図に示したビ
デオＲＡＭの動作の例を示すタイミング図である。第７
図は、第１図に示したシリアルデコーダ部の回路図であ
る。第８図は、第１図に示したセンスアンプ部、シリア
ルレジスタ部およびシリアルパスラインの一部の回路図
である。第９図は、ビデオＲＡＭの概要を示す概略図で
ある。第１０図は、フィールドメモリの概要を示す概略
図である。第１１図は、従来のビデオＲＡＭのブロック
図である。各第１２Ａ図および第１２Ｂ図は、データの
シリアル入力およびシリアル出力を説明するためのタイ
ミング図である。第１３図は、第１１図に示したビデオ
ＲＡＭの動作を説明するためのタイミング図である。第
１４図は、第１１図に示したビデオＲＡＭからのデータ
の読出しを示すタイミング図である。図において、１はビデオＲＡＭ、４はシリアルレジスタ
部、５はシリアルパスライン、６はシリアルデコーダ部
、７はカウンタ部、８はモードデコーダ部、７００ない
し７０７はカウンタユニット、８１０ないし８１６はラ
ッチ回路である。第２図第１３　！１第８図Ｒｉ＋１ｔ　　男手続補正書（自発）＼均

Claims

【特許請求の範囲】ストアされたデータ信号をシリアルに出力できる半導体
メモリ装置であって、データ信号をストアするための複数のメモリセルを含む
メモリセルアレイと、外部的に与えられるクロック信号に応答して、前記メモ
リセルを順次指定するための内部アドレス信号を発生す
るアドレス発生手段と、前記アドレス発生手段によって発生された内部アドレス
信号に応答して、指定されたメモリセルにストアされた
データ信号を読出す読出手段と、前記アドレス発生手段
により発生されるアドレス値の間隔を指定する間隔指定
信号を外部から受ける手段と、与えられた間隔指定信号に応答して、前記アドレス発生
手段により発生されるアドレス値の間隔を制御する間隔
制御手段とを含む、半導体メモリ装置。