JPH05182481A - 電気的に書込消去可能な半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 消去動作モードにおけるメモリセルのしきい
値電圧の分布範囲を狭くするとともにメモリセルデータ
の書換を容易かつ短時間で行なうことのできる不揮発性
半導体記憶装置を提供する。 【構成】 消去電圧パルスの印加の後、所定しきい値電
圧以下のメモリセルに対してそのしきい値変化量が小さ
くなる消去後書込を行なう。またこれに代えて、所定の
しきい値電圧以上のメモリセルに対してのみ消去電圧を
印加する。またさらに、プログラムモードの時間を短縮
するために、消去電圧パルスを印加した後データ“０”
およびデータ“１”の書込をプログラムデータに従って
実行する。このときデータ“０”のフローティングゲー
トへの電子の注入効率はデータ“１”のときのフローテ
ィングゲートへの電子注入効率よりも十分大きくされ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は電気的に書込消去可能
な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関し、特
に、複数バイトのメモリセルを同時に消去することので
きるフラッシュＥＥＰＲＯＭに関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭは、記憶情報を電気的に消
去しかつ書換えることができるとともに記憶情報を電源
遮断時においても保持することができるため、ＩＣカー
ドの記憶装置などに広く用いられている。ＥＥＰＲＯＭ
の１つに、複数バイトのメモリセルを同時に消去するこ
とのできるフラッシュＥＥＰＲＯＭ（以下、フラッシュ
メモリと称す）がある。

【０００３】図２１は、一般的なフラッシュメモリセル
の断面構造を示す図である。図２１において、フラッシ
ュメモリセルは、低不純物濃度のＰ^- 型の半導体基板１
の主表面に所定の間隔を有して形成される高不純物濃度
のＮ⁺ 型不純物領域２および３を含む。不純物領域２お
よび３はそれぞれドレイン領域およびソース領域を与え
る。このフラッシュメモリセルはさらに、不純物領域２
と不純物領域３の間のチャネル領域７上に約１００Ａ
（オングストローム）程度の極めて薄い膜厚の絶縁膜４
を介して形成されるフローティングゲート５と、フロー
ティングゲート５上に層間絶縁膜８を介して形成される
コントロールゲート６を含む。このフラッシュメモリセ
ルはフローティングゲート５とコントロールゲート６と
を備える２層ゲート構造を有する。フローティングゲー
ト５は、不純物領域２および３ならびにコントロールゲ
ート６と絶縁膜４および８をそれぞれ介して電気的に分
離される。

【０００４】フラッシュメモリセルはフローティングゲ
ート５に注入された電荷（電子）の蓄積量に従って情報
を記憶する。

【０００５】フローティングゲート５に電子が多く注入
されている状態においては、チャネル領域７には反転層
が形成されにくく、このためメモリセルのしきい値電圧
は高くなる。一方、フローティングゲート５から電子が
放出されている状態では、チャネル領域７には反転層が
形成されやすく、このメモリセルのしきい値電圧は低く
なる。ここで、メモリセルのしきい値電圧は、不純物領
域２と不純物領域３との間のチャネル領域７に低抵抗の
反転層が形成され、この不純物領域２と不純物領域３と
の間に電流が流れる状態を与える、コントロールゲート
６に印加される電圧を示す。

【０００６】図２２はコントロールゲート６に印加され
る電圧とフローティングゲート５の電子の注入／放出状
態との対応関係を示す図である。図２２に示すように、
フローティングゲート５に電子が注入されている状態で
はそのしきい値電圧は高く、コントロールゲート６に印
加される電圧がＶｇ０以上になるとソース−ドレイン電
流Ｉｄｓが流れる。この状態は書込状態と呼ばれ、デー
タ“０”が記憶された状態と定義される。

【０００７】フローティングゲート５から電子が放出さ
れた状態はそのしきい値電圧が低いため、コントロール
ゲート６へ印加される電圧ＶｇがＶｇ１以上となったと
きソース−ドレイン電流Ｉｄｓが流れる（Ｖｇ１＜Ｖｇ
０）。この状態は消去状態と呼ばれ、データ“１”を記
憶した状態と定義される。すなわち、フラッシュメモリ
セルにおいては、このフローティングゲート５の電子の
蓄積量（注入／放出）に従ってそのしきい値電圧が変化
することを利用して“１”および“０”の２値情報を記
憶する。過消去状態については後に説明する。

【０００８】次に、この図２１に示すフラッシュメモリ
セルの一般的なデータ書込および消去動作について説明
する。通常データの書換え時においては消去動作が先に
行なわれ、次いでデータの書込が行なわれる。

【０００９】データ書込時においては、ドレイン領域と
なる不純物領域２に対し通常６Ｖ程度の書込電圧が印加
され、コントロールゲート６に通常１２Ｖ程度の高電圧
が印加され、不純物領域３は接地される。この状態にお
いては、コントロールゲート６の高電圧はしきい値電圧
Ｖｇ０よりも十分高いため、チャネル領域７に反転層が
形成されソース−ドレイン電流Ｉｄｓが流れる。このと
き、不純物領域２には高電界によりアバランシェ降伏現
象が生じ、ソース−ドレイン電流の電子が励起され、ホ
ットエレクトロンとなる。このホットエレクトロンはコ
ントロールゲート６とドレイン不純物領域２との間に印
加された高電界によりフローティングゲート５方向へ加
速されてフローティングゲート５に注入される。これに
より、フラッシュメモリセルのしきい値電圧が上昇し書
込状態が実現される。

【００１０】消去動作時においては、ソース不純物領域
３に高電圧（１２Ｖ程度）が印加され、コントロールゲ
ート６は接地され、またドレイン不純物領域２はフロー
ティング状態とされる。この状態においては、フローテ
ィングゲート５とソース不純物領域３との間に薄いゲー
ト絶縁膜４を介して高電界が発生し、この高電界により
フローティングゲート５から電子がトンネル電流となっ
てソース不純物領域３へ放出され、フラッシュメモリセ
ルのしきい値電圧が下降し、消去状態が実現される。

【００１１】フラッシュメモリは、図２１に示す構造の
フラッシュメモリセルを行列状のマトリクスに配列した
メモリセルアレイを含む。このメモリセルアレイ内のメ
モリセルに所望のデータを記憶させることにより記憶装
置として機能する。

【００１２】図２３は一般的なフラッシュメモリの全体
の構成を示す図である。図２３において、フラッシュメ
モリ１００は、行および列のマトリクス状に配列された
複数のフラッシュメモリセルを備えるメモリセルアレイ
１１０を含む。図２３においては図面を簡略化するため
に、メモリセルアレイ１１０は、２行２列に配列された
４個のフラッシュメモリセル１６、１７、１８および１
９を含むように示される。メモリセルアレイ１１０にお
いては、各々に１行のメモリセルが接続されるワード線
Ｗ（Ｗ０、Ｗ１）と、各々に１列のフラッシュメモリセ
ルが接続されるビット線Ｂ（Ｂ０、Ｂ１）が配設され
る。

【００１３】フラッシュメモリ１００はさらに、与えら
れたアドレス信号（これはチップ外部から与えられても
よく、また同一チップ上に形成された演算処理装置から
与えられてもよい）を受けて内部アドレス信号を発生す
るアドレスバッファ８と、アドレスバッファ８からの内
部行アドレス信号をデコードして対応のワード線を選択
するＸデコーダ１２と、アドレスバッファ８からの内部
列アドレス信号をデコードしてメモリセルアレイ１１０
の対応の列を選択する列選択信号Ｙ（Ｙ１、Ｙ０）を発
生するＹデコーダ９と、Ｘデコーダ１２およびＹデコー
ダ９により選択されたメモリセルの記憶データを検知し
かつ増幅するセンスアンプ１５と、選択されたメモリセ
ルへ情報を書込むための書込回路２０と、装置外部とデ
ータの入出力を行なうデータ入出力バッファ２１を含
む。

【００１４】センスアンプ１５および書込回路２０とメ
モリセルアレイ１１０のビット線Ｂとの間には、Ｙデコ
ーダ９からの列選択信号Ｙに従って対応のビット線をセ
ンスアンプ１５または書込回路２０へ接続する列選択ゲ
ート回路１２０が設けられる。列選択ゲート回路１２０
は、ビット線Ｂ０に対して設けられ列選択信号Ｙ０に応
答して導通状態となるＹゲートトランジスタ１０と、ビ
ット線Ｂ１に対して設けられ、列選択信号Ｙ１に応答し
て導通状態となるＹゲートトランジスタ１１を含むよう
に示される。

【００１５】センスアンプ１５はデータ読出時において
選択ビット線へ読出電圧を与えるとともにこのビット線
を流れる電流の有無を検出して選択メモリセルの情報を
増幅した後データ入出力バッファ２１に含まれる出力回
路へその増幅信号を伝達する。このセンスアンプ１５に
より検知／増幅されたデータはまた後に説明するベリフ
ァイ動作のために書込／消去制御回路２５へも与えられ
る。書込回路２０は、データ入出力バッファ２１に含ま
れる入力バッファからの書込データに従って、選択され
たビット線へ書込データに対応する電圧を与える。

【００１６】フラッシュメモリ１００はさらに、外部制
御信号、すなわち、チップイネーブル信号ＣＥ、アウト
プットイネーブル信号ＯＥおよびライトイネーブル信号
ＷＥに応答して各種内部制御信号を発生するとともに書
込動作および消去動作を制御する書込／消去制御回路２
５と、書込／消去制御回路２５の選択信号に応答して外
部から与えられる高電圧Ｖｐｐおよび動作電源電圧Ｖｃ
ｃのいずれかを選択するＶｐｐ／Ｖｃｃ切換回路２２
と、書込／消去制御回路２５からの制御の下に、フラッ
シュメモリの動作モードに応じてワード線へ印加される
電圧を変更するワード線電圧変更回路２３と、書込／消
去制御回路２５の制御の下にメモリセルの各ソースへ動
作モードに応じた電圧を印加するソース電位発生回路２
４を含む。

【００１７】メモリセルアレイ１１０においては、一度
にアクセスされる単位（たとえば１バイト）のメモリセ
ルに対して１本のソース線Ｓｉ（Ｓ１、Ｓ２）が設けら
れており、このソース線Ｓｉは共通ソース線Ｓを介して
ソース電位発生回路２４へ接続される。すなわち、列方
向に配列されたアクセス単位のメモリセルは同じソース
線Ｓｉに接続される。このようにアクセス単位のメモリ
セルに対し１本のソース線を設ける構成とすることによ
り、ソース線の配線面積を低減し高集積化を図る。

【００１８】ワード線電圧変更回路２３から発生される
電圧はＸデコーダ１２へ与えられる。Ｘデコーダ１２は
このワード線電圧変更回路２３からの電圧をワード線駆
動信号として選択されたワード線上へ伝達する。

【００１９】高電圧Ｖｐｐは通常１２Ｖであり、動作電
源電圧Ｖｃｃは通常５Ｖである。ソース電位発生回路２
４は消去モード時に高電圧Ｖｐｐを発生してソース線Ｓ
ｉへ伝達し、書込および読出動作モード時においてはソ
ース線Ｓｉを接地電位へ接続する。

【００２０】書込回路２０は、データ“０”（書込状態
に対応）の書込時には書込高電圧（高電圧Ｖｐｐよりも
低い６Ｖ程度）を出力し、消去状態に対応するデータ
（“１”）の書込時には接地電位レベルの電圧を発生す
る。

【００２１】ワード線電圧変更回路２３は、種々の動作
モードに応じて高電圧Ｖｐｐ、動作電源電圧Ｖｃｃ、書
込ベリファイ電圧Ｖｗｒ、消去ベリファイ電圧Ｖｅｒを
発生する。

【００２２】図２４は、図２３に示すワード線電圧変更
回路の具体的構成を示す図である。図２４において、ワ
ード線電圧変更回路２３は、Ｖｐｐ／Ｖｃｃ切換回路２
２からの電圧Ｖｐｐ／Ｖｃｃを受けるノードＮＤ１と接
地電位との間に直列に接続される抵抗３５および３６と
ｎチャネルＭＯＳ（絶縁ゲート型電界効果）トランジス
タ３４を含む。ここで、“Ｖｐｐ／Ｖｃｃ”は、電圧Ｖ
ｐｐまたは電圧Ｖｃｃのいずれか一方を示す。抵抗３５
および３６はそれぞれ抵抗値Ｒ１およびＲ２を有する。
トランジスタ３４はベリファイ信号ＶＲＦＹに応答して
導通状態となる。抵抗３５と抵抗３６との接続点である
ノードＮＤ２から電圧Ｖｐｐ／Ｖｃｃまたはベリファイ
電圧が出力される。

【００２３】ベリファイ信号ＶＲＦＹは、消去動作モー
ドにおいてメモリセルが確実に消去状態となっているか
否かを調べるベリファイサイクルおよびデータ書込動作
時において選択メモリセルへ確実に書込データが書込ま
れたか否かを調べるベリファイサイクル時に“Ｈ”レベ
ルの活性状態となる。

【００２４】ワード線電圧変更回路２３はさらに、ベリ
ファイ信号ＶＲＦＹを反転するインバータ回路３７と、
インバータ回路３７およびＶｐｐスイッチ３８の出力に
応答して活性化され、電圧Ｖｐｐ／Ｖｃｃを伝達するＶ
ｐｐスイッチ３８と、入力線４７ａ上の電圧と入力線４
７ｂ上の電圧とを比較する比較回路４７と、比較回路４
７の出力線４７ｃ上の電圧に応答して導通状態となり、
電圧Ｖｐｐ／Ｖｃｃを信号線２３ａを介してＸデコーダ
２２（図２３参照）へ伝達するｐチャネルＭＯＳトラン
ジスタ２９と、インバータ回路３７の出力に応答して出
力線４７ｃを接地電位へリセットするｎチャネルＭＯＳ
トランジスタ３０を含む。

【００２５】比較回路４７は、Ｖｐｐスイッチ３８の出
力信号に応答して選択的に電圧Ｖｐｐ／Ｖｃｃをノード
ＮＤ３へ伝達するｐチャネルＭＯＳトランジスタ２６
と、ノードＮＤ３とノードＮＤ４との間に設けられるｐ
チャネルＭＯＳトランジスタ２７と、ノードＮＤ３とノ
ードＮＤ５との間に設けられるｐチャネルＭＯＳトラン
ジスタ２８と、ノードＮＤ４とノードＮＤ６との間に設
けられるｎチャネルＭＯＳトランジスタ３２と、ノード
ＮＤ５とノードＮＤ６との間に設けられるｎチャネルＭ
ＯＳトランジスタ３１と、ノードＮＤ６と接地電位との
間に接続されるｎチャネルＭＯＳトランジスタ３３を含
む。

【００２６】ノードＮＤ４はトランジスタ２７および２
８のゲートへ接続される。これによりトランジスタ２７
および２８はカレントミラー回路を構成し、トランジス
タ２７とトランジスタ２８には同一量の電流が流れる。
トランジスタ３１のゲートは入力線４７ａを介してノー
ドＮＤ２に接続される。トランジスタ３２のゲートは入
力線４７ｂを介して信号線２３ａへ接続される。トラン
ジスタ３３のゲートへはベリファイ信号ＶＲＦＹが与え
られる。比較回路４７は、ベリファイ信号ＶＲＦＹに応
答して活性化され、信号線４７ａ上の電圧と信号線２３
ａおよび４７ｂ上の電圧とを同一に設定する機能を備え
る。

【００２７】図２５はこの図２４に示すＶｐｐスイッチ
３８の具体的構成を示す図である。図２５において、Ｖ
ｐｐスイッチ３８は、入力信号（Ｖｐｐスイッチ活性化
信号）を反転するインバータ回路１４５と、そのゲート
が動作電源電圧Ｖｃｃに結合され、インバータ回路１４
５の出力を伝達するｎチャネルＭＯＳトランジスタ１４
３と、トランジスタ１４３から伝達された信号を反転す
るインバータを構成するｐチャネルＭＯＳトランジスタ
１４１およびｎチャネルＭＯＳトランジスタ１４４と、
出力ノードＮＤ１０上の信号電位に応答して電圧Ｖｐｐ
／ＶｃｃをノードＮＤ１１へ伝達するｐチャネルＭＯＳ
トランジスタ１４２を含む。

【００２８】トランジスタ１４１の一方導通端子（ソー
ス端子）へは電圧Ｖｐｐ／Ｖｃｃが伝達される。トラン
ジスタ１４３は、ノードＮＤ１１が高電圧Ｖｐｐレベル
となったとき、この高電圧Ｖｐｐがインバータ回路１４
５の出力へ印加されるのを防止する機能を備える。この
フラッシュメモリ全体の動作を説明する前にワード線電
圧変更回路２３の動作について図２４および図２５を参
照して説明する。

【００２９】ベリファイ動作を行なわない場合、すなわ
ち消去動作、データ書込およびデータ読出動作各モード
時においてはベリファイ信号ＶＲＦＹは接地電位レベル
の“Ｌ”にある。この状態では、トランジスタ３３およ
び３４がオフ状態となり、一方トランジスタ３０がイン
バータ回路３７からの“Ｈ”（動作電源電圧Ｖｃｃレベ
ル）の信号によりオン状態となる。

【００３０】トランジスタ３３がオフ状態となることに
より、比較回路４７には電流が流れず、不活性状態とな
る。トランジスタ３４がオフ状態となると、抵抗３５お
よび３６には電流が流れず、ノードＮＤ２からはノード
ＮＤ１へ与えられた電圧Ｖｐｐ／Ｖｃｃが出力される。
一方、トランジスタ３０がオン状態となることにより、
信号線４７ｃの電位が接地電位レベルの“Ｌ”となり、
トランジスタ２９がオン状態となり、信号線２３ａへは
電圧Ｖｐｐ／Ｖｃｃが伝達される。

【００３１】ベリファイ動作モード時においてはベリフ
ァイ信号ＶＲＦＹが動作電源電圧Ｖｃｃレベルの“Ｈ”
となる。これにより、トランジスタ３３および３４がオ
ン状態となり、一方、トランジスタ３０がインバータ回
路３７の出力によりオフ状態となる。この状態において
は、抵抗３５および３６に電流が流れるため、ノードＮ
Ｄ２からはノードＮＤ１へ与えられた電圧Ｖｐｐ／Ｖｃ
ｃを抵抗値Ｒ１およびＲ２で抵抗分割した電圧が与えら
れる。ノードＮＤ２の電圧は信号線４７ａを介して比較
回路４７のトランジスタ３１のゲートへ与えられる。ト
ランジスタ３３はオン状態であるため、この比較回路４
７は比較動作を実行する。

【００３２】Ｖｐｐスイッチ３８は、インバータ回路３
７の出力が“Ｌ”であるため、インバータ回路１４５の
出力が“Ｈ”となる。これによりトランジスタ１４４が
オン状態となり、ノードＮＤ１０の電位はローレベルと
なる。今、トランジスタ１４１へ電圧Ｖｐｐが与えられ
ており、ノードＮＤ１１の電位が電圧Ｖｃｃレベルであ
る場合にはトランジスタ１４１がオン状態となり、この
トランジスタ１４１および１４４を介して電流が流れ
る。しかしながら、ノードＮＤ１０の電位レベルがロー
レベルとなると、トランジスタ１４２がオン状態とな
り、ノードＮＤ１１へ電圧Ｖｐｐ／Ｖｃｃを伝達する。
これによりトランジスタ１４１は確実にオフ状態に設定
され、ノードＮＤ１０は接地電位レベルの“Ｌ”とな
る。これに応答して比較回路４７のトランジスタ２６が
オン状態となり、ノードＮＤ３の電位はＶｐｐ／Ｖｃｃ
となる。

【００３３】トランジスタ３１は入力線４７ａ上の電圧
（以下、消去ベリファイ電圧Ｖｅｒと称す）に応じてオ
ン状態となり、ノードＮＤ５の電位は、ノードＮＤ３と
ノードＮＤ６の間の電圧をトランジスタ２８および３１
のオン抵抗で抵抗分割した値となる。このとき出力線４
７ｃ上の電圧は接地電位レベルよりも高くなり、応じて
トランジスタ２９がオフ状態へ近づき、その抵抗値が大
きくなり、信号線２３ａ上の電圧を電圧Ｖｐｐ／Ｖｃｃ
より低下させる。信号線２３ａ上の電圧はトランジスタ
３２のゲートへ与えられる。トランジスタ３２はこの信
号線２３ａ上の電圧の低下に伴ってその抵抗値が上昇
し、ノードＮＤ４の電位を上昇させる。

【００３４】このノードＮＤ４の電位上昇はトランジス
タ２７および２８のゲートへフィードバックされる。こ
れによりトランジスタ２７および２８の抵抗値が大きく
なり、トランジスタ２７および２８を介して流れる電流
量が小さくなる。これによりノードＮＤ５の電位が低下
し、信号線４７ｃを介してトランジスタ２９の抵抗値を
低下させ、信号線２３ａ上の電圧を上昇させる。

【００３５】すなわち、この比較回路４７は、その動作
時においては、入力線４７ａへ与えられる消去ベリファ
イ電圧Ｖｅｒと信号線２３ａ上に伝達される電圧とが等
しくなるように動作する。したがって、Ｘデコーダへは
信号線２３ａを介して抵抗値Ｒ１およびＲ２により決定
される電圧が伝達される。この抵抗値Ｒ１およびＲ２を
適当に設定することにより所望の電圧レベルの消去ベリ
ファイ電圧を生成することができる。

【００３６】なお、ベリファイ信号ＶＲＦＹがローレベ
ルの状態のときに、図２５に示すＶｐｐスイッチ３８に
おいてはノードＮＤ１１が接地電位レベルのローレベル
となり、ノードＮＤ１０には電圧Ｖｐｐ／Ｖｃｃレベル
の電圧が発生され、トランジスタ１４２はオフ状態とな
る。これにより、比較回路４７のトランジスタ２６は電
圧Ｖｐｐ／Ｖｃｃいずれにもかかわらずそのソースとゲ
ートの電位が同じとなるためオフ状態に設定され、信号
線４７ｃがリセットされた状態においてもこの信号線４
７ｃからトランジスタ３０へ電流が流れることはない。

【００３７】次に図２３に戻ってフラッシュメモリの全
体の動作について説明する。メモリセルへのデータの書
込は制御信号、すなわちチップイネーブル信号ＣＥおよ
びライトイネーブル信号ＷＥにより起動される。外部デ
ータの選択されたメモリセルへの書込動作は、メモリセ
ルの消去を行なう消去動作モードと選択メモリセルへ実
際にデータを書込む書込動作モードとを含む。以下の説
明においては、この消去動作モードと書込動作モード両
者を合せてプログラムモードと称す。まず、プログラム
モードのうちの書込動作モードについて先に説明する。

【００３８】書込動作モード時においては、Ｖｐｐ／Ｖ
ｃｃ切換回路２２は書込／消去制御回路２５の制御の下
に高電圧Ｖｐｐを発生する。またワード線電圧変更回路
２３は、ベリファイモードではないためベリファイ信号
が“Ｌ”であり、高電圧Ｖｐｐを発生してＸデコーダ１
２へ与える。ソース電位発生回路２４は、書込／消去制
御回路２５の制御の下に共通ソース線Ｓを接地電位に接
続する。これにより各ソース線Ｓｉ（Ｓ１、Ｓ２）は接
地電位に設定される。

【００３９】アドレスバッファ８は、書込／消去制御回
路２５によりアドレスストローブタイミングを決定さ
れ、与えられたアドレス信号から内部アドレス信号を発
生する。今、ワード線Ｗ０とビット線Ｂ０が選択される
状態を想定する。この場合、Ｘデコーダ１２はワード線
Ｗ０上にワード線電圧変更回路２３から伝達された高電
圧Ｖｐｐを伝達する。Ｙデコーダ９は、列選択信号Ｙ０
をハイレベルに立上げる。この列選択信号Ｙ０のハイレ
ベルは、書込高電圧が電源電圧Ｖｃｃよりも高い電圧で
あり、この電圧を通過させるために動作電源電圧Ｖｃｃ
よりも高いレベルである。このＹデコーダ９が書込高電
圧を発生する構成は、図２４に示すワード線電圧変更回
路２３と同様、電圧Ｖｐｐを抵抗分割して発生する構成
が用いられてもよい。

【００４０】データ入出力バッファ２１は、書込／消去
制御回路２５の制御の下に外部からの書込データＤを受
け内部データを生成して書込回路２０へ与える。書込回
路２０はこの書込／消去制御回路２５の制御の下に、デ
ータ“０”を書込むときには書込高電圧（通常６Ｖ程
度）を発生する。データ“１”の場合には接地電位レベ
ルの信号を発生する。列選択信号Ｙ０により列選択ゲー
ト１２０に含まれるＹゲートトランジスタ１０が導通状
態となり、ビット線Ｂ０上へ書込高電圧を印加する。こ
れにより、メモリセル１６のコントロールゲートとドレ
インとの間に高電界が印加され、フローティングゲート
へのホットエレクトロンの注入が行なわれる。これによ
り、メモリセル１６のしきい値電圧が上昇し、書込状態
となり、データ“０”を記憶する。データ“１”を書込
む場合にはドレインには高電界は印加されないため、ホ
ットエレクトロンは生じず、フローティングゲートへの
電荷の注入／放出は生じない。このデータ“１”の書込
みを特に行なわないのは、このデータ書込に先立ってメ
モリセルは消去状態（データ“１”記憶状態）に設定さ
れているためである。

【００４１】次に、このメモリセルを消去状態に設定す
るためにデータ書込動作に先立って実行される消去動作
モードについて図２６に示すフロー図を参照して説明す
る。

【００４２】書込／消去制御回路２５はチップイネーブ
ル信号ＣＥおよびライトイネーブルＷＥがともに活性状
態となるとまず消去動作モードに入る。フラッシュメモ
リにおいては、この消去動作モードにおいてすべてのメ
モリセルが同時に消去される。このとき、すべてのメモ
リセルのしきい値電圧を揃えるために、まずすべてのメ
モリセルに対しデータ“０”を書込む消去前書込が行な
われる（図２６ステップＳ５０１）。

【００４３】この消去前書込サイクルにおいては、書込
回路２０は書込高電圧を発生し、Ｘデコーダ１２はすべ
てのワード線（Ｗ０、Ｗ１）を選択し、Ｙデコーダ９は
すべての列選択信号Ｙ（Ｙ１、Ｙ０）を活性状態に設定
する。ワード線電圧変更回路２３は、高電圧Ｖｐｐを発
生してＸデコーダ１２へ与える。ソース電位発生回路２
４は接地電位を発生して共通ソース線Ｓへ伝達する。こ
れにより、すべてのメモリセル１６、１７、１８および
１９のドレインに書込高電圧が印加され、コントロール
ゲートに高電圧Ｖｐｐが印加され、ソースが接地電位に
設定される。その結果、すべてのメモリセルはデータ
“０”が書込まれた書込状態に設定される。このすべて
のメモリセルへの書込を行なってそのしきい値電圧を高
くする動作は消去前書込動作と呼ばれる。

【００４４】この消去前書込動作完了後、すべてのメモ
リセルを消去状態に設定する。このとき、Ｘデコーダ１
２はすべてのワード線Ｗ０、Ｗ１を非選択状態とし、そ
の電位を接地電位レベルに設定する。またＹデコーダ９
も不作動状態とされ、列選択信号Ｙ０およびＹ１が
“Ｌ”に設定される。これにより、ビット線Ｂ０、およ
びＢ１がフローティング状態に設定される。一方、ソー
ス電位発生回路２４は書込／消去制御回路２５の制御の
下に高電圧Ｖｐｐを所定の期間発生して共通ソース線Ｓ
へ与える。この所定の期間発生される高電圧Ｖｐｐはパ
ルス状の信号であり消去電圧パルスと呼ばれる。この消
去電圧パルスの印加により、各メモリセルにおいては、
フローティングゲートからソースへトンネル効果により
電子が引抜かれ、メモリセルのしきい値電圧が下降する
（ステップＳ５０２）。

【００４５】次いで、メモリセルが消去状態に設定され
たか否かを確認するためのベリファイ動作が実行され
る。このベリファイサイクルにおいては、ソース電位発
生回路２４は接地電位へ共通ソース線Ｓを接続する（ス
テップＳ５０３）。

【００４６】次いで、Ｘデコーダ１２およびＹデコーダ
９は０番地のメモリセルを選択する（ステップＳ５０
４）。この選択された０番地のメモリセルが接続される
ワード線へはＸデコーダ１２を介してワード線電圧変更
回路２３から消去ベリファイ電圧Ｖｅｒが伝達される。
すなわち、図２４において、ベリファイ信号ＶＲＦＹが
“Ｈ”であり、信号線２３ａからベリファイ電圧Ｖｅｒ
が発生される。

【００４７】今、０番地のメモリセルがメモリセル１６
であるとする。この０番地のメモリセル１６のデータが
センスアンプ１５で検知増幅された後書込／消去制御回
路２５へ伝達される。書込／消去制御回路２５は、この
センスアンプ１５から与えられたデータが消去状態を示
すデータ“１”であるか否かを判別する（ステップＳ５
０６）。読出データがデータ“１”であれば、そのメモ
リセルのしきい値電圧は消去ベリファイ電圧Ｖｅｒより
も低いことを示しており、そのメモリセルが消去状態に
あることを示している。この場合、書込／消去制御回路
２５は選択されたメモリセルの番地が最終番地であるか
否かを判別し（ステップＳ５０７）、最終番地でない場
合にその番地を１増加させて（ステップＳ５０８）、ス
テップＳ５０６へ戻る。ステップＳ５０７において最後
の番地のメモリセルがデータ“１”を記憶していると判
別された場合には消去動作モードが終了する。

【００４８】一方、ステップＳ５０６においてある番地
において読出データが“１”でないと書込／消去制御回
路２５において判別された場合、そのメモリセルは所望
の消去ベリファイ電圧以下のしきい値電圧を有していな
いため、そのメモリセルは消去状態にないと判定され、
ステップＳ５０２へ戻る。すなわち、ソース電位発生回
路２４からソース線へ高電圧の消去電圧パルスが印加さ
れ、各メモリセルに対する消去動作が実行される。この
後再び０番地からのメモリセルを選択してその記憶デー
タを読出し、すべてのメモリセルのしきい値電圧が消去
ベリファイ電圧以下であることが確認されるまでこの動
作が繰り返し行なわれる。

【００４９】ここで、消去ベリファイ電圧Ｖｅｒは通常
のデータ読出時にワード線へ伝達される電圧よりも低く
設定されている。

【００５０】

【発明が解決しようとする課題】フラッシュメモリセル
においては、フローティングゲートからの電子の放出に
より消去状態が実現される。この電子の放出はフローテ
ィングゲートとソース領域との間にトンネル電流を生じ
させることにより行なわれる。電子の放出量は、フロー
ティングゲートとソース領域との間に印加される消去電
圧パルスの高さおよび幅とその印加回数に依存する。

【００５１】上述の消去動作モードにおいては、消去前
書込を行なってメモリセルのしきい値電圧を揃えた後、
消去電圧パルスの印加およびベリファイを行なうことに
より、メモリセルのしきい値電圧を所定の値（消去ベリ
ファイ電圧）以下に下降させている。

【００５２】ソース線はアクセス単位（たとえば１バイ
ト）のメモリセルに対し共通に設けられる。ソース領域
とこのソース線とを接続するためには配線が必要とされ
るが、このためソース抵抗が存在する。このソース抵抗
によりアクセス単位内のメモリセルにおいてソース電位
が異なる状態が生じる。したがって、アクセス単位内の
メモリセルにおいてもその消去時における電子放出量が
異なり、消去特性にばらつきが生じる。

【００５３】また、メモリセルアレイにおいて、局所的
な要因として、ゲート絶縁膜の変動、またチャネル面積
の変動などがその製造プロセスにおける変動により生じ
ることもある。この場合においても、またメモリセルの
消去特性にばらつきが生じる。

【００５４】このようなメモリセルの消去特性において
ばらつきが生じた場合、消去電圧パルスの印加により、
メモリセルのフローティングゲートから電子が過剰に引
抜かれる状態が生じる。

【００５５】このフローティングゲートから過剰に電子
が引抜かれた状態は過消去状態と呼ばれ、その過消去さ
れたメモリセルのしきい値電圧はデプレッション状態を
示す。ここで、「デプレッション状態」は、コントロー
ルゲートへ接地電位が印加された状態においてメモリセ
ルにソース−ドレイン電流が流れる状態を示す。

【００５６】すなわち、図２７に示すように、消去前書
込を行ないメモリセルのしきい値電圧を所定の範囲内に
揃えた後消去を行なって、各メモリセルのしきい値電圧
を消去ベリファイ電圧Ｖｅｒ以下に設定した場合、図２
７において破線で示すように過消去されたメモリセルが
存在する。また、ベリファイ時に未消去セルが見出され
たとき、再度消去電圧パルスが印加される。これは消去
状態のセルへも印加されるため、また過消去の原因とな
る。

【００５７】この過消去されたメモリセルが存在した場
合、正確なデータの読出を行なうことができないという
問題が生じる。

【００５８】この過消去されたメモリセルの問題を図２
８を参照して説明する。図２８においては３本のワード
線ＷＬ１、ＷＬ２、およびＷＬ３とビット線ＢＬとの交
点に配設されたメモリセルＦＭ１、ＦＭ２、およびＦＭ
３を配設した状態を示す。メモリセルＦＭ１はデータ
“１”を格納しており、消去状態にある。メモリセルＦ
Ｍ２は過消去された状態にあり、図２８においてはデー
タ“１１”を記憶する状態として示す。メモリセルＦＭ
３は書込状態にあり、データ“０”を記憶する。

【００５９】データ読出時においては、与えられたアド
レスに従って選択ワード線上に動作電源電圧Ｖｃｃ程度
の電圧が伝達され、一方ビット線ＢＬ上には電流を生じ
させるための読出電圧が印加される。このビット線ＢＬ
における電流の有無をセンスアンプにより検出すること
によりデータの読出が行なわれる。今、メモリセルＦＭ
２は過消去された状態にある。したがって、ワード線Ｗ
Ｌ２の選択・非選択にかかわらず、このメモリセルＦＭ
２は常時導通状態にある。今、メモリセルＦＭ３が選択
された状態を考える。メモリセルＦＭ３はデータ“０”
を記憶しており、ワード線ＷＬ３が選択されてもこのメ
モリセルＦＭ３は非導通状態である。しかしながら、こ
の場合ワード線ＷＬ２が非選択状態であってもメモリセ
ルＦＭ２は導通状態であり、ビット線ＢＬからソース線
ＳＬへ電流が流れ、メモリセルＦＭ３は消去状態にある
データ“１”を格納していると判断される。すなわちデ
ータ“０”がデータ“１”と誤って読出され、信頼性の
高いフラッシュメモリを得ることができない。

【００６０】また、データをメモリセルへ実際に書込む
ためはに、前述の消去動作モードが行なわれた後、実際
にメモリセルへデータを書込むための書込動作モードが
実行される。

【００６１】すなわち、図２９に示すように、プログラ
ムモードは、消去動作モードを実行するシーケンスと書
込動作モードを実行するシーケンスとを必要とする。消
去動作モードは、図２６に示すフローと同様であるが、
図２９においては少し簡略化して示す。すなわち、消去
動作モードにおいては、消去前書込（ステップＳ６０
２）が行なわれた後、消去パルスを印加してメモリセル
のしきい値電圧を低下させ（ステップＳ６０３）、次い
でメモリセルが所定のしきい値電圧以下になっているか
を判別する消去ベリファイが実行され（ステップＳ６０
４）、すべてのメモリセルの消去状態にあることが確認
されると消去動作モードが完了する（ステップＳ６０
６）。

【００６２】この消去動作モードが終了した後、新たに
書込動作モードが始まる（ステップＳ６０８）。この書
込動作モードにおいては、まず書込回路２０へ書込デー
タを与え、この書込回路２０からデータ“０”が書込ま
れるメモリセルに対し書込パルスが印加される（ステッ
プＳ６１０）。この書込パルスは、ワード線に高電圧Ｖ
ｐｐを印加した状態で、所定の書込高電圧をパルス状に
印加する。この書込パルスを印加した後、書込まれたデ
ータの内容を読出す。この書込データの内容を読出す場
合には、選択ワード線上へは動作電源電圧Ｖｃｃ（通常
読出モード時においてワード線へ印加される電圧レベ
ル）よりも少し高い書込ベリファイ電圧が印加される。
この書込まれたメモリセルのデータを読出し、書込デー
タが一致していない場合には、再度選択メモリセルへの
書込パルスの印加が実行され、再び書込ベリファイが実
行される（ステップＳ６１２）。書込データと選択され
たメモリセルの記憶データの一致／不一致は図２３に示
す書込／消去制御回路２５において行なわれる。この書
込ベリファイサイクルにおいて記憶データと書込データ
とが一致したならば選択メモリセルへのデータの書込が
終了する。この書込動作モードは、書込まれるべきメモ
リセルに対しすべて実行される。したがって、従来のフ
ラッシュメモリにおいては、プログラムモードの時間が
長くなるという問題が生じる。

【００６３】特に、消去動作モードにおいてはすべての
メモリセルを消去状態に設定した後各メモリセルが消去
状態に設定されているか否かを判別する消去ベリファイ
が必要とされる。このため消去動作モードに要する時間
が特に長くなるという問題が生じる。

【００６４】また書込動作モードにおいては、データ書
込単位（通常１バイト単位）ごとに書込が行なわれる
が、通常、データの書込は１バイトのメモリセルに対し
てのみ実行されるものではなく、複数バイトのメモリセ
ルに対するデータの書込が順次行なわれるためまた同様
に書込動作モードに要する時間も長くなる。

【００６５】また、この消去動作モードと書込動作モー
ドとはともに書込／消去制御回路の下に実行されるもの
の、消去動作モードと書込動作モードとは互いに独立な
動作シーケンスを有しており、そのため制御動作が複雑
となり、プログラム動作が煩雑になるという問題が生じ
る。

【００６６】それゆえ、この発明の目的は、メモリセル
へ容易かつ確実に短時間でデータを書込むことのできる
不揮発性半導体記憶装置を提供することである。

【００６７】この発明の他の目的は消去動作モードに要
する時間を短縮することのできる不揮発性半導体記憶装
置を提供することである。

【００６８】この発明のさらに他の目的は、メモリセル
の消去特性がばらついても安定かつ確実に消去動作を行
なうことのできる不揮発性半導体記憶装置を提供するこ
とである。

【００６９】

【課題を解決するための手段】請求項１記載の発明の不
揮発性半導体記憶装置は、行および列からなるマトリク
ス状に配列され、各々がフローティングゲート型トラン
ジスタで構成されかつこのフローティングゲートの蓄積
電荷量に従って書込状態と消去状態とを表わすデータを
格納する複数のメモリセルが設けられるメモリセルアレ
イと、このメモリセルアレイの各行に対応して配設さ
れ、各々に対応の行のメモリセルが接続される複数のワ
ード線と、このメモリセルアレイの各列に対応して配設
され、各々に対応の列のメモリセルが接続される複数の
ビット線と、与えられたアドレス信号に応答して対応の
メモリセルを選択するメモリセル選択手段と、消去動作
モード時において、メモリセル選択手段により選択され
たメモリセルへ消去電圧を印加する消去手段と、この消
去電圧の印加の後、消去電圧を印加されたメモリセルの
しきい値電圧が所定値以下となっているか否かを判別す
る判別手段と、この判別手段によりそのしきい値電圧が
所定値以下と判別されたメモリセルに対し、そのしきい
値電圧がすべて上記所定値以上かつ上記書込状態を表現
するしきい値電圧未満となるまでしきい値修正電圧を印
加する修正手段を備える。

【００７０】請求項２記載の不揮発性半導体記憶装置
は、行および列からなるマトリクス状に配列され、各々
がフローティングゲート型トランジスタを有しかつこの
フローティングゲートの蓄積電荷量に従って書込状態と
消去状態とをそれぞれ表わすデータを格納するメモリセ
ルを備えるメモリセルアレイと、このメモリセルアレイ
の各行に対応して配設され、各々に対応の行のメモリセ
ルが接続される複数のワード線と、このメモリセルアレ
イの各列に対応して配設され、各々に対応の列のメモリ
セルが接続される複数のビット線と、プログラムされる
べきメモリセルを選択するメモリセル線選択手段と、こ
のメモリセル選択手段により選択されたメモリセルが所
定のしきい値電圧以上のしきい値電圧を有しているか否
かを判別する判別手段と、各ビット線に対応して設けら
れ、対応のビット線に接続されるメモリセルに対する前
記判別手段の判別結果を示すデータを格納する判別デー
タ格納手段と、この判別データ格納手段が格納するデー
タに応答して、前記メモリセル選択手段により選択され
たメモリセルへ選択的に消去電圧を印加し、これにより
選択されたワード線に接続されるメモリセルのしきい値
電圧をすべて前記所定のしきい値電圧以下に設定するし
きい値電圧修正手段を備える。

【００７１】請求項３記載の不揮発性半導体記憶装置
は、フローティングゲート型トランジスタからなるメモ
リセルが行および列からなるマトリクス状に配列された
メモリセルアレイと、このメモリセルアレイの各行に対
応して配設され、各々に対応の行のメモリセルが接続さ
れる複数のワード線と、メモリセルアレイの各列に対応
して配設され、各々に対応の列のメモリセルが接続され
る複数のビット線と、プログラムモード時において、プ
ログラムされるべきメモリセルへ消去電圧を印加し、こ
のプログラムされるべきメモリセルをすべて消去状態に
設定する消去手段と、消去手段によるメモリセルの消去
の後、プログラムデータに従ってプログラムされるべき
メモリセルへ対応のデータを書込むデータ書込手段を含
む。

【００７２】請求項４記載の不揮発性半導体記憶装置
は、この請求項３記載の不揮発性半導体記憶装置におい
てデータ書込手段が、書込状態を表わす第１の論理値の
データ書込時と消去状態を示す第２の論理値のデータを
メモリセルへ書込む時とで、フローティングゲートへの
電荷注入効率が異なるようにされた電荷注入手段を含
む。

【００７３】好ましくは、消去状態を表わす第２の論理
値データの書込時における電荷注入効率は、第１の論理
値のデータ書込時における電荷注入効率よりも小さくさ
れる。

【００７４】

【作用】請求項１記載の不揮発性半導体記憶装置におい
ては、消去電圧の印加の後、修正手段により所定のしき
い値電圧以下のメモリセルに対してのみしきい値電圧の
修正を実行しているので、しきい値電圧の分布範囲を小
さくすることができ、過消去状態のメモリセルの存在確
率を大幅に低減することができる。

【００７５】請求項２記載の不揮発性半導体記憶装置に
おいては、所定のしきい値電圧以上のメモリセルに対し
てのみ修正手段により消去電圧が印加されるため、既に
消去状態となっているメモリセルへはさらに消去電圧が
印加されることがなく、メモリセルの消去特性がばらつ
いてもしきい値電圧の分布範囲は確実に小さくすること
ができ、過消去状態のメモリセルの存在確率を大幅に低
減する。

【００７６】請求項３記載の不揮発性半導体記憶装置に
おいては、消去パルスをプログラムされるべきメモリセ
ルへ印加した後、プログラムデータに従ってデータを書
込むので、消去動作モードは消去電圧パルスを印加する
サイクルだけであり、消去動作モードに要する時間を大
幅に短縮することができ、これにより高速でデータの書
込を行なうことができる。また、“０”と“１”のデー
タが同時に書込まれるため、消去動作モードと書込動作
モードとが同時に実行されることと等価となり、消去動
作モードと書込動作モードとを別々に独立して実行する
方法に比べて大幅に制御が簡略化される。

【００７７】請求項４記載の不揮発性半導体記憶装置に
おいては、データ“１”書込時におけるフローティング
ゲートへの電子の注入効率がデータ“０”書込時におけ
る電子の注入効率よりも小さくされているため、消去電
圧印加後過消去されたメモリセルに対してもフローティ
ングゲートへの電子の注入が実現されるため、そのしき
い値電圧はエンハンスメント状態となり、過剰消去状態
のメモリセルが存在せず、かつデータ“１”の電子注入
効率が小さいため、そのしきい値電圧の変化の値は小さ
く、データ“０”が誤って記憶されることもない。

【００７８】

【実施例】図１はこの発明の一実施例である不揮発性半
導体記憶装置（フラッシュメモリ）の構成を示す図であ
る。図１において、図２３に示す従来のフラッシュメモ
リの構成要素と対応する部分には同一の参照番号を付
し、その詳細説明は省略する。

【００７９】図１において、この発明の一実施例である
フラッシュメモリは、データ書込時において、書込／消
去制御回路２５の制御の下に書込パルス幅を変更して書
込回路２０へ伝達する書込パルス幅変更回路４３と、消
去動作モード時において選択されたワード線へ負電圧を
印加する負電圧スイッチ回路４４と、この負電圧スイッ
チ回路４４へ負電圧を伝達する負電圧発生回路４５と、
データ書込動作モード時においてビット線へ伝達される
書込電圧レベルを変更するためのＢＬ電圧変更回路４２
を含む。

【００８０】他の構成はほぼ従来のフラッシュメモリと
同様である。しかし、ワード線電圧変更回路４６は、消
去後書込時においては、通常書込時（消去動作モード後
実際にメモリセルへデータが書込まれる動作モード時）
にワード線へ伝達される電圧よりも低い電圧を発生して
Ｘデコーダ４８へ伝達する機能をさらに備える。このワ
ード線電圧変更回路４６は、その構成については後に詳
細に説明するが、ベリファイモード時においては、デー
タ読出（通常読出モード時）および消去後書込モード時
においてワード線へ与えられる電圧よりもさらに低いベ
リファイ電圧を発生してＸデコーダへ伝達する。通常書
込時および通常読出時においてはＶｐｐ／Ｖｃｃレベル
の電圧が印加される。

【００８１】したがって、このワード線電圧変更回路４
６は少なくともＶｐｐ、Ｖｃｃ、消去ベリファイ電圧、
消去後書込電圧と４種類の電圧を発生する機能を備え
る。

【００８２】Ｘデコーダ４８は消去動作モード時におい
ては選択ワード線電位を接地電位レベルに設定し、非選
択ワード線をハイレベルに印加する機能を備える。通常
のデータ書込および読出動作モード時においては、Ｘデ
コーダ４８は、電源電圧Ｖｃｃレベルの電圧を選択ワー
ド線上へ伝達する。次に動作について説明する。

【００８３】通常の書込および読出は従来と同様にして
行なわれる。ここで「通常の書込」は選択メモリセルの
フローティングゲートへ電子を注入しデータ“０”を書
き込む動作を示す。「読出」は単に、選択メモリセルの
データをセンスアンプ１５およびデータ入出力バッファ
２１を介して読出す動作を示す。この通常の書込および
読出動作時においては、アドレスバッファ８は、書込／
消去制御回路２５の制御の下に与えられたアドレス信号
を取込み、内部アドレス信号を発生する。内部アドレス
信号はメモリセルアレイ１１０のワード線を指定するＸ
アドレス信号と、ビット線を指定するＹアドレス信号を
含む。Ｘデコーダ４８は、通常の書込または読出動作モ
ードであるため、選択ワード線の電位を電圧Ｖｃｃレベ
ルの“Ｈ”へ上昇させ、残りの非選択ワード線を接地電
位レベルの“Ｌ”に設定する。Ｙデコーダ９は与えられ
たＹアドレス信号をデコードし、対応のビット線を選択
するため列選択信号Ｙを“Ｈ”に設定する。

【００８４】データ書込が行なわれるかデータ読出が行
なわれるかはアウトプットイネーブル信号ＯＥおよびラ
イトイネーブル信号ＷＥにより決定される。データ読出
時においては、アウトプットイネーブル信号ＯＥが活性
状態にあり、列選択回路１２０に含まれるＹゲートトラ
ンジスタを介して選択されたメモリセルが接続されるビ
ット線上のデータがセンスアンプ１５へ伝達される。セ
ンスアンプ１５はこのビット線に電流が流れるか否かを
判別し、その判別結果に従って内部データを生成してデ
ータ入出力バッファ２１へ与える。データ入出力バッフ
ァ２１は与えられた内部読出データから外部読出データ
Ｑを生成して出力する。

【００８５】データ書込時においては、書込回路２０が
書込／消去制御回路２５の制御の下に活性化され、デー
タ“０”を書込む場合には書込高電圧を発生する。この
書込高電圧は列選択ゲート回路１２０内のＹゲートトラ
ンジスタ（１０または１１）を介してビット線Ｂ上へ伝
達される。データ書込時においては、ワード線電圧変更
回路４６からは高電圧Ｖｐｐが発生されており、Ｘデコ
ーダ４８を介して選択ワード線Ｗ（Ｗ０またはＷ１）の
電位は高電圧ｐｐとなる。ソース電位発生回路２４は書
込／消去制御回路２５の制御の下に共通ソース線Ｓを接
地電位へ接続している。これにより、選択されたメモリ
セルのフローティングゲートへアバランシェ降伏により
発生したホットエレクトロンが注入され、そのしきい値
電圧が上昇し、データ“０”が書込まれる。

【００８６】データ“１”の書込のとき、書込回路２０
は書込高電圧を何ら発生しないため、そのメモリセルへ
の書込は実行されず、消去状態を保持する。

【００８７】次に、消去動作モードについてその動作フ
ローを示す図２を参照して説明する。

【００８８】この発明の一実施例であるフラッシュメモ
リにおいては、消去電圧パルスを印加する前にメモリセ
ルのしきい値電圧を揃えるために行なわれていた消去前
書込は行なわれない。

【００８９】消去動作モード時においては、書込／消去
制御回路２５の制御の下に負電圧発生回路４５が活性化
され、所定電圧（−１０Ｖ程度）の負電圧が発生され負
電圧スイッチ回路４４へ伝達される。

【００９０】Ｘデコーダ４８は、アドレスバッファ８か
らのＸアドレス信号をデコードし対応のワード線を選択
する。このとき、Ｘデコーダ４８は消去動作モード時に
おいては書込／消去制御回路２５の制御の下に選択ワー
ド線の電位を接地電位レベルの“Ｌ”に、非選択ワード
線の電位を“Ｈ”に設定する。

【００９１】負電圧スイッチ回路４４は各ワード線に対
応して設けられた負電圧スイッチを含む。この負電圧ス
イッチは対応のワード線の電位が“Ｌ”のときに所定の
負電圧を伝達する。対応のワード線が“Ｈ”の電位レベ
ルを有している場合には何ら機能せず、そのワード線電
位は“Ｈ”に保持される。負電圧スイッチ回路４４の動
作は書込／消去制御回路２５により制御される（ステッ
プＳ７１）。

【００９２】次いで、ソース電位発生回路２４は共通ソ
ース線Ｓ上へ電源電圧Ｖｃｃ（約５Ｖ）レベルの電圧を
伝達する。一方、Ｙデコーダ９は不活性状態とされ、列
選択ゲート回路１２０に含まれるＹゲートトランジスタ
をすべてオフ状態に設定する。これによりビット線Ｂは
すべてフローティング手段（ハイインピーダンス状態）
に設定される。

【００９３】選択ワード線Ｗ上には負電圧スイッチ回路
４４により−１０Ｖ程度の大きな負電圧が印加されてお
り、一方ソース線Ｓｉへはソース電位発生回路２４から
電源電圧Ｖｃｃレベルの電圧が印加される。これにより
選択メモリセルのコントロールゲートとソース領域との
間には約１５Ｖ程度の高電圧が印加されることになり、
フローティングゲートとソース領域との間にトンネル電
流が流れ、フローティングゲートの電子がソース領域へ
放出される。これにより選択メモリセルのしきい値電圧
は下降する（ステップＳ７２およびＳ７３）。

【００９４】この選択ワード線への負電圧およびソース
線への正電圧による消去電圧パルスを印加した後、ソー
ス電位を接地電位レベルの０Ｖに設定する（ステップＳ
７４）。

【００９５】Ｘアドレス信号をそのままとし、Ｙデコー
ダ９へ、列についての０番地すなわち第０列を示すＹア
ドレス信号を与え、Ｙデコーダ９により第０列目のビッ
ト線を選択させる（ステップＳ７５）。

【００９６】次いで書込／消去制御回路２５の制御の下
にワード線電圧変更回路４６からベリファイ電圧ＶＴを
発生し、Ｘデコーダ４８を介して選択ワード線上へ伝達
する。このベリファイ電圧ＶＴは、接地電位０Ｖ以上で
ありかつ通常読出時において与えられる電源電圧Ｖｃｃ
レベルよりも十分低い値である。このベリファイ電圧Ｖ
Ｔは０Ｖであってもよい。

【００９７】次いで書込／消去制御回路２５の制御の下
にセンスアンプ１５を活性化し、第０列のメモリセルの
データを読出し、書込／消去制御回路２５へ伝達する。
書込／消去制御回路２５はこのセンスアンプ１５から伝
達されたデータが“０”であるか否かを判別する。すな
わち、この第０列のメモリセルのしきい値電圧がベリフ
ァイ電圧ＶＴより大きいか否かを判別する（ステップＳ
７７）。今消去電圧パルスが印加されたのは、選択され
た１本のワード線に接続されるメモリセルに対してのみ
であり、他のメモリセルへは消去電圧パルスは印加され
ていない。したがって、この同一ビット線上に存在する
他の非選択ワード線に接続されるメモリセルは過消去状
態とはなっていないため、第０列のメモリセルに対する
読出データに対しては全く影響を及ぼさない。

【００９８】この選択されたワード線に接続される第０
列のメモリセルのデータが“１”のとき、すなわちその
メモリセルのしきい値電圧がベリファイ電圧ＶＴレベル
よりも小さい場合には、この第０列のメモリセルへ書込
電圧を印加する（ステップＳ７８）。すなわち、書込回
路２０を活性化してワード線およびビット線に書込電圧
を印加する。この場合、書込パルス幅変更回路４３が書
込／消去制御回路２５の制御の下に通常書込時より短い
パルス幅の書込パルスを発生して書込回路２０へ与え
る。これにより書込回路２０は通常書込時より短いパル
ス幅の書込パルスを発生する。

【００９９】また、ビット線電圧変更回路４２が活性化
され、通常の書込動作時よりも低い電圧を発生してＹデ
コーダ９へ与える。この状態では列選択信号Ｙのレベル
は低くなり、Ｙゲートトランジスタの抵抗値を高くす
る。ＹゲートトランジスタはＭＯＳトランジスタであ
り、そのゲート電圧に印加された電圧からしきい値電圧
を引いた電圧だけ通過させる。これにより、ビット線Ｂ
上へは通常書込時よりも電圧レベルの低い書込電圧が伝
達される。

【０１００】選択ワード線上へはワード線電圧変更回路
４６から通常書込時よりも低い電圧レベルを有する高圧
が伝達される。この状態の下で、選択メモリセルにおい
てアバランシェ降伏によるホットエレクトロンのフロー
ティングゲートへの注入が実行される。

【０１０１】このとき、書込電圧が与えるエネルギーは
通常の書込時よりも小さくなっている。したがってホッ
トエレクトロンの発生数およびフローティングゲートへ
の注入電子数が通常書込時よりも少なくなり、メモリセ
ルのしきい値電圧の変化量は通常の書込時よりも小さく
なる。

【０１０２】この書込パルスとメモリセルのしきい値電
圧の変化量との関係について図３を参照して説明する。
図３において横軸は書込パルス印加時間（マイクロ秒単
位）を示し、縦軸はメモリセルのしきい値電圧を示す。
また○印で表わされる曲線はドレイン電圧５Ｖ、コント
ロールゲート電圧１２Ｖの印加条件におけるメモリセル
のしきい値電圧の変化を示し、●印で表わされる曲線は
ドレイン電圧５Ｖ、ゲート電圧１０Ｖの条件におけるし
きい値電圧の変化を表わす。

【０１０３】図３に見られるように、ドレイン電圧５
Ｖ、コントロールゲート電圧１２Ｖの条件で書込を行っ
た場合、パルス幅（書込パルス時間）が１０マイクロ秒
のときには約６Ｖ程度のしきい値電圧の移動が確認され
る。一方、ドレイン電圧５Ｖ、コントロールゲート電圧
１２Ｖの条件下で、書込パルス幅を１マイクロ秒にする
と、しきい値電圧は約１Ｖ変化する。ここで、しきい値
電圧は書込パルスが全く印加されない状態においては約
１Ｖ程度のメモリセルを用いている。

【０１０４】したがって、書込パルス幅変更回路４３に
よりその書込パルス幅を消去後書込動作モードにおいて
通常書込時よりも短くすることによりメモリセルのしき
い値電圧の変化量を小さくすることができ、徐々にメモ
リセルのしきい値電圧を上昇させることができる。

【０１０５】また、図３に見られるように、コントロー
ルゲート電圧を１２Ｖから１０Ｖへ低下させると、書込
パルス幅が１μｓ（マイクロ秒）以上の領域においてし
きい値電圧の変化量を小さくすることができる。したが
ってコントロールゲート電圧を低くすることによっても
消去後書込時においてメモリセルのしきい値電圧を徐々
に上昇させることができる。

【０１０６】上述のようにして、しきい値電圧の変化量
を小さくして、ベリファイを行ない、メモリセルのしき
い値電圧がベリファイ電圧ＶＴ以上となるまでメモリセ
ルへの消去後書込を実行する。ワード線の電圧がベリフ
ァイ電圧ＶＴの条件の下で読出データが“０”となる
と、そのＹアドレスが最終番地であるか否かの判別が行
なわれ（ステップＳ７９）、最終番地でない場合にはそ
のＹアドレスを１インクリメントして（ステップＳ８
０）、ステップＳ７６へ戻る。

【０１０７】この動作が選択されたワード線に接続され
るすべてのメモリセルに対して実行され、この選択され
たワード線に接続されるメモリセルのしきい値電圧がベ
リファイ電圧ＶＴよりも低いメモリセルに対して上述の
消去後書込動作を実行する。これにより、選択されたワ
ード線に接続されるメモリセルのしきい値電圧はすべて
ベリファイ電圧ＶＴよりも高くなる。

【０１０８】この結果、図４に示すように、ワード線選
択後消去電圧を印加した状態では、各メモリセルの消去
特性のばらつきにより広く分布していたメモリセルのし
きい値電圧（曲線Ａ）は徐々にそのしきい値電圧が上昇
させられるため、曲線Ｂに示すようにしきい値電圧は狭
い領域内に分布する。

【０１０９】たとえばしきい値電圧Ｖｔｈ１をベリファ
イ電圧ＶＴとした場合、このしきい値Ｖｔｈ１よりも低
いしきい値電圧を有するメモリセルに対し消去後書込が
実行されることになり、曲線Ａで示すメモリセルのしき
い値電圧の分布が曲線Ｂで示すしきい値電圧分布へ移行
することになる。この状態においてしきい値電圧Ｖｔｈ
１近傍のメモリセルに対しては、そのしきい値電圧がし
きい値電圧Ｖｔｈ１よりも少し小さいものが存在するか
もしれない。しかしながらこの場合、通常のデータ読出
時においてワード線電位が０Ｖの場合においてそのオン
抵抗は極めて高く無視し得る程度のソースドレイン電流
しか生じさせず、データ“０”がデータ“１”と誤って
読出される状態はなくなり、過消去されたメモリセルに
よる誤ったデータの読出が防止される。

【０１１０】また上述のように消去動作モード時におい
て選択ワード線へ負電圧を印加する構成により、ソース
領域へは電源電圧Ｖｃｃレベル程度の電圧を印加するだ
けでよく、ソース領域には高電圧Ｖｐｐが印加されない
ため、この領域においてホットエレクトロンが発生する
ことはなく、トンネリング電流によるフローティングゲ
ートからの電子の放出が行なわれるだけでありホットホ
ールによるゲート絶縁膜へのダメージを防止することが
でき、フラッシュメモリの寿命を長くすることができ
る。

【０１１１】また、このような負電圧は、後に詳細に説
明するように、選択ワード線のみへ印加されるだけであ
り、駆動負荷容量は小さいため、容量を用いたチャージ
ポンプ回路により容易に負電圧を発生することができ
る。またこの構成は、高電圧Ｖｐｐをも同様に内部でチ
ャージポンプ動作により発生することが可能となり、こ
の場合においても高電圧Ｖｐｐは選択ワード線のみへ印
加されるだけであるため容易に容量を用いたチャージポ
ンプ回路により発生することができる。これにより５Ｖ
程度の動作電源電圧Ｖｃｃから高電圧Ｖｐｐおよび負電
圧両者を小占有面積で容易に作成することができ、５Ｖ
単一電源のフラッシュメモリを得ることが可能となる。

【０１１２】また図１に示す構成において、ビット線電
圧変更回路４２、ワード線電圧変更回路４６および書込
パルス幅変更回路４３はそれぞれ同時に駆動されてもよ
く、またこのうちの１つのみが選択的に駆動される構成
であってもよい。これらの回路を組合わせて動作させる
ことにより、消去後書込におけるしきい値電圧の変化量
の制御を精度よく行なうことができる。

【０１１３】図２に示すフロー図で表わされる一連の消
去動作サイクルはハードウェアを用いてチップ内部で実
現されてもよい。また、書込／消去制御回路２５をマイ
クロプロセサにより構成し、この図２に示すフローチャ
ートを実行するようにプログラムしてもよい。この消去
動作サイクルは、チップイネーブル信号ＣＥとライトイ
ネーブルＷＥがともに活性状態となったときに起動さ
れ、順次シーケンシャルに所望の動作が実行されるよう
な制御回路の構成により容易にハードウェアで実現する
ことができる。

【０１１４】次に各回路の具体的構成および動作につい
て順次詳細に説明する。図５は、図１に示すワード線電
圧変更回路の具体的構成を示す図である。図５におい
て、ワード線電圧変更回路４６は、消去後書込指示信号
ＰＡＥとベリファイ動作モードであることを示すベリフ
ァイ信号ＶＲＦＹを受けるＮＯＲ回路５７と、消去後書
込信号ＰＡＥおよびベリファイ信号ＶＲＦＹに応答して
選択的に所望のワード線駆動電圧を発生する電圧発生部
４６０を含む。消去後書込信号ＰＡＥおよびベリファイ
信号ＶＲＦＹは図１に示す書込／消去制御回路２５から
与えられる。ＮＯＲ回路５７は、消去後書込信号ＰＡＥ
およびベリファイ信号ＶＲＦＹがともに“Ｌ”となった
ときのみ“Ｈ”の信号を発生する。

【０１１５】電圧発生部４６０は、電圧Ｖｐｐ／Ｖｃｃ
を受けるノードＮＤ２０と接地電位との間に直列に接続
される抵抗５０、５１および５２とｎチャネルＭＯＳト
ランジスタ６３を含む。抵抗５０、５１および５２はそ
れぞれ抵抗値Ｒ１１、Ｒ１２およびＲ１３を備える。ト
ランジスタ６３はそのゲートにＮＯＲ回路５７の出力を
インバータ回路５８を介して受ける。

【０１１６】電圧発生部４６０はさらに、消去後書込信
号ＰＡＥに応答して選択的に電圧Ｖｐｐ／Ｖｃｃを発生
するＶｐｐスイッチ５５と、Ｖｐｐスイッチ５５の出力
に応答してノードＮＤ２１上の電圧を信号線４９ａへ伝
達するｎチャネルＭＯＳトランジスタ５３と、ベリファ
イ信号ＶＲＦＹに応答してノードＮＤ２２上の電圧を信
号線４９ａ上へ伝達するｎチャネルＭＯＳトランジスタ
５４を含む。

【０１１７】Ｖｐｐスイッチ５５は５Ｖのレベルの
“Ｈ”の信号に従って高電圧Ｖｐｐの電圧を選択的に通
過させる機能を備える。このＶｐｐスイッチ５５の構成
は図２５に示す構成と同様である。すなわち、Ｖｐｐス
イッチ５５は、消去後書込信号ＰＡＥが活性状態の
“Ｈ”のとき電圧Ｖｐｐ／Ｖｃｃを発生する。Ｖｐｐス
イッチ５５が発生する電圧Ｖｐｐ／Ｖｃｃは、ノードＮ
Ｄ２０へ与えられる電圧Ｖｐｐ／Ｖｃｃと同じである。

【０１１８】ワード線電圧変更回路４６はさらに、この
インバータ回路５８の出力に応答して活性化され、信号
線４９ａ上に与えられる電圧発生部４６０の出力電圧と
信号線４９ｂ上のワード線駆動信号電圧とを比較する比
較回路４９と、ＮＯＲ回路５７の出力に応答して電圧Ｖ
ｐｐ／Ｖｃｃを発生するＶｐｐスイッチ５６と、比較回
路４９の出力信号線４９ｃ上の信号に応答して電圧Ｖｐ
ｐ／Ｖｃｃを信号線４６ａ上へ伝達するｐチャネルＭＯ
Ｓトランジスタ６７と、ＮＯＲ回路５７の出力に応答し
て出力信号線４９ｃを接地電位レベルにリセットｎチャ
ネルＭＯＳトランジスタ５９を含む。

【０１１９】Ｖｐｐスイッチ５６はＶｐｐスイッチ５５
と同様の構成を備え、電圧Ｖｐｐ／Ｖｃｃを発生して比
較回路４９へ電圧Ｖｐｐ／Ｖｃｃを供給して作動状態に
設定する。信号線４６ａ上の電圧はＸデコーダ４８へ与
えられる。

【０１２０】比較回路４９は、図２４に示す比較回路４
７と同様の構成を備えており、電圧供給源として機能す
る、Ｖｐｐスイッチ５６の出力信号をそのゲートに受け
るｐチャネルＭＯＳトランジスタ６６と、トランジスタ
６６から電圧を供給されてカレントミラー回路を構成す
るｐチャネルＭＯＳトランジスタ６４および６５と、信
号線４９ａ上の信号をそのゲートに受けるｎチャネルＭ
ＯＳトランジスタ６２と、信号線４９ｂ上の信号をその
ゲートに受けるｎチャネルＭＯＳトランジスタ６１と、
インバータ回路５８の出力をそのゲートに受け、トラン
ジスタ６１および６２に対する電流経路を与えるｎチャ
ネルＭＯＳトランジスタ６０を含む。この比較回路４９
の動作は図２４に示す比較回路４７と同様であり、活性
状態となったときには信号線４９ａ上の信号電位と信号
線４９ｂ、すなわち信号線４６ａ上の信号電位とを等し
くする機能を備える。次にこのワード線電圧変更回路４
６の動作について説明する。

【０１２１】（ｉ） ベリファイ動作時 ワード線選択後、この選択されたワード線に接続される
メモリセルに対し消去電圧パルスが印加される。この消
去電圧パルス印加後、選択されたワード線に接続される
メモリセルに対しそのしきい値電圧が所定のベリファイ
電圧ＶＴ以下であるか否かの判別が実行される。このベ
リファイ動作時においてはベリファイ信号ＶＲＦＹが
“Ｈ”となり、消去後書込信号ＰＡＥは“Ｌ”である。

【０１２２】この状態においては、Ｖｐｐスイッチ５５
の出力は“Ｌ”であり（図２５参照）、トランジスタ５
３はオフ状態となる。一方、トランジスタ５４はベリフ
ァイ信号ＶＲＦＹに応答してオン状態となる。これによ
り、ノードＮＤ２２が信号線４９ａに接続される。ＮＯ
Ｒ回路５７は、ベリファイ信号ＶＲＦＹが“Ｈ”である
ため“Ｌ”の信号を出力し、応じてインバータ回路５８
は“Ｈ”の信号を出力する。これにより、トランジスタ
５９がオフ状態、トランジスタ６０および６３がオン状
態となる。またＶｐｐスイッチ５６は、ＮＯＲ回路５７
からの“Ｌ”の信号に応答して“Ｌ”の信号を出力す
る。

【０１２３】この結果、比較回路４９が活性化され、信
号線４９ａ上の信号電位と信号線４９ｂ上の信号電位と
を比較する。信号線４９ａ上にはノードＮＤ２２上の信
号電位が伝達される。今、トランジスタ６３がオン状態
であるため、ノードＮＤ２２には、ノードＮＤ２０へ与
えられた電圧Ｖｐｐ／Ｖｃｃを比Ｒ１３：（Ｒ１１＋Ｒ
１２）で抵抗分割した電圧が現われる。したがって、比
較回路４９の機能（図２４参照）により、信号線４９ｂ
すなわち信号線４６ａにはこの電圧Ｖｐｐ／Ｖｃｃを抵
抗値（Ｒ１１＋Ｒ１２）と抵抗値Ｒ１３とで分割した電
圧がベリファイ電圧ＶＴとして発生し、Ｘデコーダへ伝
達される。

【０１２４】（ii） 消去後書込動作時 ベリファイ動作によりしきい値電圧がベリファイ電圧Ｖ
Ｔより低いと判断されたメモリセルに対し消去後書込が
実行される。このとき消去書込信号ＰＡＥが“Ｈ”とな
る。ベリファイ信号ＶＲＦＹは“Ｌ”である。この状態
においては、Ｖｐｐスイッチ５５の出力は電圧Ｖｐｐ／
Ｖｃｃとなり、トランジスタ５３がオン状態となり、一
方、トランジスタ５４はオフ状態となる。この消去後書
込信号ＰＡＥの“Ｈ”状態により、トランジスタ６０お
よび６３がオン状態、トランジスタ５４がオフ状態とな
る。また、トランジスタ６６はＶｐｐスイッチ５６によ
りオン状態となる。

【０１２５】したがって消去後書込動作時においては、
信号線４９ａ上にはノードＮＤ２１に発生した電圧が伝
達される。このノードＮＤ２１に現われる電圧としては
電圧Ｖｐｐ／Ｖｃｃを抵抗値Ｒ１１と抵抗値（Ｒ１２＋
Ｒ１３）で抵抗分割した電圧が発生される。この消去後
書込時に現われる消去後書込電圧Ｖｅｗはベリファイ電
圧ＶＴよりも高い。この信号線４９ａ上の消去後書込電
圧Ｖｅｗに従って、比較回路４９は信号線４９ｂおよび
４６ａへこの消去後書込電圧Ｖｅｗを発生させる。これ
により、Ｘデコーダから選択ワード線へ高電圧Ｖｐｐよ
り低い消去後書込電圧Ｖｅｗが与えられる。

【０１２６】(iii) 通常書込時および通常読出時 消去動作モード完了後メモリセルへデータ“０”を書込
む場合およびメモリセルデータを読出す場合には、消去
後書込信号ＰＡＥおよびベリファイ信号ＶＲＦＹはとも
に“Ｌ”となる。この状態においてはトランジスタ５３
および５４はともにオフ状態となる。またＮＯＲ回路５
７はその両入力が“Ｌ”であるため“Ｈ”の信号を発生
する。これにより、トランジスタ５９がオン状態、トラ
ンジスタ６０および６３がインバータ回路５８からの
“Ｌ”の信号によりオフ状態となる。トランジスタ６６
はそのゲートにＶｐｐスイッチ５６を介して電圧Ｖｐｐ
／Ｖｃｃを受けるためオフ状態となる。この状態におい
ては、信号線４９ｃの電位は接地電位レベルの“Ｌ”と
なり、トランジスタ６７は電圧Ｖｐｐ／Ｖｃｃを信号線
４６上へ伝達する。通常の読出モード時においては電圧
ＶｃｃがＸデコーダへ伝達され、通常書込時においては
電圧ＶｐｐがＸデコーダへ伝達される。

【０１２７】上述のように、消去後書込信号ＰＡＥおよ
びベリファイ信号ＶＲＦＹに従って、電圧Ｖｐｐ／Ｖｃ
ｃ、消去後書込電圧Ｖｅｗ、およびベリファイ電圧ＶＴ
を選択的に発生することができる。ここで、消去後書込
電圧Ｖｅｗは通常書込時の電圧よりも低く、またベリフ
ァイ電圧ＶＴは通常読出時の電圧Ｖｃｃおよび消去後書
込電圧Ｖｅｗよりも低い。

【０１２８】なお、データ書込を行なった後、この書込
データが正しいか否かを判別する書込ベリファイサイク
ルが実行される。このときにワード線へ印加される書込
ベリファイ電圧レベルが上述のベリファイ電圧ＶＴと異
なる場合には、電圧発生回路４６０からさらにもう１つ
別の書込ベリファイ電圧が発生される構成を用いればよ
い。この構成は抵抗分割回路において抵抗の数を１つ増
やすことにより容易に実現することができる。またこれ
に代えて、書込ベリファイ時においては、通常読出時に
与えられる動作電源電圧Ｖｃｃを容量を用いて昇圧して
発生する構成が用いられてもよい。

【０１２９】またこのベリファイ電圧ＶＴは、接地電位
以上でありかつ消去後書込が行なわれた後のメモリセル
のしきい値電圧が書込状態を示すしきい値電圧よりも低
い値となるような値であればよい。

【０１３０】上述の構成により、消去後書込動作時にお
いてワード線へ伝達される電圧レベルを低くすることが
でき、メモリセルのしきい値電圧変化量を小さくするこ
とができ、メモリセルのしきい値電圧の分布範囲を狭く
することができる。

【０１３１】図６は、図１に示すビット線電圧変更回路
およびＹデコーダの具体的構成の一例を示す図である。
図６において、ビット線電圧変更回路（ＢＬ電圧変更回
路）４２は、電圧Ｖｐｐ／Ｖｃｃを受けるノードＮＤ３
０と接地電位との間に直列に接続される抵抗７０、およ
び７１とｎチャネルＭＯＳトランジスタ７２を含む。抵
抗７０および７１はそれぞれ抵抗値Ｒ２１およびＲ２２
を有する。トランジスタ７２はそのゲートに消去後書込
信号ＰＡＥを受ける。抵抗７０と抵抗７１の接続ノード
であるノードＮＤ３１は信号線６８ａに接続される。消
去後書込信号ＰＡＥが“Ｈ”となったとき、ノードＮＤ
３１には、電圧Ｖｐｐ／Ｖｃｃを抵抗値Ｒ２１およびＲ
２２で抵抗分割した電圧が現われる。

【０１３２】ビット線電圧変更回路４２はさらに消去後
書込信号ＰＡＥを受けるインバータ回路８０と、インバ
ータ回路８０の出力に応答して起動されて電圧Ｖｐｐ／
Ｖｃｃを発生するＶｐｐスイッチ８１と、消去後書込信
号ＰＡＥとＶｐｐスイッチ８１の出力とに応答して活性
化され、信号線６８ａと信号線６８ｂ上の信号電位を比
較する比較回路６８と、比較回路６８の出力信号を伝達
する信号線６８ｃ上の信号に応答して電圧Ｖｐｐ／Ｖｃ
ｃを選択的に通過させるｐチャネルＭＯＳトランジスタ
６９と、インバータ回路８０の出力に応答して信号線６
８ｃを接地電位にリセットするｎチャネルＭＯＳトラン
ジスタ７６を含む。トランジスタ６９の出力電圧は信号
線４２ａを介してＹデコーダ９へ伝達される。

【０１３３】比較回路６８は、図２４に示す比較回路４
７および図５に示す比較回路４９と同様の構成を備え
る。すなわち、比較回路６８はＶｐｐスイッチ８１の出
力をそのゲートに受けるｐチャネルＭＯＳトランジスタ
７７と、トランジスタ７７を介して与えられる電圧を電
源電圧として動作するカレントミラー型回路を構成する
ｐチャネルＭＯＳトランジスタ７８および７９と、信号
線６８ａおよび信号線６８ｂ上の信号を比較するための
差動増幅手段を構成するｎチャネルＭＯＳトランジスタ
７３および７４と、消去後書込信号ＰＡＥに応答してオ
ン状態となり、トランジスタ７３および７４の電流経路
を与えるｎチャネルＭＯＳトランジスタ７５を含む。

【０１３４】比較回路６８は、消去後書込信号ＰＡＥが
“Ｈ”のとき活性状態となり、信号線６８ａ上の信号電
位と信号線６８ｂ上の信号電位とを差動的に増幅して差
動増幅結果を信号線６８ｃ上へ伝達する。トランジスタ
６９はこの信号線６８ｃ上の信号電位に従ってその抵抗
値が異なる。トランジスタ６９の出力電圧は信号線６８
ｂへ伝達される。したがって、この比較回路６８は、動
作時においては信号線６８ａ上の信号電位と信号線６８
ｂ上の信号電位と同じ電位に設定する機能を備える。

【０１３５】消去後書込信号ＰＡＥが“Ｌ”のときには
比較回路６８は不動作状態（トランジスタ７７および７
５はともにオフ状態）となり、信号線６８ｃはトランジ
スタ７６により接地電位レベルに設定される。これによ
りトランジスタ６９は与えられた電圧Ｖｐｐ／Ｖｃｃを
信号線４２ａ上へ伝達する。

【０１３６】Ｙデコーダ９はＹゲートトランジスタそれ
ぞれに対応して設けられる単位デコーダを含む。この単
位デコーダは、予め定められた組合わせのアドレス信号
を受けるＮＡＮＤ型デコード回路８６と、電源電圧Ｖｃ
ｃをそのゲートに受け、デコード回路８６の出力を通過
させる、保護抵抗として機能するｎチャネルＭＯＳトラ
ンジスタ８４と、トランジスタ８４を介して伝達される
電圧を受けるように信号線４２ａと接地電位との間に相
補接続されたｐチャネルＭＯＳトランジスタ８２および
ｎチャネルＭＯＳトランジスタ８５と、ノードＮＤ３６
上の信号電位に応答して選択的に信号線４２ａ上の信号
電位をノードＮＤ３５へ伝達するｐチャネルＭＯＳトラ
ンジスタ８３を含む。このトランジスタ８３はノードＮ
Ｄ３６の電位を安定化させるために設けられる。トラン
ジスタ８４はノードＮＤ３５の信号電位が高電圧Ｖｐｐ
となったときにＮＡＮＤ型デコード回路８６の出力トラ
ンジスタが破壊されるのを防止する機能を備える。

【０１３７】ＮＡＮＤ型デコード回路８６は与えられた
所定の組合わせのアドレス信号がすべて“Ｈ”のとき
“Ｌ”の信号を出力する。ノードＮＤ３５の“Ｌ”に応
答して、トランジスタ８５がオフ状態、トランジスタ８
２がオン状態となる。これによりノードＮＤ３６へは信
号線４２ａ上の信号電位が伝達される。ノードＮＤ３６
への信号電位に応答してトランジスタ８３がオフ状態と
なり、ノードＮＤ３５の電位はＮＡＮＤ型デコード回路
８６により“Ｌ”に保持される。

【０１３８】デコード回路８６が非選択状態のとき（与
えられたアドレス信号の少なくとも１ビットが“Ｌ”の
とき）、デコード回路８６の出力は“Ｈ”となり、トラ
ンジスタ８５がオン状態、トランジスタ８２がオフ状態
となる。これによりノードＮＤ３６の電位レベルは
“Ｌ”となる。ノードＮＤ３６の電位レベルはトランジ
スタ８３のゲートへ伝達される。トランジスタ８３がオ
ン状態となり、ノードＮＤ３５の電位レベルは信号線４
２ａ上の電位レベルとなり、トランジスタ８２は確実に
オフ状態に設定される。ノードＮＤ３６から列選択信号
Ｙが発生され、対応のＹゲートトランジスタのゲートへ
伝達される。次にこのビット線電圧変更回路４２および
Ｙデコーダ９によるビット線電圧変更の動作について説
明する。

【０１３９】（ｉ） 消去後書込動作時 消去後書込動作時においては消去後書込信号ＰＡＥが
“Ｈ”となる。この状態においては比較回路６８が活性
化され、信号線６８ａ上に与えられた電圧Ｖｐｐ／Ｖｃ
ｃを抵抗値Ｒ２１およびＲ２２で抵抗分割した電圧が信
号線４２ａ上へ伝達される。

【０１４０】選択デコード回路８６からは“Ｌ”の信号
が出力される。これにより、ノードＮＤ３６へはトラン
ジスタ８２を介してこの電圧Ｖｐｐ／Ｖｃｃを抵抗値Ｒ
２１およびＲ２２で抵抗分割した電圧が伝達される。こ
のときの電圧は、通常書込時にノードＮＤ３６へ現われ
る電圧Ｖｐｐ／Ｖｃｃ（通常書込時においては書込高電
圧を伝達するためＶｐｐが通常現われる）よりも低い電
圧レベルである。これにより、Ｙゲートトランジスタの
ゲート電圧は通常書込時よりも低くなり、書込回路２０
から書込高電圧が発生されても、Ｙゲートトランジスタ
を介して対応のビット線へ伝達される信号電位は低くな
る。このときビット線へ伝達される電圧レベルはそのゲ
ートへ与えられる電圧レベルとＹゲートトランジスタの
しきい値電圧とにより決定される。したがって、抵抗７
０および７１の抵抗値Ｒ２１およびＲ２２によりビット
線電圧レベルは適切なレベルに調節することができる。

【０１４１】（ii） 通常読出モード時、通常書込時お
よびベリファイモード時 この状態においては消去後書込信号ＰＡＥは“Ｌ”にあ
る。したがって信号線４２ａへは電圧Ｖｐｐ／Ｖｃｃが
その動作モードに従って伝達される。この信号線４２ａ
上の信号電位は選択デコード回路の出力ノードＮＤ３６
へ伝達される。したがって、列選択信号Ｙの電圧レベル
は電圧Ｖｐｐ／Ｖｃｃレベルとなる。

【０１４２】なお、電圧Ｖｐｐ／Ｖｃｃは通常読出時、
通常書込時および消去後書込時において高電圧Ｖｐｐが
発生され、消去ベリファイ動作時および通常読出時には
電圧Ｖｃｃが発生される構成であってもよい。このとき
書込ベリファイ時（データ書込後書込データが正常か否
かを判別するサイクル）においてワード線へＶｃｃより
高い電圧が印加される場合には、書込ベリファイモード
時においては高電圧Ｖｐｐが発生される構成が用いられ
てもよい。

【０１４３】図７は、図１に示す書込パルス幅変更回路
４３の具体的構成を示す図である。図７において、書込
パルス幅変更回路４３は、所定の周期の発振信号を出力
する発振回路８７と、発振回路８７からの発振信号を分
周比＃１で分周して出力する分周回路８８と、分周回路
８８の出力信号を分周比＃２で分周する分周回路８９
と、分周回路８９の出力信号を分周比＃３で分周する分
周回路９０と、分周回路９０の出力を分周比＃４で分周
する分周回路９１と、消去後書込信号ＰＡＥに応答して
分周回路８８の出力信号と分周回路９１の出力信号の一
方を選択的に通過させる選択回路９００を含む。選択回
路９００から書込パルス信号ＰＧＭが発生され、書込回
路２０へ与えられる。書込回路２０はこの書込パルス信
号ＰＧＭに応答してデータ“０”を書込むときこの書込
パルス信号ＰＧＭの規定する時間内、書込高電圧を発生
する。

【０１４４】選択回路９００は、一方のＣＭＯＳトラン
スミッションゲートを構成するｎチャネルＭＯＳトラン
ジスタ９２およびｐチャネルＭＯＳトランジスタ９４
と、他方のＣＭＯＳトランスミッションゲートを構成す
るｎチャネルＭＯＳトランジスタ９３およびｐチャネル
ＭＯＳトランジスタ９５を含む。トランジスタ９２およ
び９５のゲートへは消去後書込信号ＰＡＥが与えられ
る。トランジスタ９４および９３のゲートへは消去後書
込信号ＰＡＥがインバータ回路９６を介して与えられ
る。

【０１４５】発振回路８７および分周回路８８〜９１へ
はリセット信号ＲＳが与えられる。分周回路８８〜９１
からは順次周期が長くなったパルス信号が発生される。
すなわち、分周回路８８の出力するパルス信号の周期は
分周回路９１の出力パルス信号の周期よりも短く、した
がって分周回路８８の出力パルスの幅は分周回路９１の
出力パルスの幅よりも短くなる。次に動作について説明
する。

【０１４６】リセット信号ＲＳが活性状態の場合には、
発振回路８７は発振動作を行なわず、また分周回路８８
〜９１もリセット状態を維持しており、この状態ではパ
ルス信号は出力されない。

【０１４７】書込時においてはリセット信号ＲＳが不活
性状態となり、発振回路８７および分周回路８８〜９１
が動作し、所定のパルス幅の信号を出力する。

【０１４８】通常の書込動作時においては消去後書込信
号ＰＡＥは“Ｌ”であり、トランジスタ９３および９５
がオン状態、トランジスタ９２および９４がオフ状態と
なる。したがって選択回路９００は分周回路９１からの
出力パルス信号を選択して書込パルス信号ＰＧＭとして
書込回路２０へ与える。

【０１４９】消去後書込動作時においては、消去後書込
信号ＰＡＥが“Ｈ”となり、トランジスタ９２および９
４がオン状態、トランジスタ９３および９５がオフ状態
となる。この状態では、選択回路９００は分周回路８８
の出力パルス信号を選択して書込パルス信号ＰＧＭとし
て書込回路２０へ与える。分周回路８８の出力パルス信
号の幅は分周回路９１の出力信号のパルス幅よりも短
い。これにより消去後書込時においては、短い時間のみ
書込が行なわれることになり、メモリセルのしきい値電
圧の変化量を通常書込時よりも小さくすることができ
る。

【０１５０】なお、この書込パルス幅変更回路４３は発
振回路４７の出力を分周回路を用いて分周して出力して
いる。この分周回路に代えて、発振回路８７からのパル
ス信号の立下がりのみを遅延させる立下がり遅延回路を
用いても書込パルス幅を変更する構成が得られる。

【０１５１】消去電圧パルス印加時においては選択ワー
ド線の電位は負電圧に設定され、ソース線へは約５Ｖ程
度の電圧が印加される。これによりソース領域への印加
電界を低減し、ゲート絶縁膜の損傷（ホットホールによ
る）を防止する。以下この消去電圧パルス印加時におい
て選択ワード線に負電圧を印加するための構成について
説明する。

【０１５２】図８は図１に示す負電圧発生回路４５の具
体的構成を示す図である。図８において、負電圧発生回
路４５は、所定の周期を有する２相のパルス状クロック
信号φ，／φを発生する発振器４５０と、発振器４５０
からの２相のクロック信号φ，／φに応答してチャージ
ポンプ動作を行なって負電圧を発生するチャージポンプ
回路４５４と、書込／消去制御回路２５からの負電圧発
生指示信号ＥＮＶに応答して発振器４５０を活性化する
制御回路４５２を含む。この制御回路４５２はまたチャ
ージポンプ回路４５４から出力される負電圧を監視し、
この出力される負電圧が所定のレベル以下となったとき
に発振器４５０の動作を停止させ、所定レベル（約−１
０Ｖ）の安定な負電圧を出力するための負電圧モニタ機
能を備える。このような負電圧が所定の電位レベルに達
したか否かを検出するレベル検出回路の構成はこの分野
においてよく知られている。

【０１５３】チャージポンプ回路４５４は、接地電位と
出力ノードＯＧとの間に直列に接続される、各々がダイ
オード接続されたｐチャネルＭＯＳトランジスタＴ０〜
Ｔｎと、接続ノードＧ１〜Ｇｎの電位をチャージポンプ
動作により低下させるための容量Ｃ１〜Ｃｎを含む。ト
ランジスタＴ０〜Ｔｎは出力ノードＯＧと接地電位との
間に順方向に接続されたダイオードと等価である。容量
Ｃ１、Ｃ３…Ｃ（２ｉ＋１）へは発振器４５０からのク
ロック信号φが与えられる。容量Ｃ２、…Ｃ（２ｉ）…
Ｃｎへは発振器４５０から相補クロック信号／φが与え
られる。次に動作について説明する。

【０１５４】消去動作モードにおいて負電圧発生指示信
号ＥＮＶが発生されると制御回路４５２が起動され、発
振器４５０は２相のクロック信号φおよび／φを発生す
る。

【０１５５】クロック信号φが“Ｈ”となると、ノード
Ｇ１、Ｇ３、…Ｇｎ−１の電位が容量Ｃ１、Ｃ３、…Ｃ
ｎ−１の容量結合により上昇する。これにより、トラン
ジスタＴ０、Ｔ２、…Ｔｎ−２がオン状態となり、各ノ
ードＧ２〜Ｇｎ−１の電位もそれぞれ前段のノードの電
位に対応したレベルとなる。

【０１５６】クロック信号φが“Ｌ”へ立下がると、ノ
ードＧ１、Ｇ３、…Ｇｎ−１の電位レベルが下降し、ト
ランジスタＴ０がオフ状態、またトランジスタＴ２、Ｔ
４、Ｔｎ−２もオフ状態となる。

【０１５７】次いでクロック信号／φが“Ｈ”へ立上が
ると、ノードＧ２、Ｇ４、…Ｇｎの電位が上昇し、トラ
ンジスタＴ１、Ｔ３、…Ｔｎ−１がオン状態となり、前
段のノードの電位がそれぞれのノードへ伝達される。次
いでクロック信号／φが“Ｌ”へ立下がると、トランジ
スタＴ１、Ｔ３、…Ｔｎ−１がオフ状態となり、トラン
ジスタＴｎがオン状態となり、出力ノードＯＧがノード
Ｇｎに応じた電位レベルとなる。

【０１５８】以下この動作を繰り返すこにとより、各ノ
ードＧ１〜Ｇｎの電位は順次低下し、各ノードＧ１〜Ｇ
ｎの電荷がそれぞれ前段のノードＧ０〜Ｇｎ−１へ伝達
され、かつクロック信号φ，／φの周期ごとに出力ノー
ドＯＧから電荷が引抜かれ、すなわち出力ノードＯＧへ
電子が注入され、出力ノードＯＧの電位が低下する。こ
のチャージポンプ回路４５４からは最終的に、各ノード
Ｇ０〜Ｇｎの電位差がトランジスタのしきい値電圧Ｖｔ
ｈとなる負電圧が発生されて出力ノードＯＧへ与えられ
る。したがって、出力ノードＯＧへは、このトランジス
タＴ０〜Ｔｎの段数としきい値電圧との積により決定さ
れる負電圧が現われる。通常この負電圧は約−１０Ｖの
レベルである。

【０１５９】制御回路４５２はこの出力ノードＯＧの負
電圧レベルを検出し、所定レベルとなったときには発振
回路４５０の発振動作を停止させ、チャージポンプ動作
を行なわせず、それにより一定のレベルの負電圧を発生
させる。

【０１６０】図９は図１に示す負電圧スイッチ回路４４
に含まれる負電圧スイッチ４４０の具体的構成を示す図
である。負電圧スイッチ４４０は各ワード線に対応して
設けられる。図９において、負電圧スイッチ４４０は、
出力ノード４４ｂの信号電位に応答して負電圧発生回路
４５からの負電圧をノード４４ａへ伝達するｐチャネル
ＭＯＳトランジスタ４４１と、ノード４４ａと出力ノー
ド４４ｂとの間にダイオード接続されるｐチャネルＭＯ
Ｓトランジスタ４４２と、ノード４４ａとノード４４ｃ
との間に設けられる容量４４３と、出力ノード４４ｂ上
の信号電位に応答して選択的にクロック信号φｎをノー
ド４４ｃへ伝達するｐチャネルＭＯＳトランジスタ４４
４を含む。

【０１６１】トランジスタ４４２は、ノード４４ｂから
ノード４４ａへ順方向にダイオード接続され、クロック
信号φｎは書込／消去制御回路２５から消去動作モード
時のみ発生される。消去動作モード時以外は電気的にフ
ローティング状態（ハイインピーダンス状態）または接
地電位に設定される。

【０１６２】対応のワード線と出力ノード４４ｂとの間
には、書込／消去制御回路２５から消去動作モード時に
発生される負電圧伝搬信号ＮＴＲに応答してオン状態と
なるｐチャネルＭＯＳトランジスタ４４９が設けられ
る。この負電圧伝搬信号ＮＴＲは負電圧発生回路４５か
ら発生される負電圧とほぼ同じ電圧レベルの信号であ
る。次に動作について説明する。

【０１６３】消去動作時においては、負電圧伝搬信号Ｎ
ＴＲが発生され、トランジスタ４４９がオン状態とな
り、対応のワード線上の電位が負電圧出力ノード４４ｂ
へ伝達される。

【０１６４】今、対応のワード線の電位が接地電位レベ
ルの０Ｖであるとする。このとき、ノード４４ｂを介し
てトランジスタ４４１および４４４のゲートへは接地電
位レベルの電圧が印加される。これによりトランジスタ
４４４がオン状態となり、クロック信号φｎをノード４
４ｃへ伝達する。

【０１６５】クロック信号φｎが０Ｖレベルの“Ｌ”か
ら電源電圧Ｖｃｃレベルの５Ｖの“Ｈ”へ立上がると、
容量４４３の容量結合によりノード４４ａの電位が上昇
する。このとき、トランジスタ４４１はそのゲートに接
地電位レベルの信号を受けかつその他方導通端子に負電
圧発生回路４５からの負電圧（約−１０Ｖ）を受けてい
るため、このノード４４ａへ注入された正電荷はトラン
ジスタ４４１を介して負電圧発生回路４５へ放出され
る。したがって、ノード４４ａの電位は、ノード４４ｂ
の電位とトランジスタ４４１のしきい値電圧Ｖｔｈｐと
の和すなわち０Ｖ＋Ｖｔｈｐ＜１Ｖにまでしか上昇しな
い。

【０１６６】次いで、クロック信号φｎが“Ｈ”から
“Ｌ”へ立下がるとノード４４ａから容量４４３の容量
結合により電荷が引抜かれ、ノード４４ａの電位は下降
する。このノード４４ａの電位低下に応じてトランジス
タ４４２がオン状態となり、ノード４４ａの電位がノー
ド４４ｂへ伝達される。このときの負電圧出力ノード４
４ｂの電位およびノード４４ａの電位は、対応のワード
線の寄生容量を主要構成要素とする寄生容量と容量４４
３の容量とにより決定される値となる。このときノード
４４ｂおよび４４ａは少なくとも負の電位となる。

【０１６７】次いでクロック信号φｎが“Ｈ”へ立上が
ると再びノード４４ａの電位は容量４４３の容量結合に
より上昇する。しかしこのときノード４４ｂの電位は負
電位であり、トランジスタ４４１がオン状態となってお
り、このノード４４ａの電位は負電圧出力ノード４４ｂ
の電位とトランジスタ４４１のしきい値電圧の和で与え
られる電圧レベルまでにしか上昇しない。トランジスタ
４４２はノード４４ａの電位がノード４４ｂの電位より
も高いためオフ状態であり、負電圧出力ノード４４ｂの
電位は変化しない。

【０１６８】次いでクロック信号φｎが“Ｌ”へ立下が
ると再びノード４４ａの電位が下降し、この下降電位が
負電圧出力ノード４４ｂへ伝達される。

【０１６９】上述の動作を繰り返すことにより、ノード
４４ａおよび負電圧出力ノード４４ｂの電位が順次低下
し最終的にこの負電圧出力ノード４４ｂの電位は負電圧
発生回路４５から与えられる負電圧とトランジスタ４４
１のしきい値電圧Ｖｔｈｐとの和で与えられる電圧レベ
ルにまで低下する。負電圧伝搬信号ＮＴＲは負電圧発生
回路から発生される負電圧とほぼ同程度のレベルの信号
であり、このノード４４ｂ上の負電圧が対応のワード線
へ伝達されており、対応のワード線の電位は負電圧とな
る。

【０１７０】対応のワード線の電位が電源電圧Ｖｃｃレ
ベルの“Ｈ”のとき、トランジスタ４４１および４４４
のゲートへは電源電圧Ｖｃｃレベルの信号が与えられる
ため、トランジスタ４４１および４４４はオフ状態とな
る。この状態では、ノード４４ａの電位は変化しないた
め、負電圧出力ノード４４ｂの電位は対応のワード線電
位から伝達された電位を保持する。

【０１７１】上述のように、対応のワード線の電位が接
地電位レベルの場合にはそのワード線レベルを負電圧へ
設定することができる。したがって、消去電圧パルス印
加時においては選択されたワード線電位をＸデコーダに
より接地電位レベルの“Ｌ”、非選択ワード線の電位を
電源電圧Ｖｃｃレベルの“Ｈ”とすれば、選択ワード線
上へのみ負電圧を印加することができ、この選択された
ワード線に接続されるメモリセルに対してのみ消去電圧
パルスを印加することができる。次にこの動作モードに
応じて選択ワード線の電位を変更するための構成につい
て説明する。

【０１７２】図１０は図１に示すＸデコーダ４８の具体
的構成を示す図である。図１０において、メモリセルア
レイ１１０のワード線Ｗ０に関連する部分のみを示す。
Ｘデコーダ４８は、所定の組のアドレス信号（Ｘアドレ
ス信号）を受けるＮＡＮＤ型デコード回路１９６と、消
去動作時に発生される消去信号ＥＲＡＳＥをインバータ
回路１９５を介してそのゲートに受け、デコード回路１
９６の出力を選択的にノードＮＤ５０へ伝達するｎチャ
ネルＭＯＳトランジスタ１９１と、デコード回路１９６
の出力を反転するインバータ回路１９４と、消去信号Ｅ
ＲＡＳＥに応答してインバータ回路１９４の出力を選択
的にノードＮＤ５０へ伝達するｎチャネルＭＯＳトラン
ジスタ１９２と、ノードＮＤ５０上の信号電位に応答し
て選択的にワード線電圧変更回路４６からのワード線駆
動信号をワード線Ｗ０へ伝達するｐチャネルＭＯＳトラ
ンジスタ１９８と、ノードＮＤ５０上の信号電位に応答
してワード線Ｗ０を接地電位に設定するｎチャネルＭＯ
Ｓトランジスタ１９３と、ワード線Ｗ０への負電圧印加
時にトランジスタ１９３とワード線Ｗ０とを遮断するた
めのｐチャネルＭＯＳトランジスタ１９９と、ワード線
Ｗ０上の信号電位に応答してノードＮＤ５０の電位をワ
ード線電圧変更回路からのワード線駆動信号レベルに設
定する安定化のためのｐチャネルＭＯＳトランジスタ１
９７を含む。トランジスタ１９９へのゲートへは約−１
Ｖ程度の負電圧が印加される。この−１Ｖの負電圧は負
電圧発生回路４５からの負電圧が与えられてもよく、ま
た他の回路から与えられてもよい。次に動作について説
明する。

【０１７３】消去動作時、すなわち消去電圧パルスを印
加する場合には消去信号ＥＲＡＳＥが“Ｈ”となる。こ
の状態では、トランジスタ１９１はオフ状態、トランジ
スタ１９２がオン状態である。今デコード回路１９６へ
与えられるアドレス信号の組がすべて“Ｈ”であり、ワ
ード線Ｗ０が選択された状態を考える。この状態におい
てはＮＡＮＤ型デコード回路１９６の出力は“Ｌ”であ
り、インバータ回路１９２を介してノードＮＤ５０の電
位は“Ｈ”となる。これにより、トランジスタ１９８が
オフ状態、トランジスタ１９３がオン状態となる。トラ
ンジスタ１９９はそのゲートに−１Ｖ程度の負電圧を印
加されておりオン状態であり、ワード線Ｗ０の電位は接
地電位レベルの“Ｌ”となる。

【０１７４】このワード線Ｗ０上の接地電位レベルはト
ランジスタ１９７のゲートへ与えられ、トランジスタ１
９７がオン状態となり、ノードＮＤ５０へはワード線電
圧変更回路からの電圧Ｖｐｐ／Ｖｃｃ（この場合電圧Ｖ
ｃｃ）が与えられ、このワード線Ｗ０の電位レベルは接
地電位レベルに維持される。

【０１７５】消去動作時においては負電圧伝搬信号ＮＴ
Ｒが発生され、トランジスタ４４９がオン状態となり、
ワード線Ｗ０が負電位スイッチ４４０に接続される。図
９を参照して説明したように、ワード線電位が接地電位
レベルの場合、負電位スイッチ４４０が駆動され、この
負電位スイッチ４４０を介してワード線Ｗ０の電位は負
電位となる（ここで負電圧伝搬信号ＮＴＲは負電圧発生
回路４５から発生される負電圧とほぼ同じレベルの信号
である）。

【０１７６】ワード線Ｗ０の電位が負電位となると、ト
ランジスタ１９９はそのゲート電位がソース電位よりも
高くなりオフ状態となる。これにより、トランジスタ１
９３とワード線Ｗ０とは分離され、ワード線Ｗ０は負電
位に固定される。

【０１７７】一方、ワード線Ｗ０が非選択状態の場合に
は、デコード回路１９６の出力は“Ｈ”であり、ノード
ＮＤ５０の電位は“Ｌ”となる。この状態においてはト
ランジスタ１９８がオン状態、トランジスタ１９３がオ
フ状態となり、ワード線Ｗ０の電位はワード線電圧変更
回路から与えられる電圧レベルとなる（Ｖｃｃレベ
ル）。したがってこの場合、負電圧伝搬信号ＮＴＲが発
生されても負電圧スイッチ４４０は動作せず、ワード線
Ｗ０の電位は“Ｈ”となる。

【０１７８】消去動作時以外すなわち消去電圧パルスを
印加する動作モード以外においては消去信号ＥＲＡＳＥ
は“Ｌ”である。この状態では、トランジスタ１９１が
オン状態、トランジスタ１９２がオフ状態となる。した
がってワード線Ｗ０が選択された場合、デコード回路１
９６の出力が“Ｌ”となり、ノードＮＤ５０の電位レベ
ルはトランジスタ１９１を介して“Ｌ”となる。したが
って、選択ワード線Ｗ０の電位はトランジスタ１９８を
介してワード線電圧変更回路から与えられた電圧レベル
となる。消去動作以外においては負電圧伝搬信号ＮＴＲ
は発生されず、ワード線Ｗ０と負電圧スイッチ４４０と
は分離されている。

【０１７９】上述の構成のＸデコーダを用いることによ
り、消去電圧パルス印加時においてのみ選択ワード線を
負電圧に設定しかつ非選択ワード線を“Ｈ”レベルに設
定し、それ以外の動作時においては選択ワード線をワー
ド線電圧変更回路からの出力電圧レベルに設定しかつ非
選択ワード線の電位レベルを接地電位レベルに設定する
ことができる。

【０１８０】このような構成のＸデコーダを用いた場
合、消去電圧パルス印加時においてはソース線ＳへはＶ
ｃｃ（５Ｖ）レベルの電圧が印加されるだけであり、そ
のソース領域における高電圧Ｖｐｐの印加を行なう必要
がなくなりゲート絶縁膜のこの高電圧Ｖｐｐの印加によ
る損傷を防止することができ、フラッシュメモリの寿命
を長くすることができる。

【０１８１】また負電圧は選択ワード線へ伝達されるだ
けであり、その駆動負荷は小さく、極めて駆動能力の小
さな負電圧発生回路で十分に負電圧をワード線へ印加す
ることができ、小占有面積で容易に負電圧を発生するこ
とができる。これにより高電圧Ｖｐｐも書込時において
ワード線へ伝達されるだけであり、電源電圧Ｖｃｃから
小占有面積のチャージポンプ回路を用いて発生すること
ができ、５Ｖ単一電源で動作するフラッシュメモリを得
ることができる。

【０１８２】上述の実施例においては、消去電圧パルス
を印加した後、所定のしきい値電圧ＶＴ以下のメモリセ
ルに対し消去後書込を行なってしきい値電圧を徐々に上
昇させている。しきい値電圧の分布範囲を狭くする方法
としては、また、所定のしきい値電圧以上のメモリセル
のしきい値電圧を徐々に低下させる方法も可能である。
以下、この方法について説明する。

【０１８３】図１１はこの発明の他の実施例であるフラ
ッシュメモリの全体の構成を示す図である。図１１にお
いて、図１に示す実施例のフラッシュメモリと対応する
部分には同一の参照番号を付す。図１１において、フラ
ッシュメモリは各ビット線Ｂ０およびＢ１に対応して設
けられ、対応のビット線に接続されるメモリセルのしき
い値電圧が所定電圧値以下となっているか否かを示すベ
リファイデータをラッチするベリファイデータラッチ３
２１および３２２と、制御信号ＣＬＴに応答してベリフ
ァイデータラッチ３２１および３２２のラッチデータを
それぞれ対応のビット線Ｂ０およびＢ１へ伝達する転送
回路３１０を含む。

【０１８４】転送回路３１０は、ベリファイデータラッ
チ３２１とビット線Ｂ０との間に設けられ、そのゲート
に制御信号ＣＬＴを受けるｎチャネルＭＯＳトランジス
タ３１１と、ビット線Ｂ１とベリファイデータラッチ３
２２との間に設けられ、そのゲートに制御信号ＣＬＴを
受けるｎチャネルＭＯＳトランジスタ３１２を含む。

【０１８５】ベリファイデータラッチ３２１および３２
２は書込／消去制御回路２５の制御の下に消去動作モー
ド（消去電圧印加動作と消去ベリファイ動作両者を含
む）において活性化されるとともに、またそのラッチデ
ータも書込／消去制御回路２５によりリセットされる。
他の構成は図１に示すメモリと同様である。次に動作に
ついて説明する。

【０１８６】書込動作および読出動作は図１に示すフラ
ッシュメモリの場合と同様であり、その説明は繰り返さ
ない。

【０１８７】次に消去動作モードについてその動作フロ
ーである図１２を参照して説明する。

【０１８８】まず、アドレスバッファ８からのＸアドレ
ス信号に応答してＸデコーダ４８は対応のワード線を選
択する。今、選択ワード線（特定ワード線）をワード線
Ｗ０とする（ステップＳ１０１）。

【０１８９】次いで、ソース電位発生回路（図１１にお
いては示していないが図１のメモリと同様設けられてい
る）を動作させてソース線Ｓ１およびＳ２の電位を接地
電位レベルの０Ｖに設定する（ステップＳ１０２）。

【０１９０】次いで書込／消去制御回路２５の制御の下
にＹデコーダ９から列についての０番地を示す列選択信
号（列選択信号Ｙ０）を発生させる（ステップＳ１０
３）。

【０１９１】Ｘデコーダ４８へはワード線電圧変更回路
４６から所定のベリファイ電圧が発生されて与えられ
る。これにより選択ワード線Ｗ０の電位はベリファイ電
圧ＶＴ２が与えられる（ステップＳ１０４）。

【０１９２】次いで、センスアンプ１５を活性化し、こ
の列についての０番地のメモリセルのデータを読出す。
書込／消去制御回路２５はこの読出データが書込状態を
示すデータ“０”のとき、書込回路２０へ書込パルスを
与える。センスアンプ１５を不活性状態とした後、この
書込パルス回路２０は書込パルスに応答して“Ｈ”の信
号を発生する。今列についての０番地が選択されてお
り、この書込回路２０からの“Ｈ”の信号はＹゲートト
ランジスタ１０、ビット線Ｂ０上に伝達される。この状
態において、制御信号ＣＬＴは“Ｈ”に設定される。こ
れによりベリファイデータラッチ３２１は書込／消去制
御回路２５の下に活性化されこの書込回路２０から与え
られた“Ｈ”のデータをラッチする（ステップＳ１０
５）。

【０１９３】一方、書込／消去制御回路２５は、この読
出したメモリセルのデータが消去状態を示す“１”の場
合には、書込回路２０へは書込パルスを与えない。した
がってこの場合、ベリファイデータラッチにはリセット
状態の“Ｌ”のデータがラッチされる。

【０１９４】以下この動作を選択されたワード線Ｗ０に
接続されている各メモリセルに対して行ない（ステップ
Ｓ１０６およびＳ１０７）、次いでこのベリファイデー
タラッチ３２１および３２２に“Ｈ”のデータがラッチ
されているか否かの判別が行なわれる（ステップＳ１０
８）。すなわち、この選択されたワード線Ｗ０に接続さ
れるメモリセルの記憶データが“１”であるか否かの判
別が行なわれる。

【０１９５】ステップＳ１０８において１つでもデータ
“０”を示すメモリセルがあると、ソース電位発生回路
２４はソース線Ｓ１およびＳ２をハイインピーダンス状
態に設定する（ステップＳ１０９）。

【０１９６】次いで制御信号ＣＬＴを“Ｈ”に保持した
状態で、負電圧発生回路４５および負電圧スイッチ４４
を介して選択ワード線Ｗ０が負電位に設定される。この
選択ワード線Ｗ０の負電圧の設定は、先に示した回路構
成を用い、消去信号ＥＲＡＳＥをステップＳ１１０にお
いて発生することにより実現される。

【０１９７】しきい値電圧が所定のしきい値電圧ＶＴ２
によりも高いメモリセルに対してはベリファイデータラ
ッチ３２１，３２２は“Ｈ”の信号をラッチしている。
このため、対応のビット線上には“Ｈ”の正電圧が印加
される。選択ワード線上には負電圧が印加される。ソー
ス線Ｓはハイインピーダンス状態である。これにより、
フローティングゲートとドレインとの間に高電界が生
じ、トンネル電流によりフローティングゲートからドレ
イン領域およびビット線上へ電子が引抜かれる。

【０１９８】１回の消去電圧パルスを印加した後、再び
ステップＳ１０２へ戻り、この選択ワード線Ｗ０上のメ
モリセルを順次読出し、この読出したデータ結果に従っ
て対応のメモリセルが消去状態（この場合しきい値電圧
が所定のしきい値電圧ＶＴ２以下）であるか否かを判別
し、その判別結果を示すデータを対応のベリファイデー
タラッチへ書込む。

【０１９９】この動作中において途中でデータ“０”か
らデータ“１”となったメモリセルに対しては対応のベ
リファイデータラッチがリセットされ、その記憶データ
は“Ｌ”となる。これは書込回路２０が“Ｌ”の信号を
出力するため容易に“Ｌ”のデータを対応のベリファイ
データラッチへ格納することができる。

【０２００】リセットされたベリファイデータラッチに
接続されるビット線上へは接地電位レベルが印加される
だけである。したがって選択されたワード線Ｗ０上に負
電圧が印加されてもこのフローティングゲートとドレイ
ン領域との間にトンネル現象を生じさせるだけの十分な
高電界は生じず、フローティングゲートからの電子の引
抜きは生じない。したがって、この場合には、常にその
しきい値電圧がベリファイ電圧ＶＴ２よりも高いメモリ
セルに対してのみ消去動作が行なわれる。

【０２０１】この選択ワード線Ｗ０に接続されるすべて
のメモリセルがベリファイ電圧ＶＴ２で設定されたしき
い値電圧以下のしきい値を有するまでベリファイ動作を
実行しつつ消去動作を行なう。この動作方法では、その
しきい値電圧がベリファイ電圧ＶＴ２以下となったメモ
リセルに対しては消去電圧パルスは印加されない。した
がって、このメモリセルのしきい値電圧の最大値をベリ
ファイ電圧ＶＴ２として極めて狭いしきい値電圧の分布
を実現することができる。

【０２０２】図１３はこの図１１に示すフラッシュメモ
リにおける消去動作後のしきい値電圧の分布を示す図で
ある。図１３において、特定のワード線すなわちプログ
ラムされるべきメモリセルを含むワード線を選択した状
態においては、そこに接続されるメモリセルのしきい値
電圧の分布は曲線Ｄ１およびＤ２で与えられる。曲線Ｄ
１はそのしきい値電圧がベリファイ電圧ＶＴ２よりも十
分高く書込状態のセルを示す。曲線Ｄ２は既に消去状態
にありそのしきい値電圧がベリファイ電圧ＶＴ２よりも
小さいメモリセルの分布を示す。この消去動作モードに
おいては、曲線Ｄ１で表わされるメモリセルに対して消
去動作が実行される。これによりしきい値電圧の最大値
をベリファイ電圧ＶＴ２として極めて狭い範囲内にこの
しきい値電圧が分布するしきい値電圧分布が得られる
（曲線Ｄ３）。この図１２に示す消去動作フローは、書
込／消去制御回路２５を簡単なマイクロプロセサで構成
することにより実現することができる。また、この書込
／消去制御回路２５は、フラッシュメモリ内蔵のマイク
ロコンピュータ等で用いられる場合にはその外部のマイ
クロプロセッサがその機能を実行するように構成されて
もよい。

【０２０３】上述の２つの実施例のいずれにおいても、
実際にメモリセルへデータを書込むデータ書込動作前に
消去動作を行なってしきい値電圧の分布範囲を狭くして
いる。しかし、先の構成を利用することにより、この消
去動作モードに要する時間を大幅に短縮することができ
る。以下、この構成について説明する。

【０２０４】図１４はこの発明のさらに他の実施例であ
るフラッシュメモリのプログラム動作を原理的に示すフ
ロー図である。まずこのフラッシュメモリにおけるプロ
グラム動作モードについて図１４を参照して説明する。

【０２０５】まず、チップイネーブル信号ＣＥおよびラ
イトイネーブル信号ＷＥがともに活性状態となることに
よりプログラム動作モードが起動される（ステップＳ３
００）。これに応答して、まずアドレス信号に従って、
プログラムされるべきメモリセルが接続されるワード線
を選択した後、この選択ワード線に接続されるメモリセ
ルに対し十分な大きさの消去電圧パルスを印加する（ス
テップＳ３０２）。この消去電圧パルスは、選択された
メモリセルがすべて十分消去状態となるような大きさを
備える。ここで、プログラムされるべきメモリセルが接
続される領域として消去電圧パルスが印加される単位
は、バイト単位であってもよく、複数バイト単位でもよ
く、ワード線単位であってもよく、またすべてのメモリ
セルに対し同時に消去電圧が印加される構成であっても
よい。以下の説明においては消去単位は１本のワード線
である場合について説明する。

【０２０６】この消去電圧パルス印加を行なう場合、先
の実施例の場合と同様、選択ワード線へ負電圧が印加さ
れ、ソース線へ電圧Ｖｃｃ（５Ｖ程度）が印加され、ビ
ット線がフローティング状態とされる。

【０２０７】次いで消去電圧パルス印加後消去ベリファ
イが行なわれる（ステップＳ３０６）。ここで、消去電
圧パルスがどのようなメモリセルでも十分消去状態とさ
れるような大きさを有していると説明している。しかし
ながら、確認のために消去ベリファイ動作が実行され
る。十分な大きさの消去電圧パルスであれば特に行なう
必要はない。この消去ベリファイ動作においては、ソー
ス線を接地電位に設定した後、各選択ワード線の電位を
所定のベリファイ電圧（０Ｖより少し高い程度）に設定
し、各メモリセルのデータを読出し、データ“１”が読
出されるか否かを判別する。未消去のメモリセルが存在
する場合には再度ステップＳ３０４へ戻って消去電圧パ
ルスを印加する。消去ベリファイ動作完了後データに従
ったデータ“０”および“１”の同時書込が行なわれる
（ステップＳ３０８）。このデータ“０”書込およびデ
ータ“１”書込のいずれもフローティングゲートへの電
子の注入により行なわれる。データの書込を行なった
後、プログラムデータが正確に各メモリセルへ書込まれ
たか否かの書込ベリファイ動作が行なわれる（ステップ
Ｓ３１０）。すべてのメモリセルに対しプログラムデー
タと同じデータが書込まれている場合には書込が終了す
る（ステップＳ３１２）。

【０２０８】この図１４に示す動作フローにおいては消
去電圧パルスを印加している。このため、過消去された
メモリセルが存在する可能性がある。しかしながら、過
消去されたメモリセルはデータ“１”を記憶する。この
過消去状態のメモリセルに対しデータ“０”を書込み、
書込状態と設定する場合にはその書込ベリファイ動作に
より確実にしきい値電圧が書込状態を示す値にまで上昇
される。

【０２０９】一方、この過消去されたメモリセルにデー
タ“１”を書込む場合、この実施例におけるデータ
“１”の書込はフローティングゲートへの電子の注入が
行なわれる。したがってこの場合そのしきい値電圧は上
昇するために、過消去メモリセルのしきい値電圧はデプ
レッション状態からエンハンスメント状態となる。すな
わち、データ“１”書込における電子の注入効率は、過
消去されたメモリセルのしきい値電圧がエンハンスメン
ト状態となる程度の大きさであるが、データ“０”書込
時における電子注入効率よりも十分低い値に設定され
る。次にこのデータ“１”およびデータ“０”書込時に
おける電子注入効率を調整するための構成について説明
する。

【０２１０】図１５は、この発明のさらに他の実施例に
おける第１のプログラム動作モードにおけるメモリセル
のしきい値電圧変化を示す図である。この第１のプログ
ラム方法においては、まず消去電圧パルスが印加され
る。消去電圧パルスの印加により選択メモリセルのしき
い値電圧はそれぞれの初期データ“０”および“１”に
より異なる。しかし十分な消去電圧パルスを印加するこ
とによりこのメモリセルのしきい値電圧がすべて消去状
態を表わす状態となる。消去ベリファイモードにおける
ベリファイ電圧は０Ｖよりも少し大きな値に設定されて
いる。

【０２１１】消去電圧パルスを複数回または十分の大き
さのパルスを印加した場合、過消去メモリセルが存在す
る可能性が生じる。しかし、この消去電圧パルスの印加
により、フローティングゲートからソース領域へトンネ
リング電流により電子が引抜かれる。フローティングゲ
ートが過剰消去状態となり正電荷が増加した場合、この
トンネル現象を生じさせるための電界が小さくなり、ト
ンネル現象が生じにくくなり、このため過消去メモリセ
ルのしきい値電圧の最低到達電位にも限度が生じ、ある
値に収束する。ここで、図１５において横軸は時間を示
し、縦軸はメモリセルのしきい値電圧を表わす。

【０２１２】この消去電圧電圧パルス印加により選択メ
モリの各しきい値電圧をデプレッション状態とした後デ
ータ“０”および“１”の書込を行なう。データ“０”
の書込においてはフローティングゲートへの電荷注入効
率が十分大きくかつデータ“１”の書込においてはこの
フローティングゲートへの電荷注入効率は小さくされ
る。消去状態のメモリセルのしきい値電圧がデプレッシ
ョン状態から少しエンハンスメント状態に移行するまで
書込パルスが印加される。

【０２１３】図１６は図１５に示すメモリセルのしきい
値電圧変化を実現するための電圧印加条件を示す図であ
る。図１６においては１つの消去単位をセクタとして表
わし、この１つのセクタが２つのメモリセルで構成され
る場合を一例として示す。この図１６（Ａ）に示すよう
に、ソース線ＳＬ１およびＳＬ２はそれぞれワード線Ｗ
０およびＷ１と平行に配設される。図１および図１１に
示すフラッシュメモリにおいてはソース線Ｓ１およびＳ
２はビット線Ｂ０およびＢ１と平行に配設されている。
しかしこの図１６に示す構成においては、セクタ単位で
のデータの書換え（プログラム）を実現するために、ソ
ース線ＳＬ１およびＳＬ２はワード線Ｗ０およびＷ１と
平行に配設され、各ソース線ＳＬ１およびＳＬ２はセク
タ単位でその電位を設定することができる。次にこの図
１６に示す構成において、メモリセル１６へデータ
“０”を書込みメモリセル１８へデータ“１”を書込む
際の電圧印加条件について説明する。

【０２１４】消去電圧パルス印加時においては、プログ
ラムされるべきメモリセルはセクタＳＥ１に含まれる。
すなわちセクタＳＥ１が選択セクタでありセクタＳＥ２
は非選択セクタである。

【０２１５】消去動作時においてはビット線Ｂ０および
Ｂ１がフローティング状態（ＦＬ）に設定され、ワード
線Ｗ０へは−９Ｖの負電圧が印加され、ワード線Ｗ１は
接地電位に設定される。ソース線ＳＬ１には５Ｖの電圧
が印加され、ソース線ＳＬ２へは接地電位レベルの０Ｖ
が伝達される。この選択ワード線Ｗ０への負電圧の印加
は図１および図１１に示すに負電圧発生回路および負電
圧スイッチ回路およびＸデコーダ４８の構成を用いるこ
とにより実現される。この状態においてはセクタＳＥ１
に含まれるメモリセル１６および１８においてコントロ
ールゲートとソース領域に高電界が印加されトンネル現
象によりフローティングゲートの電子がソース線ＳＬ１
上へ引抜かれ、そのしきい値電圧が低下する。

【０２１６】セクタＳＥ２においては、ワード線Ｗ１お
よびソース線ＳＬ２の電位はともに接地電位レベルの０
Ｖであり、何ら変化は生じない。

【０２１７】データ書込時においては、データ“０”が
書込まれるメモリセル１６が接続されるビット線Ｂ０へ
は４Ｖ程度の書込電圧が印加される。このデータ書込時
においては選択ワード線Ｗ０の電位は１０Ｖと高電圧に
設定される。データ“１”が書込まれるメモリセル１８
が接続されるビット線Ｂ１には２Ｖ程度の比較的低い書
込電圧が印加される。非選択セクタＳＥ２においてはワ
ード線Ｗ１およびソース線ＳＬ２はともに接地電位レベ
ルの０Ｖであり、またソース線ＳＬ１の電位も０Ｖに設
定される。

【０２１８】この状態においては、先に図３を参照して
説明したように、ビット線Ｂ０の電位が高いため、フロ
ーティングゲートへはアバランシェ降伏によるホットエ
レクトロンが多く注入され、このメモリセル１６のしき
い値電圧が大きく上昇し、一方そのドレイン電圧が２Ｖ
と低いメモリセル１８においてはアバランシェ降伏によ
るホットエレクトロンの注入量は少なく、そのしきい値
電圧が上昇する度合は低い。この構成により、メモリセ
ル１６が書込状態のデータ“０”を格納し、またメモリ
セル１８は消去状態のデータ“１”を格納する。このと
き、フローティングゲートへの電子の注入が行なわれて
おり、そのしきい値電圧が上昇しているため、メモリセ
ル１８は過消去状態とはならない。

【０２１９】書込ベリファイ動作においては、データ
“０”の書込に対しては従来と同様再度、データ“０”
の書込が行なわれる。データ“１”に対して誤ってデー
タ“０”が書込まれた場合は、一旦選択セクタＳＥ１内
のメモリセルがすべて消去状態とされる。データ“１”
の電子に対する注入効率は小さくされているためそのし
きい値電圧の上昇量は小さいためほぼその状態が生じる
可能性は無視し得る程度であると考えられる。誤ってデ
ータ“１”の代わりにデータ“０”が書込まれた場合に
は再度消去電圧パルスを印加した後データ“１”の書込
みが行なわれる。

【０２２０】このデータの書込は、それぞれアクセス単
位（１バイト単位、１ワード単位）で行なわれる。この
場合、図示の構成において１つのメモリセルが１つのア
クセス単位を代表していると考えればよい。

【０２２１】図１７は、別のプログラム方法を示す図で
ある。この図１７において、横軸は時間を示し、縦軸は
メモリセルのしきい値電圧を示す。この図１２に示す方
法においては、消去後のデータ書込サイクルは“書込
１”および“書込２”と２つのデータ書込サイクルを含
む。１番目の書込サイクル“書込１”においては、プロ
グラムされるべきメモリセルに対しまずデータ“１”が
書込まれ、すべてのメモリセルのしきい値電圧が低いし
きい値電圧を有するエンハンスメント状態とされる。

【０２２２】第２番目の書込サイクル“書込２”におい
ては、データ“０”が書込まれるメモリセルに対しての
みデータ“０”の書込が行なわれる。

【０２２３】図１８はこの図１７に示すプログラム方法
におけるメモリセルへの電圧印加条件を示す図である。
図１８においてはメモリセル１６へデータ“０”が書込
まれ、メモリセル１８へデータ“１”が書込まれる場合
が示される。

【０２２４】まず消去サイクルにおいては、ビット線Ｂ
０およびＢ１がフローティング状態（ＦＬ）とされ、ワ
ード線Ｗ０が負電圧の−９Ｖに設定され、かつソース線
ＳＬ１に５Ｖが印加される。ワード線Ｗ１およびソース
線ＳＬ２は接地電位レベルの０Ｖである。この状態にお
いては、メモリセル１６および１８は消去電圧パルスが
印加され、フローティングゲートから電子がトンネル電
流により引抜かれ、そのしきい値電圧が低下し、デプレ
ッション状態となる。

【０２２５】次いでデータ書込が行なわれる。まず“書
込１”のサイクルにおいてはビット線Ｂ０およびＢ１へ
４Ｖの電圧が印加され、ワード線Ｗ０へ５Ｖが印加され
る。ワード線Ｗ１、およびソース線ＳＬ１およびＳＬ２
は接地電位の０Ｖに設定される。この状態においてはメ
モリセル１６および１８のコントロールゲートへ与えら
れる電圧値が低い。このため、図３に示すように、フロ
ーティングゲートへの注入される電子の数が少なくな
り、しきい値電圧の変化量は小さく、メモリセル１６お
よび１８のしきい値電圧は低い値のエンハンスメント状
態となる。

【０２２６】次いでデータ“０”を書込む“書込２”サ
イクルが実行される。このサイクルにおいてはビット線
Ｂ０に４Ｖの電圧が印加され、選択ワード線Ｗ０には１
０Ｖが印加される。ビット線Ｂの電圧は０Ｖに設定され
る。この状態においは、メモリセル１６のコントロール
ゲートに１０Ｖの高電圧が印加され、またドレイン領域
に４Ｖの電圧が印加されるため、アバランシェ降伏によ
り発生したホットエレクトロンがフローティングゲート
へ注入され、このしきい値電圧が大きく変動し書込状態
を示すしきい値電圧となり、これによりデータ“０”が
書込まれる。メモリセル１８においては、そのドレイン
領域の電位は０Ｖであり、ホットエレクトロンは発生し
ないため、そのフローティングゲートの注入電子量は変
化しない。このようにデータ“１”の書込およびデータ
“０”の書込は２段階で行なうことにより、過消去され
たメモリセルが存在せず、かつ高速でメモリセルデータ
の書換えを実行することができる。

【０２２７】この“書込１”サイクルと“書込２”サイ
クルとで選択ワード線Ｗ０へ印加される電圧を変化する
構成は、先のワード線電圧変更回路を用いて実現するこ
とができる。この場合、先の実施例において消去後書込
動作における制御信号を書込サイクルに応じて変更する
ことにより所望の電圧レベルのワード線駆動信号を得る
ことができる。また書込電圧は図１８に示す構成の場
合、書込回路２０が発生する書込高電圧をビット線電圧
変更回路４２（図１参照）により低減することにより実
現されてもよく、また単に書込高電圧が４Ｖのレベルに
設定されていてもよい。

【０２２８】図１９はさらに他のプログラム方法を示す
図である。図１９において横軸は時間を示し、縦軸はメ
モリセルのしきい値電圧を示す。この図１９に示すプロ
グラム方法においては消去動作を実行した後、データ
“１”を書込む“書込１”サイクルの時間を短くし、そ
の後のデータ“０”を書込む“書込２”サイクルの時間
を長くする。これは、各データ“０”および“１”また
は書込サイクルに応じて書込パルス幅を変更することに
より実現される。この場合、先に図３において示したよ
うに、書込パルス印加時間が短くなると、メモリセルの
しきい値変化量は小さくなることを利用する。

【０２２９】図２０は図１９に示すプログラム方法を実
現するためのメモリセルへの電圧印加条件の一例を示す
図である。図２０においても、２行２列に配列されたメ
モリセル１６〜１９からなるメモリセルアレイにおいて
メモリセル１６および１８を含むセクタＳ１におけるプ
ログラムを行なう場合の電圧印加条件が示される。メモ
リセル１６に対しデータ“０”が書込まれ、メモリセル
１８にデータ“１”が書込まれる。この場合、消去条件
は先の実施例と同様であり選択ワード線Ｗ０に−９Ｖの
電圧が印加され、ソース線ＳＬ１に５Ｖが印加される。
これによりメモリセル１６および１８のしきい値がデプ
レッション状態とされる。

【０２３０】次いでデータ“１”を書込む“書込１”サ
イクルが実行される。この状態においては、ビット線Ｂ
０およびＢ１に４Ｖの電圧が印加され、ワード線Ｗ０へ
１０Ｖの高電圧が印加される。ソース線ＳＬ１は接地電
位の０Ｖに設定される。非選択セクタＳＥ２においては
各信号線は０Ｖに設定される。この場合、“書込１”サ
イクルにおいては書込パルスの印加時間が図１９に示す
ように極めて短くされている。したがってメモリセル１
６および１８においてフローティングゲートに注入され
る電子の量は少なく、各メモリセル１６および１８はし
きい値電圧が低い値のエンハンスメント状態となる。

【０２３１】次いでデータ“０”の書込が行なわれる。
これはメモリセル１６に対してのみ行なわれる。したが
ってこの場合ビット線Ｂ０に４Ｖが印加され、ワード線
Ｗ０には高電圧１０Ｖが印加される。ビット線Ｂ１は接
地電位の０Ｖである。この状態においては、データ
“１”の場合と同様のフローティングゲートへの電子の
注入が生じる。この“書込２”サイクルは書込パルス印
加時間が“書込１”サイクル時のそれよりも長くされて
いる。したがってメモリセル１６のしきい値電圧が大き
く上昇し、そのしきい値電圧は書込状態を示す高い値の
エンハンスメント状態となる。

【０２３２】この書込サイクルを２段階とし、それぞれ
の書込パルス幅を変更する構成は、図１に示す書込パル
ス幅変更回路４３を用いることにより実現される。

【０２３３】このデータ“０”およびデータ“１”両者
の書込を行なうためのワード線電圧、ビット線電圧およ
び書込パルス幅の変更は図１に示す書込パルス幅変更回
路４３、ビット線電圧変更回路４２およびワード線電圧
変更回路４６を用いることができる。この場合、前述の
ように、消去後書込を行なうときの消去後書込信号ＰＡ
Ｅに代えて各書込サイクルに応じて制御信号が発生され
る。

【０２３４】この図１４に示す動作フロー図において
は、消去電圧パルスを印加した後消去ベリファイ（ステ
ップＳ３０６）が実行されている。しかしこの消去電圧
パルスが十分なしきい値電圧変化をもたらす条件が保証
されていれば、特に行なわれなくてもよい。すなわち消
去電圧パルス印加を行ない、各メモリセルのしきい値電
圧がデプレッション状態であることが保証されれば、特
に消去ベリファイ動作は行なわれなくてもよい。

【０２３５】またこのような大きな消去電圧パルスでな
く、過消去メモリセルが存在するような大きなしきい値
電圧の分布が存在する場合においては、消去ベリファイ
サイクルに実行することにより、すべてデプレッション
状態とならない場合においても、消去ベリファイ動作に
よりそのしきい値電圧の最大値が保証される。したがっ
てデータ“１”の書込を行なうときにこのベリファイ電
圧（消去ベリファイ電圧）レベルのセルのしきい値が上
昇しても書込状態を示すしきい値電圧よりも十分低いし
きい値変動しかもたらさないように構成される。すなわ
ち、これらの実施例においては消去後書込を行なってし
きい値電圧範囲を揃えるとともにその後にデータ“０”
の書込を行なう代わりに、この消去後書込動作をデータ
“１”書込を実行することで省略している。なお上述の
実施例においてはプログラムされる単位を示すセクタと
して１本のワード線を示したが、これはバイト単位、複
数バイト単位であればよい。

【０２３６】またフラッシュメモリはメモリセルアレイ
が複数のブロックに分割されており、各ブロックごとに
アクセスされる構成であってもよい。

【０２３７】

【発明の効果】請求項１記載の発明においては消去電圧
パルス印加後所定のしきい値電圧以下のメモリセルに対
して消去後書込を行なってそのしきい値電圧を徐々に修
正しているため、しきい値電圧のばらつきが小さくな
り、過消去メモリセルによる誤ったデータの読出および
プログラムを防止することができる。

【０２３８】請求項２記載の発明によれば、所定のしき
い値電圧以上のしきい値電圧を有する未消去メモリセル
に対してのみ消去電圧パルスを印加するため、消去メモ
リセルに対し再び消去電圧パルスが印加されることがな
くなり、消去後のメモリセルのしきい値電圧のばらつき
が小さくなり、過消去メモリセルによる誤動作を防止す
ることができる。

【０２３９】また請求項１および請求項２記載の発明に
よれば、消去電圧パルス印加前にメモリセルのしきい値
電圧を揃えるための消去前書込を行なう必要がなくな
り、消去動作モードに要する時間を短縮することができ
る。

【０２４０】請求項３記載の発明によれば、メモリセル
を消去状態に設定した後データ“０”およびデータ
“１”の書込を行なうため、消去動作モードと書込動作
モードと別々なシーケンスで行なう必要がなくなり、デ
ータのプログラムのためのシーケンスの制御が簡略化さ
れるとともに、プログラムに要する時間を短縮すること
ができる。

【０２４１】請求項４記載の発明によれば、データ
“０”書込とデータ“１”書込とでフローティングゲー
トへの電子の注入効率を異ならせたので、誤ったデータ
の書込が防止されるとともに、過消去メモリセルに対し
ても書込が行なわれるため、そのしきい値電圧が上昇し
過消去メモリセルによる誤動作を防止することができ
る。

【図面の簡単な説明】

【図１】この発明の一実施例である不揮発性半導体記憶
装置の全体の構成を示す図である。

【図２】この発明の一実施例である不揮発性半導体記憶
装置における消去動作モードを示す動作フロー図であ
る。

【図３】フラッシュメモリセルにおける書込特性を示す
図である。

【図４】図１に示す不揮発性半導体記憶装置における消
去動作実行後のメモリセルのしきい値電圧の分布を示す
図である。

【図５】図１に示すワード線電圧変更回路の具体的構成
を示す図である。

【図６】図１に示すビット線電圧変更回路およびＹデコ
ーダの具体的構成を示す図である。

【図７】図１に示す書込パルス幅変更回路の具体的構成
を示す図である。

【図８】図１に示す負電圧発生回路の具体的構成を示す
図である。

【図９】図１に示す負電圧スイッチ回路に含まれる負電
圧スイッチの具体的構成を示す図である。

【図１０】図１に示すＸデコーダの具体的構成を示す図
である。

【図１１】この発明の他の実施例である不揮発性半導体
記憶装置の全体の構成を示す図である。

【図１２】図１１に示す不揮発性半導体記憶装置におけ
る消去動作モードを示すフロー図である。

【図１３】図１１に示す不揮発性半導体記憶装置におけ
る消去動作完了後のメモリセルのしきい値電圧の分布を
示す図である。

【図１４】この発明のさらに他の実施例である不揮発性
半導体記憶装置の動作を示すフロー図である。

【図１５】図１４に示す動作フロー図における第１のプ
ログラム方法を示す図である。

【図１６】図１５に示す第１のプログラム方法を実現す
るためのメモリセルへの電圧印加条件を示す図である。

【図１７】図１４に示すフロー図における第２のプログ
ラム方法を示す図である。

【図１８】図１７に示すプログラム方法における各メモ
リセルへの電圧印加条件を示す図である。

【図１９】図１４に示す動作フローにおける第３のプロ
グラム方法を示す図である。

【図２０】図１９に示すプログラム方法における各メモ
リセルへの電圧印加条件を示す図である。

【図２１】一般的なフラッシュメモリセルの断面構造を
示す図である。

【図２２】図２１に示すフラッシュメモリセルの書込状
態と消去状態におけるしきい値電圧の変化を示す図であ
る。

【図２３】従来の不揮発性半導体記憶装置の全体の構成
を示す図である。

【図２４】図２３に示すワード線電圧変更回路の具体的
構成を示す図である。

【図２５】図２４に示すＶｐｐスイッチの具体的構成を
示す図である。

【図２６】従来の不揮発性半導体記憶装置における消去
動作モードを示すフロー図である。

【図２７】従来の不揮発性半導体記憶装置におけるメモ
リセルのしきい値電圧の分布を示す図である。

【図２８】過消去メモリセルの問題を説明するための図
である。

【図２９】従来の不揮発性半導体記憶装置のプログラム
モードを示すフロー図である。

【符号の説明】

８ アドレスバッファ ９ Ｙデコーダ １５ センスアンプ ２０ 書込回路 ２１ データ入出力バッファ ２２ Ｖｐｐ／Ｖｃｃ切換回路 ２３ ワード線電圧変更回路 ２４ ソース電位発生回路 ２５ 書込／消去制御回路 ４５ 負電圧発生回路 ４６ ワード線電圧変更回路 ４８ Ｘデコーダ ４４ 負電圧スイッチ回路 ３２１ ベリファイデータラッチ ３２２ ベリファイデータラッチ ４４０ 負電圧スイッチ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮脇 好和 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 二ツ谷 知士 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 行および列からなるマトリクス状に配列
   され、各々が情報を不揮発的に記憶する複数のメモリセ
   ルを備えるメモリセルアレイを備え、前記メモリセルの
   各々はフローティングゲート型トランジスタを有し、か
   つ前記フローティングゲートの蓄積電荷量に従って第１
   のしきい値電圧を与える書込状態と第２のしきい値電圧
   を与える消去状態とを有し、 前記メモリセルアレイの各行に対応して配設され、各々
   に対応の行のメモリセルが接続される複数のワード線、 前記メモリセルアレイの各列に対応して配設され、各々
   に対応の列のメモリセルが接続される複数のビット線、 与えられたアドレス信号に応答して前記メモリセルアレ
   イの対応のメモリセルを選択するメモリセル選択手段、 消去動作モード時、前記メモリセル選択手段により選択
   されたメモリセルへ、各前記選択されたメモリセルを前
   記消去状態に設定するための消去電圧を印加する消去手
   段、 前記消去電圧の印加後、前記消去電圧を印加された各メ
   モリセルのしきい値電圧が所定値以下となっているか否
   かを判別する判別手段、および前記判別手段によりその
   しきい値電圧が前記所定値以下と判別されたメモリセル
   に対し、そのしきい値電圧が前記所定値以上かつ前記第
   １のしきい値電圧未満となるまでしきい値修正電圧を印
   加する修正手段を備える、電気的に書込消去可能な半導
   体記憶装置。
2. 【請求項２】 行および列からなるマトリクス状に配列
   され、各々がフローティングゲート型トランジスタを有
   しかつ前記フローティングゲートの蓄積電荷量に従って
   情報を不揮発的に記憶する複数のメモリセルを備えるメ
   モリセルアレイ、 前記メモリセルアレイの各行に対応して配設され、各々
   に対応の行のメモリセルが接続される複数のワード線、 前記メモリセルアレイの各列に対応して配設され、各々
   に対応の列のメモリセルが接続される複数のビット線、 与えられたアドレス信号にしたがって対応のメモリセル
   を選択するためのメモリセル選択手段、 前記メモリセル選択手段により選択されたメモリセルが
   所定のしきい値電圧以上のしきい値電圧を有しているか
   否かを判別する判別手段、 各ビット線に対応して設けられ、対応のビット線に接続
   されるメモリセルについての前記判別手段の判別結果を
   示すデータを格納する判別データ格納手段、および前記
   判別データ格納手段の格納するデータに応答して、前記
   メモリセル選択手段により選択されたメモリセルへ並列
   的かつ選択的に消去電圧を印加し、これにより前記選択
   されたメモリセルのしきい値電圧をすべて前記所定のし
   きい値電圧以下に設定するしきい値修正手段を備える、
   電気的に書込消去可能な半導体記憶装置。
3. 【請求項３】 行および列からなるマトリクス状に配列
   され、各々がフローティングゲート型トランジスタから
   構成され、かつ前記フローティングゲートの蓄積電荷量
   に従って書込状態と消去状態とを表現する複数のメモリ
   セルを備えるメモリセルアレイ、 前記メモリセルアレイの各行に対応して配設され、各々
   に対応の行のメモリセルが接続される複数のワード線、 前記メモリセルアレイの各列に対応して配設され、各々
   に対応の列のメモリセルが接続される複数のビット線、 プログラム動作モード時、プログラムされるべきメモリ
   セルを選択し、該選択されたメモリセルへ消去電圧を印
   加し、これにより前記プログラムされるべきメモリセル
   を前記消去状態に設定するための消去手段、および前記
   消去手段による消去電圧の印加後、プログラムデータに
   従って前記プログラムされるべきメモリセルへ対応のデ
   ータを同時に書込むデータ書込手段を備える、電気的に
   書込消去可能な半導体記憶装置。
4. 【請求項４】 前記データ書込手段は、前記消去状態を
   表現する第１の論理値のデータを書込むために必要とさ
   れる前記フローティングゲートへの電荷注入効率が前記
   書込状態を与える第２の論理値を表現するデータを書込
   むために必要とされる前記フローティングゲートへの電
   荷注入効率よりも低くされた電荷注入手段を含む、請求
   項３記載の電気的に書込消去可能な半導体記憶装置。