JPH09180497A

JPH09180497A - 半導体記憶装置

Info

Publication number: JPH09180497A
Application number: JP7350155A
Authority: JP
Inventors: 康 ▲高▼橋; Yasushi Takahashi; Masato Suzuki; 正人鈴木; Shinichi Yoshimoto; 眞一葭本
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1995-12-22
Filing date: 1995-12-22
Publication date: 1997-07-11

Abstract

(57)【要約】【課題】半導体記憶装置のテスト時間を短縮すること
にある。【解決手段】３値テストモードを実現するとともに、
その３値テストモードにおける外部端子出力論理を、上
記メモリセルアレイの通常のリード・ライトの場合と異
ならせるためのテスト回路７４と、外部制御信号に基づ
いて上記テスト回路７４を活性化させて上記３値テスト
モードを起動するための３値判定回路１６とを設け、３
値テストモードにおける外部端子出力論理を、上記メモ
リセルアレイ２０からの通常のデータ読出し状態と異な
らせることにより、テストモード状態の判別の容易化を
図り、テスト時間短縮を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
さらにはそれのテスト技術に関し、例えばダイナミック
・ランダム・アクセス・メモリ（ＤＲＡＭと略記する）
に適用して有効な技術に関する。

【０００２】

【従来の技術】ＤＲＡＭは、アドレスバッファ、デコー
ダ、センス増幅器などの周辺回路にはクロックに同期し
て動作するダイナミック型の回路が用いられるため、１
〜３相の外部クロックが必要とされ、これらのクロック
に基づいて内部回路クロックを発生させて周辺回路を制
御、あるいは駆動するようにしている。そのようなＤＲ
ＡＭにおいては、ランダムアクセスが主体であり、アク
セス毎にロウアドレス、カラムアドレスの読み込みを順
次行うことにより、メモリセルアレイから所望のセルが
選択される。

【０００３】メモリセルアレイは、複数個のダイナミッ
ク型メモリセルをマトリクス配置して成る。メモリセル
の選択端子はロウ方向毎にワード線に結合され、メモリ
セルのデータ入力端子はカラム方向毎に相補データ線に
結合される。そして、それぞれの相補データ線は、相補
データ線に１対１で結合された複数個のカラムスイッチ
を含む選択回路を介して相補コモンデータ線に共通接続
される。

【０００４】尚、ＤＲＡＭについて記載された文献の例
としては、昭和５９年１１月３０日に株式会社オーム社
から発行された「ＬＳＩハンドブック（第４８６頁
〜）」がある。

【０００５】

【発明が解決しようとする課題】大容量ＤＲＡＭのテス
ト時間を短縮するため、オンチップのテストモード、特
に複数ビットの並列テストモードが採用されている。例
えば、１６ＭビットのＤＲＡＭの１６ビット並列２値テ
ストについて、ＪＥＤＥＣにて標準化されている。

【０００６】また、不良には全ビット不良の場合もあ
り、２値テストモードではそれを検出することができな
いため、ベンダーテストとして３値の並列テストモード
（３値テストモードとも称する）を取込み、実際のプロ
ーブテスト、あるいは選別テストにおいて、３値テスト
を行うようにしている。この３値テストにおいては、Ｄ
ＲＡＭのメモリセルアレイからの多ビット並列読出しデ
ータの論理判定が行われ、この論理判定において、論理
値“１”で一致していた場合には、その比較結果として
論理値“１”を外部出力し、論理値“０”で一致してい
た場合には、その比較結果として、論理値“０”を外部
出力し、不一致であれば外部端子を高インピーダンス状
態（ＨｉＺ）とする。

【０００７】しかしながら、上記３値の並列テストによ
れば、メモリセルアレイに書き込まれたテストパターン
と、上記した論理値“０”出力、及び論理値“１”出力
との関係が、ＤＲＡＭの通常のリード、ライト動作の場
合と同一であり、テスト対象ＤＲＡＭが、現在、本当に
テストモードに入っているのか否かを判別できない。例
えば、メモリセルアレイに書き込まれたテストパターン
が論理値“１”の場合を考えると、３値テストモードに
おいて、メモリセルアレイからの並列読出しデータが論
理値“１”で一致していた場合に、その比較結果として
論理値“１”が外部出力されるが、上記メモリセルアレ
イからの通常のリード動作においても、そのときのメモ
リセルアレイからの読出しデータは論理値“１”として
外部出力されることになるため、その場合の論理値
“１”出力が、３値テストモードにおける論理値“１”
出力なのか、通常のリード動作による論理値“１”出力
であるかは、その場合の論理出力によっては判別不可能
とされる。そのため、テスト回路等の故障により、実際
には３値テストモードに入っていないにもかかわらず、
外部端子から論理値“０”出力、あるいは論理値“１”
出力が得られたことで、そのＤＲＡＭが良品と判断され
る虞がある。

【０００８】そこで、３値テストモードに入っているか
否かの判別のため、並列ビット同士の論理が異なるよう
に作成されたテストパターンデータをメモリセルアレイ
に書込んで、その場合の並列読出しデータの論理比較結
果が高インピーダンス状態になることを確かめる必要が
ある。この場合、並列読出しデータの論理比較結果とし
て、外部端子が高インピーダンス状態になれば、それは
テストモードに入っていることを示している。つまり、
ＤＲＡＭの３値テストモードにおいては、ＤＲＡＭ本来
の３値テストとは別に、現在、そのＤＲＡＭが確実にテ
ストモードに入っているか否かを判別するための特別な
モード確認テストが必要とされる。そのようなモード確
認テストを必要とするために、ＤＲＡＭのテストにどう
しても時間がかかってしまう。

【０００９】本発明の目的は、半導体記憶装置のテスト
時間を短縮するための技術を提供することにある。

【００１０】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１２】すなわち、メモリセルアレイ（２０）から
の複数ビット並列読出しデータが、論理値“１”で一
致、論理値“０”で一致、及び論理不一致の３通りを判
別可能な３値テストモードを実現するとともに、その３
値テスト結果を、通常のリード・ライト動作の場合と異
なる論理で外部出力端子から出力可能なテスト手段（７
４）を設ける。それによれば、３値テストモードにおけ
る外部端子出力論理が、上記メモリセルアレイからの通
常のデータ読出し状態と異っていることから、現在、テ
ストモードに入っていることの判別が容易となり、この
ことが、テストモードに入っているか否かを判別するた
めの特別なモード確認テストを不要として、半導体記憶
装置のテスト時間の短縮化を達成する。このとき、テス
トモードのセットを外部から指示可能とするため、外部
制御信号に基づいて上記テスト手段を活性化することに
より、上記３値テストモードをセットするための制御手
段（１６）とを設けることができる。

【００１３】具体的には、図１１に示されるように、メ
モリセルアレイからの多ビット並列読出しデータ（Ｄ0
〜Ｄn-1）の論理判定により、それらが論理値“１”で
一致した場合に論理値“０”を、論理値“０”で一致し
た場合に論理値“１”を、それぞれ上記外部端子を介し
て外部出力し、論理不一致の場合には上記外部端子を高
インピーダンス状態（ＨｉＺ）とする３値テストモード
を実現して、半導体記憶装置のテスト時間の短縮化を図
る。

【００１４】さらに、上記のような３値テストモードを
容易に実現するため、複数のメインアンプの出力信号を
選択的に外部出力可能な第１回路（７１）と、上記複数
のメインアンプの出力信号に基づいて複数ビット並列読
出しデータの論理判定を行う第２回路（７２）と、上記
第１回路の信号出力に代えて、上記第２回路の出力信号
に基づく３値テストの結果出力状態を選択的に形成する
第３回路（７３）とを含んで、上記テスト手段を構成す
ると良い。

【００１５】

【発明の実施の形態】図１には本発明にかかる半導体記
憶装置の一実施例であるダイナミック・ランダム・アク
セス・メモリ（ＤＲＡＭ）が示される。

【００１６】図１に示されるＤＲＡＭ３２は、特に制限
されないが、１６ＭビットＤＲＡＭとされ、２値テスト
モード及び３値テストモードを備える。３値テストモー
ドはベンダー・テストの一つとされる。

【００１７】メモリセルアレイ２０、ロウアドレスをデ
コードすることによってメモリセルアレイ２０のワード
線を選択レベルに駆動するための信号を生成するロウデ
コーダ（ＸＤＥＣ）２２、及びカラムアドレスをデコー
ドするためのカラムデコーダ（ＹＤＥＣ）１９、その出
力信号に基づいて、メモリセルアレイ２０の相補データ
線を選択的に相補コモンデータ線に結合するための選択
回路や、メモリセルデータを増幅するためのセンスアン
プ等を含むカラム系直接周辺回路（ＹＳＣ）２１が設け
られる。また、動作制御のためのクロック信号として、
ロウアドレスストローブ信号ＲＡＳ＊（＊は、ロウアク
ティブ又は信号反転を示す）、カラムアドレスストロー
ブ信号ＣＡＳ＊、ライトイネーブル信号ＷＥ＊、及びア
ウトプットイネーブル信号ＯＥ＊を取込むための外部端
子を有し、それに対応して、入力バッファ機能を備えた
ジェネレータ１１，１２，１３，１４が設けられてい
る。ジェネレータ１１は、ロウアドレスストローブ信号
ＲＡＳ＊の入力により、内部制御信号φｒｉを所定タイ
ミングで出力し、タイミングジェネレータ１２は、カラ
ムアドレスストローブ信号ＣＡＳ＊の入力により、内部
制御信号φｃｉを所定タイミングで出力し、タイミング
ジェネレータ１３は、ライトイネーブル信号ＷＥ＊の入
力により、内部制御信号φｗｉを所定タイミングで出力
し、タイミングジェネレータ１４は、アウトプットイネ
ーブル信号ＯＥ＊の入力により、内部制御信号ＤｏＥを
所定タイミングで出力する。

【００１８】そして、上記制御信号φｒｉ，φｃｉ，φ
ｗｉに基づいてテストモード信号φｔｅｓｔをアサート
するためのＷＣＢＲ判定回路１５が設けられている。Ｗ
ＣＢＲテストモードは、図２に示されるように、ロウア
ドレスストローブ信号ＲＡＳ＊がローレベルにアサート
される前に、カラムアドレスストローブ信号ＣＡＳ＊、
及びライトイネーブル信号ＷＥ＊がローレベルにアサー
トされることによってセットされる。つまり、ＷＣＢＲ
判定回路１５では、上記制御信号φｒｉ，φｃｉ，φｗ
ｉをモニタすることによって、図２に示される条件成立
により、２値テストモードをセットするためのテストモ
ード信号φｔｅｓｔをアサートする。

【００１９】さらに、ベンダー・テストの一つとされる
３値テストモードをセットするための制御信号φｔｒ１
を生成する３値判定回路１６が設けられている。この３
値判定回路１６は、特に制限されないが、上記ＷＣＢＲ
判定回路１５によって出力信号φｔｅｓｔがハイレベル
にアサートされた状態で、所定の外部端子に高電圧（Ｓ
ＶＣ）が印加され、且つ、所定アドレスビットＢＹｉ
（ｉ＝０，１，２，３，…）により３値テストモードが
指定された場合に、３値テストモード設定のための制御
信号φｔｒ１をアサートする。すなわち、図５に示され
るように、ロウアドレスストローブ信号ＲＡＳ＊のアサ
ート前にカラムアドレスストローブ信号ＣＡＳ＊、及び
ライトイネーブル信号ＷＥ＊がローレベルにアサートさ
れ、且つ、後述の高電圧印加判定信号φｓｖｃがハイレ
ベルにアサートされ、そしてアドレスＲＹｉの論理成立
により、３値テストモード設定のための制御信号φｔｒ
１がアサートされる。尚、アドレスの論理の組合わせに
よっては、上記３値テストモードとは別のベンダー・テ
ストモードの指定が可能とされる。

【００２０】上記テストモード信号φｔｅｓｔがアサー
トされることによりセットされたテストモードをリセッ
トしてＤＲＡＭ３２を通常動作状態に戻すために、ＲＡ
Ｓーオンリ判定回路２３、及びＣＢＲ判定回路２４が設
けられている。

【００２１】ＲＡＳオンリー判定回路２３は、図３に示
されるように、カラムアドレスストローブ信号ＣＡＳ
＊、及びライトイネーブル信号ＷＥ＊がハイレベルにネ
ゲートされた状態で、ロウアドレスストローブ信号ＲＡ
Ｓ＊のみがローレベルにアサートされたことを判定し
て、ＲＡＳオンリーリセットサイクルをセットするため
の制御信号φＲＯをアサートする。また、ＣＢＲ判定回
路２４は、図４に示されるように、ライトイネーブル信
号ＷＥ＊がハイレベルにネゲートされた状態で、ロウア
ドレスストローブ信号ＲＡＳ＊よりも先にカラムアドレ
スストローブ信号ＣＡＳ＊がローレベルにアサートされ
たことを判定して、ＣＢＲリセットサイクルをセットす
るための制御信号φＣＢＲをアサートする。

【００２２】つまり、この実施例では、ＪＤＥＣ標準の
２値テストモードは、ＷＣＢＲによりセットされ、３値
テストモードは、ＷＣＢＲに加えて、高電圧ＳＶＣ印
加、及び所定のアドレスの組合わせによりセットされ、
そしてそのようなテストモードは、上記ＲＡＳオンリー
リセットサイクル、又はＣＢＲリセットサイクルによっ
てリセットされるようになっている。

【００２３】図１に示される上記メモリセルアレイ２０
は、特に制限されないが、複数個のダイナミック型メモ
リセルをマトリクス配置して成る。メモリセルの選択端
子はロウ方向毎にワード線に結合され、メモリセルのデ
ータ入力端子はカラム方向毎に相補データ線に結合さ
れ、それぞれの相補データ線は、それに結合されたセン
スアンプ（ＳＡ）やカラムスイッチ（ＹＳＣ）を含むカ
ラム系直接周辺回路２１を介して相補コモンデータ線に
共通接続される。相補コモンデータ線には、信号増幅の
ためのメインアンプ群２５〜２８が結合され、その後段
にテスト回路７４が配置される。

【００２４】また、４個の外部端子ＤＩ／Ｏ０〜ＤＩ／
Ｏ３が設けられ、一つのメインアンプ群が、データ入出
力のための一つの外部端子に対応する。各メインアンプ
群を構成するメインアンプを選択的に活性化することに
より、×４ビット（４ビット並列）構成のデータ出力を
行うことができる。

【００２５】メインアンプ群２５〜２８や、テスト回路
７４には、アドレスＸｉ，Ｙｉ、タイミングジェネレー
タ１２から出力される制御信号φｃｉ、ＷＣＢＲ判定回
路１５から出力される制御信号φｔｅｓｔ、３値判定回
路１６から出力される制御信号φｔｒ１など各種信号が
入力される。

【００２６】上記テスト回路７４では、２値テストモー
ド、及び３値テストモードを選択的に実現することがで
きる。そして、ｎビット並列テストモードの真理値表が
図１１に示されるように、２値テストモードにおいて
は、メモリセルアレイ２０からの多ビット並列読出しデ
ータが論理値“１”で一致した場合、及び論理値“０”
で一致した場合に、外部端子を介して論理値“１”を出
力し、データの論理が不一致の場合には、外部端子を介
して論理値“０”を出力する。それに対して、３値テス
トモードにおいては、メモリセルアレイ２０からの多ビ
ット並列読出しデータの論理判定により、データが論理
値“１”で一致した場合に論理値“０”を、論理値
“０”で一致した場合に論理値“１”を、それぞれ外部
端子を介して外部出力し、また、データの論理が不一致
の場合には、上記外部端子を高インピーダンス状態とす
る。

【００２７】ＤＲＡＭ３２の通常のリード・ライト動作
においては、外部からメモリセルアレイ２０に論理値
“１”が書込まれた場合、その記憶データは、外部端子
を介して論理値“１”として出力されるのに対して、こ
の実施例におけるＤＲＡＭ３２の３値テストモードで
は、メモリセルアレイ２０からの多ビット並列読出しデ
ータが論理値“１”で一致した場合に論理値“０”を、
論理値“０”で一致した場合に論理値“１”を、夫々外
部端子を介して外部出力するようにしており、そのよう
に、３値テストモードにおける外部端子からの出力論理
が、上記メモリセルアレイ２０からの通常のデータ読出
し状態と異ならせている。そのような論理を採用するこ
とにより、ＤＲＡＭ３２のテスト時間の短縮を可能とし
ている。

【００２８】すなわち、メモリセルアレイ２０からの多
ビット並列読出しデータが論理値“１”で一致した場合
に論理値“１”を、論理値“０”で一致した場合に論理
値“０”を、それぞれ外部出力する方式では、３値テス
トモードに入っているのか否かの判別のため、並列ビッ
ト同士で論理の異なるように作成されたテストパターン
データをメモリセルアレイに書込んで、その場合の並列
読出しデータの論理比較結果が高インピーダンス状態に
なることを確かめるため、本来行うべき３値テストとは
別に、テストモード判定のためのテストを別個に行う必
要があるのに対して、上記のように、３値テストモード
における外部端子出力論理を、上記メモリセルアレイ２
０からの通常のデータ読出し状態と異ならせることで、
その場合の外部端子の論理によって、現在、３値テスト
モードに入っていること、及びその場合のテスト結果を
同時に得ることができるので、上記テストモード判定の
ためのテストを別個に行う必要が無く、その分、ＤＲＡ
Ｍ３２のテストに要する時間を短縮することができる。

【００２９】尚、図示されないが、上記外部端子ＤＩ／
Ｏ０〜ＤＩ／Ｏ３には、書込みデータを内部に取込むた
めのデータ入力バッファが結合され、このバッファを介
して書込みデータの内部取込みが行われるようになって
いる。取込まれたデータは、上記相補コモンデータ線
や、カラムスイッチを介してメモリセルアレイ２０に伝
達されるようになっている。

【００３０】さらに、外部アドレス端子を介して入力さ
れたｉビット構成のアドレス信号Ａｉのバッファリング
やアドレスラッチのためのバッファ及びラッチ１７が設
けられ、このバッファ及びラッチ１７を介することによ
り、それぞれｉビット構成の内部ロウアドレス信号Ｘｉ
及び内部カラムアドレス信号Ｙｉが得られるようになっ
ている。内部ロウアドレス信号は、ロウアドレスデコー
ダ２２に入力され、内部カラムアドレス信号Ｙｉはカラ
ムデコーダ１９に入力される。また、特に制限されない
が、アドレス特定のアドレスＡ０に相当する外部端子
は、３値テスト指定のための高電圧印加端子としても機
能する。つまり、ＳＶＣ判定回路１８は、０ビット目の
アドレスＡ０に相当する外部端子に高電圧が印加された
ことを判定して、高電圧印加判定信号φｓｖｃを生成す
る。

【００３１】図６には上記ＳＶＣ判定回路１８の構成例
が示される。

【００３２】ｐチャンネル型ＭＯＳトランジスタ６４、
及びオン抵抗が比較的大きく設定されたｎチャンネル型
ＭＯＳトランジスタ６５が互いに直列接続され、その後
段にインバータ６７，６８が設けられている。ｐチャン
ネル型ＭＯＳトランジスタ６４及びｎチャンネル型ＭＯ
Ｓトランジスタ６５のゲート電極には高電位側電源Ｖｃ
ｃが印加されるようになっている。ｐチャンネル型ＭＯ
Ｓトランジスタ６４のソース電極には、ダイオード結合
された複数のｎチャンネル型ＭＯＳトランジスタ６１，
６２，６３、及び抵抗６１が結合され、この抵抗６１の
他端に、０ビット目のアドレスＡ０に対応する外部端子
６０が結合されている。また、ｎチャンネル型ＭＯＳト
ランジスタ６５のソース電極は低電位側電源Ｖｓｓに結
合されている。

【００３３】特に制限されないが、ゲートに入力される
論理値“１”の最大レベル（Ｖｉｈ）を６．５Ｖとする
とき、外部からの高電圧ＳＶＣは７Ｖ以上とされる。も
し、０ビット目のアドレスＡ０に対応する外部端子６０
の電位が７Ｖに満たないとき、インバータ６７の入力端
子の論理は、ｎチャンネル型ＭＯＳトランジスタ６５の
電流リークによりにより、ローレベルに固定され、その
ためにインバータ６８の出力端子がローレベルとされ
る。このとき、ｐチャンネル型ＭＯＳトランジスタ６４
は、そのソース電極の電位が、抵抗６１や、ダイオード
結合されたｎチャンネル型ＭＯＳトランジスタ６２，６
３での電圧降下により、ゲート電位（Ｖｃｃ）よりも低
くなるため、オフ状態とされる。それに対して、外部端
子６０に、７Ｖ以上の高電圧ＳＶＣが印加された場合に
は、ｐチャンネル型ＭＯＳトランジスタ６４のソース電
位が、ゲート電位（Ｖｃｃ）よりも高くなるため、ｐチ
ャンネル型ＭＯＳトランジスタ６４がオンされて、イン
バータ６７の入力端子にハイレベルが印加されるため、
高電圧印加判定信号φｓｖｃがハイレベルにアサートさ
れる。そのようにして、０ビット目のアドレスＡ０に対
応する外部端子６０に、高電圧が印加されたか否かを判
定することができる。

【００３４】図７にはメモリセルアレイ２０、及びメイ
ンアンプＭＡのレイアウト例が示される。

【００３５】メモリセルアレイ２０は、図７に示される
ように、互いに平行に配列されたアレイ部２０Ａ，２０
Ｂを有する。アレイ部２０Ａは、０Ｕ〜３１Ｕで示され
る３２個のマットに分割され、アレイ部２０Ｂは０Ｄ〜
３１Ｄで示される３２個のマットに分割されている。そ
のように分割されたマットは、ロウアドレスの一部を利
用して選択可能とされる。分割された個々のマットの両
側には、相補データ線の信号レベルを増幅するためのセ
ンスアンプＳＡやカラムスイッチを含むカラム系直接周
辺回路２１ａ，２１ｂが配置されている。また、アレイ
部２０Ａ側には、ロウアドレスデコーダ（ＸＤＥＣ）２
２−１，２２−２が配置され、アレイ部２０Ｂ側には、
ロウアドレスデコーダ（ＸＤＥＣ）２２−３，２２−４
が配置される。上記ロウアドレスデコーダ２２−１，２
２−２，２２−３，２２−４は、図１に示されるロウア
ドレスデコーダ２２に相当する。アレイ部２０Ａ側のカ
ラムデコーダ１９−１は、マット１５Ｕ，１６Ｕ間に配
置され、アレイ部２０Ｂ側のカラムデコーダ１９−２
は、マット１５Ｄ，１６Ｄ間に配置される。このカラム
デコーダ１９−１，１９−２は、図１に示されるカラム
デコーダ１９に相当する。特に制限されないが、１６ビ
ット並列読出しデータに基づく３値テストを可能とする
ため、ロウアドレスデコーダ２２−１，２２−２と、ロ
ウアドレスデコーダ２２−３，２２−４との間に、メイ
ンアンプ群２５〜２８が配置される。メインアンプ群２
５は、マット０Ｕ〜７Ｕ及び０Ｄ〜７Ｄによって共有さ
れるメインアンプＭＡ０〜ＭＡ３を含む。メインアンプ
群２６は、マット８Ｕ〜１５Ｕ及び８Ｄ〜１５Ｄによっ
て共有されるメインアンプＭＡ４〜ＭＡ７を含む。メイ
ンアンプ群２７は、マット１６Ｕ〜２３Ｕ及び１６Ｄ〜
２３Ｄによって共有されるメインアンプＭＡ８〜ＭＡ１
１を含む。メインアンプ群２８は、マット２５Ｕ〜３１
Ｕ及び２４Ｄ〜３１Ｄによって共有されるメインアンプ
ＭＡ１２〜ＭＡ１５を含む。

【００３６】図８には上記マット０Ｕ及びその周辺の構
成例が示される。

【００３７】マット０Ｕは、代表的に示される複数のワ
ード線ＷＬ０〜ＷＬ５と、それに交差するように配列さ
れた複数の相補データ線ＤＬ１，ＤＬ１＊〜ＤＬ６，Ｄ
Ｌ６＊と、ワード線とデータ線の交差箇所に配置された
複数のダイナミック型メモリセルＭＣとを含む。複数の
ダイナミック型メモリセルＭＣは、そのうちの一つが代
表的に示されるように、ｎチャンネル型ＭＯＳトランジ
スタと、それに直列接続された電荷蓄積容量とによって
構成される。ダイナミック型メモリセルＭＣは、特に制
限されないが、最も集積度が上がる１／４ピッチセル配
列とされ、相補データ線を一本置きに配置してセンスア
ンプのレイアウトピッチを緩和している。そのようなダ
イナミック型メモリセルＭＣでは、対応するワード線が
選択レベルに駆動されることで、ｎチャンネル型ＭＯＳ
トランジスタがオンされ、データのリード・ライトが可
能とされる。

【００３８】カラム系直接周辺回路２１ａ，２１ｂは、
それぞれ相補データ線に対応して配置されたセンスアン
プＳＡ、プリチャージ回路ＰＣＣ，及びカラムスイッチ
ＳＥＬを含む。相補データ線ＤＬ２，ＤＬ２＊に対応す
るものが代表的に示されるように、センスアンプＳＡ、
プリチャージ回路ＰＣＣ，及びカラムスイッチＳＥＬは
それぞれ以下のように構成される。

【００３９】センスアンプＳＡは、それぞれｐチャンネ
ル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトラン
ジスタとが直列接続されて成る二つのインバータがルー
プ結合され、それの入出力ノードが相補データ線ＤＬ
２，ＤＬ２＊に結合されて成る。また、所定のタイミン
グでセンスアンプＳＡを動作させるための電源スイッチ
として、それぞれセンスアンプ制御信号ＳＡＰ，ＳＡＮ
によって動作制御されるｐチャンネル型ＭＯＳトランジ
スタ５１，５２が設けられている。ｐチャンネル型ＭＯ
Ｓトランジスタ５１，５２がオンされて、センスアンプ
ＳＡが動作状態になっているとき、メモリセルからのデ
ータ読出しにより、相補データ線ＤＬ２，ＤＬ２＊の電
位差がわずかに変化されたのを検出して、相補データ線
ＤＬ２，ＤＬ２＊の電位差がセンスアンプＳＡによって
増幅される。

【００４０】また、プリチャージ回路ＰＣＣは、カラム
系直接周辺回路２１ｂにおいて、相補データ線をプリチ
ャージするために設けられており、相補データ線を橋絡
するように結合されたｎチャンネル型ＭＯＳトランジス
タ５３，５４，５５によって構成される。ｎチャンネル
型ＭＯＳトランジスタ５３，５４は互いに直列接続さ
れ、プリチャージ信号ＰＣＢによって動作制御されるこ
とで、Ｖｃｃ／２を相補データ線に供給する。また、ｎ
チャンネル型ＭＯＳトランジスタ５５は上記プリチャー
ジ信号ＰＣＢよりも高レベルのプリチャージ制御信号Ｐ
ＣＨＢによって動作制御されて、相補データ線を短絡す
る。

【００４１】カラムスイッチＳＥＬは、カラムデコーダ
１９の出力に基づいて生成されたカラム選択制御信号Ｙ
Ｓ０によって動作制御されるｎチャンネル型ＭＯＳトラ
ンジスタ５６，５７によって構成される。カラムデコー
ダ１９から出力されるカラム選択制御信号ＹＳ０がハイ
レベルにアサートされるとき、それに対応するｎチャン
ネル型ＭＯＳトランジスタがオンされることにより、相
補データ線ＤＬ２，ＤＬ２＊が相補コモンデータ線Ｉｏ
０，Ｉｏ０＊に結合される。その状態で、相補データ線
ＤＬ２，ＤＬ２＊のデータを相補コモンデータ線Ｉｏ
０，Ｉｏ０＊に出力することができ、また、相補コモン
データ線Ｉｏ０，Ｉｏ０＊の書込みデータを相補データ
ＤＬ２，ＤＬ２＊に取込むことができる。

【００４２】カラム系直接周辺回路２１ｂの内部におい
て、センスアンプＳＡに至るデータ線をその途中で断続
可能なｎチャンネル型ＭＯＳトランジスタ（シェアード
ＭＯＳトランジスタという）８１〜８６、９１〜９６が
設けられ、このシェアードＭＯＳトランジスタを、第１
シェアード制御信号ＳＨＲＬ、及び第２シェアード制御
信号ＳＨＲＲで制御することによって、相補データ線を
選択的にセンスアンプＳＡに選択的に結合するようにし
ている。例えば、シェアードＭＯＳトランジスタ８１〜
８６が第１シェアード制御信号ＳＨＲＬによってオンさ
れる場合には、シェアードＭＯＳトランジスタ９１〜９
６は第２シェアード制御信号ＳＨＲＲによってオフさ
れ、その場合には、マット０Ｕに属するデータ線が選択
的にセンスアンプＳＡに結合される。それに対して、シ
ェアードＭＯＳトランジスタ９１〜９６が第２シェアー
ド制御信号ＳＨＲＲによってオンされる場合には、シェ
アードＭＯＳトランジスタ８１〜８６は第１シェアード
制御信号ＳＨＲＬによってオフされ、その場合には、マ
ット１Ｕに属するデータ線が選択的にセンスアンプＳＡ
に結合される。

【００４３】尚、上記の説明では相補データＤＬ２，Ｄ
Ｌ２＊に対応する回路について代表的に述べたが、他の
相補データ線に対応する回路も上記と同様に構成され
る。

【００４４】図１に示されるテスト回路７４は、図７に
示されるメインアンプ群２５〜２８に対応して設けられ
た４個のテスト論理から成る。この４個のテスト論理は
互いに同一構成とされるため、図９には、テスト回路を
構成する４個のテスト論理のうちの一つが代表的に示さ
れる。図９に示されるように、４個のメインアンプＭＡ
０〜ＭＡ３に対応するテスト論理は、メインアンプ出力
選択回路７１、論理判定回路７２、テスト出力選択回路
７３、及び出力回路７５を含んで成る。

【００４５】メインアンプＭＡ０〜ＭＡ３は、アドレス
信号に基づいて生成されるメインアンプ動作制御信号Ｒ
ＭＡｉにより選択されて、それぞれ対応するコモンデー
タ線Ｉｏ０，Ｉｏ０＊、Ｉｏ１，Ｉｏ１＊、Ｉｏ２，Ｉ
ｏ２＊、Ｉｏ３，Ｉｏ３＊の信号を増幅する。そのよう
なメインアンプの後段にメインアンプ出力選択回路７１
が配置される。×４ビット動作の場合、メインアンプＭ
Ａ０〜ＭＡ３のうちの一つが、メインアンプ動作制御信
号ＲＭＡｉにより選択的に活性化される。そして、その
とき活性化されたメインアンプの出力信号がメインアン
プ出力選択回路７１によって選択されるようになってい
る。

【００４６】このメインアンプ出力選択回路７１におい
ては、ｐチャンネル型ＭＯＳトランジスタ１０９とｎチ
ャンネル型ＭＯＳトランジスタ１１０とが並列接続さ
れ、ｐチャンネル型ＭＯＳトランジスタ１１１とｎチャ
ンネル型ＭＯＳトランジスタ１１２とが並列接続され、
ｐチャンネル型ＭＯＳトランジスタ１１３とｎチャンネ
ル型ＭＯＳトランジスタ１１４とが並列接続され、ｐチ
ャンネル型ＭＯＳトランジスタ１１５とｎチャンネル型
ＭＯＳトランジスタ１１６とが並列接続されて、それぞ
れトランスファ回路が形成される。このトランスファ回
路はアドレス信号に基づいて生成される制御信号ＭＰＡ
０＊〜ＭＰＡ３＊によって動作制御される。すなわち、
ＭＯＳトランジスタ１０９，１１０は、制御信号ＭＰＡ
０及びそれをインバータ１０２で反転した信号によって
動作制御され、ＭＯＳトランジスタ１１１，１１２は、
制御信号ＭＰＡ１及びそれをインバータ１０３で反転し
た信号によって動作制御され、ＭＯＳトランジスタ１１
３，１１４は、制御信号ＭＰＡ２及びそれをインバータ
１０５で反転した信号によって動作制御され、ＭＯＳト
ランジスタ１１５，１１６は、制御信号ＭＰＡ３及びそ
れをインバータ１０７で反転した信号によって動作制御
される。制御信号ＭＰＡ０＊〜ＭＰＡ３＊のうちの一つ
がハイレベルにアサートされることで、それに対応する
メインアンプの出力信号が、上記トランスファ回路によ
って選択的に後段のインバータ１１７に伝達される。個
のインバータ１１７の出力データＭＰ０は、後段のイン
バータ１１８，１１９を介して、ｐチャンネル型ＭＯＳ
トランジスタ１２２とｎチャンネル型ＭＯＳトランジス
タ１２３とから成るトランスファ回路に伝達され、ま
た、インバータ１２０を介して、ｎチャンネル型ＭＯＳ
トランジスタ１２４とｐチャンネル型ＭＯＳトランジス
タ１２５とから成るトランスファ回路に伝達される。制
御信号ＤＬＰ、及びそれをインバータ１２１で反転した
信号によってトランスファ回路の動作が制御されるよう
になっている。制御信号ＤＬＰがハイレベルにアサート
された場合には、ＭＯＳトランジスタ１２２，１２３，
１２４，１２５がオンされて、上記インバータ１１９，
１２０の出力信号が、それぞれ後段のインバータ１７
１，１７２から成る第１ラッチ回路、及びインバータ１
７３，１７４から成る第２ラッチ回路を介して出力回路
７５に伝達される。つまり、制御信号ＤＬＰがハイレベ
ルにアサートされた場合には、インバータ１１７の出力
データＭＰ０が相補レベルの信号ＤＴ０，ＤＢ０に変換
されて、上記出力回路７５に伝達される。

【００４７】出力回路７５は次のように構成される。

【００４８】データ出力制御信号ＤｏＥによって活性化
されるノア（ＮＯＲ）回路１３０，１３１が設けられ、
それの後段には、インバータ１３２，１３３、抵抗１３
４，１３５、ｎチャンネル型ＭＯＳトランジスタ１３
６，１３７，１３８が配置されている。インバータ１３
２の出力信号は、後段の抵抗１３２を介してｎチャンネ
ル型ＭＯＳトランジスタ１３７のゲート電極に伝達され
る。また、インバータ１３３の出力信号は、後段の抵抗
１３５を介してｎチャンネル型ＭＯＳトランジスタ１３
８のゲート電極に伝達される。ｎチャンネル型ＭＯＳト
ランジスタ１３７，１３８が直列接続され、ｎチャンネ
ル型ＭＯＳトランジスタ１３７のドレイン電極が高電位
側電源Ｖｃｃに結合され、ｎチャンネル型ＭＯＳトラン
ジスタ１３８のソース電極が低電位側電源Ｖｓｓに結合
される。また、ｎチャンネル型ＭＯＳトランジスタ１３
７のゲート・ソース間にｎチャンネル型ＭＯＳトランジ
スタ１３６が結合される。このｎチャンネル型ＭＯＳト
ランジスタ１３６のゲート電極は低電位側電源Ｖｓｓに
結合される。

【００４９】ｎチャンネル型ＭＯＳトランジスタ１３
７，１３８の直列接続ノードには、外部端子ＤＩ／Ｏ０
に結合されており、データ出力制御信号ＤｏＥがハイレ
ベルにアサートされた場合に、ｎチャンネル型ＭＯＳト
ランジスタ１３７，１３８に相補レベルの信号が入力さ
れ、ｎチャンネル型ＭＯＳトランジスタ１３７，１３８
によるプッシュプル動作が行われることで、データ入出
力のための外部端子ＤＩ／Ｏ０からの信号出力が可能と
される。

【００５０】論理判定回路７２は以下のように構成され
る。

【００５１】メインアンプＭＡ０〜ＭＡ３の出力信号を
取込む４入力ノア（ＮＯＲ）回路１３９、及び４入力ナ
ンド回路１４０が設けられる。このノア回路１３９の後
段には、ｐチャンネル型ＭＯＳトランジスタ１４３、ｎ
チャンネル型ＭＯＳトランジスタ１４４が並列接続され
て成るトランスファ回路が配置され、ナンド回路１４０
の後段には、インバータ１４２、及びｐチャンネル型Ｍ
ＯＳトランジスタ１４５、ｎチャンネル型ＭＯＳトラン
ジスタ１４６が並列接続されて成るトランスファ回路が
配置される。ｎチャンネル型ＭＯＳトランジスタ１４
４，１４６、及びｐチャンネル型ＭＯＳトランジスタ１
４３，１４５は、テスト信号φｔｅｓｔ及びそれをイン
バータ１４１で反転した信号によって動作制御される。
テスト信号φｔｅｓｔがハイレベルにアサートされたテ
ストモードにおいては、ｎチャンネル型ＭＯＳトランジ
スタ１４４，１４６、及びｐチャンネル型ＭＯＳトラン
ジスタ１４３，１４５がオンされ、ノア回路１３９の出
力信号、及びインバータ１４２の出力信号が、それぞれ
上記トランスファ回路を介して後段のテスト出力選択回
路７３に伝達される。テスト信号φｔｅｓｔがローレベ
ルにネゲートされた通常動作状態では、ｎチャンネル型
ＭＯＳトランジスタ１４４，１４６、及びｐチャンネル
型ＭＯＳトランジスタ１４３，１４５がオフされ、ノア
回路１３９の出力信号、及びインバータ１４２の出力信
号の伝達系路が遮断されている。

【００５２】テスト出力選択回路７３は、以下のように
構成される。

【００５３】上記論理判定回路７２の出力信号を取込む
２入力ノア回路１４７が設けられ、それの後段にインバ
ータ１４が配置される。また、ｐチャンネル型ＭＯＳト
ランジスタ１４９とｎチャンネル型ＭＯＳトランジスタ
１５０とが並列接続されてトランスファ回路が形成さ
れ、ｐチャンネル型ＭＯＳトランジスタ１５１とｎチャ
ンネル型ＭＯＳトランジスタ１５２とが並列接続されて
トランスファ回路が形成され、ｐチャンネル型ＭＯＳト
ランジスタ１５３とｎチャンネル型ＭＯＳトランジスタ
１５４とが並列接続されてトランスファ回路が形成さ
れ、ｐチャンネル型ＭＯＳトランジスタ１５５とｎチャ
ンネル型ＭＯＳトランジスタ１５６とが並列接続されて
トランスファ回路が形成される。３値判定回路１６から
出力される制御信号φｔｒ１、及びそれをインバータ１
５７で反転した信号によって、上記ｎチャンネル型ＭＯ
Ｓトランジスタ１５０，１５２，１５４，１５６、及び
ｐチャンネル型ＭＯＳトランジスタ１４９，１５１，１
５３，１５５が動作制御される。

【００５４】制御信号φｔｒ１は、３値テストモードの
セットを指示ための信号であり、それがハイレベルにア
サートされた場合には、３値テストモードが指定され、
ｐチャンネル型ＭＯＳトランジスタ１４９，１５５、及
びｎチャンネル型ＭＯＳトランジスタ１５０，１５６が
オン状態とされて、上記論理判定回路７２の出力信号が
後段のインバータ１５８，１６０に伝達され、それぞれ
後段のインバータ１５９，１６１を介して、ｐチャンネ
ル型ＭＯＳトランジスタ１６２とｎチャンネル型ＭＯＳ
トランジスタ１６３が並列接続されて成るトランスファ
回路に伝達される。

【００５５】また、制御信号φｔｒ１がローレベルにネ
ゲートされた状態では、２値テストモードの指定とさ
れ、ｐチャンネル型ＭＯＳトランジスタ１５１，１５
３、及びｎチャンネル型ＭＯＳトランジスタ１５２，１
５４がオンされて、インバータ１４８、及びノア回路１
４７の出力信号がそれぞれインバータ１５８，１６０に
伝達され、それぞれ後段のインバータ１５９，１６１を
介して、トランスファ回路に伝達される。

【００５６】ｎチャンネル型ＭＯＳトランジスタ１６
３，１６４、及びｐチャンネル型ＭＯＳトランジスタ１
６２，１６５は、制御信号ＤＬＰＴ、及びそれをインバ
ータ１６６で反転した信号によって動作制御される。制
御信号ＤＬＰＴがハイレベルにアサートされた場合、ｎ
チャンネル型ＭＯＳトランジスタ１６３，１６４、及び
ｐチャンネル型ＭＯＳトランジスタ１６２，１６５がオ
ンされて、インバータ１５９，１６１の出力信号が、そ
れぞれ上記出力回路７５におけるナンド回路１３０，１
３１に入力される。制御信号ＤＬＰＴは、上記メインア
ンプ出力選択回路７１に入力される制御信号ＤＬＰと相
補的な信号である。

【００５７】通常動作の場合には、メインアンプ出力選
択回路７１の出力信号が出力回路７５を介して外部出力
されるが、テストモードにおいては、テスト出力選択回
路７３の出力信号が、出力回路７５を介して外部出力さ
れる。例えば、制御信号ＤＬＰがハイレベルにアサート
されて、インバータ１１７の出力データＭＰ０が相補レ
ベルの信号ＤＴ０，ＤＢ０に変換されて上記出力回路７
５に伝達される場合には、制御信号ＤＬＰＴはローレベ
ルにネゲートされて、ｎチャンネル型ＭＯＳトランジス
タ１６３，１６４、及びｐチャンネル型ＭＯＳトランジ
スタ１６２，１６５がオフされることにより、本実施例
の通常動作における信号ＤＴ０，ＤＢ０の伝達に影響を
与えない。テストモードにおいては、制御信号ＤＬＰＴ
がハイレベルにアサートされ、ｎチャンネル型ＭＯＳト
ランジスタ１６３，１６４、及びｐチャンネル型ＭＯＳ
トランジスタ１６２，１６５がオンされて、インバータ
１５９，１６１の出力信号が、それぞれ上記出力回路７
５におけるナンド回路１３０，１３１に入力される場合
には、制御信号ＤＬＰがローレベルにネゲートされて、
上記インバータ１５９，１６１から上記ナンド回路１３
０，１３１への信号伝達に影響を与えない。

【００５８】図１０にはメインアンプＭＡ０の構成例が
示される。

【００５９】データ読出し後にコモンデータ線Ｉｏ０，
Ｉｏ０＊をイコライズするため、イコライズ制御信号Ｅ
ＱＣによって動作制御されるｐチャンネル型ＭＯＳトラ
ンジスタ１８０，１８１，１８２が設けられる。ｐチャ
ンネル型ＭＯＳトランジスタ１８０は高電位側電源Ｖｃ
ｃとコモンデータ線Ｉｏ０＊に結合され、ｐチャンネル
型ＭＯＳトランジスタ１８１は高電位側電源Ｖｃｃとコ
モンデータ線Ｉｏ０に結合される。ｐチャンネル型ＭＯ
Ｓトランジスタ１８２はコモンデータ線Ｉｏ０，Ｉｏ０
＊を橋絡するように結合される。また、データ書込み後
にコモンデータ線Ｉｏ０，Ｉｏ０＊をイコライズするた
め、イコライズ制御信号ＩｏＶ＊によって動作制御され
るｐチャンネル型ＭＯＳトランジスタ１８５，１８６，
１９１が設けられる。ｐチャンネル型ＭＯＳトランジス
タ１５８は高電位側電源Ｖｃｃとコモンデータ線Ｉｏ０
＊に結合され、ｐチャンネル型ＭＯＳトランジスタ１８
６は高電位側電源Ｖｃｃとコモンデータ線Ｉｏ０に結合
される。ｐチャンネル型ＭＯＳトランジスタ１９１はコ
モンデータ線Ｉｏ０，Ｉｏ０＊を橋絡するように結合さ
れる。

【００６０】ｐチャンネル型ＭＯＳトランジスタ１８
３，１８４、及びｎチャンネル型ＭＯＳトランジスタ１
８９，１９０が結合されて成る第１カレントミラー回路
２５１が設けられ、ｐチャンネル型ＭＯＳトランジスタ
１８７，１８８、及びｎチャンネル型ＭＯＳトランジス
タ１９２，１９３が結合されて成る第２カレントミラー
回路２５２が設けられる。第１カレントミラー回路２５
１及び第２カレントミラー回路２５２によって、コモン
データ線Ｉｏ０，Ｉｏ０＊の信号レベル差が検出され、
その検出出力が、後段のラッチ回路２５３でラッチされ
るようになっている。

【００６１】ラッチ回路２５３は、ｎチャンネル型ＭＯ
Ｓトランジスタ２０１，２０２，２０４，２０５が結合
されて成る。ｎチャンネル型ＭＯＳトランジスタ２０
１，２０４が直列接続され、そこが第１の出力ノードＮ
１とされる。また、ｎチャンネル型ＭＯＳトランジスタ
２０２，２０５が直列接続されて、そこが第２出力ノー
ドＮ２とされる。ｎチャンネル型ＭＯＳトランジスタ２
０１のゲート電極は第２出力ノードＮ２に結合され、ｎ
チャンネル型ＭＯＳトランジスタ２０２のゲート電極は
第１出力ノードに結合される。メインアンプＭＡ０の動
作制御信号ＲＨＡによって制御されるｎチャンネル型Ｍ
ＯＳトランジスタ１９４，２０７、及びｐチャンネル型
ＭＯＳトランジスタ１９５，１９７，２０３，２０６が
設けられる。また、ラッチ回路２５３の入力ライン、及
び出力ラインをイコライズするため、イコライズ制御信
号ＥＱ０＊で動作制御されるｐチャンネル型ＭＯＳトラ
ンジスタ１９６，２００が設けられる。

【００６２】メインアンプＭＡ０は、スタンバイ時に各
ノードが、イコライズ制御信号ＥＱ＊や、ＥＱ０＊によ
り、一時的に短絡されて、次の動作における論理反転の
高速化が図られている。動作制御信号ＲＨＡがハイレベ
ルにアサートされた場合にのみ、第１カレントミラー回
路２５１、第２カレントミラー回路２５２、及びラッチ
回路２５３が活性化される。動作制御信号ＲＨＡは、ア
ドレス変化又はロウアドレスストローブ信号ＲＡＳ＊系
の信号に基づいて生成される。そのような動作制御信号
ＲＨＡにより、各回路を断続的に活性化させることによ
り、消費電力の低減が図られている。

【００６３】尚、メインアンプＭＡ０について詳述した
が、他のメインアンプＭＡ１〜ま１５も同様に構成され
る。

【００６４】上記の構成において、１６ビット並列読出
しによる３値テストは以下のように行われる。

【００６５】３値テストのため、メモリセルアレイ２０
の全てのテスト対象メモリセルに、論理値“０”又は論
理値“１”などの所定のテストパターンが書き込まれ
る。このテストパターンの書込みは、本実施例ＤＲＡＭ
３２の通常の書込み動作によって行われる。

【００６６】図１に示されるＷＣＢＲの条件成立により
ＷＣＢＲ判定回路１５からの出力信号φｔｅｓｔがハイ
レベルにアサートされた状態で、所定の外部端子に高電
圧（ＳＶＣ）が印加され、且つ、所定アドレスビットＢ
Ｙｉ（ｉ＝０，１，２，３，…）により３値テストモー
ドが指定されると、３値テストモード設定のための制御
信号φｔｒ１がハイレベルにアサートされることによ
り、３値テストモードがセットされる。すなわち、ＷＣ
ＢＲ判定回路１５からの出力信号φｔｅｓｔがハイレベ
ルにアサートされ、３値テストモード設定のための制御
信号φｔｒ１がハイレベルにアサートされることによ
り、テスト回路７４において、ＭＯＳトランジスタ１４
３，１４４，１４５，１４６，１４９，１５０，１５
５，１５６がオンされる。このとき、制御信号ＭＰＡ０
〜ＭＰＡ３がローレベルにネゲートされて、メインアン
プＭＡ０〜ＭＡ３からの出力信号のメインアンプ出力選
択回路７１内への伝達経路が遮断される。また、制御信
号ＤＬＰがローレベルにネゲートされるのと同時に、制
御信号ＤＬＰＴがハイレベルにアサートされることによ
り、ノア回路１３９の出力信号がＭＯＳトランジスタ１
４３，１４４，１４９，１５０，１６２，１６３を介し
てナンド回路１３０に伝達され、また、ナンド回路１４
０の出力信号がＭＯＳトランジスタ１４５，１４６，１
５５，１５６，１６４，１６５を介してナンド回路１３
１に伝達されることにより、データ出力制御信号ＤｏＥ
がハイレベルにアサートされるタイミングで、３値テス
トの結果の外部出力が可能とされる。データ出力制御信
号ＤｏＥは、制御信号φｃｉ、ＤｏＥに基づいて生成さ
れる。

【００６７】メモリセルアレイ２０からのデータ読出し
により、メインアンプＭＡ０〜ＭＡ３の出力が、論理値
“１”で互いに一致した場合には、出力回路７５のＭＯ
Ｓトランジスタ１３７がオフされ、ＭＯＳトランジスタ
１３８がオンされることにより、出力回路７５の出力信
号は、論理値“０”とされ、また、メモリセルアレイ２
０からのデータ読出しにより、メインアンプＭＡ０〜Ｍ
Ａ３の出力が、論理値“０”で互いに一致した場合に
は、出力回路７５のＭＯＳトランジスタ１３７がオンさ
れ、ＭＯＳトランジスタ１３８がオフされることによ
り、出力回路７５の出力信号は、論理値“１”とされ
る。そして、もし、メモリセルアレイ２０に不良ビット
が存在するなどの原因により、メインアンプＭＡ０〜Ｍ
Ａ３の出力が一致しなかった場合には、ＭＯＳトランジ
スタ１３７，１３８の双方がオフされることで、外部端
子ＤＩ／Ｏ０は高インピーダンス状態（ＨｉＺ）とされ
る。

【００６８】ここで、本実施例方式と異なる３値テスト
方式、すなわち、メモリセルアレイからの読出しデータ
が論理値“１”で一致した場合に論理値“１”を外部出
力し、論理値“０”で一致した場合に論理値“０”を外
部出力する方式では、３値テストモードに入っているの
か否かの判別のため、並列ビット同士で論理の異なるよ
うに作成されたテストパターンデータをメモリセルアレ
イに書込んで、その場合の並列読出しデータの論理比較
結果が高インピーダンス状態になることを確かめる必要
があることから、本来行うべき３値テストとは別に、テ
ストモード判定のためのテストを別個に行う必要があ
る。それに対して本実施例によれば、上記のように、メ
モリセルアレイ２０からの多ビット並列読出しデータが
論理値“１”で一致した場合に論理値“０”が外部出力
され、論理値“０”で一致した場合に論理値“１”が外
部出力され、論理不一致の場合には外部端子ＤＩ／Ｏ０
が高インピーダンス状態にされる。そのような３値テス
ト結果出力は、メモリセルアレイ２０からの論理値
“０”の読出しに対して、論理値“０”を外部出力する
ような通常動作の場合と論理関係が異なっているため、
メモリセルアレイ２０に先に書込まれたテストパターン
と、外部端子ＤＩ／Ｏ０の出力論理との関係から、外部
端子ＤＩ／Ｏ０からの出力が３値テスト結果であること
を明確に知ることができる。換言すれば、３値テストモ
ードにおける外部端子出力論理を、メモリセルアレイ２
０からの通常のデータ読出し状態と異ならせることで、
現在、３値テストモードに入っていること、及びその場
合のテスト結果を同時に得ることができる。このため、
本実施例方式と異なる３値テスト方式の場合と異なり、
テストモード判定のためのテストを別個に行う必要が無
く、その分、ＤＲＡＭ３２のテストに要する時間を短縮
することができる。

【００６９】上記ＤＲＡＭ３２は、特に制限されない
が、図１２に示されるようなコンピュータシステムに適
用することができる。

【００７０】このコンピュータシステムは、システムバ
スＢＵＳを介して、ＣＰＵ（中央処理装置）３１、ＳＲ
ＡＭ３３、ＲＯＭ（リード・オンリー・メモリ）３４、
周辺装置制御部３５、表示制御部３６などが、互いに信
号のやり取り可能に結合され、予め定められたプログラ
ムに従って所定のデータ処理を行う。上記ＣＰＵ３０
は、本システムの論理的中核とされ、主として、アドレ
ス指定、情報の読み出しと書き込み、データの演算、命
令のシーケンス、割り込の受付け、記憶装置と入出力装
置との情報交換のセット等の機能を有し、演算制御部
や、バス制御部、メモリアクセス制御部などから構成さ
れる。本実施例ＤＲＡＭ３２や、ＳＲＡＭ３３、及びＲ
ＯＭ３４は内部記憶装置として位置付けられている。Ｒ
ＯＭ３４にはプログラムが格納される。ＤＲＡＭ３２に
は、ＣＰＵ３０での計算や制御に必要なプログラム、あ
るいは各種データが格納される。ＳＲＡＭ３３はメイン
メモリとして機能する。周辺装置制御部３５によって、
外部憶装置３８の動作制御や、キーボード３９などから
の情報入力制御が行われる。また、上記表示制御部３６
によって、ＣＲＴディスプレイ４０への情報表示制御が
行われる。

【００７１】上記実施例によれば、以下の作用効果を得
ることができる。

【００７２】（１）メモリセルアレイ２０からの多ビッ
ト並列読出しデータの論理判定により、論理値“１”で
一致した場合、論理値“０”で一致した場合、及び論理
不一致の場合の３通りを判別可能な３値テストモードを
実現するとともに、その３値テストモードにおける外部
端子出力論理を、上記メモリセルアレイからの通常のデ
ータ読出し状態と異ならせるためのテスト回路７４と、
外部制御信号に基づいて上記テスト回路を活性化するこ
とにより、上記３値テストモードをセットするための３
値判定回路１６とを設けることにより、３値テストモー
ドにおける外部端子出力論理を、上記メモリセルアレイ
２０からの通常のデータ読出し状態と異ならせることに
より、テストモードに入っていることの判別が容易とな
る。つまり、メモリセルアレイからの多ビット並列読出
しデータの論理判定により、論理値“１”で一致した場
合に論理値“０”を、論理値“０”で一致した場合に論
理値“１”を、それぞれ上記外部端子を介して外部出力
し、論理不一致の場合には上記外部端子ＤＩ／Ｏ０〜Ｄ
Ｉ／Ｏ３を高インピーダンス状態とする３値テストモー
ドを実現する。

【００７３】例えば、論理値“１”で一致した場合に論
理値“１”を外部出力し、論理値“０”で一致した場合
に論理値“０”を外部出力する方式では、３値テストモ
ードに入っているのか否かの判別のため、並列ビット同
士で論理の異なるように作成されたテストパターンデー
タをメモリセルアレイに書込んで、その場合の並列読出
しデータの論理比較結果が高インピーダンス状態になる
ことを確かめる必要から、本来行うべき３値テストとは
別に、テストモード判定のためのテストを別個に行う必
要があるのに対して、上記実施例によれば、３値テスト
モードにおける外部端子出力論理を、上記メモリセルア
レイ２０からの通常のデータ読出し状態と異ならせるよ
うにしているので、その場合の外部端子の論理によっ
て、現在、３値テストモードに入っていること、及びそ
の場合のテスト結果を同時に得ることができる。このた
め、上記テストモード判定のためのテストを別個に行う
必要が無く、その分、ＤＲＡＭ３２のテストに要する時
間を短縮することができる。そして、そのようにテスト
時間が短縮されることにより、ＤＲＡＭ３２の製造コス
トの低減を図ることができる。

【００７４】（２）また、上記複数のメインアンプの出
力信号を選択的に外部出力可能なメインアンプ選択出力
回路７１と、上記複数のメインアンプの出力信号に基づ
いて多ビット並列読出しデータの論理判定を行う論理判
定回路７２と、上記メインアンプ選択出力回路７１の信
号出力に代えて、上記論理判定回路７２の出力信号に基
づく３値テスト出力状態を選択的に形成するテスト出力
選択回路７３とを含んで、上記テスト回路を構成するこ
とにより、上記（１）の作用効果を得るためのテスト回
路７４を容易に構成することができる。

【００７５】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００７６】例えば、上記実施例では、ｎチャンネル型
ＭＯＳトランジスタ１３７，１３８によるプッシュプル
構成としたが、それに代えてハイレベル側にブーストす
るタイプのバッファ回路を採用して、論理値“１”の出
力レベルを上げるようにすれば、データ出力の高速化を
図ることができる。

【００７７】また、上記実施例では、×４ビット出力の
場合を一例として説明したが、それに限定されるもので
はなく、×ｎ（ｎは自然数）ビット出力構成の場合に広
く適用することができる。

【００７８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍに適用した場合について説明したが、本発明はそれに
限定されるものではなく、スタティック型のメモリセル
を複数配列して成るＳＲＡＭや、その他の半導体記憶装
置に広く適用することができる。

【００７９】本発明は、少なくともメモリセルアレイを
含むことを条件に適用することができる。

【００８０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００８１】すなわち、メモリセルアレイからの多ビッ
ト並列読出しデータの論理判定により、論理値“１”で
一致、論理値“０”で一致、及び論理不一致の３通りを
判別可能な３値テストモードを実現するとともに、その
３値テストモードにおける外部端子出力論理を、上記メ
モリセルアレイからの通常のデータ読出し状態と異なら
せるためのテスト手段を設けることにより、３値テスト
モードにおける外部端子出力論理が、上記メモリセルア
レイからの通常のデータ読出し状態と異っていることか
ら、現在、テストモードに入っていることの判別が容易
となり、それにより、テストモードに入っているか否か
を判別するための特別なモード確認テストが不要とされ
るので、半導体記憶装置のテスト時間の短縮化を図るこ
とができる。

【００８２】また、上記テスト手段により、メモリセル
アレイからの多ビット並列読出しデータの論理判定によ
り、論理値“１”で一致した場合に論理値“０”を、論
理値“０”で一致した場合に論理値“１”を、それぞれ
上記外部端子を介して外部出力し、論理不一致の場合に
は上記外部端子を高インピーダンス状態とする３値テス
トモードを実現することにより、テストモードに入って
いるか否かを判別するための特別なモード確認テストが
不要とされるので、半導体記憶装置のテスト時間の短縮
化を図ることができる。

【００８３】さらに、上記複数のメインアンプの出力信
号を選択的に外部出力可能な第１回路と、上記複数のメ
インアンプの出力信号に基づいて多ビット並列読出しデ
ータの論理判定を行う第２回路と、上記第１回路の信号
出力に代えて、上記第２回路の出力信号に基づく３値テ
スト出力状態を選択的に形成する第３回路とを含んで、
上記テスト手段を構成することにより、上記３値テスト
モードを容易に実現することができる。

【図面の簡単な説明】

【図１】本発明にかかる半導体記憶装置の一実施例であ
るＤＲＡＭの構成例ブロック図である。

【図２】上記ＤＲＡＭにおけるＷＣＢＲテストモードセ
ットサイクル説明のためのタイミング図である。

【図３】上記ＤＲＡＭにおけるＲＡＳオンリーリセット
サイクル説明のためのタイミング図である。

【図４】上記ＤＲＡＭにおけるＣＢＲリセットサイクル
説明のためのタイミング図である。

【図５】上記ＤＲＡＭにおける３値テストモードセット
サイクル説明のためのタイミング図である。

【図６】上記ＤＲＡＭにおけるＳＶＣ判定回路の構成例
回路図である。

【図７】上記ＤＲＡＭにおけるメモリセルアレイ及びメ
インアンプのレイアウト例の説明図である。

【図８】上記ＤＲＡＭにおけるメモリセルアレイ、及び
その周辺の構成例回路図である。

【図９】上記ＤＲＡＭにおけるテスト回路の構成例回路
図である。

【図１０】上記ＤＲＡＭにおけるメインアンプの構成例
回路図である。

【図１１】上記ＤＲＡＭにおけるテストモード真理値の
説明図である。

【図１２】上記ＤＲＡＭを含むコンピュータシステムの
構成例ブロック図である。

【符号の説明】

１１，１２，１３，１４タイミングジェネレータ１５ＷＣＢＲ判定回路１６３値判定回路１７バッファ及びラッチ１８ＳＶＣ判定回路１９カラムデコーダ２０メモリセルアレイ２０Ａ，２０Ｂアレイ部２１カラム系直接周辺回路２２ロウデコーダ２３ＲＡＳオンリー判定回路２４ＣＢＲ判定回路２５〜２８メインアンプ群３１ＣＰＵ３２ＤＲＡＭ３３ＳＲＡＭ３４ＲＯＭ３５周辺装置制御部３６表示制御部３８外部記憶装置３９キーボード４０ＣＲＴディスプレイ７１メインアンプ選択出力回路７２論理判定回路７３テスト出力選択回路７４テスト回路７５出力回路ＭＡ０〜ＭＡ１５メインアンプ０Ｕ〜３１Ｕ，０Ｄ〜３１Ｄマット

───────────────────────────────────────────────────── フロントページの続き (72)発明者鈴木正人東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者葭本眞一東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】データを記憶可能なメモリセルアレイ
と、上記メモリセルアレイからの読出しデータを外部出
力可能な外部端子とを含む半導体記憶装置において、上記メモリセルアレイからの複数ビット並列読出しデー
タが、論理値“１”で一致、論理値“０”で一致、及び
論理不一致の３通りを判別可能な３値テストモードを実
現するとともに、その３値テスト結果を、通常動作の場
合と異なる論理で上記外部端子を介して出力可能なテス
ト手段を含むことを特徴とする半導体記憶装置。
【請求項２】外部制御信号に基づいて上記テスト回路
を活性化することにより、上記３値テストモードをセッ
トするための制御手段を含む請求項１記載の半導体記憶
装置。
【請求項３】データを記憶可能なメモリセルアレイ
と、上記メモリセルアレイからの読出しデータを外部出
力可能な外部端子とを含む半導体記憶装置において、上記メモリセルアレイからの複数ビット並列読出しデー
タが、論理値“１”で一致した場合に論理値“０”を、
論理値“０”で一致した場合に論理値“１”を、それぞ
れ上記外部端子を介して外部出力し、論理不一致の場合
には上記外部端子を高インピーダンス状態とする３値テ
ストモードを実現可能なテスト手段と、外部制御信号に基づいて上記テスト回路を活性化するこ
とにより、上記３値テストモードをセットするための制
御手段と、を含むことを特徴とする半導体記憶装置。
【請求項４】データを記憶可能なメモリセルアレイ
と、上記メモリセルアレイからの読出しデータを増幅す
るための複数のメインアンプと、上記メインアンプの出
力データを外部出力可能な外部端子と、上記メモリセルアレイからの複数ビット並列読出しデー
タが、論理値“１”で一致した場合に論理値“０”を、
論理値“０”で一致した場合に論理値“１”を、それぞ
れ上記外部端子を介して外部出力し、論理不一致の場合
には上記外部端子を高インピーダンス状態する３値テス
トモードを実現可能なテスト手段と、外部制御信号に基づいて上記テスト回路を活性化するこ
とにより、上記３値テストモードをセットするための制
御手段とを含む半導体記憶装置であって、上記複数のメインアンプの出力信号を選択的に外部出力
可能な第１回路と、上記複数のメインアンプの出力信号に基づいて上記メモ
リセルアレイからの複数ビット並列読出しデータの論理
判定を行う第２回路と、上記第１回路からの外部信号出力に代えて、上記第２回
路の出力信号に基づく３値テストの結果出力状態を選択
的に形成する第３回路とを含んで、上記テスト手段を構
成したことを特徴とする半導体記憶装置。