JPH08315567A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH08315567A
JPH08315567A JP7122439A JP12243995A JPH08315567A JP H08315567 A JPH08315567 A JP H08315567A JP 7122439 A JP7122439 A JP 7122439A JP 12243995 A JP12243995 A JP 12243995A JP H08315567 A JPH08315567 A JP H08315567A
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signal
output
data
column address
address
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JP7122439A
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Kiyohiro Furuya
清広 古谷
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Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

(57)【要約】 【目的】 低消費電流でかつ高速で動作する半導体記憶
装置を提供する。 【構成】 この半導体記憶装置は、ロウアドレスストロ
ーブ信号ＺＲＡＳを所定時間遅延する遅延段（２０１
０）と、このロウアドレスストローブ信号ＺＲＡＳに従
ってアレイの活性／プリチャージを指定する信号を発生
する第１の信号発生回路（２０００）と、遅延段からの
遅延ロウアドレスストローブ信号ＺＲＡＳとコラムアド
レスストローブ信号ＺＣＡＳに従って出力段（２０５
０）を出力ハイインピーダンス状態に設定する信号を発
生する第２の信号発生回路（２０２０）を含む。コラム
アドレスストローブ信号およびロウアドレスストローブ
信号が同時にそれぞれハイレベルおよびローレベルとさ
れても、コラムアドレスストローブ信号およびロウアド
レスストローブ信号が同時にハイレベルとなることがな
く、出力段のハイインピーダンス状態になるのが防止さ
れ、データ出力を行なうことができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に、低消費電力で高速に動作するダイナミック型
半導体記憶装置に関する。より特定的には、前世代の半
導体記憶装置との互換性を有する内部回路を備える高速
かつ低消費電流で動作する半導体記憶装置に関する。
【０００２】
【従来の技術】高速動作する半導体記憶装置の１つに、
たとえば１９８１ＩＥＥＥインターナショナル・ソリッ
ド−ステート・サーキッツ・コンファランス（Internat
ionalSolid-State Circuits Conference ）予稿集の第
８４頁ないし第８５頁に記載される、ニブルモードを備
える半導体記憶装置がある。
【０００３】図５０は、半導体記憶装置のニブルモード
動作を示すタイミング図である。図５０においては、ニ
ブルモードでのデータ読出時のタイミングチャートが示
される。以下、図５０を参照して、ニブルモード動作に
ついて説明する。
【０００４】時刻ｔ１において、ロウアドレスストロー
ブ信号ＺＲＡＳが活性状態のローレベルとされる。この
ロウアドレスストローブ信号ＺＲＡＳの遷移に応答し
て、そのときに与えられているアドレス信号Ａｄｄが、
Ｘアドレス（行アドレス）信号として取込まれ、このＸ
アドレスが指定する行のメモリセルが選択状態とされ
る。今、説明を簡単にするために、１行のメモリセルが
選択状態とされ、また１ビット単位でデータが読出され
ると仮定する。また、信号名の前に付される文字「Ｚ」
は、その信号がローレベルのときに活性状態となること
を示す。
【０００５】また、クロック信号ＣＬＯＣＫは、半導体
記憶装置が含まれる処理システムの動作タイミングを規
定するシステムクロックであり、メモリコントローラ
は、このクロック信号ＣＬＯＣＫに従って半導体記憶装
置に対する制御信号の状態を変化させる。
【０００６】ロウアドレスストローブ信号ＺＲＡＳをロ
ーレベルの活性状態に維持した状態で、時刻ｔ２におい
て、コラムアドレスストローブ信号ＺＣＡＳをローレベ
ルの活性状態にする。これにより、そのときのアドレス
信号ＡｄｄがＹアドレス信号（列アドレス信号）として
取込まれ、選択された１行のメモリセルから同時に４列
（４ビット）のメモリセルが選択される。これらの選択
された４ビットのメモリセルのうち、Ｙアドレスにより
指定されたメモリセルのデータＤ１がこのクロックサイ
クルにおいて読出される。以降、コラムアドレスストロ
ーブ信号ＺＣＡＳをハイレベルからローレベルへと時刻
ｔ４，ｔ６およびｔ８において変化させることにより、
データ出力端子ＤＱから、残りの３ビットのデータＤ
２，Ｄ３およびＤ４が順次読出される。
【０００７】このニブルモードモードにおいては、Ｙア
ドレスに従って並列に読出された４ビットのメモリセル
のデータが、コラムアドレスストローブ信号ＺＣＡＳに
従って並列−直列変換されて外部に読出される。したが
って、メモリセルデータ読出しのためにロウアドレスス
トローブ信号ＺＣＡＳをトグルする必要がなく、データ
読出時におけるサイクル時間ｔＰＣを短くすることがで
きる。ニブルモードにおいては、データＤ２〜Ｄ４を読
出すためには、コラムアドレスストローブ信号ＺＣＡＳ
をＨ（ハイ）レベルにした後にＬ（ロー）レベルに変化
させる必要がある。しかしながら、出力イネーブル信号
ＺＯＥがローレベルの活性状態とされてデータ読出を指
定している場合においても、コラムアドレスストローブ
信号ＺＣＡＳがＨレベルへ立上げられると、データ出力
端子ＤＱがハイインピーダンス状態（Ｈｉ−Ｚ）とされ
る。したがって、有効データが出力される期間を長くす
るためには、コラムアドレスストローブ信号ＺＣＡＳが
ローレベルにある時間を長くする必要があり、この場
合、サイクル時間ｔＰＣが長くなり、高速でデータを読
出すことができなくなるという問題が生じる。
【０００８】そこで、有効データが出力されるデータ有
効期間が延長されたニブルモードを備えた半導体記憶装
置が、たとえば特開昭５９−１１００９４５号公報に提
案されている。この動作モードはＥＤＯ（拡張データ出
力）モードまたはハイパーページモードと呼ばれてい
る。
【０００９】図５１は、このハイパーモード動作を示す
タイミング図である。以下このハイパーページモード動
作について図５１を参照して説明する。図５１において
も、出力イネーブル信号ＺＯＥが活性状態のローレベル
とされるデータ読出動作が示される。
【００１０】このハイパーページモードにおいては、ニ
ブルモードと同様に、時刻ｔ１およびｔ２においてロウ
アドレスストローブ信号ＺＲＡＳおよびコラムアドレス
ストローブ信号ＺＣＡＳをそれぞれローレベルとし、Ｘ
アドレス信号およびＹアドレス信号を取込み、４ビット
のメモリセルを同時に選択する。コラムアドレスストロ
ーブ信号ＺＣＡＳのトグルに従って、この同時に選択さ
れた４ビットのメモリセルのデータが順次読出される。
しかしながらこのハイパーページモードにおいては、コ
ラムアドレスストローブ信号ＺＣＡＳがハイレベルの非
活性状態とされても、データ出力端子ＤＱはハイインピ
ーダンス状態とならず、そのサイクルで読出されたデー
タが持続的に出力される。信号ＺＲＡＳおよびＺＣＡＳ
がともにハイレベルの非活性状態とされるときにデータ
出力端子がハイインピーダンス状態とされる。
【００１１】したがって、このハイパーページモードに
おいては、サイクル時間ｔＰＣを短くしても、データ有
効時間を長くすることができるという利点がある。した
がって、このハイパーページモードでは、ニブルモード
のデータ有効時間と同じデータ有効時間を実現する場
合、サイクル時間ｔＰＣを短くすることができ、より高
速でデータを読出すことができる。
【００１２】さらに、データ出力時のサイクル時間が短
縮された半導体記憶装置として、たとえば日経バイト１
９９５年４月号の第１４２頁に、パイプラインバースト
モード（バーストＥＤＯモード）と呼ばれる動作モード
を備える半導体記憶装置が開示されている。
【００１３】図５２は、パイプラインバーストモードを
備える半導体記憶装置のデータ読出時の動作を示すタイ
ミングチャート図である。図５２においては、データ読
出時のタイミングチャートが示される。以下、この図５
２を参照して、パイプラインバーストモードのデータ読
出動作について説明する。
【００１４】時刻ｔ１においてロウアドレスストローブ
信号ＺＲＡＳをローレベルとして、Ｘアドレス信号Ｘ１
を取込み、次いで時刻ｔ２においてコラムアドレススト
ローブ信号ＺＣＡＳをローレベルとしてＹアドレス信号
Ｙ１を取込む。これにより、１つのデータ出力端子ＤＱ
当たり４ビットのメモリセルが選択される。次のＺＣＡ
Ｓサイクルから、すなわち、時刻ｔ３からコラムアドレ
スストローブ信号ＺＣＡＳをローレベルとするごとに、
４ビットのメモリセルデータの各ビットが順次出力され
る。すなわち、時刻ｔ３、ｔ４、ｔ５およびｔ６それぞ
れにおいて、コラムアドレスストローブ信号ＺＣＡＳを
立下げることにより、データＤ１、Ｄ２、Ｄ３、および
Ｄ４がデータ出力端子ＤＱに出力される。
【００１５】このパイプラインバーストモードにおいて
は、時刻ｔ２に入力された列アドレスによって選択され
たメモリセルのデータは、次のＺＣＡＳサイクル、すな
わち時刻ｔ３にコラムアドレスストローブ信号ＺＣＡＳ
がローレベルとなるサイクルから出力されればよい。し
たがって、列アドレスが指定されてからデータが読出さ
れるまでに要する時間ｔＡよりも、データ読出時におけ
るサイクル時間ｔＰＣ短くすることができる。したがっ
て、クロック信号ＣＬＯＣＫのサイクル期間でデータを
出力することができ、高速でデータを読出すことができ
る。このパイプラインバーストモードにおいては、デー
タが出力されている間に、別の列アドレスを入力すれ
ば、この列アドレスに従って４つのアドレスのメモリセ
ルデータが選択される。したがって同じ行アドレスのメ
モリセルに対して、別の列アドレスを順次入力すること
により、データを連続して読出すことができる。したが
って外部の処理装置であるＣＰＵ（中央処理装置）に対
し高速で大量のデータを転送することができる。このパ
イプラインバーストモードにおいても、データ出力端子
ＤＱは、信号ＺＲＡＳおよびＺＣＡＳがともにハイレベ
ルとされるとデータ読出しが完了し、ハイインピーダン
ス状態とされる。
【００１６】
【発明が解決しようとする課題】上述のような高速動作
モードを備える半導体記憶装置は、マイクロプロセサの
主記憶装置として一般に用いられる。このような半導体
記憶装置は、マイクロプロセサが発生する命令に従って
行アドレス信号、列アドレス信号、ロウアドレスストロ
ーブ信号ＺＲＡＳ、コラムアドレスストローブ信号ＺＣ
ＡＳ、出力イネーブル信号ＺＯＥおよびライトイネーブ
ル信号ＺＷＥを発生するコントローラ（ＤＲＡＭコント
ローラ）により制御されるのが一般的である。マイクロ
プロセサおよびコントローラは、クロック信号ＣＬＯＣ
Ｋに同期して動作する。したがって、コントローラから
は、行アドレス信号、列アドレス信号、および信号ＺＲ
ＡＳ、ＺＣＡＳ、ＺＯＥ、ＺＷＥは、このクロック信号
ＣＬＯＣＫに同期して発生される。
【００１７】図５２の時刻ｔ１に入力された行アドレス
（Ｘアドレス）Ｘ１および時刻ｔ２に入力された列アド
レス（Ｙアドレス）Ｙ１によって指定された４つのメモ
リセルデータを読出した後、行アドレスＸ１と異なる行
のメモリセルを選択するためには、ロウアドレスストロ
ーブ信号ＺＲＡＳを所定期間（ｔＲＰ：ＲＡＳプリチャ
ージ時間）ハイレベルに維持して、半導体記憶装置の内
部読出回路などの内部回路を初期化する必要がある。異
なる行選択するためには、選択状態とされたワード線を
非選択状態とし、別のワード線を選択する必要があるた
め、半導体記憶装置の内部ノードを一旦所定の電位にプ
リチャージする必要があり、このプリチャージを確実に
行なうために、ＲＡＳプリチャージ時間ｔＲＰが必要と
される（この半導体記憶装置は、ロウアドレスストロー
ブ信号ＺＲＡＳおよびコラムアドレスストローブ信号Ｚ
ＣＡＳに従って動作するダイナミック型半導体記憶装置
である）。
【００１８】図５２においては、このＲＡＳプリチャー
ジ時間ｔＲＰが、クロック信号ＣＬＯＣＫの２サイクル
期間の時間（時刻ｔ７およびｔ８の間）を有している。
したがって、この場合、異なる行アドレスで指定される
４つのメモリセルデータを読出すために必要とされる時
間ｔＲＣは、時刻ｔ８およびｔ１の間の時間であり、ク
ロック信号ＣＬＯＣＫの９サイクルの時間となる。
【００１９】今、この時間（ＲＡＳサイクル時間）ｔＲ
Ｃを短くするために、図５３に示すように、時刻ｔ６の
コラムアドレスストローブ信号ＺＣＡＳの立下がりと同
時に、ロウアドレスストローブ信号ＺＲＡＳをハイレベ
ルとすることを考える。半導体記憶装置へは、外部に設
けられたコントローラから信号ＺＲＡＳおよびＺＣＡＳ
が与えられる。コントローラにおいては、信号ＺＲＡＳ
およびＺＣＡＳを出力する回路部分が異なり、それぞれ
の信号の変化タイミングには、少しの時間差が生じる。
また、コントローラと半導体記憶装置との間には、信号
伝播遅延がある。半導体記憶装置がプリント基板上に実
装された場合、このコントローラと半導体記憶装置との
間の信号伝播遅延はそのプリント基板上の信号線の特性
に従って固定的に決定される。半導体記憶装置における
信号ＺＲＡＳのクロック信号ＣＬＯＣＫを基準とする遅
延ｔｄｒが、コラムアドレスストローブ信号ＺＣＡＳの
クロック信号ＣＬＯＣＫを基準とする遅延ｔｄｃよりも
小さい場合、これらの信号ＺＲＡＳおよびＺＣＡＳがと
もにハイレベルとなる期間が生じる。この場合、半導体
記憶装置の読出回路の初期化が行なわれ、データ出力端
子がハイインピーダンス状態とされ、したがって４番目
のデータＤ４が出力されなくなるという不都合が生じ
る。
【００２０】したがって、４つのメモリセルのデータを
すべて読出すためには、コントローラは、時刻ｔ６にコ
ラムアドレスストローブ信号ＺＣＡＳをローレベルとし
た後、一定時間（コラムアドレスストローブ信号ＺＣＡ
Ｓの遷移に対するタイミングマージン）が経過した後に
ロウアドレスストローブ信号ＺＲＡＳをハイレベルとす
る。コントローラは、クロック信号ＣＬＯＣＫに同期し
て動作しているため、したがってこの場合、図５２に示
すようにロウアドレスストローブ信号ＺＲＡＳは時刻ｔ
７にハイレベルとされる。したがって、このパイプライ
ンバーストモードでは、時間ｔＲＣを短くすることがで
きないという問題が生じる。
【００２１】図５４は１ビットのデータ出力端子に関連
するデータ読出部の構成を概略的に示す図である。図５
４において、読出部は、同時に選択される４ビットのメ
モリセルデータＭ０〜Ｍ３を、プリアンプイネーブル信
号ＰＡＥに応答して増幅する読出アンプＲＡＰ０〜ＲＡ
Ｐ３と、Ｙアドレス信号ＣＡとコラムアドレスストロー
ブ信号ＺＣＡＳに従って、この４ビットのメモリセルデ
ータを順次選択するための制御信号を発生するＩＯデコ
ーダＤＥＣと、ＩＯデコーダＤＥＣからの選択信号に従
って読出アンプＲＡＰ０〜ＲＡＰ３で増幅されたデータ
を選択するセレクタＳＴＲと、セレクタＳＴＲで選択さ
れたデータをバッファ処理してデータ出力端子ＤＱへ伝
達する出力回路ＯＢＦを含む。
【００２２】読出アンプＲＡＰ０〜ＲＡＰ３は、パイプ
ラインバーストモード動作実現時においては、この増幅
されたデータを格納するレジスタを備える。読出アンプ
ＲＡＰ０〜ＲＡＰ３は、４ビットのメモリセルデータＭ
０〜Ｍ３それぞれに対応して設けられており、プリアン
プイネーブル信号ＰＡＥの活性化時に同時に活性化され
てメモリセルデータＭ０〜Ｍ３を増幅する。したがって
４つの読出アンプＲＡＰ０〜ＲＡＰ３が同時に動作する
ため、この読出アンプＲＡＰ０〜ＲＰＡ３の動作時にお
いて図５５に示すように、大きな消費電流が流れ、この
大きな消費電流のピーク値により、電源線Ｖｃｃにおけ
る電圧低下をもたらし、電源ノイズが発生し、回路が誤
動作する場合が生じるという問題がある（電源電圧レベ
ル低下により、データ信号のハイ／ローの誤判定が生じ
る）。
【００２３】また図５４にブロックで示す出力回路ＯＢ
Ｆにおいては、以下に詳細に説明するように高速読出と
平均的な消費電力がトレードオフの関係となるという問
題が生じる。
【００２４】図５６は、図５４に示す読出アンプおよび
出力回路の構成を示す図である。図５６においては、セ
レクタは示していない。読出アンプＲＡＰは、内部デー
タ線Ｉ／ＯおよびＺＩ／Ｏ上に現れたデータを、プリア
ンプイネーブル信号ＰＡＥに応答して、互いに逆方向に
差動的に増幅する差動増幅器１９００および１９０１を
含む。データ伝達線Ｉ／ＯおよびＺＩ／Ｏには互いに相
補な選択メモリセルデータ（Ｍ）が伝達される。これら
の差動増幅器１９００および１９０１からの互いに相補
な出力信号は、それぞれ読出データバス線ＲＢＵＳおよ
びＺＲＢＵＳを介して出力回路ＯＢＦへ伝達される。こ
の読出データバス線ＲＢＵＳおよびＺＲＢＵＳには、寄
生容量１９０２および１９０３がそれぞれ存在する。
【００２５】出力回路ＯＢＦは、出力バッファ活性化信
号ＯＥＭと読出データ線ＲＢＵＳ上の信号とを受ける２
入力ＮＡＮＤゲート１９０４と、このＮＡＮＤゲート１
９０４の出力信号を反転するインバータ１９０６と、イ
ンバータ１９０６の出力信号がハイレベルのとき導通し
て電源ノードＶｃからデータ出力端子ＤＱへ電流を供給
するｎチャネルＭＯＳトランジスタ（絶縁ゲート型電界
効果トランジスタ）１９０８と、読出データバス線ＺＲ
ＢＵＳ上の信号と出力バッファ活性化信号ＯＥＭとを受
けるＮＡＮＤゲート１９０５と、ＮＡＮＤゲート１９０
５の出力信号を反転するインバータ１９０７と、インバ
ータ１９０７の出力信号がハイレベルのとき導通してデ
ータ出力端子ＤＱを接地電圧Ｖｓｓレベルへ放電するｎ
チャネルＭＯＳトランジスタ１９０９を含む。次にこの
図５６に示す読出アンプおよび出力回路の動作をその動
作波形図である図５７を参照して説明する。
【００２６】プリアンプイネーブル信号ＰＡＥがローレ
ベルの非活性化時、差動増幅器１９００および１９０１
も非活性状態であり、読出データバス線ＲＢＵＳおよび
ＺＲＢＵＳはともにローレベルとされる。この状態にお
いては、ＮＡＮＤゲート１９０４および１９０５の出力
信号がハイレベルであり、インバータ１９０６および１
９０７を介して、ＭＯＳトランジスタ１９０８および１
９０９はともにオフ状態にある。すなわち、データ出力
端子ＤＱは、ハイインピーダンス状態にある。
【００２７】データ信号を読出すとき、プリアンプイネ
ーブル信号ＰＡＥが所定期間ハイレベルの活性状態とさ
れる。差動増幅器１９００および１９０１が活性状態と
され、内部データ伝達線Ｉ／ＯおよびＺＩ／Ｏ上の信号
電位が増幅され、読出データバス線ＲＢＵＳおよびＺＲ
ＢＵＳの電位が変化する。差動増幅器１９００および１
９０１は互いに相補な態様で増幅動作を行なっている
（差動増幅器１９００の正入力は内部データ線Ｉ／Ｏに
接続され、差動増幅器１９０１の正入力は内部データ線
ＺＩ／Ｏに接続されている）。したがって、読出データ
バス線ＲＢＵＳおよびＺＲＢＵＳ上に互いに相補なデー
タ信号が伝達される。今、読出データバス線ＲＢＵＳ上
の電位がハイレベルのとき、出力バッファ活性化信号Ｏ
ＥＭがハイレベルとなると、ＮＡＮＤゲート１９０４お
よびインバータ１９０６を介してＭＯＳトランジスタ１
９０８がオン状態となり、一方、ＮＡＮＤゲート１９０
５の出力信号はハイレベルであり、ＭＯＳトランジスタ
１９０９は、オフ状態を維持する。これにより、データ
出力端子ＤＱはＭＯＳトランジスタ１９０８を介して充
電され、ハイレベルのデータ信号が出力される。
【００２８】プリアンプイネーブル信号ＰＡＥが活性化
されたとき、読出データバス線ＺＲＢＵＳ上にハイレベ
ルのデータ信号が伝達されたときには、逆にＭＯＳトラ
ンジスタ１９０９がオン状態となり、ＭＯＳトランジス
タ１９０８がオフ状態とされる。この場合には、データ
出力端子ＤＱは、ＭＯＳトランジスタ１９０９を介して
放電されるために、ローレベルのデータが出力される。
【００２９】この図５６に示す出力回路の構成の場合、
読出データバス線ＲＢＵＳおよびＺＲＢＵＳはともにデ
ータ信号が伝達されるまではローレベルを維持してい
る。したがって、図５７に破線で示すように、出力バッ
ファ活性化信号ＯＥＭの活性化をプリアンプイネーブル
信号ＰＡＥの活性化よりも早く行なっても、読出データ
バス線ＲＢＵＳおよびＺＲＢＵＳ上にデータ信号が伝達
されるまでは、データ出力端子ＤＱはハイインピーダン
ス状態を維持している。読出データバス線ＲＢＵＳおよ
びＺＲＢＵＳにデータ信号が伝達されたときに、データ
出力端子ＤＱにデータが出力回路ＯＢＦを介して出力さ
れる。したがって、この図５６に示す構成の場合、出力
バッファ活性化信号ＯＥＭを速いタイミングで活性状態
とすることができ、高速でデータを読出すことができ
る。しかしながら、この図５６に示す構成の場合、ハイ
レベルのデータを出力する場合には、読出データバス線
ＲＢＵＳの寄生容量１９０２を充電し、一方、ローレベ
ルのデータを出力する場合には、読出データバス線ＺＲ
ＢＵＳの寄生容量１９０３を充電する必要があり、デー
タ読出しごとに、寄生容量１９０２および１９０３の一
方の寄生容量が充電されるため、平均的な消費電力（寄
生容量の充放電電流／サイクル時間）が大きくなるとい
う問題がある。
【００３０】図５８は、他のデータ読出部の構成を示す
図である。図５８において、読出アンプＲＡＰは１つの
差動増幅器２１００で構成される。この差動増幅器２１
００は、プリアンプイネーブル信号ＰＡＥに応答して内
部データ伝達線Ｉ／ＯおよびＺＩ／Ｏ上の信号を差動的
に増幅する。
【００３１】出力回路ＯＢＦは、差動増幅器２１００か
ら１本の読出データ線ＲＢＵＳ上に伝達されたデータ信
号に従って読出データを生成する。この出力回路ＯＢＦ
は、読出データ線ＲＢＵＳ上の信号電位を反転するイン
バータ２１０２と、読出データバス線ＲＢＵＳ上の信号
と出力バッファ活性化信号ＯＥＭとを受けるＮＡＮＤゲ
ート２１０５と、ＮＡＮＤゲート２１０５の出力信号を
受けるインバータ２１０３と、インバータ２１０３の出
力信号に従ってデータ出力端子ＤＱへハイレベルの信号
を出力するｎチャネルＭＯＳトランジスタ２１０７と、
インバータ２１０２の出力信号と出力バッファ活性化信
号ＯＥＭとを受けるＮＡＮＤゲート２１０６と、ＮＡＮ
Ｄゲート２１０６の出力信号を受けるインバータ２１０
４と、インバータ２１０４の出力信号に従ってデータ出
力端子ＤＱを接地電位レベルへ放電してローレベルの信
号をデータ出力端子ＤＱへ伝達するｎチャネルＭＯＳト
ランジスタ２１０８を含む。
【００３２】ＭＯＳトランジスタ２１０７および２１０
８は、インバータ２１０３および２１０４の出力信号が
それぞれハイレベルのときに導通状態となる。読出デー
タ線ＲＢＵＳには、寄生容量２１０１が存在する。次
に、この図５８に示す読出部の動作をその動作波形図で
ある図５９を参照して説明する。なお、ここで、図５９
においては、１ビットのメモリセルデータが順次選択さ
れて読出される動作を、説明の便宜上示す。
【００３３】コラムアドレスストローブ信号ＺＣＡＳの
活性化に従ってメモリセルが選択され、選択されたメモ
リセルデータが内部データ伝達線Ｉ／ＯおよびＺＩ／Ｏ
へ伝達される。プリアンプイネーブル信号ＰＡＥがロー
レベルの非活性状態においては、読出データ線ＲＢＵＳ
はローレベルにある。出力バッファ活性化信号ＯＥＭが
ローレベルのときには、ＮＡＮＤゲート２１０５および
２１０６はともにハイレベルの信号を出力するため、Ｍ
ＯＳトランジスタ２１０７および２１０８がともにオフ
状態であり、データ出力端子ＤＱはハイインピーダンス
状態にある。
【００３４】プリアンプイネーブル信号ＰＡＥがハイレ
ベルとされると、差動増幅器２１００が活性化され、内
部データ線Ｉ／ＯおよびＺＩ／Ｏ上の信号電位を差動的
に増幅する。いま、差動増幅器２１００の出力信号がロ
ーレベルの状態を考える。読出データ線ＲＢＵＳ上の電
位がローレベルのときには、出力バッファ活性化信号Ｏ
ＥＭのハイレベルへの活性化に応答して、ＮＡＮＤゲー
ト２１０６の出力信号がローレベルとなる。応じてＭＯ
Ｓトランジスタ２１０８がオン状態となり、データ出力
端子ＤＱを接地電位レベルへ放電し、データ出力端子Ｄ
Ｑには、ローレベルのデータが読出される。この場合に
は、図５９のＩおよびＩＩの波形図に示すように、デー
タ出力端子ＤＱへは、出力バッファ活性化信号ＯＥＭの
活性化に従って読出データが伝達される。
【００３５】一方、プリアンプイネーブル信号ＰＡＥの
活性化により、差動増幅器２１００から読出データ線Ｒ
ＢＵＳ上にハイレベルのデータが出力されたときには、
この読出データ線ＲＢＵＳ上の電位変化と出力バッファ
活性化信号ＯＥＭの活性化タイミングの関係に応じて２
つの状態が生じる。図５９のＩに示すように、読出デー
タ線ＲＢＵＳ上の電位が立上がった後に、出力バッファ
活性化信号ＯＥＭが活性状態とされたときには、データ
出力端子ＤＱへは、この出力バッファ活性化信号ＯＥＭ
の活性化に従ってハイレベルの読出データが伝達され
る。一方、図５９のＩＩに示すように、読出データ線Ｒ
ＢＵＳ上の電位変化よりも速いタイミングで出力バッフ
ァ活性化信号ＯＥＭがハイレベルの活性状態とされたと
き、この出力バッファ活性化信号ＯＥＭの活性化時には
読出データ線ＲＢＵＳ上の電位はローレベルであるた
め、出力バッファ活性化信号ＯＥＭの活性化に従ってＭ
ＯＳトランジスタ２１０８がオン状態となり、ローレベ
ルのデータが一旦出力される。この後、読出データ線Ｒ
ＢＵＳ上の電位が選択メモリセルデータに対応した電位
に変化すると、ＭＯＳトランジスタ２１０８がオフ状
態、ＭＯＳトランジスタ２１０７がオン状態となり、デ
ータ出力端子ＤＱにはハイレベルのデータが出力され
る。
【００３６】この図５８に示す構成では、ハイレベルの
データが読出されるときにのみ寄生容量２１０１を充電
することが要求されるだけであるため、平均的な消費電
力が小さいという利点を有するものの、ハイレベルデー
タ読出時においては、図５９のＩＩに示すように、誤っ
たデータ（偽データ）が出力されるため、出力バッファ
活性化信号ＯＥＭの活性化タイミングを速くすることが
できず、高速読出ができないという問題がある。しかし
ながら、この図５８に示す出力回路の構成において、コ
ラムアドレスストローブ信号ＺＣＡＳのハイレベルへの
移行（非活性化状態への移行）においても出力ハイイン
ピーダンス状態とならない場合には、ロウアドレススト
ローブ信号ＺＲＡＳがローレベルの状態を維持する場合
には、前のサイクルで読出されたデータが持続的に出力
されるため、図５９のＩＩＩに示すように、出力バッフ
ァ活性化信号ＯＥＭと読出データ線上のＲＢＵＳ上の電
位のタイミング関係にかかわらず、正確にデータを読出
すことができるという利点は備えている。
【００３７】また、一般に大記憶容量の半導体記憶装置
において、不良メモリセルの存在を高速で判別するため
に、複数ビットのメモリセルに対し同時にテストを行な
うことが行なわれる。この場合、同時に選択される複数
のメモリセルに対し同じ論理のデータを書込み、次いで
同時に選択されたメモリセルのデータを読出し、これら
の読出されたデータの論理の一致／不一致を見ることに
より、複数ビットのメモリセルの良／不良を判定する。
【００３８】図６０は、１６ＭビットＤＲＡＭの１つの
データ入出力端子についてのテストを説明するための図
である。テスト動作時おいて、１つのメモリブロックＭ
Ｂが選択され、この選択されたメモリブロックＭＢにお
いて４ビットのメモリセルＭ０〜Ｍ３が選択される。テ
スト時にはこれらの４ビットのメモリセルＭ０ないしＭ
３に対し同じ論理のデータが書込まれる。データ読出時
においては、この４ビットのメモリセルＭ０〜Ｍ３のデ
ータが、テスト指示信号ＴＥに応答して活性化される一
致検出器ＥＸＲでその論理の一致／不一致が判定され
る。４ビットのメモリセルＭ０〜Ｍ３のデータが一致す
る場合には、これらの４ビットメモリセルＭ０〜Ｍ３は
正常であると判定される。１つのデータ入出力端子当た
り４ビットのメモリセルが同時にテストされるため、高
速でテストを行なうことができる。
【００３９】４ビットのメモリセルＭ０〜Ｍ３から１ビ
ットのメモリセルを選択するためにセレクタＳＴＲで用
いられる列アドレスは２ビットのアドレスＣＡ〈１：
０〉である。パイプラインバーストモードを備えるＤＲ
ＡＭを実現する場合には、このテスト動作時において同
時に選択状態とされるメモリセルを順次選択する構成と
すれば、容易にパイプラインバーストモードを実現する
ことができる。したがって、図６１に示すように、パイ
プラインバーストモードを備える１６ＭビットＤＲＡＭ
においては、カウンタＣＮＴＲが、列アドレスビットＣ
Ａ〈１：０〉およびコラムアドレスストローブ信号ＺＣ
ＡＳを受けてセレクタＳＴＲに対し選択信号を出力す
る。
【００４０】しかしながら、最近実用化されている６４
ＭビットＤＲＡＭの場合、並列テストモードは３２ビッ
ト縮退（同時に３２ビットのメモリセルがテストされ
る）が一般的である。たとえばワード構成が４ビットの
６４ＭビットＤＲＡＭの場合、１データ入出力ピン端子
当たり８ビットのメモリセルが同時にテストされる。こ
の場合の縮退アドレスは、図６２に示すように標準化さ
れている。図６２において、リフレッシュサイクルが８
Ｋリフレッシュ（論理ワード線が８Ｋ本）の場合、語構
成が４ビットの装置では、縮退アドレスは列アドレスビ
ットＣＡ１０，ＣＡ９およびＣＡ８であり、語構成が８
ビットの装置では、縮退アドレスは、列アドレスビット
ＣＡ９およびＣＡ８である。リフレッシュサイクルが４
Ｋリフレッシュ（論理ワード線が４Ｋ本）の場合、語構
成が４ビットのとき、縮退アドレスは、列アドレスビッ
トＣＡ１１，ＣＡ１０およびＣＡ９であり、語構成が８
ビットのとき、縮退アドレスは列アドレスビットＣＡ１
０およびＣＡ９である。
【００４１】ここで、論理的なワード線とは同時に選択
状態とされるワード線であり、行アドレス信号により指
定される行に対応する。
【００４２】図６３は、６４ＭビットＤＲＡＭの縮退ア
ドレスは、テスト時に同時に選択状態とされるアドレス
ビットである。４ビット構成のうちの１ビットのデータ
出力端子ＤＱに対応する部分の構成を概略的に示す図で
ある。メモリブロックＭＢは、列アドレスビットＣＡ８
により上下２つの領域に分割される。このメモリブロッ
クＭＢの上下両領域において、テスト動作時には４ビッ
トのメモリセルＭ０ａ〜Ｍ３ａおよびＭ０ｂ〜Ｍ３ｂが
選択される。通常動作時においては、列アドレスビット
ＣＡ８に従って１つの領域の４ビットのメモリセルのみ
が選択される。このメモリブロックＭＢの上下領域に対
し、列アドレスビットＣＡ〈８〉およびＺＣＡ〈８〉に
従って対応の４ビットのメモリセルを選択して通過させ
るセレクタＳＴＲａおよびＳＴＲｂが設けられる。この
セレクタＳＴＲａおよびＳＴＲｂの一方から伝達された
４ビットのメモリセルのデータはセレクタＳＴＲｃへ与
えられる。セレクタＳＴＲｃズは、２ビットの列アドレ
スＣＡ〈１０：９〉に従って１ビットのメモリセルが選
択されてデータ出力端子ＤＱへ伝達される。
【００４３】テスト動作時においては、このメモリセル
Ｍ０ａ〜Ｍ３ａおよびＭ０ｂ〜Ｍ３ｂのデータが一致検
出回路ＥＸＲへ与えられ、それらの論理の一致／不一致
が検出される。したがってこの場合、同時に選択状態と
されるメモリセルＭ０ａ〜Ｍ３ａおよびＭ０ｂ〜Ｍ３ｂ
から１ビットのメモリセルを選択するためには、列アド
レスビットＣＡ〈１０：８〉が用いられており、８ビッ
トデータが１ビットデータに縮退されているため、テス
ト動作時における縮退アドレスは列アドレスビットＣＡ
１０，ＣＡ９およびＣＡ８となる。
【００４４】この構成を備える半導体記憶装置におい
て、パイプラインバーストモードを実現する場合、セレ
クタＳＴＲｃへは列アドレスビットＣＡ〈１０：９〉に
従って１ビットのメモリセルを選択する信号を発生する
ようにカウンタを構成する。この構成を用いれば、同一
の半導体チップにおいて、ファーストページモードおよ
びパイプラインバーストモードを備える半導体記憶装置
を形成し、最終工程のボンディング時において一方の動
作のみを実現する構成を容易に実現することができる。
【００４５】この場合、カウンタからセレクタＳＴＲｃ
へ出力されるカウンタアドレスは、列アドレスビットＣ
Ａ〈１０：９〉である。一方、１６ＭビットＤＲＡＭの
場合、カウンタアドレスは、図６１に示すようにＣＡ
〈１：０〉である。したがって、６４ＭビットＤＲＡＭ
と１６ＭビットＤＲＡＭにおいて、カウンタアドレスが
異なるため、ピンの互換性がなく、１６ＭビットＤＲＡ
Ｍに代えて６４ＭビットＤＲＡＭを用いることができな
くなるという問題が生じる。
【００４６】それゆえ、この発明の目的は、別世代の半
導体記憶装置に対するアドレスピンの互換性を有する、
低消費電流かつ高速で動作する半導体記憶装置を提供す
ることである。
【００４７】この発明の他の目的はコラムアドレススト
ローブ信号を基準とするデータ出力態様が異なる動作モ
ードを効率的に実現することのできる低消費電流かつ高
速の半導体記憶装置を提供することである。
【００４８】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、外部からの行選択動作開始を指示するロウア
ドレスストローブ信号の非活性化に応答して、メモリセ
ルアレイの行選択に関連する動作をリセットする信号を
発生する第１の信号発生手段と、ロウアドレスストロー
ブ信号の非活性化を所定時間遅延する遅延手段と、この
遅延手段からの遅延ロウアドレスストローブ信号の非活
性化と少なくともメモリセルアレイの列選択動作の開始
を指示するコラムアドレスストローブ信号の非活性化と
に応答して、選択メモリセルのデータをデータ出力端子
に出力する出力バッファを出力ハイインピーダンス状態
に設定する信号を発生する第２の信号発生手段とを備え
る。
【００４９】請求項２に係る半導体記憶装置は、列アド
レス信号に従ってメモリセルアレイの複数列を同時に選
択する列選択手段と、この選択された複数列それぞれに
対応して設けられ、対応の列のメモリセルのデータを増
幅して出力バッファへ伝達する複数の読出増幅手段と、
列アドレス信号とコラムアドレスストローブ信号の活性
化とに応答して、読出増幅手段をこのコラムアドレスス
トローブ信号の活性化に従って順次活性化する制御手段
と、コラムアドレスストローブ信号の活性化に同期して
この読出増幅手段で増幅されたデータを外部へ出力する
手段とを備える。
【００５０】請求項３に係る半導体記憶装置は、選択さ
れたメモリセルのデータを伝達するための、対をなして
配設される第１および第２の読出データ線と、これら第
１および第２の読出データ線に結合される、与えられた
データ信号をバッファ処理して外部へ出力する出力バッ
ファと、コラムアドレスストローブ信号の非活性化に応
答してこの出力バッファを出力ハイインピーダンス状態
とする第１の動作モードとこのコラムアドレスストロー
ブ信号の非活性化時でも出力バッファを作動状態とする
第２の動作モードの一方を指定する信号を発生する動作
モード指定信号発生手段と、選択メモリセルデータを相
補データに増幅して第１および第２の読出データ線へ伝
達するための読出増幅手段と、第２の動作モード指定
時、この第２の読出データ線への読出増幅手段からのデ
ータ転送を禁止する禁止手段とを備える。出力手段は、
第１の動作モード指定時には、第１および第２のデータ
線上のデータ信号に従って読出データを生成し、かつ第
２のの動作モード指定時には、第１のデータ上のデータ
信号のみに従って読出データを生成し、各動作モード時
において、生成した読出データをデータ出力端子へ伝達
する手段を含む。
【００５１】請求項４に係る半導体記憶装置は、第１の
グループのアドレスビットと第２のグループのアドレス
ビットと残りのアドレスビットとを並列に入力する複数
のアドレスピンと、第１および第２の電位の一方の電位
に設定される特定のノードを含み、その設定電位に従っ
て第１および第２の動作モードの一方の動作モードを指
定する信号を発生するモード指定手段と、この特定ノー
ドが第１の電位に設定されるとき、第１のグループのア
ドレスビット入力ピンが接続され、かつこの特定ノード
が第２の電位に設定されるとき、第２のグループのアド
レスビット入力ピンが接続する所定数のパッドを含み、
複数のアドレス入力ピンと接続されて与えられたアドレ
スビットを内部へ伝達するアドレス入力パッドを備え
る。請求項５に係る半導体記憶装置は、第１の動作モー
ドは、アドレスピンに与えられたアドレス信号に従って
メモリセルを選択するモードであり、第２の動作モード
は内部カウンタを用いて順次メモリセルを選択する動作
モードであり、テスト動作モード指示信号に従って、所
定数のパッドのアドレスビットをすべて選択状態として
縮退する手段を含む。
【００５２】
【作用】請求項１の半導体記憶装置においては、第２の
信号発生手段は、ロウアドレスストローブ信号の遅延ロ
ウアドレスストローブ信号の非活性化およびコラムアド
レスストローブ信号の非活性化に従って出力バッファを
出力ハイインピーダンス状態に設定している。したがっ
て、外部のコントローラが、同時に、コラムアドレスス
トローブ信号を活性状態としかつロウアドレスストロー
ブ信号を非活性状態としても、半導体記憶装置は先に活
性状態とされたコラムアドレスストローブ信号に従って
データ信号を出力バッファから出力する。したがってロ
ウアドレスストローブ信号の非活性化を速くすることが
でき、ロウアドレスストローブ信号のサイクル期間を短
くすることができ、高速読出が可能となる。
【００５３】請求項２に係る半導体記憶装置において
は、読出増幅手段が、順次データを読出す順序に従って
活性状態と制御手段によりされており、したがってこれ
らの読出増幅手段が同時に活性状態とされることがな
く、読出増幅手段における消費電流を分散させることが
でき、応じてピーク電流を低減することができ、消費電
力を低減させるすることができる。また、ピーク電流を
小さくすることにより電源ノイズの発生を抑制すること
ができ、安定な動作を保証することができる。
【００５４】請求項３に係る半導体記憶装置において
は、第１の動作モード時には第１および第２の読出デー
タ線上の互いに相補なデータ信号に従って読出データを
生成して、データ出力端子へ出力しており、高速読出が
行なわれるものの、データ読出のサイクル時間は比較的
長くなるため、読出データ線上の寄生容量の充放電回数
が少なく、応じて平均消費電流を小さくすることができ
る。また第２の動作モード時においては、１本の読出デ
ータ線上のデータ信号に従って読出データを生成してデ
ータ出力端子へ出力しているため、サイクル時間を短く
されても、１本の読出データ線上の充放電を行なうだけ
であり、読出データ線上の充放電電流を小さくすること
ができ、応じて平均消費電流を小さくすることができ
る。また動作モードに従って読出データ線のバス形態が
異なる構成としたため、１つの半導体記憶装置を半導体
チップ上に製造するだけで、２つの種類の半導体記憶装
置を同時に実現することができ、それぞれ別々に製造す
る場合に比べて、別々の工程およびマスクを必要とする
ことがなく、製造コストを低減することができる。
【００５５】この請求項４に係る半導体記憶装置におい
ては、動作モードに従ってアドレス入力ピンとアドレス
パッドの接続態様が異ならされており、別世代の半導体
記憶装置の内部回路は、同じ内部アドレスビットを受け
て動作することができ、内部回路の配置の変更を伴うこ
となく、外部アドレス信号の割当てが異なる場合に対し
ても容易に対処することができ、内部回路およびピンの
互換性を維持することができる。
【００５６】請求項５に係る半導体記憶装置において
は、テスト動作モード時には、この所定数のパッド群の
アドレスビットが縮退されるため、この縮退されるアド
レスを発生するカウンタは、各世代間の互換性を維持す
ることができる。
【００５７】
【実施例】
［アレイ構成］図１は、この発明の一実施例である半導
体記憶装置の全体の構成を概略的に示す図である。図１
においては、データの入出力に関係する部分のみを示
し、周辺制御回路は示していない。周辺制御回路につい
ては後に詳細に説明する。
【００５８】図１において、半導体記憶装置２００は、
半導体チップ上に形成され、それぞれが４Ｍビット（４
０９６行×１０２４列）の記憶容量を備える４つのメモ
リアレイＭＡ０〜ＭＡ３を含む。メモリアレイＭＡ０〜
ＭＡ３は、同一の構成を備えるため、図１においては、
メモリアレイＭＡ０の構成のみを具体的に示す。アクセ
ス時においては、メモリアレイＭＡ０〜ＭＡ３それぞれ
において１ビットのメモリセルが選択される。
【００５９】メモリアレイＭＡ０は、それぞれが、１０
２４行×１０２４列に配置された複数のメモリセルを有
するアレイブロックＭＢ♯０〜ＭＢ♯３（２０１）を含
む。アクセス時において、１つのアレイブロックのみが
選択状態とされる。
【００６０】アレイブロック２０１（ブロックＭＢ♯０
〜ＭＢ♯３を総称的に示す）に対しては、後に詳細に説
明するアドレスバッファからの行アドレス信号をデコー
ドし、対応の行を選択するＸデコーダ２０６と、アレイ
ブロック２０１におけるデータ読出および列選択の動作
を制御するアレイ制御回路２０２と、後に詳細に説明す
る列アドレスバッファからの列アドレス信号をデコード
してアレイブロック２０１から対応の列を選択するＹデ
コーダ２０３が設けられる。アレイ制御回路２０２は、
選択メモリセルのデータの検知および増幅を行なうセン
スアンプ、各列を所定電位にプリチャージするプリチャ
ージ／イコライズ回路、およびＹデコーダの出力信号に
従って選択列を内部データ線（Ｉ／Ｏ線）へ接続する選
択ゲートを含む。
【００６１】後に詳細に説明するが、アレイブロック２
０１においては、同時に４列（４ビット）のメモリセル
が選択される。４ビットのメモリセルのうち１ビットの
メモリセルが入出力回路２０４により選択される。この
入出力回路２０４の構成についても後に詳細に説明す
る。
【００６２】メモリアレイＭＡ０〜ＭＡ３それぞれに対
しては、半導体記憶装置（チップ）２００の中央部の一
方端に外部装置とのデータの入出力を行なうためのパッ
ド近傍に配置される入出力バッファ回路（Ｉ／Ｏ０〜Ｉ
／Ｏ３）２０５にそれぞれ接続される読出／書込データ
バスＢＵＳ♯０〜ＢＵＳ♯３が配置される。この読出／
書込データバスＢＵＳ♯０〜ＢＵＳ♯３の構成について
も後に詳細に説明するが、これらの読出／書込データバ
スＢＵＳ♯０〜ＢＵＳ♯３は、対応のメモリアレイＭＡ
０〜ＭＡ３と対応の入出力バッファ回路Ｉ／Ｏ０〜Ｉ／
Ｏ３の間で１ビットのメモリセルデータを伝達する。
【００６３】図２は、図１に示すメモリアレイＭＡ０の
制御部の構成を示す図である。図２において、アレイブ
ロックＭＢ♯０〜ＭＢ♯３それぞれに対応して、行アド
レスビットＲＡ〈１１：１０〉をデコードし、対応のア
レイブロックに対する選択信号を出力するブロック選択
ゲート３０１，３０２，３０３および３０４が設けられ
る。これらのブロック選択ゲート３０１〜３０４からの
ブロック選択信号ＢＳ０〜ＢＳ３は、アレイブロックＭ
Ｂ♯０〜ＭＢ３♯３各々に対応して設けられたＸデコー
ダ２０６およびＹデコーダ２０３および入出力回路２０
４へ与えられる。
【００６４】ブロック選択ゲート３０１は、行アドレス
ビットＲＡ〈１０〉およびＲＡ〈１１〉がともにローレ
ベルのときに、ブロック選択信号ＢＳ０を活性状態のハ
イレベルとする。ブロック選択ゲート３０２は、アドレ
スビットＲＡ〈１０〉がハイレベルであり、行アドレス
ビットＲＡ〈１１〉がローレベルのときに、ブロック選
択信号ＢＳ１を選択状態を示すハイレベルとする。ブロ
ック選択ゲート３０３は、行アドレスビットＲＡ〈１
０〉がローレベルであり、行アドレスビットＲＡ〈１
１〉がハイレベルのときに、ブロック選択信号ＢＳ２を
ハイレベルとする。ブロック選択ゲート３０４は、行ア
ドレスビットＲＡ〈１１：１０〉がともにハイレベルの
ときにブロック選択信号ＢＳ３をハイレベルとする。ブ
ロック選択信号ＢＳ０〜ＢＳ３のうちの１つのブロック
選択信号のみが選択状態を示すハイレベルとされる。す
なわち、選択状態とされたブロック選択信号に対応する
アレイブロックにおいてのみＹデコーダ２０３、Ｘデコ
ーダ２０６および入出力回路２０４が動作する。他のア
レイブロックは、非選択状態（スタンバイ状態）を維持
する。
【００６５】入出力回路２０４は、それぞれ４ビットの
メモリセルデータを伝達する内部入出力バスＩＯａ、Ｉ
Ｏｂ、ＩＯｃ、およびＩＯｄにより、対応のアレイブロ
ックＭＢ♯０、ＭＢ♯１、ＭＢ♯２、およびＭＢ♯３に
接続される。この内部入出力バスＩＯａ〜ＩＯｄの各々
は、相補な内部データを伝達する（バス構成については
後に説明する）。入出力回路２０４は、ブロック選択信
号により活性状態とされたときに２ビットの列アドレス
ＣＡ〈１：０〉をデコードし、そのデコード結果に従っ
て対応の内部入出力バスＩＯ（ＩＯａ〜ＩＯｄ）の４ビ
ットのバス線のうち１つのバス線（または１対のバス
線）を選択する。
【００６６】入出力回路２０４と対応の入出力バッファ
回路Ｉ／Ｏ０（２０５）との間に配置される読出／書込
データバスＢＵＳ♯０は、書込データを伝達するための
１本の書込データバス線ＷＢＵＳ０ならびに読出データ
を伝達するための１対の読出データバス線ＲＢＵＳ０お
よびＺＲＢＵＳ０を含む。次に動作について簡単に説明
する。
【００６７】今、説明の簡単化のために、行アドレス
（ブロックアドレス）ＲＡ〈１１：１０〉に従ってブロ
ック選択信号ＢＳ０がハイレベルとされ、アレイブロッ
クＭＢ♯０が選択された場合を考える。Ｘデコーダ２０
６は、１０ビットの行アドレスＲＡ〈９：０〉をデコー
ドし、アレイブロックＭＢ♯０における１０２４行のう
ちの１行を選択する。Ｙデコーダ２０３は、８ビットの
列アドレスＣＡ〈９：２〉をデコードし、アレイブロッ
クＭＢ♯０の１０２４列から４列を同時に選択する。Ｙ
デコーダ２０３により同時に選択された４列が、並列に
４ビットの内部入出力バスＩＯａに接続される。入出力
回路２０４が、２ビットの列アドレスＣＡ〈１：０〉に
従ってこの４列のうちの１列を読出／書込データバスＢ
ＵＳ♯０に接続する。この内部列アドレスＣＡ〈１：
０〉をコラムアドレスストローブ信号ＺＣＡＳのトグル
に従って変化させることによりニブルモードが実現され
る。
【００６８】図３は、図２に示す１つのアレイブロック
ＭＢ♯０とそれに対応して配置されるアレイ制御回路２
０２の具体的構成を示す図である。図３において、アレ
イブロック２０１は、複数行および複数列に配設される
複数のメモリセルＭＣを含む。図３においては、同時に
選択状態とされる４ビットのメモリセルＭＣ４ｎ〜ＭＣ
４ｎ＋３を代表的に示す。
【００６９】アレイブロック２０１は、さらに、メモリ
セルの各列に対応して配置されるビット線対ＢＬおよび
ＺＢＬおよびメモリセルの各行に対応して配置される複
数のワード線ＷＬを含む。図３においては、４対のビッ
ト線ＢＬ４ｎ，ＺＢＬ４ｎ〜ＢＬ４ｎ＋３，ＺＢＬ４ｎ
＋３と、１本のワード線ＷＬｉを代表的に示す。ビット
線対ＢＬ（ＢＬ４ｎ〜ＢＬ４ｎ＋３）とビット線ＺＢＬ
（ＺＢＬ４ｎ〜ＺＢＬ４ｎ＋３）上には互いに相補なデ
ータ信号が伝達される。メモリセルＭＣ４ｎがワード線
ＷＬｉとビット線ＢＬ４ｎの交差部に対応して配置され
る。このメモリセルＭＣ４ｎは、情報を格納するための
メモリセルキャパシタ４２９と、ワード線ＷＬｉ上の信
号電位に応答して導通してキャパシタ４２９をビット線
ＢＬ４ｎに接続するｎチャネルＭＯＳトランジスタで構
成されるアクセストランジスタ４０１を含む。メモリセ
ルＭＣ４ｎ＋１が、ワードＷＬｉとビット線ＢＬ１０ｎ
＋１の交差部に対応して配置される。メモリセルＭＣ４
ｎ＋１は、キャパシタ４３０と、アクセストランジスタ
４０２を含む。メモリセルＭＣ４ｎ＋２がワード線ＷＬ
ｉとビット線ＢＬ４ｎ＋２の交差部に対応して配置され
る。メモリセルＭＣ４ｎ＋２が、キャパシタ４３１と、
アクセストランジスタ４０３を含む。メモリセルＭＣ４
ｎ＋３が、ワード線ＷＬｉとビット線ＢＬ４ｎ＋３の交
差部に対応して配置される。メモリセルＭＣ４ｎ＋３
は、キャパシタ４３２と、アクセストランジスタ４０４
を含む。
【００７０】アレイ制御回路２０２は、ビット線対ＢＬ
およびＺＢＬを所定電位（Ｖｃｃ／２：Ｖｃｃは動作電
源電位）にプリチャージしかつイコライズするためのプ
リチャージ／イコライズ回路Ｐ／Ｅと、ビット線対ＢＬ
およびＺＢＬ上の信号電位を差動的に増幅するセンスア
ンプ帯ＳＡと、Ｙデコーダ２０３からのコラム選択信号
Ｙｎに従って４対のビット線ＢＬ４ｎ，ＺＢＬ４ｎ〜Ｂ
Ｌ４ｎ＋３，ＺＢＬ４ｎ＋３を内部入出力バスＩＯａに
接続する選択ゲート帯ＳＧを含む。
【００７１】ビット線対ＢＬ４ｎ，ＺＢＬ４ｎのプリチ
ャージ／イコライズ回路は、導通時、ビット線ＢＬ４ｎ
およびＺＢＬ４ｎそれぞれに中間電位Ｖｃｃ／２を伝達
するｎチャネルＭＯＳトランジスタ４０５および４０６
と、導通時ビット線ＢＬ４ｎおよびＺＢＬ４ｎを電気的
に連続するｎチャネルＭＯＳトランジスタ４１３を含
む。ビット線対ＢＬ４ｎ＋１，ＺＢＬ４ｎ＋１に設けら
れたプリチャージ／イコライズ回路は、導通時ビット線
ＢＬ４ｎ＋１，ＺＢＬ４ｎ＋１それぞれへ中間電位Ｖｃ
ｃ／２を伝達するｎチャネルＭＯＳトランジスタ４０７
および４０８と、導通時ビット線ＢＬ４ｎ＋１およびＺ
ＢＬ４ｎ＋１を電気的に接続するｎチャネルＭＯＳトラ
ンジスタ４１４を含む。ビット線対ＢＬ４ｎ＋２および
ＺＢＬ４ｎ＋２に設けられたプリチャージ／イコライズ
回路は、導通時ビット線ＢＬ４ｎ＋２およびＺＢＬ４ｎ
＋２それぞれへ中間電位Ｖｃｃ／２を伝達するｎチャネ
ルＭＯＳトランジスタ４０９および４１０と、導通時ビ
ット線ＢＬ４ｎ＋２およびＺＢＬ４ｎ＋２を電気的に接
続するｎチャネルＭＯＳトランジスタ４１５を含む。ビ
ット線対ＢＬ４ｎ＋３およびＺＢＬ４ｎ＋３に対して設
けられるプリチャージ／イコライズ回路は、導通時ビッ
ト線ＢＬ４ｎ＋３およびＺＢＬ４ｎ＋３それぞれへ中間
電位Ｖｃｃを伝達するｎチャネルＭＯＳトランジスタ４
１１および４１２と、導通時ビット線ＢＬ４ｎ＋３およ
びＺＢＬ４ｎ＋３を電気的に接続するｎチャネルＭＯＳ
トランジスタ４１６を含む。これらのＭＯＳトランジス
タ４０５〜４１６は、プリチャージ指示信号ＢＬＥＱが
ハイレベルのときに導通する。このビット線プリチャー
ジ指示信号ＢＬＥＱは、半導体記憶装置のスタンバイ時
（またはリセット動作時：ロウアドレスストローブ信号
ＺＲＡＳの非活性化時）にハイレベルの活性状態とされ
る。
【００７２】センスアンプ帯ＳＡは、ビット線対ＢＬ４
ｎ，ＺＢＬ４ｎに設けられるセンスアンプ４２５と、ビ
ット線対ＢＬ４ｎ＋１，ＺＢＬ４ｎ＋１に設けられセン
スアンプ４２６と、ビット線ＢＬ４ｎ＋２，ＺＢＬ４ｎ
＋２に設けられるセンスアンプ４２７と、ビット線ＢＬ
４ｎ＋３，ＺＢＬ４ｎ＋３に設けられるセンスアンプ４
２８を含む。
【００７３】選択ゲート帯ＳＧは、導通時ビット線ＢＬ
４ｎおよびＺＢＬ４ｎをデータ入出力線Ｉ／Ｏ０ａおよ
びＺＩ／Ｏ０ａへそれぞれ接続するトランスファゲート
４１７および４１８と、導通時ビット線ＢＬ４ｎ＋１お
よびＺＢＬ４ｎ＋１を入出力線Ｉ／Ｏ１ａおよびＺＩ／
Ｏ１ａに接続するトランスファゲート４１９，４２０
と、導通時ビット線ＢＬ４ｎ＋２およびＺＢＬ４ｎ＋２
を入出力線Ｉ／Ｏ２ａ，ＺＩ／Ｏ２ａに接続するトラン
スファゲート４２１，４２２と、導通時ビット線ＢＬ４
ｎ＋３およびＺＢＬ４ｎ＋３を入出力線Ｉ／Ｏ３ａおよ
びＺＩ／Ｏ３ａへ接続するトランスファゲート４２３お
よび４２４を含む。次に動作について簡単に説明する。
【００７４】Ｘデコーダ２０６からのワード線駆動信号
により、ワード線ＷＬｉが選択される（その電位が上昇
する）と、アクセストランジスタ４０１〜４０４のゲー
ト電位が上昇する。ワード線選択時において、プリチャ
ージ／イコライズ指示信号ＢＬＥＱは非活性状態のＬレ
ベルとされており、プリチャージ／イコライズ回路のＭ
ＯＳトランジスタ４０５〜４１６がすべて非導通状態に
ある。したがってビット線ＢＬ４ｎ〜ＢＬ４ｎ＋３上の
電位が、プリチャージ電位（中間電位Ｖｃｃ／２）から
キャパシタ４２９〜４３０にそれぞれ格納された電荷に
従って変化する。その後センスアンプ帯ＳＡのセンスア
ンプ４２５〜４２８が活性化され、このビット線ＢＬ４
ｎ〜ＢＬ４ｎ＋３上に伝達されたデータが検知されて増
幅されてラッチされる。
【００７５】次いでＹデコーダ２０３からの列選択線Ｙ
ｎ上の電位が選択状態を示すハイレベルとされ、トラン
スファゲート４１７〜４２４がすべて導通状態とされ
る。これにより、４ビットのメモリセルＭＣ４ｎ〜ＭＣ
４ｎ＋３の記憶データ（センスアンプ４２５〜２４８に
より増幅されたデータ）が入出力線Ｉ／Ｏ０ａ，ＺＩ／
Ｏ０ａ〜Ｉ／Ｏ３ａ，ＺＩ／Ｏ３ａ上に伝達される。後
に説明する入出力回路により、この入出力線Ｉ／Ｏ０
ａ，ＺＩ／Ｏ０ａ〜Ｉ／Ｏ３ａ，ＺＩ／Ｏ３ａのうちの
１対の入出力線が選択されてデータの書込または読出が
行なわれる。
【００７６】［入出力回路の構成］本実施例の半導体記
憶装置は、コラムアドレスストローブ信号ＺＣＡＳが非
活性状態のハイレベルとされても、データ出力端子がハ
イインピーダンス状態にならない動作モードと、信号Ｚ
ＣＡＳがハイレベルとなると、データ出力端子がハイイ
ンピーダンス状態となる動作モード両者を実現すること
ができる。この動作モードはパッドへのボンディングワ
イヤの接続の有無により一方のみが実現される。この動
作モードの選択は、マスク配線で実現されてもよい。２
つの動作モードの代表的な例として、パイプラインバー
ストモードおよび高速ページモードを説明する。
【００７７】図４は、動作モードを指定する信号を発生
する部分の構成を示す図である。図４において、信号線
ＳＩＧＬＮはボンディングパッドＢＰＡＤに接続され、
かつ高抵抗の抵抗素子ＲＳＴＯＲを介して電源ノードＶ
ｃｃに結合される。信号線ＳＩＧＬＮはインバータＩＮ
Ｖの入力部に結合され、インバータＩＮＶから動作モー
ド指定信号ＦＰが出力される。この動作モード指定信号
ＦＰがハイレベルのときには、高速ページモードが指定
され、この動作モード指定信号ＦＰがローレベルに設定
された場合には、パイプラインバーストモードが実現さ
れる。この信号ＦＰの電位レベルの設定は、ボンディン
グパッドＢＰＡＤと接地電圧Ｖｓｓを供給するフレーム
リードＦＬＲＤとの間のボンディングワイヤＢＤＷＩＲ
の有無により行なわれる。ボンディングパッドＢＰＡＤ
とフレームリードＦＬＲＤとがボンディングワイヤＢＤ
ＷＩＲにより接続される場合には、信号線ＳＩＧＬＮが
ローレベルに固定され、信号ＦＰがインバータＩＮＶに
よりハイレベルとなり、高速ページモードが指定され
る。ボンディングワイヤＢＤＷＩＲが存在しない場合、
信号線ＳＩＧＬＮは高抵抗抵抗素子ＲＳＴＯＲによりハ
イレベルに設定される。この場合には、信号ＦＰがロー
レベルとなり、パイプラインバーストモードが指定され
る。
【００７８】なお、図４に示す動作モード指定信号ＦＰ
を発生するための構成は、単に一例であり、ボンディン
グパッドと電源電圧を供給するフレームリードとの間の
ボンディングワイヤの有無により動作モード指定信号Ｆ
Ｐが発生される構成が用いられてもよい。この場合には
抵抗ＲＳＴＯＲは接地電位レベルと信号線ＳＩＧＬＮの
間に接続される。また、ヒューズ素子のプログラムまた
はマスク配線により、この信号ＦＰの電位レベルが設定
される構成が用いられてもよい。
【００７９】図５は、図２に示す入出力回路２０４の１
ビットのデータを読出すためのデータ読出部分の構成を
概略的に示す図である。図５において、入出力回路は、
メモリセルデータが伝達される内部データ入出力線Ｉ／
ＯｉおよびＺＩ／Ｏｉ上の電位を相補的に増幅する読出
増幅器ＲＡＭＰと、読出増幅器ＲＡＭＰの出力信号をラ
ッチするラッチ回路ＲＬＡＣＨと、ラッチＲＬＡＣＨに
ラッチされたデータを読出データバス線ＺＲＢＵＳおよ
びＲＢＵＳへ出力するための読出ゲートＲＥＧＴＥａお
よびＲＥＧＴＥｂと、ラッチ回路ＲＬＡＣＨと読出ゲー
トＲＥＧＴＥｂの間に設けられ、動作モード指定信号Ｆ
Ｐに従って選択的にラッチ回路ＲＬＡＣＨの出力信号を
読出ゲートＲＥＧＴＥｂへ伝達する禁止ゲートＩＨＧＴ
を含む。
【００８０】禁止ゲートＩＨＧＴは、動作モード指定信
号ＦＰがハイレベルにあり、高速ページモードを指定し
ている場合には、ラッチ回路ＲＬＡＣＨのラッチデータ
を読出ゲートＲＥＧＴＥｂへ伝達する。一方、この動作
モード指定信号ＦＰがローレベルにあり、パイプライン
バーストモードを指定している場合には、この禁止ゲー
トＩＨＧＴは、ラッチ回路ＲＬＡＣＨから読出ゲートＲ
ＥＧＴＥｂへのデータ転送を禁止するとともに、読出ゲ
ートＲＥＧＴＥｂの出力するデータ信号を所定の電位レ
ベルに固定する。
【００８１】読出ゲートＲＥＧＴＥａおよびＲＥＧＴＥ
ｂはビット選択信号ＺＺｉが選択状態を示すときのみラ
ッチ回路ＲＬＡＣＨから伝達されたデータ信号を読出デ
ータバス線ＺＲＢＵＳおよびＲＢＵＳへ伝達する。
【００８２】読出増幅器ＲＡＭＰは、このプリアンプイ
ネーブル信号ＰＡＥとビット選択信号ＺＺｉとに従って
生成される（この構成については後に詳細に説明する）
活性化信号ＰＡＥｉに従って活性状態とされる。すなわ
ち、読出増幅器ＲＡＭＰは、メモリセルデータを読出デ
ータバス線ＺＲＢＵＳおよびＲＢＵＳへ伝達する場合に
のみ活性状態とされる。入出力回路２０４においては、
この読出増幅器ＲＡＭＰが４ビットのメモリセルデータ
それぞれに対応して配置される。したがって４ビット同
時に選択されたメモリセルを増幅するための読出増幅器
ＲＡＭＰは、それぞれ異なるタイミング（異なるＺＣＡ
Ｓサイクル）において活性状態とされる。したがって、
読出増幅器ＲＡＭＰにおける消費電流が分散され、消費
電流のピーク値を低減することができる。
【００８３】また高速ページモードが指定される場合
（信号ＦＰがハイレベルのとき）読出ゲートＲＥＧＴＥ
ａおよびＲＥＧＴＥｂに従って２本の読出データバス線
ＺＲＢＵＳおよびＲＢＵＳを用いて出力バッファ回路へ
のデータ転送が行なわれている。この高速ページモード
においては、コラムアドレスストローブ信号ＺＣＡＳが
ハイレベルとなると、データ出力端子がハイインピーダ
ンス状態とされる。この場合には、データ出力のサイク
ル時間（ｔＰＣ）を短くすることができないため、２本
の読出データバス線を用いてこれらの寄生容量を充放電
したとしても、単位時間たありの充放電回数が少なくな
るため（サイクル時間が長いため）、平均の消費電流を
小さくすることができる。一方、パイプラインバースト
モード時においては、コラムアドレスストローブ信号Ｚ
ＣＡＳがハイレベルとされても、データ出力端子はハイ
インピーダンス状態とはならないため、前のサイクルの
データが自動的に出力される。したがって、図５９の波
形図のＩＩＩに示すように、出力バッファ活性化信号Ｏ
ＥＭが有効データが伝達される前に活性状態とされて
も、何ら誤ったデータが出力されることはない。データ
読出のサイクル時間が短くなっても、１本のデータバス
線の充放電が行なわれるだけであり、充放電電流を応じ
て小さくすることができ、平均消費電流を小さくするこ
とができる。
【００８４】この図５に示す入出力回路の構成を利用す
ることにより高速ページモードおよびパイプラインバー
ストモードいずれの動作モードにおいても、高速かつ低
消費電流で動作する半導体記憶装置を実現することがで
きる。またバス構成を動作モードに応じて切換えること
により、１つの半導体チップで２つの異なる動作モード
を実現する半導体記憶装置を実現することができ、それ
ぞれ別々のチップ上に製造する場合に比べて、製造コス
トを低減することができる。
【００８５】［入出力回路の具体的構成］図６は、図５
に示す入出力回路の具体的構成を示す図である。図６に
おいて、同時に選択される４ビットのメモリセルそれぞ
れに対応して読出／書込回路５０１，５０２，５０３お
よび５０４が設けられる。読出／書込回路５０１は、ビ
ット選択信号ＺＺ０に応答して活性化され、内部入出力
線Ｉ／Ｏ０ａおよびＺＩ／Ｏ０ａとデータ信号の授受を
行なう。読出／書込回路５０２は、ビット選択信号ＺＺ
１に応答して活性化されて内部入出力線Ｉ／Ｏ１ａおよ
びＺＩ／Ｏ１ａとデータ信号の授受を行なう。読出／書
込回路５０３は、ビット選択信号ＺＺ２に応答して活性
化され、内部入出力線Ｉ／Ｏ２ａおよびＺＩ／Ｏ２ａと
データ信号の授受を行なう。読出／書込回路５０４は、
ビット選択信号ＺＺ３に応答して活性化されて内部入出
力線Ｉ／Ｏ３ａおよびＺＩ／Ｏ３ａとデータ信号の授受
を行なう。これらの読出／書込回路５０１〜５０４に共
通に、読出データバス線ＲＢＵＳおよびＺＲＢＵＳなら
びに書込データバス線ＷＢＵＳ０が配置される。読出／
書込回路５０１〜５０４は、与えられるビット選択信号
が異なるだけであり、同一の構成を備えており、図６に
おいては、読出／書込回路５０１の具体的構成のみを示
す。
【００８６】読出／書込回路５０１は、プリアンプイネ
ーブル信号ＰＡＥおよびビット選択信号ＺＺ０に応答し
て活性化されて内部入出力線Ｉ／Ｏ０ａおよびＺＩ／Ｏ
０ａ上の信号電位を差動的に増幅して、相補なデータ信
号ＺＲＤおよびＲＤを出力する読出増幅器５０５と、読
出増幅器５０５の出力信号をラッチするためのフリップ
フロップを構成するＮＡＮＤゲート５０６および５０７
と、読出ラッチ指示信号ＺＲＤＬならびに読出増幅器５
０５の出力するデータ信号ＲＤおよびＺＲＤを受けるＮ
ＡＮＤゲート５０８と、ＮＡＮＤゲート５０８の出力信
号に従ってＮＡＮＤゲート５０６の出力信号を伝達する
ＮＡＮＤゲート５０９と、動作モード指定信号ＦＰに従
ってイネーブルされ、ＮＡＮＤゲート５０８の出力信号
に従ってＮＡＮＤゲート５０８の出力信号を通過させる
ＮＡＮＤゲート５１０と、ＮＡＮＤゲート５０９の出力
信号とビット選択信号ＺＺ０を受けるＮＯＲゲート５３
８と、ＮＡＮＤゲート５１０の出力信号とビット選択信
号ＺＺ０を受けるＮＯＲゲート５３９と、多ビットテス
トモード指示信号ＭＢＴとビット選択信号ＺＺ０を受け
るＮＯＲゲート５５４と、ＮＡＮＤゲート５０９の出力
信号とＮＯＲゲート５５０の出力信号を受けるＮＡＮＤ
ゲート５１１と、ＮＡＮＤゲート５１０の出力信号とＮ
ＯＲゲート５５４の出力信号を受けるＮＡＮＤゲート５
１２と、ＮＡＮＤゲート５１１の出力信号がローレベル
のとき導通し、読出データバス線ＺＲＢＵＳ０を電源電
位Ｖｃｃレベルに充電するｐチャネルＭＯＳトランジス
タ５４９と、ＮＯＲゲート５３８の出力信号がハイレベ
ルのときに導通し、読出データバス線ＺＲＢＵＳ０を接
地電位レベルに放電するｎチャネルＭＯＳトランジスタ
５４０と、ＮＯＲゲート５３９の出力信号がハイレベル
のとき導通し、読出データバス線ＲＢＵＳ０を接地電位
レベルに放電するｎチャネルＭＯＳトランジスタ５４１
と、ＮＡＮＤゲート５１２の出力信号がローレベルのと
き導通し、読出データバス線ＲＢＵＳ０を電源電位Ｖｃ
ｃレベルに充電するｐチャネルＭＯＳトランジスタ５５
０を含む。
【００８７】マルチビットテストモード指示信号ＭＢＴ
は、（並列）テストモード動作時にハイレベルとされ
る。
【００８８】読出データラッチ指示信号ＺＲＤＬは、そ
の詳細は後に説明するが、パイプラインバーストモード
時にはローレベルに固定され、高速ページモード動作時
においては、列アドレス信号の変化に応答して所定期間
ハイレベルとされる。すなわち、パイプラインバースト
モード時においては、このＮＡＮＤゲート５０８からの
出力信号はハイレベルに固定され、ＮＡＮＤゲート５０
９は、このラッチを構成するＮＡＮＤゲート５０６から
のデータ信号を通過させる（パイプラインバーストモー
ド時において、信号ＦＰはローレベルに設定されてい
る）。一方、高速ページモードにおいては、読出データ
ラッチ指示信号ＺＲＤＬは、データ読出時にハイレベル
とされる。このときには、ＮＡＮＤゲート５０８は読出
増幅器５０５からのデータ信号ＲＤおよびＺＲＤの一方
がローレベルとなったときにＮＡＮＤゲート５０９およ
び５１０へデータ信号を通過させるための信号を与え
る。このとき、動作モード指定信号ＦＰは、高速ページ
モード時にはハイレベルであり、ＮＡＮＤゲート５１０
は、読出増幅器５０５で増幅されたデータ信号を通過さ
せる。すなわち、このＮＡＮＤゲート５１０が、図５に
示す禁止ゲートＩＨＧＴに対応する。このＮＡＮＤゲー
ト５０８を設けることにより、読出データのラッチおよ
び転送動作を確実に行なうことができる。
【００８９】ビット選択信号ＺＺ０は、選択状態とされ
たときにはローレベルとされる。通常動作モード時にお
いては、マルチビットテストモード指示信号ＭＢＴはロ
ーレベルである。したがって、選択時、ＮＯＲゲート５
５４の出力信号がハイレベルとされ、ＮＡＮＤゲート５
１１および５１２は、インバータとして機能する。同様
に、ＮＯＲゲート５３８および５３９は、ビット選択信
号ＺＺ０がローレベルのときにはインバータとして機能
する。動作モード指定信号ＦＰがハイレベルにあり、高
速ページモードを示すときには、ＭＯＳトランジスタ５
４０，５４１，５４９および５５０がＮＡＮＤゲート５
０９および５１０の出力信号に従って導通または非導通
状態とされる。この状態においては、読出データバス線
ＲＢＵＳ０およびＺＲＢＵＳ０に相補なデータが読出さ
れる。
【００９０】一方、パイプラインバーストモード時にお
いては、信号ＦＰがローレベルであり、ＮＡＮＤゲート
５１０の出力信号がハイレベルに固定される。ＮＯＲゲ
ート５３９の出力信号がローレベルに固定される。ＮＡ
ＮＤゲート５１２は、インバータとして機能する。この
場合、ＭＯＳトランジスタ５４１は非導通状態を維持す
るため、ＮＡＮＤゲート５１２の出力信号がビット選択
信号ＺＺ０に従ってローレベルとされても、読出データ
バス線ＲＢＵＳ０はＭＯＳトランジスタ５５０を介して
充電されるだけであり、常時ハイレベルを維持する。読
出データバス線ＺＲＢＵＳ０はＭＯＳトランジスタ５４
０および５４９により、読出されたメモリセルデータに
従って充電または放電される。したがってパイプライン
バーストモード時においては、１本の読出データバス線
ＺＲＢＵＳのみを用いて入出力バッファ回路へのデータ
の転送が行なわれる。
【００９１】簡単に読出動作について説明する（詳細な
説明は後に波形図を参照して全体の動作と併わせて説明
する）。
【００９２】今、内部入出力線Ｉ／Ｏ０ａにハイレベル
のデータが伝達され、内部データ入出力線ＺＩ／Ｏ０ａ
にローレベルのデータが伝達された状態を考える。読出
増幅器５０５は、プリアンプイネーブル信号ＰＡＥおよ
びビット選択信号ＺＺ０がともに活性状態とされたとき
に活性化されて差動増幅動作を行なう。この場合、読出
増幅器５０５の出力信号ＺＲＤがローレベルとされ、出
力信号ＲＤがハイレベルとされる（読出増幅器の詳細構
成については後に説明する）。ＮＡＮＤゲート５０６の
出力信号がハイレベルとなり、ＮＡＮＤゲート５０７の
出力信号がローレベルとなる。このＮＡＮＤゲート５０
６および５０７はラッチ回路を構成しており、読出増幅
器５０５からのデータ信号を反転してラッチする。この
読出増幅器５０５の出力信号がハイレベルおよびローレ
ベルに変化すると、ＮＡＮＤゲート５０８の出力信号が
ハイレベルに立上がり、ＮＡＮＤゲート５０９および５
１０がインバータとして機能する（信号ＦＰがハイレベ
ルにあるとき）。ここで、読出増幅器５０５は、非活性
化時その出力信号ＲＤおよびＺＲＤをともにハイレベル
に充電している。したがって、ＮＡＮＤゲート５０６お
よび５０７は、この読出増幅器５０５の非活性化時に
は、その前のサイクルで与えられたデータ信号をラッチ
している。ＮＡＮＤゲート５０９および５１０の出力信
号が、ローレベルおよびハイレベルとなる。ビット選択
信号ＺＺ０が選択状態を示すローレベルのとき、ＮＯＲ
ゲート５３８の出力信号がハイレベル、ＮＯＲゲート５
３９の出力信号がローレベルとなり、ＭＯＳトランジス
タ５４０が導通状態、ＭＯＳトランジスタ５４１が非導
通状態とされる。一方、ＮＡＮＤゲート５１１の出力信
号はハイレベルであり、ＮＡＮＤゲート５１２の出力信
号がローレベルとされ、ＭＯＳトランジスタ５４９がオ
フ状態、ＭＯＳトランジスタ５５０がオン状態とされ
る。
【００９３】これにより読出データバス線ＺＲＢＵＳ０
はＭＯＳトランジスタ５４０を介して放電され、一方、
読出データバス線ＲＢＵＳ０はＭＯＳトランジスタ５５
０を介して充電される。これにより内部データ入出力線
Ｉ／Ｏ０ａおよびＺＩ／Ｏ０ａに現れたメモリセルデー
タと論理が同じデータが読出データバス線ＲＢＵＳ０お
よびＺＲＢＵＳ０上に伝達される。パイプラインバース
トモード時においては、単に読出データバス線ＺＲＢＵ
Ｓ０上にデータ信号が伝達されるだけである。上述の読
出動作は、読出／書込回路５０２〜５０４それぞれにお
いて、ビット選択信号ＺＺ１〜ＺＺ３に従って実行され
る。
【００９４】読出／書込回路５０１は、さらに、選択さ
れたメモリセルへデータを書込むための書込回路を含
む。この書込回路は、ビット選択信号ＺＺ０を反転する
インバータ５２８と、書込ドライバイネーブル信号ＷＤ
Ｅとインバータ５２８の出力信号を受けるＮＡＮＤゲー
ト５１５と、書込データバス線ＷＢＵＳ０上の信号電位
を反転するインバータ５２７と、ＮＡＮＤゲート５１５
の出力信号を反転するインバータ５２９と、インバータ
５２７および５２９の出力信号を受けるＮＡＮＤゲート
５１３と、書込データバス線ＷＢＵＳ０上の信号電位と
インバータ５２９の出力信号を受けるＮＡＮＤゲート５
１４を含む。書込ドライバイネーブル信号ＷＤＥは、デ
ータ書込時に所定のタイミングで発生される書込指示信
号である（この発生系については後に詳細に説明す
る）。
【００９５】書込回路は、さらに、ＮＡＮＤゲート５１
３の出力信号を反転するインバータ５２５と、ＮＡＮＤ
ゲート５１４の出力信号を反転するインバータ５２６
と、ＮＡＮＤゲート５１３の出力信号がローレベルのと
き内部データ入出力線ＺＩ／Ｏ０ａを電源電位Ｖｃｃレ
ベルに充電するｐチャネルＭＯＳトランジスタ５５１
と、ＮＡＮＤゲート５１４の出力信号がローレベルのと
きに内部データ入出力線Ｉ／Ｏ０ａを動作電源電位Ｖｃ
ｃレベルに充電するｐチャネルＭＯＳトランジスタ５５
２と、インバータ５２６の出力信号がハイレベルのとき
に内部データ入出力線ＺＩ／Ｏ０ａを接地電位レベルへ
放電するｎチャネルＭＯＳトランジスタ５４４と、イン
バータ５２５の出力信号がハイレベルのときに内部デー
タ入出力線Ｉ／Ｏ０ａを接地電位レベルへ放電するｎチ
ャネルＭＯＳトランジスタ５４５と、ＩＯ線イコライズ
指示信号ＩＯＥＱがハイレベルのときに導通し、内部デ
ータ入出力線ＺＩ／Ｏ０ａおよびＩ／Ｏ０ａにプリチャ
ージ電位Ｖｃｃ−Ｖｔｈ（Ｖｔｈ：しきい値電圧）を伝
達するｎチャネルＭＯＳトランジスタ５４２および５４
３と、このＩＯ線イコライズ指示信号ＩＯＥＱをインバ
ータ５２４を介してゲートに受けて導通し、内部データ
入出力線Ｉ／Ｏ０ａおよびＺＩ／Ｏ０ａを電気的に短絡
するｐチャネルＭＯＳトランジスタ５５３を含む。次に
この書込回路の動作について説明する。
【００９６】ビット選択信号ＺＺ０が非選択状態を示す
ハイレベルにあるかまたは書込ドライバイネーブル信号
ＷＤＥが非活性状態のローレベルのときには、インバー
タ５２９の出力信号がローレベルであり、ＮＡＮＤゲー
ト５１３および５１４の出力信号はハイレベルにある。
この状態においては、ＭＯＳトランジスタ５５１，５５
２，５４４および５４５はすべてオフ状態にある。ＩＯ
線プリチャージ信号ＩＯＥＱは、後に詳細に説明する
が、所定のタイミングでハイレベルの活性状態とされ
て、内部データ入出力線Ｉ／Ｏ０ａおよびＺＩ／Ｏ０が
Ｖｃｃ−Ｖｔｈのハイレベルにプリチャージされる。ビ
ット選択信号ＺＺ０がローレベルとなると、インバータ
５２８の出力信号はハイレベルとなり、次いで書込ドラ
イバイネーブル信号ＷＤＥがハイレベルの活性状態とさ
れると、応じてインバータ５２９の出力信号がハイレベ
ルとなる。これにより、ＮＡＮＤゲート５１３および５
１４がインバータとして機能する。書込データバス線Ｗ
ＢＵＳ０上の信号電位がインバータ５２７により反転さ
れてＮＡＮＤゲート５１３へ与えられる。したがってＮ
ＡＮＤゲート５１３および５１４からは互いに相補な出
力信号が出力される。ＮＡＮＤゲート５１３の出力信号
がハイレベルのときには、ＮＡＮＤゲート５１４の出力
信号がローレベルとなる。したがって、ＭＯＳトランジ
スタ５４４および５５２がオン状態となり、内部データ
入出力線Ｉ／Ｏ０ａ上にハイレベルのデータが伝達さ
れ、データ入出力線ＺＩ／Ｏ０ａ上にはローレベルのデ
ータが伝達される。これにより、選択されたメモリセル
へのデータの書込が行なわれる。
【００９７】書込データバス線ＷＢＵＳ０を読出データ
バス線ＲＢＵＳ０およびＺＲＢＵＳ０と別に設けること
により、以下の利点が得られる。データ書込時において
は、書込データバス線ＷＢＵＳ０は電源電位レベルと接
地電位レベルの間でフルスイングする。同様に、読出デ
ータバス線ＲＢＵＳ０およびＺＲＢＵＳ０の電位もフル
スイングする。データ書込動作からデータ読出動作へ動
作モードを切換えるとき、読出データバス線ＲＢＵＳ０
およびＺＲＢＵＳ０はそのプリチャージ電位から変化す
る。この読出データバス線ＲＢＵＳ０およびＺＲＢＵＳ
０はＭＯＳトランジスタ５４０，５４１，５４９および
５５０で駆動される。したがって、読出データバス線Ｒ
ＢＵＳ０およびＺＲＢＵＳ０の信号振幅は少し小さい。
データ書込から次いでデータ読出を行なう場合、共通の
バス線を用いた場合、データ書込動作からデータ読出動
作移行時においてバス線の信号電位がもとのプリチャー
ジ電位に復帰するまでに長時間を要し、したがって高速
でデータを読出すことができなくなる。このために、デ
ータ書込バス線とデータ読出バス線と別々に設けること
により、このいわゆる「ライトリカバリ」の問題を解決
し、高速アクセスを実現する。
【００９８】図７は、図６に示すビット選択信号ＺＺ０
〜ＺＺ３を発生するための構成を示す図である。ビット
選択信号ＺＺ０〜ＺＺ３は、ブロック選択信号ＢＳ０と
２ビットのアドレス信号ＣＡ〈１：０〉とに従って発生
される。ビット選択信号ＺＺ０はブロック選択信号ＢＳ
０と列アドレスビットＺＣＡ〈０〉およびＺＣＡ〈１〉
を受けるＮＡＮＤゲート５１６から出力される。ビット
選択信号ＺＺ１が、ブロック選択信号ＢＳ０と列アドレ
スビットＣＡ０〈０〉およびＺＣＡ〈１〉とを受けるＮ
ＡＮＤゲート５１７から出力される。ビット選択信号Ｚ
Ｚ２は、ブロック選択信号ＢＳ０と列アドレスビットＺ
ＣＡ〈０〉およびＣＡ〈１〉とを受けるＮＡＮＤゲート
５１８から出力される。ビット選択信号ＺＺ３は、ブロ
ック選択信号ＢＳ０と列アドレスビットＣＡ〈０〉およ
びＣＡ〈１〉とを受けるＮＡＮＤゲート５１９から出力
される。列アドレスビット（ＣＡ〈０〉，ＣＡ〈１〉）
が（０，０）、（１，０）、（０，１）、および（１，
１）のときにビット選択信号ＺＺ０，ＺＺ１，ＺＺ２お
よびＺＺ３がそれぞれ選択状態とされる（ただしブロッ
ク選択信号ＢＳ０が選択状態を示すハイレベル（１）の
とき）。図８は、図６に示す読出増幅器５０５の具体的
構成を示す図である。図８において、読出増幅器５０５
は、カレントミラー回路からなる電流供給段を構成する
ｐチャネルＭＯＳトランジスタ６００および６０１と、
この電流供給段から電流を供給されて内部データ入出力
線ＺＩ／Ｏ０ａおよびＩ／Ｏ０ａ上の電位を比較する比
較段を構成するｎチャネルＭＯＳトランジスタ６０６お
よび６０７と、ＭＯＳトランジスタ６０６および６０７
と接地ノードとの間に電流経路を形成するｎチャネルＭ
ＯＳトランジスタ６１０を含む。ｐチャネルＭＯＳトラ
ンジスタ６００はそのゲートとドレインが相互接続さ
れ、ＭＯＳトランジスタ６０６に対して電流を供給す
る。ＭＯＳトランジスタ６０１は、カレントミラー回路
のスレーブ段として機能し、ＭＯＳトランジスタ６０７
に対して電流を供給する。
【００９９】この読出増幅器５０５はさらに、カレント
ミラー回路からなる電流供給段を構成するｐチャネルＭ
ＯＳトランジスタ６０２および６０３と、この電流供給
段から電流を受けて内部データ入出力線Ｉ／Ｏ０ａおよ
びＺＩ／Ｏ０ａ上の電位を比較する比較段を構成するｎ
チャネルＭＯＳトランジスタ６０８および６０９と、接
地ノードへの電流経路を形成するｎチャネルＭＯＳトラ
ンジスタ６１１を含む。ｐチャネルＭＯＳトランジスタ
６０２は、そのゲートとドレインが相互接続されてかつ
ＭＯＳトランジスタ６０８に電流を供給する。ＭＯＳト
ランジスタ６０３がＭＯＳトランジスタ６０９に対し電
流を供給する。この増幅器５０５は、さらに出力ノード
ＺＲＤおよびＲＤを電源電位Ｖｃｃレベルにプリチャー
ジするためのｐチャネルＭＯＳトランジスタ６０４およ
び６０５を含む。
【０１００】ＭＯＳトランジスタ６１０および６１１
は、プリアンプイネーブル信号ＰＡＥ０がハイレベルの
ときに導通し、ＭＯＳトランジスタ６０４および６０５
は、プリアンプイネーブル信号ＰＡＥ０がローレベルの
ときに導通する。
【０１０１】このプリアンプイネーブル信号ＰＡＥ０
は、ビット選択信号ＺＺ０を受けるインバータ６１２
と、インバータ６１２の出力信号とプリアンプイネーブ
ル信号ＰＡＥを受けるＮＡＮＤゲート６１４と、ＮＡＮ
Ｄゲート６１４の出力信号を受けるインバータ６１３と
からなる制御信号発生部から出力される。ビット選択信
号ＺＺ０がローレベルにあり、かつプリアンプイネーブ
ル信号ＰＡＥがハイレベルのときにこのプリアンプイネ
ーブル信号ＰＡＥ０がハイレベルとされ、ＭＯＳトラン
ジスタ６１０および６１１が導通状態とされ、この読出
増幅器５０５が活性状態とされる。
【０１０２】入出力線Ｉ／Ｏ０ａ上の信号電位が入出力
線ＺＩ／Ｏ０ａ上の信号電位よりも高いときには、ＭＯ
Ｓトランジスタ６０７のコンダクタンスはＭＯＳトラン
ジスタ６０６のコンダクタンスよりも大きくなり、ノー
ドＺＲＤがＭＯＳトランジスタ６０７および電流源トラ
ンジスタ６１０を介して放電されてローレベルとされ
る。一方、出力ノードＲＤは、ＭＯＳトランジスタ６０
９のコンダクタンスがＭＯＳトランジスタ６０８のコン
ダクタンスよりも小さくなるために、ＭＯＳトランジス
タ６０３からの電流により充電されて、その電位が上昇
する。プリアンプイネーブル信号ＰＡＥ０がローレベル
のときには、ＭＯＳトランジスタ６０６〜６０９から接
地ノードへの電流経路が形成されないため、比較動作は
行なわれない。すなわち、この読出増幅器５０５は非活
性状態とされる。この状態においては、出力ノードＲＤ
およびＺＲＤはＭＯＳトランジスタ６０４および６０５
により電源電位Ｖｃｃレベルに充電される。
【０１０３】この図８に示す読出増幅器の構成から明ら
かなように、ビット選択信号ＺＺが選択状態とされた読
出増幅器のみが活性状態とされる。したがってデータが
読出される読出増幅器のみが活性状態とされ、４つの読
出増幅器が同時に動作するのが防止され、この読出増幅
器における消費電流を分散させることができ、ピーク電
流を小さくすることができる。
【０１０４】［入出力バッファ回路］図９は、図１に示
す入出力バッファ回路２０５の具体的構成を示す図であ
る。図９において、入出力バッファ回路２０５は、デー
タを書込むための入力バッファ回路と、読出データを出
力するための出力バッファ回路を含む。入力バッファ回
路は、データ入出力端子ＤＱに与えられたデータを入力
データラッチ指示信号ＺＤＩＬに応答して通過させるｎ
チャネルＭＯＳトランジスタ５４６と、ＭＯＳトランジ
スタ５４６から与えられたデータをラッチするためのイ
ンバータ５３３および５３４と、インバータ５３３の出
力信号を反転して書込データバス線ＷＢＵＳ０へ伝達す
るインバータ５３２を含む。インバータ５３３の入力部
および出力部はインバータ５３４の出力部および入力部
にそれぞれ接続される。インバータ５３３の駆動力はイ
ンバータ５３４の駆動力よりも大きくされる。入力デー
タラッチ指示信号ＺＤＩＬは、書込ドライバイネーブル
信号ＷＤＥの反転信号である。図６に示す書込回路の活
性化前に、このＭＯＳトランジスタ５４６が導通し、イ
ンバータ５３３および５３２に入力データがラッチされ
る。図６に示す書込回路が書込ドライバイネーブル信号
ＷＤＥに応答して活性化されるとき、この信号ＺＤＩＬ
は活性状態のローレベルとされる。この状態において
は、インバータ５３３および５３４にラッチされたデー
タが図６に示す書込回路で増幅されて選択メモリセルへ
書込まれる。信号ＺＤＩＬにより、書込ドライバ活性化
時におけるインバータ５３３および５３４で構成される
ラッチ回路のラッチデータが変化するのを防止すること
ができる。
【０１０５】出力バッファ回路は、読出データバス線Ｚ
ＲＢＵＳ０上の電位を反転するインバータ５３０と、動
作モード指定信号ＦＰを反転するインバータ５３１と、
インバータ５３０および５３１の出力信号と読出データ
バス線ＲＢＵＳ０上の信号と動作モード指定信号ＦＰを
受ける複合論理ゲート５３５を含む。この複合論理ゲー
ト５３５は、インバータ５３０および５３１の出力信号
を受けるＡＮＤゲートと、読出データバス線ＷＢＵＳ０
上の信号と動作モード指定信号ＦＰを受けるＡＮＤゲー
トと、これら２つのＡＮＤゲートの出力信号を受けるＮ
ＯＲゲートを含む構成と等価である。
【０１０６】出力バッファ回路は、さらに、インバータ
５３０の出力信号とデータ転送指示信号ＤＴを受けるＮ
ＡＮＤゲート５２０と、複合論理ゲート５３５の出力信
号とデータ転送指示信号ＤＴを受けるＮＡＮＤゲート５
２１と、出力バッファ活性化信号ＺＯＥＭおよびＮＡＮ
Ｄゲート５２０の出力信号を受ける複合論理ゲート５３
６と、ＮＡＮＤゲート５２１の出力信号と複合論理ゲー
ト５３６の出力信号を受けるＮＡＮＤゲート５２２を含
む。複合論理ゲート５３６は、ＮＡＮＤゲート５２２の
出力信号とＮＡＮＤゲート５２０の出力信号を受けるＡ
ＮＤゲートと、このＡＮＤゲートの出力信号と出力バッ
ファ活性化信号ＺＯＥＭを受けるＮＯＲゲートを含む構
成と等価である。
【０１０７】出力バッファ回路は、さらに、出力バッフ
ァ活性化信号ＺＯＥＭとＮＡＮＤゲート５２１の出力信
号とＮＡＮＤゲート５２３の出力信号を受ける複合論理
ゲート５３７を含む。ＮＡＮＤゲート５２３は、ＮＡＮ
Ｄゲート５２０の出力信号と複合論理ゲート５３７の出
力信号とを受ける。複合論理ゲート５３６の出力信号
は、データ入出力端子ＤＱを電源電位レベルへ充電する
ｎチャネルＭＯＳトランジスタ５４７のゲートへ与えら
れる。複合論理ゲート５３７の出力信号はデータ入出力
端子ＤＱを接地電位レベルへ放電するｎチャネルＭＯＳ
トランジスタ５４８のゲートへ与えられる。出力バッフ
ァ活性化信号ＺＯＥＭ（出力バッファ活性化信号ＯＥＭ
の反転信号）がハイレベルのとき、複合論理ゲート５３
６および５３７の出力信号はローレベルとされる。一
方、この出力バッファ活性化信号ＺＯＥＭがローレベル
とされるとき、複合論理ゲート５３６および５３７は、
それぞれ、ＮＡＮＤゲートとして動作する。次にこの出
力バッファ回路の動作について説明する。
【０１０８】動作モード指定信号ＦＰがローレベルにあ
り、パイプラインバーストモード動作を指定していると
き、複合論理ゲート５３５は、読出データバス線ＲＢＵ
Ｓ０上の信号電位の通過を禁止し、インバータ５３０の
出力信号（読出データバス線ＺＲＢＵＳ０上の信号電位
の反転信号）を反転して通過させる。したがってこの状
態において、出力バッファ回路は読出データバス線ＺＲ
ＢＵＳ０上の信号の電位に従って読出データを生成して
データ入出力端子ＤＱへ伝達する。一方、この動作モー
ド指定信号ＦＰがハイレベルにあり、高速ページモード
を指定している場合には、複合論理ゲート５３５は、読
出データバス線ＺＲＢＵＳ０上の信号電位の通過を禁止
し、一方読出データバス線ＲＢＵＳ０上の信号電位を反
転して通過させる。したがってこの状態においては、２
本の読出データバス線ＲＢＵＳ０およびＺＲＢＵＳ０上
の信号電位に従って読出データの生成および出力が行な
われる。
【０１０９】データ転送指示信号ＤＴがローレベルのと
き、ＮＡＮＤゲート５２０および５２１の出力信号はハ
イレベルであり、複合論理ゲート５３６および５３７は
その前の状態を維持している。データ転送指示信号ＤＴ
がハイレベルとされると、ＮＡＮＤゲート５２０および
５２１がインバータとして機能する。このときまで出力
バッファイネーブル信号ＺＯＥＭがハイレベルであれ
ば、複合論理ゲート５３６および５３７の出力信号の状
態は変化しない。出力バッファ活性化信号ＺＯＥＭがロ
ーレベルとされると、複合論理ゲート５３６および５３
７がＮＡＮＤゲートとして機能する。この状態におい
て、複合論理ゲート５３６および５３７の出力信号は、
ＮＡＮＤゲート５２０および５２１の出力信号の状態に
従って、その状態が変化する。今、ＮＡＮＤゲート５２
０の出力信号がハイレベルであり、ＮＡＮＤゲート５２
１の出力信号がローレベルのとき、複合論理ゲート５３
６の出力信号がローレベル、複合論理ゲート５３７の出
力信号がハイレベルとなり、データ入出力端子ＤＱはＭ
ＯＳトランジスタ５４８を介して放電され、ローレベル
のデータが出力される。
【０１１０】出力バッファ活性化信号ＺＯＥＭは、その
発生態様は後に詳細に説明するが、高速ページモード時
において、コラムアドレスストローブ信号ＺＣＡＳの非
活性化に応答して非活性状態とされる。一方、パイプラ
インバーストモード時においては、この出力バッファ活
性化信号ＺＯＥＭは、一旦活性状態とされると、信号Ｚ
ＲＡＳおよびＺＣＡＳがともに非活性状態となるまで活
性状態を維持する。この出力バッファ活性化信号ＺＯＥ
Ｍの非活性化時にＭＯＳトランジスタ５４７および５４
８がともにオフ状態とされ、出力バッファ回路が出力ハ
イインピーダンス状態とされる。
【０１１１】この図９に示すように動作モード指定信号
ＦＰに応答する複合論理ゲート５３５を設け、この複合
論理ゲート５３５により、動作モードに応じて読出デー
タバス線ＲＢＵＳ０上の信号の伝搬の許可／禁止を設定
することにより動作モードに応じて用いられる読出デー
タバス線の数を変更することができ、動作モードに応じ
て高速読出および低消費電流動作を実現することができ
る。
【０１１２】［列アドレスバッファ］図１０は、上位列
アドレスバッファの構成および動作を示す図である。図
１０（Ａ）において、この列アドレスバッファは、列ア
ドレスビットＣＡ〈９：２〉それぞれに対して設けられ
る。ＤＲＡＭにおいては、行アドレスと列アドレスとは
時分割態様で同じピン端子を介して与えられる。図１０
（Ａ）においては、外部から与えられるアドレス信号を
Ａ〈９：２〉で示す。行アドレスの場合、用いられるア
ドレス信号はＡ〈１１：０〉となる。
【０１１３】図１０（Ａ）において、列アドレスバッフ
ァは、制御信号φｃａに応答してアドレスビットＡ
〈９：２〉を通過させるｎチャネルＭＯＳトランジスタ
で構成されるトランスファゲート７０２と、このトラン
スファゲート７０２から伝達されたアドレスビットをラ
ッチするインバータ７０９および７１０と、インバータ
７０９の出力信号を反転するインバータ７１１を含む。
インバータ７０９の入力部および出力部がインバータ７
１０の入力部および出力部にそれぞれ接続される。イン
バータ７１１から内部列アドレスビットＣＡ〈９：２〉
が出力され、インバータ７０９から内部列アドレスビッ
トＺＣＡ〈９：２〉が出力される。次に、動作について
その動作波形図である図１１を参照して説明する。
【０１１４】制御信号φｃａは、後にその発生回路の構
成を詳細に説明するが、指定される動作モードに従って
発生態様が異なる。外部から新たに列アドレスビットＡ
〈９：２〉を取込むことが必要とされたときに、コラム
アドレスストローブ信号ＺＣＡＳに従って所定期間活性
状態のハイレベルとされる。
【０１１５】すなわち、図１１（Ａ）に示すように、動
作モード指定信号ＦＰがハイレベルにあり、高速ページ
モードが指定されている場合には、ロウアドレスストロ
ーブ信号ＺＲＡＳがローレベルにあれば、コラムアドレ
スストローブ信号ＺＣＡＳの立下がりに応答して、この
制御信号φｃａは所定期間ハイレベルの活性状態とされ
る。これにより、コラムアドレスストローブ信号ＺＣＡ
Ｓの立下がりごとに新しい列アドレスビットＣＡ〈９：
２〉が取込まれ、新しい列の選択が行なわれる。
【０１１６】一方、図１１（Ｂ）に示すように、動作モ
ード指定信号ＦＰがローレベルにあり、パイプラインバ
ーストモードが指定されている場合には、外部からの列
アドレスビットＡ〈９：２〉は、４ＣＡＳサイクルごと
に取込まれる。すなわちロウアドレスストローブ信号Ｚ
ＲＡＳがローレベルとされてから最初にコラムアドレス
ストローブ信号ＺＣＡＳがローレベルの活性状態とされ
ると、所定期間、この制御信号φｃａがハイレベルの活
性状態とされる。この最初に取込まれた列アドレスビッ
トＣＡ〈９：２〉により４つのアドレスのメモリセルが
同時に選択状態とされる。最初のメモリセルが、最初に
取込まれた列アドレス信号Ａ〈９：０〉により選択され
る。残りの３ビットのメモリセルのアドレスは内部でカ
ウンタにより自動的に発生される。このカウンタにおい
ては、列アドレスビットＣＡ〈１：０〉が用いられるた
め、コラムアドレスストローブ信号ＺＣＡＳの次の３回
の立下がり期間、制御信号φｃａはローレベルを維持
し、この期間、外部列アドレス信号の取込みが禁止され
る。４つのメモリセルデータが読出されると、次いで次
のコラムアドレスストローブ信号ＺＣＡＳの立下がりに
従って制御φｃａが所定期間ハイレベルの活性状態とさ
れ、新たな列アドレス信号が取込まれる。
【０１１７】図１２は、下位２ビットの列アドレス信号
ＣＡ〈１：０〉のアドレスバッファの部分の構成を示す
図である。図１２において、列アドレスビットＣＡ
〈０〉およびＣＡ〈１〉両者に対し同一の構成が用いら
れるため、これらの２ビットの列アドレスをＣＡ〈１：
０〉として示し、１つの回路部分のみを示す。
【０１１８】図１２において、列アドレスバッファは、
外部から与えられる列アドレスビットＡ〈１：０〉を制
御信号φｃａに応答して通過させるｎチャネルＭＯＳト
ランジスタ７００と、制御信号φｃｃに応答して、内部
で発生された２ビット列アドレスＢ〈１：０〉を通過さ
せるｎチャネルＭＯＳトランジスタ７０１と、ＭＯＳト
ランジスタ７００または７０１から与えられた列アドレ
スビットをラッチするためのインバータ７０６および７
０７と、インバータ７０６の出力する列アドレスビット
を反転するインバータ７０８と、インバータ７０６およ
び７０８から与えられる相補列アドレスビットを、コラ
ムアドレスストローブ信号ＺＣＡＳに応答してラッチす
るラッチ回路ＬＡＴＣＨと、インバータ７０６および７
０８から与えられる列アドレスビットＺＡＬ〈１：０〉
およびＡＬ〈１：０〉に従ってコラムアドレスストロー
ブ信号ＺＣＡＳに応答してカウント動作を行なって列ア
ドレスビットＢ〈１：０〉を生成するカウンタＣＣＮＴ
Ｒを含む。
【０１１９】制御信号φｃａは先に図１１を参照して説
明したように、高速ページモードにおいて、コラムアド
レスストローブ信号ＺＣＡＳの立下がりに応答して活性
状態のハイレベルとされる。パイプラインバーストモー
ドにおいては制御信号φｃａは、コラムアドレスストロ
ーブ信号ＺＣＡＳの４サイクルごとに活性状態とされ
る。制御信号φｃｃが、パイプラインバーストモード時
において、残りの３サイクル間コラムアドレスストロー
ブ信号ＺＣＡＳの立下がり（活性化）に応答して活性状
態のハイレベルとされる。制御信号φｃｃは、高速ペー
ジモード時においては、常時非活性状態のローレベルと
される。
【０１２０】ラッチ回路ＬＡＴＣＨは、動作モード指定
信号ＦＰとコラムアドレスストローブ信号ＺＣＡＳとイ
ンバータ７０８の出力信号を受ける複合論理ゲート７４
０と、動作モード指定信号ＦＰとコラムアドレスストロ
ーブ信号ＺＣＡＳとインバータ７０６の出力信号を受け
る複合論理ゲート７４１と、インバータ７４０および７
４１の出力をラッチするラッチ回路を構成するＮＡＮＤ
ゲート７３８および７３９を含む。ＮＡＮＤゲート７３
８は、複合論理ゲート７４０の出力信号とＮＡＮＤゲー
ト７３９の出力信号とを受け、列アドレスビットＣＡ
〈１：０〉を出力する。ＮＡＮＤゲート７３９は、ＮＡ
ＮＤゲート７３８の出力信号と複合論理ゲート７４１の
出力信号とを受けて、列アドレスビットＺＣＡ〈１：
０〉を出力する。
【０１２１】複合論理ゲート７４０は、動作モード指定
信号ＦＰとコラムアドレスストローブ信号ＺＣＡＳを受
けるＯＲゲートと、このＯＲゲートとインバータ７０８
の出力信号を受けるＮＡＮＤゲートを含む構成と等価で
ある。複合論理ゲート７４１は、動作モード指定信号Ｆ
Ｐとコラムアドレスストローブ信号ＺＣＡＳを受けるＯ
Ｒゲートと、インバータ７０６の出力信号とＯＲゲート
の出力信号を受けるＮＡＮＤゲートを含む構成と等価で
ある。
【０１２２】カウンタＣＣＮＴＲは、最初のコラムアド
レスストローブ信号ＺＣＡＳのサイクルに与えられた列
アドレスビットＡＬ〈１：０〉およびＺＡＬ〈１：０〉
を初期値として、コラムアドレスストローブ信号ＺＣＡ
Ｓに従って所定のシーケンスでカウント動作を行なって
内部列アドレスビットＢ〈１：０〉を出力する。次に、
この図１２に示す列アドレスバッファの動作について説
明する。
【０１２３】高速ページモード動作時においては、動作
モード指定信号ＦＰがハイレベルに設定される。この状
態においては、複合論理ゲート７４０および７４１は、
コラムアドレスストローブ信号ＺＣＡＳの状態にかかわ
らず、インバータ７０８および７０６から与えられた信
号を反転して伝達する。この複合論理ゲート７４０およ
び７４１からの出力信号はＮＡＮＤゲート７３８および
７３９からなるラッチ部においてラッチされる。したが
って、高速ページモード時においては、図１１に示すよ
うに、制御信号φｃａがコラムアドレスストローブ信号
ＺＣＡＳの立下がりに応答して活性状態とされ、そのと
きに与えられるアドレスビットＡ〈１：０〉が内部へ取
込まれてラッチされて内部列アドレスビットＣＡ〈１：
０〉およびＺＣＡ〈１：０〉が出力される。制御信号φ
ｃｃは、高速ページモード時においては、常時非活性状
態とされるので、カウンタＣＣＮＴＲで発生される内部
列アドレスＢ〈１：０〉は無視される。したがって高速
ページモードにおいては、外部から与えられる列アドレ
スに従って列が選択される。
【０１２４】次に、図１３に示す信号波形図を参照し
て、パイプラインバーストモード時の動作について説明
する。パイプラインバーストモード時においては、動作
モード指定信号ＦＰがローレベルに設定される。この状
態においては、複合論理ゲート７４０および７４１は、
コラムアドレスストローブ信号ＺＣＡＳがハイレベルの
ときに、インバータ７０８および７０６から与えられた
列アドレスビットをＮＡＮＤゲート７３８および７３９
へ伝達する。すなわち、最初にコラムアドレスストロー
ブ信号ＺＣＡＳがローレベルに立下がると、まず制御信
号φｃａが所定期間ハイレベルとなり、外部からの列ア
ドレスビットＡ〈１：０〉がインバータ７０６および７
０７で構成されるラッチによりラッチされる。これによ
り、カウンタＣＣＮＴＲへ与えられる列アドレスビット
ＡＬ〈１：０〉およびＺＡＬ〈１：０〉の初期値が決定
される。コラムアドレスストローブ信号ＺＣＡＳがロー
レベルのときには、複合論理ゲート７４０および７４１
の出力信号はハイレベルであり、ラッチ回路ＬＡＴＣＨ
の出力データは変化しない。コラムアドレスストローブ
信号ＺＣＡＳがハイレベルに立上がると、複合論理ゲー
ト７４０および７４１がインバータ７０８および７０６
から与えられたアドレスビットを通過させる。これによ
り、ＮＡＮＤゲート７３８および７３９からの列アドレ
スビットＣＡ〈１：０〉およびＺＣＡ〈１：０〉の状態
が外部から与えられた列アドレスビットＡ〈１：０〉に
対応する（図１３において列アドレスビットＣａで示
す）。一方、カウンタＣＣＮＴＲは、コラムアドレスス
トローブ信号ＺＣＡＳの立上がりに応答してカウント動
作を行ない、このときに与えられている列アドレスビッ
トＡＬ〈１：０〉およびＺＡＬ〈１：０〉から内部の列
アドレスビットＢ〈１：０〉を生成する。
【０１２５】２回目にコラムアドレスストローブ信号Ｚ
ＣＡＳがローレベルに立下がると、制御信号φｃｃがハ
イレベルの活性状態とされ、内部で発生された列アドレ
スビットＢ〈１：０〉がＭＯＳトランジスタ７０１を介
してインバータ７０６および７０７で構成されるラッチ
部へ伝達されてそこでラッチされる。この新たに生成さ
れた内部列アドレスビット（Ｃ１ｉ）は、再びカウンタ
ＣＣＮＴＲへ与えられる。コラムアドレスストローブ信
号ＺＣＡＳがハイレベルに立上がると、ラッチ回路ＬＡ
ＴＣＨがスルー状態となり、この新たに与えられた内部
列アドレスビットＣ１ｉを内部列アドレスビットＣＡ
〈１：０〉として出力し、かつラッチする。以降、コラ
ムアドレスストローブ信号ＺＣＡＳが立下がるごとに、
制御信号φｃｃが活性状態とされ、カウンタＣＣＮＴＲ
がカウント動作を行なって内部列アドレスビットＣ２お
よびＣ３を発生する。
【０１２６】上述の一連の動作により、４ビット（１つ
のデータ入出力端子あたり）のメモリセル選択時におい
て、最初の外部から与えられた列アドレスビットＣａに
従ってメモリセルが選択され、残りの３ビットのメモリ
セルは、内部で生成された列アドレスビットＣ１ｉ〜Ｃ
３ｉに従って選択される。１度の列アドレス指定によ
り、４つのアドレスのメモリセルを順次選択することが
できる。
【０１２７】図１４は、図１２に示すカウンタＣＣＮＴ
Ｒの具体的構成の一例を示す図である。図１４におい
て、下位の列アドレスビットＢ〈０〉およびＺＢ〈０〉
を発生する部分は、コラムアドレスストローブ信号ＺＣ
ＡＳを受けるインバータ７１７と、インバータ７１７の
出力信号と内部列アドレスビットＡＬ〈０〉を受けるＮ
ＡＮＤゲート７２２と、インバータ７１７の出力信号と
列アドレスビットＺＡＬ〈０〉を受けるＮＡＮＤゲート
７２３と、ＮＡＮＤゲート７２２および７２３の出力信
号をそれぞれ受けるＮＡＮＤゲート７２０および７２１
とを含む。ＮＡＮＤゲート７２０および７２１は、それ
ぞれの入力と出力とが交差結合されてフリップフロップ
を構成する。
【０１２８】この回路部分は、さらに、ＮＡＮＤゲート
７２０の出力信号を受けるインバータ７１４と、ＮＡＮ
Ｄゲート７２１の出力信号を受けるインバータ７１５
と、コラムアドレスストローブ信号ＺＣＡＳとインバー
タ７１４の出力信号を受けるＮＡＮＤゲート７２４と、
コラムアドレスストローブ信号ＺＣＡＳとインバータ７
１５の出力信号を受けるＮＡＮＤゲート７２５と、ＮＡ
ＮＤゲート７２４および７２５の出力信号をそれぞれ受
けるＮＡＮＤゲート７２６および７２７を含む。ＮＡＮ
Ｄゲート７２６および７２７は、それぞれの入力と出力
とが交差結合されて、フリップフロップを構成する。
【０１２９】カウンタＣＣＮＴＲは、さらに、制御信号
φｃａに応答して、列アドレスビットＡＬ〈０〉を通過
させるｎチャネルＭＯＳトランジスタ７０３と、ＭＯＳ
トランジスタ７０３から伝達されたアドレスビットをラ
ッチするラッチ段を構成するインバータ７１２および７
１３と、カウントモード指定信号φＬとインバータ７１
２の出力信号を受けるＮＯＲゲート７１９と、ＮＯＲゲ
ート７１９からの出力信号φｓに従ってアドレスビット
ＺＢ〈０〉を通過させるｎチャネルＭＯＳトランジスタ
７０４と、信号φｓを受けるインバータ７１６と、イン
バータ７１６の出力信号に応答して、アドレスビットＢ
〈０〉を通過させるｎチャネルＭＯＳトランジスタ７０
５とを含む。制御信号φＬは、ハイレベルまたはローレ
ベルに固定され、カウント動作態様を決定する。この制
御信号φＬは、特定のパッドへのボンディングの有無に
より、特定の電位にこの特定のパッドが設定されるかま
たは、この制御信号φＬを伝達する信号線をマスク配線
によりハイレベルまたはローレベルの電位に固定するこ
とにより発生される。
【０１３０】上位アドレスビットＡＬ〈１〉およびＺＡ
Ｌ〈１〉の回路部分は、コラムアドレスストローブ信号
ＺＣＡＳを受けるインバータ７１８と、インバータ７１
８の出力信号と列アドレスビットＡＬ〈１〉を受けるＮ
ＡＮＤゲート７２８と、インバータ７１８の出力信号と
列アドレスビットＺＡＬ〈１〉を受けるＮＡＮＤゲート
７２９と、ＮＡＮＤゲート７２８および７２９の出力信
号をそれぞれ受けるＮＡＮＤゲート７３０および７３１
を含む。ＮＡＮＤゲート７３０および７３１は、その入
力および出力が交差結合されてフリップフロップを構成
する。
【０１３１】カウンタＣＣＮＴＲは、さらに、ＮＡＮＤ
ゲート７３０の出力信号を受けるインバータ７３２と、
ＮＡＮＤゲート７３１の出力信号を受けるインバータ７
３３と、コラムアドレスストローブ信号ＺＣＡＳとＭＯ
Ｓトランジスタ７０４または７０５から与えられたノー
ドＮＤ０上の信号とインバータ７３２の出力信号を受け
る３入力ＮＡＮＤゲート７３４と、ノードＮＤ０上の信
号とインバータ７３３の出力信号とコラムアドレススト
ローブ信号ＺＣＡＳとを受けるＮＡＮＤゲート７３５
と、ＮＡＮＤゲート７３４および７３５の出力信号をそ
れぞれ受けるＮＡＮＤゲート７３６および７３７を含
む。ＮＡＮＤゲート７３６および７３７は、それぞれの
出力および入力が交差結合されてフリップフロップを構
成する。さらに、制御信号φｃａに応答して列アドレス
ビットＡＬ〈１〉およびＺＡＬ〈１〉を列アドレスビッ
トＢ〈１〉およびＺＢ〈１〉として出力するためのトラ
ンスファゲートＲＴｒａおよびＺＲＴｒａが設けられ
る。
【０１３２】まず、図１５を参照して、下位アドレスビ
ットＡＬ〈０〉およびＢ〈０〉について説明する。コラ
ムアドレスストローブ信号ＺＣＡＳがハイレベルのと
き、インバータ７１７の出力信号はローレベルであり、
ＮＡＮＤゲート７２２および７２３の出力信号はハイレ
ベルである。この状態においてアドレスビットＡＬ
〈０〉およびＺＡＬ〈０〉は内部へ取込まれない。ＮＡ
ＮＤゲート７２４および７２５は、インバータ７１４お
よび７１５から与えられた信号電位を反転して通過させ
る。したがって列アドレスビットＢ〈０〉およびＺＢ
〈０〉は前のサイクル（コラムアドレスストローブ信号
のサイクル）の状態を維持する。
【０１３３】コラムアドレスストローブ信号ＺＣＡＳが
ローレベルとなると、インバータ７１７の出力信号がハ
イレベルとなり、ＮＡＮＤゲート７２２および７２３が
インバータとして機能し、アドレスビットＡＬ〈０〉お
よびＺＡＬ〈０〉がＮＡＮＤゲート７２０および７２１
からなるフリップフロップによりラッチされる。この最
初のサイクルへ与えられるアドレスビットＡＬ〈０〉お
よびＺＡＬ〈０〉は外部から与えられる列アドレスビッ
トに対応している。コラムアドレスストローブ信号ＺＣ
ＡＳがローレベルのとき、ＮＡＮＤゲート７２４および
７２５は、インバータ７１４および７１５の出力信号の
論理にかかわらず、ハイレベルの信号を出力する。した
がってこの状態においてもまだ列アドレスビットＢ
〈０〉およびＺＢ〈０〉の状態は変化しない。
【０１３４】コラムアドレスストローブ信号ＺＣＡＳが
ハイレベルとなると、インバータ７１７の出力信号がロ
ーレベルとなり、ＮＡＮＤゲート７２２および７２３の
出力信号はハイレベルに固定される。一方、ＮＡＮＤゲ
ート７２４および７２５が、インバータ７１４および７
１５の出力信号を通過させ、ＮＡＮＤゲート７２６およ
び７２７がラッチするビットＢ〈０〉およびＺＢ〈０〉
の状態が確定する。この状態においては、ビットＢ
〈０〉は、そのサイクルに与えられたビットＡＬ〈０〉
の反転値となる。このビットＢ〈０〉およびＺＢ〈０〉
は、図１２に示すＭＯＳトランジスタ７０１を介して再
びカウンタＣＣＮＴＲへフィードバックされる。制御信
号φｃｃは、コラムアドレスストローブ信号ＺＣＡＳの
立下がりに応答して活性状態とされる。したがって、コ
ラムアドレスストローブ信号ＺＣＡＳの立下がりごと
に、列アドレスビットＡＬ〈０〉の状態が変化し、コラ
ムアドレスストローブ信号ＺＣＡＳの立上がりに応答し
て、列アドレスビットＢ〈０〉の論理が反転する。
【０１３５】上位列アドレスビットＡＬ〈１〉およびＺ
ＡＬ〈１〉に対しても同様の動作が行なわれる。このと
き、制御信号φｓにより、上位アドレスビットＡＬ
〈１〉の変化態様が決定される。制御信号φＬがローレ
ベルに固定された場合、ＮＯＲゲート７１９はインバー
タとして機能する。インバータ７１２および７１３によ
り、外部から与えられた列アドレスビットＡＬ〈０〉が
ラッチされる。制御信号φｓが、外部から与えられた列
アドレスビットＡ〈０〉の論理に従ってその論理レベル
が変化する。列アドレスビットＡ〈０〉が“０（ローレ
ベル）”のとき、制御信号φｓは、ローレベルとなり、
ノードＮＤ０には、ＭＯＳトランジスタ７０５を介して
ビットＢ〈０〉が伝達される。ＮＡＮＤゲート７２８お
よび７２９は、コラムアドレスストローブ信号ＺＣＡＳ
がローレベルのとき、列アドレスビットＡＬ〈１〉およ
びＺＡＬ〈１〉を反転して通過させる。そのとき、列ア
ドレスビットＢ〈０〉が０（ローレベル）の場合、コラ
ムアドレスストローブ信号ＺＣＡＳがハイレベルとされ
ても、ＮＡＮＤゲート７３４および７３５の出力信号は
ハイレベルに固定され、ＮＡＮＤゲート７３６および７
３７のラッチ状態は変化しない。したがってこの状態に
おいては、列アドレスビットＢ〈１〉およびＺＢ〈１〉
は、トランスファゲートＲＴｒａおよびＺＲＴｒａによ
り与えられた外部列アドレスビットＡ〈１〉およびＺＡ
〈１〉に対応する論理レベルとなる。列アドレスビット
Ｂ〈０〉がハイレベルのとき（“１”のとき）、ＮＡＮ
Ｄゲート７３４および７３５は、コラムアドレスストロ
ーブ信号ＺＣＡＳがハイレベルとされると、インバータ
７３２および７３３の出力信号を反転して通過させる。
これにより、ＮＡＮＤゲート７３６および７３７の出力
する列アドレスビットＢ〈１〉およびＺＢ〈１〉の論理
が反転する。以降この動作を繰返すことにより、列アド
レスビットＢ〈１〉は、最初に与えられた列アドレスビ
ットを先頭ビットとして、１ずつ増加する。たとえば、
列アドレスビットＡ〈１：０〉が（０，０）のとき、内
部列アドレスビットＢ〈１：０〉は（０，１）、（１，
０）および（１，１）の順で変化する。制御信号φＬが
ローレベルのとき、最初に与えられた列アドレスビット
Ａ〈０〉の値に従って列アドレスビットＢ〈０〉および
ＺＢＬ〈０〉の一方が選択されるためである。
【０１３６】一方、制御信号φＬがハイレベルに固定さ
れると、制御信号φｓはローレベルに固定される。この
状態においては、ＭＯＳトランジスタ７０５が常時オン
状態とされ、ビットＢ〈０〉が最初に与えられた列アド
レスビットＡ〈０〉の値に関わらず選択される。この状
態においては内部アドレスビットＡ〈０〉が０のとき、
内部列アドレスビットＢ〈１〉は前のサイクルの値を保
持し、ビットＢ〈０〉が１のときに、内部列アドレスビ
ットＢ〈１〉が前のサイクルの値の論理が反転された値
となる。したがってこの場合には、図１５に示すような
内部列アドレスビットが生成される。
【０１３７】図１７は、制御信号φｃａおよびφｃｃを
発生するための回路構成を示す図である。図１７におい
て、制御信号発生回路は、コラムアドレスストローブ信
号ＺＣＡＳを受けるインバータ８０６と、インバータ８
０６の出力信号とロウアドレスストローブ信号ＺＲＡＳ
を受けるＮＯＲゲート８３２と、動作モード指定信号Ｆ
ＰとＮＯＲゲート８３２の出力信号を受けるＮＡＮＤゲ
ート８３０と、コラムアドレスストローブ信号ＺＣＡＳ
を所定時間遅延させる遅延回路を構成するインバータ８
０８，８０９および８１０と、インバータ８１０の出力
信号と動作モード指定信号ＦＰとロウアドレスストロー
ブ信号ＺＲＡＳを受けるＮＯＲゲート８３１と、コラム
アドレスストローブ信号ＺＣＡＳの立下がりごとにカウ
ント動作を行なうカウンタＹＣＮＴＲと、ＮＯＲゲート
８３１の出力信号とカウンタＹＣＮＴＲからのカウント
値ＺＣＹ〈０〉およびＺＣＹ〈１〉を受けるＮＡＮＤゲ
ート８２８と、ＮＯＲゲート８３１の出力信号とカウン
タＹＣＮＴＲからのカウント値ＣＹ〈０〉およびＣＹ
〈１〉を受ける複合論理ゲート８３４と、ＮＡＮＤゲー
ト８２８および８３０の出力信号を受けるＮＡＮＤゲー
ト８２９と、複合論理ゲート８３４の出力信号を受ける
インバータ８１１を含む。ＮＡＮＤゲート８２９から、
制御信号φｃａが出力され、インバータ８１１から制御
信号φｃｃが出力される。複合論理ゲート８３４は、カ
ウンタＹＣＮＴＲからのカウント値ＣＹ〈０〉およびＣ
Ｙ〈１〉を受けるＯＲゲートと、このＯＲゲートとＮＯ
Ｒゲート８３１の出力信号を受けるＮＡＮＤゲートを含
む構成と機能的に等価である。次に動作について説明す
る。
【０１３８】カウンタＹＣＮＴＲは、後に詳細に説明す
るが、動作時、そのカウント値ＣＹ〈１：０〉が（０，
０）にリセットされる。
【０１３９】動作モード指定信号ＦＰがハイレベルにあ
り、高速ページモードを示すとき、ＮＯＲゲート８３１
の出力信号はローレベルに固定され、応じてＮＡＮＤゲ
ート８２８の出力信号がハイレベルに固定される。さら
に、複合論理ゲート８３４の出力信号がハイレベルに固
定され、インバータ８１１から出力される制御信号φｃ
ｃがローレベルに固定される。この状態においては、カ
ウンタＹＣＮＴＲからのカウント値ＣＹ〈１：０〉は無
視される。動作モード指定信号ＦＰがハイレベルのと
き、ＮＡＮＤゲート８３０がインバータとして機能す
る。同様に、ＮＡＮＤゲート８２９がインバータとして
機能する。ロウアドレスストローブ信号ＺＲＡＳがロー
レベルとなると、コラムアドレスストローブ信号ＺＣＡ
Ｓがハイレベルに立上がるごとに、ＮＯＲゲート８３２
の出力信号がハイレベルとなり、制御信号φｃａがその
期間ハイレベルとされる。コラムアドレスストローブ信
号ＺＣＡＳがハイレベルの期間、制御信号φｃａが活性
状態のハイレベルとされる。
【０１４０】一方、動作モード指定信号ＦＰがローレベ
ルに固定されてパイプラインバーストモードが指定され
たとき、ＮＡＮＤゲート８３０の出力信号がハイレベル
に固定され、ＮＯＲゲート８３２の出力信号が無視され
る。ＮＡＮＤゲート８２９がインバータとして機能す
る。
【０１４１】図１８に示すように、最初にコラムアドレ
スストローブ信号ＺＣＡＳがローレベルに立下がると、
ＮＯＲゲート８３１から出力される信号は、インバータ
８０８〜８１０が与える遅延時間の間ハイレベルとされ
る。カウンタＹＣＮＴＲのカウント値ＣＹ〈１：０〉は
（０，０）にリセットされている。したがって、ＮＡＮ
Ｄゲート８２８の出力信号が所定期間ローレベルとな
り、ＮＡＮＤゲート８２９からの制御信号φｃａがハイ
レベルとなる。一方、複合論理ゲート８３４は、カウン
ト値ＣＹ〈０〉およびＣＹ〈１〉がともにローレベルで
あるため、ハイレベルの信号を出力し、応じてインバー
タ８１１から出力される制御信号φｃｃはローレベルを
維持する。
【０１４２】コラムアドレスストローブ信号ＺＣＡＳが
ハイレベルに立上がると、カウンタＹＣＮＴＲのカウン
ト値が１増分される。この状態においてはビットＣＹ
〈０〉がハイレベルとなる。一方、ビットＣＹ〈１〉は
ローレベルである。したがって、ＮＡＮＤゲート８２８
の出力信号はハイレベルに固定され、ＮＡＮＤゲート８
２９から出力される制御信号φｃａはローレベルに固定
される。一方、複合論理ゲート８３４は、インバータと
して機能し、ＮＯＲゲート８３１から与えられる信号を
通過させる。したがって、この状態においては、コラム
アドレスストローブ信号ＺＣＡＳの立下がりに応答し
て、所定期間制御信号φｃｃがハイレベルの活性状態と
される。
【０１４３】カウンタＹＣＮＴＲのカウント値が最大値
（１，１）に到達するまでの３サイクルの間、ビットＺ
ＣＹ〈０〉およびＺＣＹ〈１〉の少なくとも一方はロー
レベルであるため、ＮＡＮＤゲート８２８の出力信号は
ハイレベルに固定され、制御信号φｃａの活性化は禁止
される。一方、複合論理ゲート８３４はこの間インバー
タとして機能し、制御信号φｃｃをコラムアドレススト
ローブ信号ＺＣＡＳの立下がりに応答して所定時間活性
状態のハイレベルとなる。カウンタＹＣＮＴＲのカウン
ト値が初期値（０，０）に戻ると再び制御信号φｃａが
活性状態とされる。この図１７に示す構成を利用するこ
とにより、パイプラインバーストモード時においては、
最初のＺＣＡＳサイクルにおいて制御信号φｃａを活性
状態とし、次の信号ＺＣＡＳの３サイクル期間、制御信
号φｃｃを活性状態とする構成を実現することができ
る。
【０１４４】図１９は、図１７に示すカウンタＹＣＮＴ
Ｒの具体的構成を示す図である。図１９において、カウ
ンタＹＣＮＴＲの下位ビット部分は、ライトイネーブル
信号ＺＷＥを受けるインバータ８００と、ロウアドレス
ストローブ信号ＺＲＡＳとインバータ８００の出力信号
とコラムアドレスストローブ信号ＺＣＡＳを受ける複合
論理ゲート８３３と、複合論理ゲート８３３の出力信号
を受けるインバータ８０１と、コラムアドレスストロー
ブ信号ＺＣＡＳを受けるインバータ８０４と、インバー
タ８０４の出力信号とカウントＣＹ〈０〉を受けるＮＡ
ＮＤゲート８１２と、インバータ８０４の出力信号とカ
ウントＺＣＹ〈０〉を受けるＮＡＮＤゲート８１３と、
ＮＡＮＤゲート８１２および８１３の出力信号をそれぞ
れ受けるＮＡＮＤゲート８１４および８１５と、ＮＡＮ
Ｄゲート８１４および８１５の出力信号をそれぞれ受け
るインバータ８０２および８０３と、インバータ８０２
および８０３の出力信号をそれぞれ受けるＮＡＮＤゲー
ト８１７および８１８と、ＮＡＮＤゲート８１７の出力
信号を受ける複合論理ゲート８３５と、ＮＡＮＤゲート
８１８の出力信号を受けるＮＡＮＤゲート８１６を含
む。ＮＡＮＤゲート８１６は、複合論理ゲート８３５の
出力信号をまた受ける。複合論理ゲート８３５は、イン
バータ８０１の出力信号とＮＡＮＤゲート８１６の出力
信号をまた受ける。ＮＡＮＤゲート８１７および８１８
へはまた、コラムアドレスストローブ信号ＺＣＡＳが与
えられる。ＮＡＮＤゲート８１４および８１５は、それ
ぞれの入力および出力が交差結合されてフリップフロッ
プを構成する。複合論理ゲート８３５からカウントＣＹ
〈０〉が出力され、ＮＡＮＤゲート８１６からカウント
ＺＣＹ〈０〉が出力される。
【０１４５】上位ビット部分は、コラムアドレスストロ
ーブ信号ＺＣＡＳを受けるインバータ８０５と、インバ
ータ８０５の出力信号とカウントＣＹ〈１〉を受けるＮ
ＡＮＤゲート８１９と、インバータ８０５の出力信号と
カウントＺＣＹ〈１〉を受けるＮＡＮＤゲート８２０
と、ＮＡＮＤゲート８１９および８２０の出力信号をそ
れぞれ一方入力に受けるＮＡＮＤゲート８２１および８
２２と、カウントＣＹ〈０〉とＮＡＮＤゲート８２１の
出力信号とを受けるＮＡＮＤゲート８２３と、カウント
ＣＹ〈０〉の出力信号とＮＡＮＤゲート８２２の出力信
号を受けるＮＡＮＤゲート８２４と、コラムアドレスス
トローブ信号ＺＣＡＳとＮＡＮＤゲート８２３の出力信
号を受けるＮＡＮＤゲート８２５と、ＮＡＮＤゲート８
２４の出力信号とコラムアドレスストローブ信号ＺＣＡ
Ｓとを受けるＮＡＮＤゲート８２６と、インバータ８０
１の出力信号とＮＡＮＤゲート８２５の出力信号とカウ
ントＺＣＹ〈１〉を受ける複合論理ゲート８３６と、Ｎ
ＡＮＤゲート８２６の出力信号とカウントＣＹ〈１〉を
受けるＮＡＮＤゲート８２７を含む。
【０１４６】複合論理ゲート８３６からカウントＣＹ
〈１〉が出力され、ＮＡＮＤゲート８２７からカウント
ＺＣＹ〈１〉が出力される。ＮＡＮＤゲート８２１およ
び８２２は、フリップフロップを構成する。次に動作に
ついて説明する。
【０１４７】ロウアドレスストローブ信号ＺＲＡＳおよ
びコラムアドレスストローブ信号ＺＣＡＳがハイレベル
のとき、複合論理ゲート８３３の出力信号はローレベル
となり、インバータ８０１の出力信号がハイレベルとな
る。これにより、ＡＮＤ／ＮＯＲ型複合論理ゲート８３
５は、このＮＯＲゲート部分にハイレベルの信号を受け
るため、カウントＣＹ〈０〉がローレベルとなり、カウ
ントＺＣＹ〈０〉がハイレベルとなる。同様に、ＡＮＤ
／ＮＯＲ型複合論理ゲート８３６の出力信号もローレベ
ルとなり、カウントＣＹ〈１〉が“０”にリセットされ
る。
【０１４８】また、コラムアドレスストローブ信号ＺＣ
ＡＳがハイレベルでありかつライトイネーブル信号ＺＷ
Ｅがローレベルにあるとき、ＯＲ／ＮＡＮＤ型複合論理
ゲート８３３の出力信号がローレベルとなり、応じてイ
ンバータ８０１の出力信号がハイレベルとされる。この
状態においても、カウントＣＹ〈０〉およびＣＹ〈１〉
はともに“０”にリセットされる。信号ＺＲＡＳおよび
ＺＣＡＳがともにハイレベルの状態とされるのは、メモ
リサイクルが終了して、データ出力端子がハイインピー
ダンス状態とされるときである。一方、コラムアドレス
ストローブ信号ＺＣＡＳがハイレベルにあり、かつライ
トイネーブル信号ＺＷＥがローレベルにされるときに、
カウントＣＹ〈０〉およびＣＹ〈１〉が“０”にリセッ
トされるのは、データ書込動作時において列アドレスを
初期値にリセットするためである。
【０１４９】複合論理ゲート８３３の出力信号がハイレ
ベルのとき、コラムアドレスストローブ信号ＺＣＡＳが
ローレベルにあるかまたはライトイネーブル信号ＺＷＥ
がハイレベルのとき（ロウアドレスストローブ信号はロ
ーレベルの活性状態にあるとする）であり、この状態に
おいては、インバータ８０１の出力信号がローレベルと
なり、複合論理ゲート８３５および８３６がＮＡＮＤゲ
ートとして機能する。したがってこの状態においては、
コラムアドレスストローブ信号ＺＣＡＳがローレベルの
ときに、カウントＣＹ〈０〉およびＺＣＹ〈０〉がＮＡ
ＮＤゲート８１４および８１５で構成されるフリップフ
ロップによりラッチされ、コラムアドレスストローブ信
号ＺＣＡＳがハイレベルとなると、ＮＡＮＤゲート８１
７および８１８がインバータとして機能し、ＮＡＮＤゲ
ート８１４および８１５にラッチされたデータが複合論
理ゲート８３０および８１６へ伝達されてラッチされ
る。したがって、カウントＣＹ〈０〉およびＺＣＹ
〈０〉は、コラムアドレスストローブ信号ＺＣＡＳの立
上がりごとにその論理が反転する。
【０１５０】一方、カウントＣＹ〈１〉およびＺＣＹ
〈１〉に関しては、カウントＣＹ〈０〉が“０”のと
き、ＮＡＮＤゲート８２５および８２６の出力信号がハ
イレベルに固定され、カウントＣＹ〈１〉およびＺＣＹ
〈１〉が変化しない。カウントＣＹ〈０〉が“１”すな
わちハイレベルのときにのみカウントＣＹ〈１〉および
ＺＣＹ〈１〉が変化する。したがって、カウントＣＹ
〈１〉およびＺＣＹ〈１〉はカウントＣＹ〈０〉のハイ
レベルからローレベルへの立下がりのときにその状態が
変化する。
【０１５１】上述の構成により、コラムアドレスストロ
ーブ信号ＺＣＡＳに従ってカウント動作を行なう２ビッ
トカウンタが実現される。
【０１５２】［信号ＩＯＥＱ発生回路］図２０は、ＩＯ
線イコライズ信号ＩＯＥＱを発生するための制御回路の
構成を示す図である。図２０において、ＩＯ線イコライ
ズ信号ＩＯＥＱ発生回路は、図１９に示すカウンタＹＣ
ＮＴＲからのカウントＺＣＹ〈０〉およびＺＣＹ〈１〉
を受けるＮＡＮＤゲート９３１と、ＮＡＮＤゲート９３
１の出力信号とコラムアドレスストローブ信号ＺＣＡＳ
を受けるＮＯＲゲートと、ＮＯＲゲート９４６の出力信
号を所定時間遅延させかつ反転する３段のインバータ９
０３，９０４および９０５と、インバータ９０５の出力
信号とＮＯＲゲート９４６の出力信号とを受けるＮＡＮ
Ｄゲート９３２と、動作モード指定信号ＦＰがハイレベ
ルのときに列アドレス変化検出信号ＺＡＴＤを通過させ
るｎチャネルＭＯＳトランジスタ９２４と、動作モード
指定信号ＦＰを受けるインバータ９０６と、インバータ
９０６の出力信号がハイレベルのとき（信号ＦＰがロー
レベルのとき）、ＮＡＮＤゲート９３２の出力信号を通
過させるｎチャネルＭＯＳトランジスタ９５３と、書込
ドライバイネーブル信号ＷＤＥを所定時間遅延させかつ
反転する３段のインバータ９００，９０１および９０２
と、インバータ９０２の出力信号と書込ドライバイネー
ブル信号ＷＤＥを受けるＮＡＮＤゲート９２９と、ＮＡ
ＮＤゲート９２９の出力信号とＭＯＳトランジスタ９５
３または９５４の出力信号とを受けるＮＡＮＤゲート９
３０を含む。
【０１５３】インバータ９００，９０１および９０２と
ＮＡＮＤゲート９２９とは、与えられた信号の立上がり
に応答して所定時間幅（インバータ３段により決定され
る遅延時間）の間ローレベルとなるパルスを発生するワ
ンショットパルス発生回路を構成する。インバータ９０
３，９０４および９０５とＮＡＮＤゲート９３２も同
様、ＮＯＲゲート９４６の出力信号の立上がりに応答し
てワンショットのパルスを発生するワンショットパルス
発生回路を構成する。次にこの図２０に示す回路の動作
をその動作波形図である図２１および図２２を参照して
説明する。
【０１５４】まず図２１に示すように、動作モード指定
信号ＦＰがハイレベルに設定されたときには、ｎチャネ
ルＭＯＳトランジスタ９５４が導通状態となり、列アド
レス変化検出信号ＺＡＴＤがＮＡＮＤゲート９３０の一
方入力へ与えられる。書込ドライバイネーブル信号ＷＤ
Ｅは、後に詳細に説明するが、データ書込時において信
号ＺＣＡＳおよびＺＷＥの活性化に応答して所定期間活
性状態のハイレベルとされる信号である。データ読出時
においては、信号ＷＤＥはローレベルを維持し、ＮＡＮ
Ｄゲート９２９の出力信号はハイレベルを維持する。こ
の場合、図２１に示すように、コラムアドレスストロー
ブ信号ＺＣＡＳがハイレベルに立上がると内部列アドレ
ス信号ＣＡが変化し、列アドレス変化検出信号ＺＡＴＤ
が所定期間ローレベルとなる。これにより、ＮＡＮＤゲ
ート９３０から出力されるＩＯ線イコライズ信号ＩＯＥ
Ｑがハイレベルとされ、ＩＯ線（内部入出力線：図６参
照）が所定電位（Ｖｃｃ−Ｖｔｈ）のレベルにプリチャ
ージされる。動作モード指定信号ＦＰがハイレベルのと
き、高速ページモードが行なわれる。この状態において
外部列アドレスに従ったメモリセルが選択される。どの
列のメモリセルが選択されるかは、半導体記憶装置内部
で予め知ることはできない。したがって、この場合に
は、コラムアドレスストローブ信号ＺＣＡＳに従って、
各サイクルごとにＩＯ線を所定電位にイコライズ／プリ
チャージする。
【０１５５】図２２に示すように、動作モード指定信号
ＦＰがローレベルとされると、インバータ９０６によ
り、ＭＯＳトランジスタ９５３がオン状態とされる。信
号ＦＰがローレベルとされるのはパイプラインバースト
モード時であるが、この状態においては、カウンタＺＣ
Ｙ〈０〉およびＺＣＹ〈１〉が初期値（０，０）にリセ
ットされる。したがって、ＮＡＮＤゲート９３１の出力
信号がローレベルとされ、最初にコラムアドレスストロ
ーブ信号ＺＣＡＳがローレベルとされると、ＮＯＲゲー
ト９４６の出力信号がハイレベルに立上がり、応じてＮ
ＡＮＤゲート９３２からは、所定の時間幅を有するロー
レベルの信号が出力される。これにより、ＮＡＮＤゲー
ト９３０からの信号ＩＯＥＱが所定時間ハイレベルとさ
れる。
【０１５６】次のサイクルにおいて、コラムアドレスス
トローブ信号ＺＣＡＳがローレベルとされた場合、常に
カウント値ＺＣＹ〈０〉およびＺＣＹ〈１〉の一方がロ
ーレベルとなるため、ＮＡＮＤゲート９３１の出力信号
がハイレベルとなり、ＮＯＲゲート９４６の出力信号が
ローレベルとされる。したがってこの場合には、コラム
アドレスストローブ信号ＺＣＡＳがローレベルとされて
も、ＮＡＮＤゲート９３２の出力信号は変化せず、信号
ＩＯＥＱはローレベルを維持する。合計４ビットのメモ
リセルのデータが読出され、カウント値ＺＣＹ〈０〉お
よびＺＣＹ〈１〉が再び初期値（０，０）に復帰する
と、コラムアドレスストローブ信号ＺＣＡＳの立下がり
に応答して所定期間この信号ＩＯＥＱがハイレベルの活
性状態となる。
【０１５７】パイプラインバーストモードにおいては、
４ビットのメモリセルが同時に読出されて、この同時に
読出された４ビットのメモリセルデータが内部のカウン
タから発生されるアドレスに従って順次選択される。し
たがってこの４ビット（１つのＤＱ端子あたり）のメモ
リセルのデータがすべて読出されるまで外部からの列ア
ドレスは受付けられず、新たな列選択動作は行なわれな
い。すなわちコラムアドレスストローブ信号ＺＣＡＳに
関連する回路のリセットは行なわれない。したがって、
この状態においては、４ビットのメモリセルのデータが
読出されるまで、メモリセルアレイの各列が内部入出力
線に接続されており（この状態については後に説明す
る）、この状態で入出力線をイコライズした場合、メモ
リセルデータが変化することが考えられる。上述のよう
に４ビットのメモリセルのデータがすべて読出され、新
たな列選択が外部列アドレスに従って行なわれる場合に
のみ、信号ＩＯＥＱを活性状態として内部データ入出力
線を所定電位にイコライズ／プリチャージする。
【０１５８】図２３は、図２０に示す書込ドライバイネ
ーブル信号ＷＤＥを発生するための回路構成を示す図で
ある。図２３（Ａ）において、ＷＤＥ発生回路は、ライ
トイネーブル信号ＺＷＥ、コラムアドレスストローブ信
号ＺＣＡＳおよび読出指示信号ＲＥＡＤを受けるＮＯＲ
ゲート１０１４と、ＮＯＲゲート１０１４の出力信号を
受ける３段のインバータ１０００，１００１および１０
０２と、インバータ１００２の出力信号とＮＯＲゲート
１０１４の出力信号を受けるＮＡＮＤゲート１０１０
と、ＮＡＮＤゲート１０１０の出力信号とＮＡＮＤゲー
ト１０１２の出力信号を受けるＮＡＮＤゲート１０１１
と、ＮＯＲゲート１０１５の出力信号とＮＡＮＤゲート
１０１１の出力信号を受けるＮＡＮＤゲート１０１２
と、ＮＡＮＤゲート１０１２の出力信号を受けるインバ
ータ１００７を含む。インバータ１００７から、書込ド
ライバイネーブル信号ＷＤＥが出力される。ＮＡＮＤゲ
ート１０１１および１０１２は、フリップフロップを構
成する。
【０１５９】ＷＤＥ発生回路はさらに、信号ＷＤＥを受
けるインバータ１００９と、インバータ１００９の出力
信号を遅延させるためのキャパシタ１０１８および１０
１９と、インバータ１００９の遅延出力信号を受けるイ
ンバータ１００８と、インバータ１００８の出力信号を
受けるインバータ１００４と、インバータ１００８の出
力信号を受けるインバータ１００６と、インバータ１０
０６の出力信号を所定時間遅延するキャパシタ１０１６
および１０１７と、インバータ１０１６の遅延出力信号
を受けるインバータ１０１５と、ライトイネーブル信号
ＺＷＥとインバータ１００４の出力信号を受けるＮＡＮ
Ｄゲート１０１３と、ＮＡＮＤゲート１０１３の出力信
号を受けるインバータ１００３と、コラムアドレススト
ローブ信号ＺＣＡＳとインバータ１００３の出力信号と
インバータ１００５の出力信号とを受けるＮＯＲゲート
１０１５を含む。インバータ１００７の出力信号を受け
るインバータ１０３０から信号ＺＤＩＬが出力される。
【０１６０】キャパシタ１０１６および１０１７または
１０１８および１０１９は、図２３（Ｂ）に示すよう
に、ＭＯＳトランジスタで構成される。すなわち、キャ
パシタ１０１６（または１０１８）は、そのソースおよ
びドレインが電源電位を受けるように接続されるｐチャ
ネルＭＯＳトランジスタで構成される。キャパシタ１０
１７（または１０１９）は、そのソースおよびドレイン
が接地電位を受けるように接続されるｎチャネルＭＯＳ
トランジスタで構成される。ＭＯＳトランジスタ１０１
６および１０１７のゲート電極が相互接続される。ゲー
ト電極電位が低下するとき、キャパシタ１０１６を構成
するｐチャネルＭＯＳトランジスタにおいてチャネルが
形成され、ｐチャネルＭＯＳトランジスタ１０１６がＭ
ＯＳキャパシタとして機能する。一方、ゲート電極が上
昇する場合には、ｎチャネルＭＯＳトランジスタ１０１
７のチャネル領域が形成され、ＭＯＳトランジスタとし
てこのトランジスタ１０１７（１０１９）が機能する。
ＭＯＳトランジスタを遅延素子として用いることによ
り、低占有面積で所望の遅延時間を実現することができ
る。以下に説明する遅延キャパシタはこの構成を備え
る。この遅延を与える構成は、インバータ１００８およ
び１００９の動作電流を少なくしても実現することがで
きる（たとえばインバータ１００９において電源電位供
給ノードへ抵抗を介して電源ノードを接続し、インバー
タ１００８において接地電位供給ノードへ抵抗を介して
接地ノードを接続する）。動作電流が小さくなり、イン
バータ１００９および１００８の動作速度が応じて遅く
なる。
【０１６１】次に、この図２３に示すＷＤ発生回路の動
作をその動作波形図である図２４を参照して説明する。
【０１６２】読出指示信号ＲＡＥＤは、後に詳細に説明
するが、データ読出が行なわれるときのみ活性状態のハ
イレベルとされる。データ書込時においては、この読出
指示信号ＲＥＡＤはローレベルである。信号ＺＷＥおよ
びＺＣＡＳがともにローレベルとなると、ＮＯＲゲート
１０１４の出力信号がハイレベルとされる。それより、
インバータ１０００〜１００２およびＮＡＮＤゲート１
０１０で構成されるワンショットパルス発生回路の出力
信号が所定時間ローレベルとされる。このＮＡＮＤゲー
ト１０１０の出力するローレベル信号の時間幅はインバ
ータ１０００〜１００２により決定される。このＮＡＮ
Ｄゲート１０１０からのローレベルのワンショットパル
ス信号により、ＮＡＮＤゲート１０１１の出力信号はハ
イレベルとなる。
【０１６３】信号ＺＷＥがローレベルであり、インバー
タ１００３の出力信号がローレベルである。このときイ
ンバータ１００５の出力信号がローレベルであり、ＮＯ
Ｒゲート１０１５の出力信号がハイレベルとなり、ＮＡ
ＮＤゲート１０１２の出力信号がローレベルとされ、イ
ンバータ１００７からの信号ＷＤＥがハイレベルとされ
る。信号ＷＤＥは、インバータ１００９、１００８、１
００６および１００５の経路を介してＮＯＲゲート１０
１５へ帰還される。したがってこの経路が与える所定の
遅延時間が経過すると、ＮＯＲゲート１０１５の出力信
号がローレベルとされ、ＮＡＮＤゲート１０１２の出力
信号がハイレベルとなり、インバータ１００７から出力
される信号ＷＤＥはローレベルとされる。
【０１６４】ＮＡＮＤゲート１０１３およびインバータ
１００３は、信号ＺＷＥとインバータ１００４の出力信
号を受けている。所定時間が経過する前に、信号ＺＷＥ
がハイレベルとされても、インバータ１００４の出力信
号は、所定時間（インバータ１００９および１００８お
よび１００４の経路が与える遅延時間）が経過した後で
なければローレベルとされない。すなわち、インバータ
１００９，１００８および１００４の経路が与える遅延
時間が経過する前に、ライトイネーブル信号ＺＷＥをハ
イレベルとした場合、インバータ１０００からハイレベ
ルの信号が出力されてＮＯＲゲート１０１５の出力信号
がローレベルとなり、ＮＡＮＤゲート１０１１および１
０１２からなるフリップフロップがリセットされて書込
ドライバイネーブル信号ＷＤＥがローレベルとされる。
したがって、図２４で破線で示すように、ライトイネー
ブル信号ＺＷＥを所定時間ローレベルとすれば、インバ
ータ１００４の出力信号がローレベルとなり、その後ラ
イトイネーブル信号ＺＷＥをハイレベルとしても、書込
ドライバイネーブル信号ＷＤＥが所定時間経過してロー
レベルとされるまで、ＮＡＮＤゲート１０１１および１
０１２で構成されるフリップフロップはリセットされな
い。したがって、たとえばノイズなどにより、ライトイ
ネーブル信号ＺＷＥが短い期間活性状態のローレベルと
された場合すぐにＮＡＮＤゲート１０１３およびインバ
ータ１００３およびＮＯＲゲート１０１５により、ＮＡ
ＮＤゲート１０１１および１０１２で構成されるフリッ
プフロップがリセットされて、書込ドライバイネーブル
信号ＷＤＥがローレベルとされる。これにより、ノイズ
の影響による誤った書込動作を防止することができる。
【０１６５】［アドレス変化検出回路］図２５は、図２
０に示すアドレス変化検出信号ＺＡＴＤを出力するアド
レス変化検出回路の構成を示す図である。図２５におい
て、アドレス変化検出回路は、ロウアドレスストローブ
信号ＺＲＡＳを受けるインバータ９１８と、インバータ
９１８の出力信号を受けるインバータ９１９と、インバ
ータ９１９の出力信号を所定時間遅延させるキャパシタ
９６３および９６４と、インバータ９１９からの遅延信
号を受けるインバータ９２０と、インバータ９１８の出
力信号とインバータ９２０の出力信号を受けるＮＡＮＤ
ゲート９４２を含む。このインバータ９１８〜９２０お
よびＮＡＮＤゲート９４２は、ロウアドレスストローブ
信号ＺＲＡＳの立下がりを所定時間遅延させる立下がり
遅延回路を構成する。ＮＡＮＤゲート９４２から、列選
択動作の開始を許可するコラムイネーブル信号ＺＣＥが
出力される。
【０１６６】行選択動作が行なわれ、選択メモリセルデ
ータがセンスアンプにより検知増幅された後にコラム選
択動作を開始させることにより、正確なメモリセルアク
セス動作を保証する。
【０１６７】アドレス変化検出信号発生回路は、さら
に、コラムイネーブル信号ＺＣＥを受けるインバータ９
２１と、インバータ９２２の出力信号を受けるインバー
タ９２３と、インバータ９２１および９２３の出力信号
を受けるＮＡＮＤゲート９４３と、ＮＡＮＤゲート９４
３の出力信号を受けるインバータ９１４を含む。インバ
ータ９２２とインバータ９２３の間には、所定時間イン
バータ９２２の出力信号を遅延させる遅延のためのキャ
パシタ９５９および９６０が設けられる。インバータ９
２１〜９２３およびＮＡＮＤゲート９４３およびキャパ
シタ９５９および９６０は、コラムイネーブル信号ＺＣ
Ｅの立下がりを所定時間遅延する立下がり遅延回路を構
成する。
【０１６８】アドレス変化検出回路は、さらに、列アド
レスビットＣＡ〈０〉〜ＣＡ〈９〉それぞれに対応して
設けられる列アドレス変化検知信号発生回路９６５〜９
６６と、列アドレス変化検知信号発生回路９６５〜９６
６の出力信号を受けるＮＯＲゲート９５１と、インバー
タ９１４の出力信号とＮＯＲゲート９５１の出力信号と
を受けるＮＡＮＤゲート９５０と、ＮＡＮＤゲート９５
０の出力信号を受けるインバータ９２４を含む。インバ
ータ９２４からアドレス変化検出信号ＺＡＴＤが出力さ
れる。内部列アドレスビットＣＡ〈０〉〜ＣＡ〈９〉そ
れぞれに対応して設けられるアドレス変化検出信号発生
回路９６５〜９６６は、同じ構成を備える。図２５にお
いては、内部列アドレスビットＣＡ〈０〉に対して設け
られた列アドレス変化検知信号発生回路９６５の構成の
みを具体的に示す。列アドレス変化検知信号発生回路９
６５は、内部列アドレスビットＣＡ〈０〉を受けるイン
バータ９２５と、インバータ９２５の出力信号を受ける
インバータ９２６と、インバータ９２６の出力信号を受
けるインバータ９２７と、インバータ９２７の出力信号
と内部列アドレスビットＣＡ〈０〉を受けるＮＡＮＤゲ
ート９４４と、インバータ９２７の出力信号と内部列ア
ドレスビットＣＡ〈０〉を受けるＮＯＲゲート９５２
と、ＮＯＲゲート９５２の出力信号を受けるインバータ
９２８と、ＮＡＮＤゲート９４４の出力信号とインバー
タ９２８の出力信号とを受けるＮＡＮＤゲート９４５を
含む。
【０１６９】インバータ９２５とインバータ９２６の間
には、インバータ９２５の出力信号を遅延させるため
の、ＭＯＳトランジスタで構成されるキャパシタ９６１
および９６２が配置される。
【０１７０】まず、列アドレス変化検知信号発生回路９
６５〜９６６の動作について図２６を参照して説明す
る。図２６においては、内部列アドレスビットＣＡ
〈０〉を代表的に示す。
【０１７１】内部列アドレスビットＣＡ〈０〉がローレ
ベルからハイレベルへ立上がるとき、インバータ９２７
の出力信号が所定時間（インバータ９２５〜９２７、キ
ャパシタ９６１および９６２が与える遅延時間）経過し
た後にローレベルに立下がる。したがってＮＡＮＤゲー
ト９４４からの出力信号は、内部列アドレスビットＣＡ
〈０〉が立上がってから、インバータ９２７の出力信号
がローレベルに立下がるまでの間ローレベルとなる信号
が出力される。内部列アドレスビットＣＡ〈０〉がハイ
レベルからローレベルに立下がるとき、インバータ９２
７の出力信号が所定時間経過後にローレベルからハイレ
ベルへ立上がる。したがってこの状態においては、ＮＯ
Ｒゲート９５２およびインバータ９２８で構成されるＯ
Ｒゲートにより、内部列アドレスビットＣＡ〈０〉がロ
ーレベルになりかつインバータ９２７の出力信号がロー
レベルにある間ローレベルとなる信号が出力される。Ｎ
ＡＮＤゲート９４５は、少なくとも一方の入力にローレ
ベルの信号が与えられたときにハイレベルの信号を出力
する。したがってゲート９４５からは、内部列アドレス
ビットＣＡ〈０〉の変化に従って所定時間のパルス幅を
有する信号が出力される。
【０１７２】次に、図２７を参照して、図２５に示す列
アドレス変化検出回路の動作について説明する。内部ロ
ウアドレスストローブ信号ＺＲＡＳがハイレベルのと
き、コラムイネーブル信号ＺＣＥもハイレベルにあり、
インバータ９１４からの出力信号ＺＣＥａがローレベル
にある。したがってこの間、列アドレス変化検出信号Ｚ
ＡＴＤはローレベルにある。
【０１７３】ロウアドレスストローブ信号ＺＲＡＳがロ
ーレベルに立上がると、ＮＡＮＤゲート９４２からのコ
ラムイネーブル信号ＺＣＥが所定時間（インバータ９１
８〜９２０およびＮＡＮＤゲート９４２ならびにキャパ
シタ９６３および９６４が与える遅延時間）経過後に、
ローレベルに立下がる。このコラムイネーブル信号ＺＣ
Ｅの立下がりに応答して、所定時間（インバータ９２１
〜９２３、ＮＡＮＤゲート９４３およびキャパシタ９５
９および９６０が与える遅延時間）経過後に、インバー
タ９１４からの出力信号ＺＣＥａがハイレベルに立上が
る。このとき、内部列アドレスビットＣＡ〈０〉〜ＣＡ
〈９〉（ＣＡ〈ｉ〉で示す）は変化していないため、列
アドレス変化検知信号発生回路９６５〜９６６の出力信
号はすべてローレベルであり、ＮＯＲゲート９５１から
はハイレベルの信号が出力される。したがって、ゲート
９５０の両入力がハイレベルとなるため、列アドレス変
化検出信号ＺＡＴＤがハイレベルに立上がる。
【０１７４】内部列アドレスビットＣＡ〈０〉〜ＣＡ
〈９〉のいずれかが変化すると、列アドレス変化検知信
号発生回路９６５〜９６６からの出力信号がハイレベル
に立上がり、ＮＯＲゲート９５１の出力信号がローレベ
ルとなり、応じて列アドレス変化検出信号ＺＡＴＤがロ
ーレベルとなる。信号ＺＣＥａがハイレベルにある間
（ロウアドレスストローブ信号ＺＲＡＳがハイレベルに
ある間）、内部列アドレスビットＣＡ〈ｉ〉の変化に従
って、列アドレス変化検出信号ＺＡＴＤが所定時間ロー
レベルとなる。
【０１７５】［列選択系制御信号発生回路］図２８は、
半導体記憶装置の列選択に関連する制御信号を発生する
部分の構成を示す図である。この図２８に示す制御信号
発生回路は、Ｙデコーダを活性状態とするコラムデコー
ダイネーブル信号ＣＤＥと、入出力回路（図６参照）に
示す読出データラッチ指示信号ＺＲＤＬと、入出力回路
に含まれる読出増幅器を活性化するためのプリアンプイ
ネーブル信号ＰＡＥを発生する。
【０１７６】この制御回路は、動作モード指定信号ＦＰ
を受けるインバータ９０９と、インバータ９０９の出力
信号に従って、コラムアドレスストローブ信号ＺＣＡＳ
を通過させるｎチャネルＭＯＳトランジスタ９５５と、
動作モード指定信号ＦＰに応答して列アドレス変化検出
信号ＺＡＴＤを通過させるｎチャネルＭＯＳトランジス
タ９５６と、ＭＯＳトランジスタ９５５または９５６を
介して与えられたノードＮ０上の信号を一方入力に受
け、かつ他方入力にノードＮ１上の信号を受けるＮＡＮ
Ｄゲート９３８と、ノードＮ２上の信号とＮＡＮＤゲー
ト９３８の出力信号とを受けるＮＡＮＤゲート９３９
と、ＮＡＮＤゲート９３９の出力信号を受けるインバー
タ９１１と、ノードＮ０上の信号を受けるインバータ９
１０と、インバータ９１０の出力信号とノードＮ１上の
信号とを受けるＮＯＲゲート９４９と、ＮＯＲゲート９
４９の出力信号を所定時間遅延させるための、ＭＯＳキ
ャパシタで構成されるキャパシタ９５７および９５８
と、ＮＯＲゲート９４９の遅延出力信号とノードＮ０上
の信号とを受けるＮＡＮＤゲートを含む。
【０１７７】ＮＡＮＤゲート９３８および９３９はフリ
ップフロップを構成し、ノードＮ０上の信号がローレベ
ルとされるとセットされ、ノードＮ２上の信号がハイレ
ベルとなるとリセットされる。ＮＯＲゲート９４９、キ
ャパシタ９５７および９５８、およびＮＡＮＤゲート９
４０は、このノードＮ１上の信号電位がハイレベルとな
る期間を決定する。
【０１７８】制御回路は、さらに、インバータ９１１の
出力信号とノードＮ０上の信号とを受けるＮＡＮＤゲー
ト９３７と、ＮＡＮＤゲート９３７の出力信号を受ける
インバータ９１２を含む。インバータ９１２からプリア
ンプイネーブル信号ＰＡＥが出力される。
【０１７９】制御回路は、さらに、コラムイネーブル信
号ＺＣＥと動作モード指定信号ＦＰを受けるＮＯＲゲー
ト９４７と、コラムアドレスストローブ信号ＺＣＡＳを
受けるＮＡＮＤゲート９３３と、ＮＯＲゲート９４７の
出力信号を受けるＮＡＮＤゲート９３４と、ＮＡＮＤゲ
ート９３４の出力信号を受けるインバータ９０７を含
む。ＮＡＮＤゲート９３３および９３４は、フリップフ
ロップを構成する。
【０１８０】制御回路は、さらに、インバータ９０７か
らの出力信号と書込ドライバイネーブル信号ＷＤＥを受
けるＮＯＲゲート９４８と、コラムイネーブル信号ＺＣ
Ｅを受けるインバータ９０８と、インバータ９０８の出
力信号とインバータ９１１の出力信号とを受けるＮＡＮ
Ｄゲート９３６と、ＮＯＲゲート９４８の出力信号とＮ
ＡＮＤゲート９３６の出力信号とを受けるＮＡＮＤゲー
ト９３５と、動作モード指定信号ＺＦＰとＮＡＮＤゲー
ト９３６の出力信号とを受けるＮＯＲゲート９４１を含
む。ＮＡＮＤゲート９３５からコラムデコーダイネーブ
ル信号ＣＤＥが出力される。ＮＯＲゲート９４１から読
出データラッチ指示信号ＺＲＤＬが出力される。動作モ
ード指定信号ＺＦＰは、動作モード指定信号ＦＰの反転
信号である。次にこの図２８に示す制御回路の動作をそ
の動作波形図である図２９および図３０を参照して説明
する。
【０１８１】まず、図２９を参照して、パイプラインバ
ーストモード時の動作について説明する。パイプライン
バーストモード時においては、動作モード指定信号ＦＰ
がローレベルに設定されて、信号ＺＦＰがハイレベルと
される。この状態においては、ゲート９４１から出力さ
れる読出データラッチ指示信号ＺＲＤＬは、ローレベル
に固定される。また、ノードＮ０へは、ＭＯＳトランジ
スタ９５５を介してコラムアドレスストローブ信号ＺＣ
ＡＳが伝達される。ロウアドレスストローブ信号ＺＲＡ
Ｓが活性状態のローレベルとされてから所定時間経過後
にコラムイネーブル信号ＺＣＥが活性状態のローレベル
とされる。これにより、列選択動作が許可される。コラ
ムアドレスストローブ信号ＺＣＡＳがハイレベルのと
き、ノードＮ１は、後に説明するように、ハイレベルに
あり、インバータ９１１の出力信号がローレベルであ
り、コラムデコーダイネーブル信号ＣＤＥおよびプリア
ンプイネーブル信号ＰＡＥはともにローレベルにある。
【０１８２】コラムアドレスストローブ信号ＺＣＡＳが
ローレベルとされると、ＮＡＮＤゲート９３３の出力信
号がハイレベルとなる。このとき、ＮＯＲゲート９４７
の出力信号はハイレベルであり（信号ＺＣＥがローレベ
ル）、ＮＡＮＤゲート９３４の出力信号がローレベルと
なり、ノードＮ３の電位がハイレベルに立上がる。ノー
ドＮ３は、コラムイネーブル信号ＺＣＥがハイレベルと
なり、ＮＡＮＤゲート９３３および９３４がリセットさ
れるまでハイレベルを維持する。ノードＮ３上の電位が
立上がると、ＮＯＲゲート９４８の出力信号がローレベ
ルとなり、ＮＡＮＤゲート９３５からのコラムデコーダ
イネーブル信号ＣＤＥがハイレベルとされる。これによ
り、Ｙデコーダがイネーブルされ、内部列アドレスビッ
ト（ＣＡ〈９：０〉）のデコード動作が行なわれる。
【０１８３】一方、ノードＮ０は、コラムアドレススト
ローブ信号ＺＣＡＳによりローレベルとされ、ＮＡＮＤ
ゲート９３８の出力信号がハイレベルとなる。ノードＮ
１およびＮ２の電位はハイレベルであるため（この状態
は後に説明する）、ＮＡＮＤゲート９３９の出力信号が
ローレベルとなる。またこのときＮＡＮＤゲート９４０
がノードＮ０上の信号電位を一方入力に受取り、ノード
Ｎ２の電位がハイレベルとされる。
【０１８４】コラムアドレスストローブ信号ＺＣＡＳが
ハイレベルとなると、ＮＡＮＤゲート９３７は、その両
入力がハイレベルとなるため、ローレベルの信号を出力
し、応じてプリアンプイネーブル信号ＰＡＥがハイレベ
ルとなる。一方、このノードＮ０上の信号は、インバー
タ９１０を介してＮＯＲゲート９４９へ与えられ、ＮＯ
Ｒゲート９４９の出力信号がハイレベルとなる。所定時
間が経過すると、ＮＡＮＤゲート９４０の両入力の信号
がハイレベルとなり、ノードＮ２の電位がローレベルと
される。このノードＮ２がローレベルになる時間は、イ
ンバータ９１０、ＮＯＲゲート９４９、キャパシタ９５
７および９５８、ならびにＮＡＮＤゲート９４０が有す
る遅延時間により決定される。ノードＮ２上の電位がロ
ーレベルに立下がると、ＮＡＮＤゲート９３９の出力信
号、すなわちノードＮ１上の電位がハイレベルとなり、
応じてインバータ９１１の出力信号がローレベルとな
り、プリアンプイネーブル信号ＰＡＥガローレベルとさ
れる。ノードＮ１の電位がハイレベルとされると、ＮＯ
Ｒゲート９４９の出力信号がローレベルとなり、所定時
間経過後に、ＮＡＮＤゲート９４０の出力信号すなわち
ノードＮ２の電位がハイレベルに立上がる。
【０１８５】以降、コラムイネーブル信号ＺＣＥがロー
レベルの活性状態にある間、コラムアドレスストローブ
信号ＺＣＡＳの立上がりごとに所定時間プリアンプイネ
ーブル信号ＰＡＥが活性状態のハイレベルとされる。コ
ラムイネーブル信号ＺＣＥがハイレベルとされると、Ｎ
ＯＲゲート９４７の出力信号がローレベルとなり、ＮＡ
ＮＤゲート９３３および９３４で構成されるフリップフ
ロップがリセットされてノードＮ３の電位がローレベル
とされる。これにより、ＮＡＮＤゲート９３８の出力信
号がハイレベルとされる。ＮＯＲゲート９４８は、後に
説明する高速ページモード時におけるデータ書込時に確
実にコラムデコーダをイネーブル状態に維持するために
設けられる。
【０１８６】次に、動作モード指定信号ＦＰがハイレベ
ルにあり、高速ページモードが指定されている場合の動
作について図３３を参照して説明する。
【０１８７】動作モード指定信号ＦＰがハイレベルであ
り、ＭＯＳトランジスタ９５６がオン状態となり、ノー
ドＮ０へ列アドレス変化検出信号ＺＡＴＤが伝達され
る。またＮＯＲゲート９４７の出力はローレベルに固定
され、ノードＮ３の電位はローレベルに固定される。こ
の状態においては、ＮＯＲゲート９４８の出力信号の論
理レベルが、書込ドライバイネーブル信号ＷＤＥにより
決定される。また、ＮＯＲゲート９４１は、信号ＺＦＰ
がローレベルであり、インバータとして機能する。ロウ
アドレスストローブ信号ＺＲＡＳがハイレベルのときに
は、ノードＮ１の電位がローレベルであり、ノードＮ２
の電位はハイレベルになる。信号ＣＤＥ、ＺＲＤＬおよ
びＰＡＥはすべてローレベルの非活性状態にある。
【０１８８】ロウアドレスストローブ信号ＺＲＡＳがロ
ーレベルとされると、所定時間経過後にコラムイネーブ
ル信号ＺＣＥがローレベルとされる。
【０１８９】コラムイネーブル信号ＺＣＥがローレベル
とされると、インバータ９０８の出力信号がハイレベル
に立上がる。このとき、ノードＮ１の電位はまだローレ
ベルであるため、インバータ９１１の出力信号がハイレ
ベルとなり、ＮＡＮＤゲート９３６の出力信号がローレ
ベルとなり、コラムデコーダイネーブル信号ＣＤＥおよ
び読出データラッチ指示信号ＺＲＤＬがハイレベルに立
上がる。コラムイネーブル信号ＺＣＥが活性状態のロー
レベルとされると、所定時間経過後に列アドレス変化検
出信号ＺＡＴＤがハイレベルに立上がる（図２７参
照）。このときまだノードＮ１の電位が変化しないた
め、ＮＡＮＤゲート９３７の出力信号がローレベルとな
り、プリアンプイネーブル信号ＰＡＥがハイレベルとな
る。一方、この列アドレス変化検出信号ＺＡＴＤがハイ
レベルに立上がると、ＮＡＮＤゲート９４０の出力信号
がローレベルとなり、ノードＮ１の出力がハイレベルと
なり、信号ＣＤＥ、ＺＲＤＬおよびＰＡＥがすべてロー
レベルに低下する。ノードＮ１上の電位がハイレベルに
立上がると、ＮＯＲゲート９４９の出力信号がローレベ
ルとなり、所定時間経過後に、ＮＡＮＤゲート９４０の
出力信号、すなわちノードＮ２の電位がローレベルから
ハイレベルに立上がる。
【０１９０】次いで、内部列アドレス信号の変化によ
り、列アドレス変化検出信号ＺＡＴＤがハイレベルから
ローレベルに変化すると、ＮＡＮＤゲート９３８の出力
信号がハイレベルとなり、ノードＮ１の電位がローレベ
ルに立下がる。このノードＮ１の電位の立下がりに応答
して、インバータ９１１の出力信号がハイレベルとな
り、コラムデコーダイネーブル信号ＣＤＥおよび読出デ
ータラッチ指示信号ＺＲＤＬがハイレベルとなる。この
列アドレス変化検出信号ＡＴＤがローレベルからハイレ
ベルへ立上がると、ＮＡＮＤゲート９３７がその両入力
がハイレベルとなり、プリアンプイネーブル信号ＰＡＥ
がハイレベルの活性状態とされる。列アドレス変化検出
信号ＺＡＴＤがハイレベルとされると、ＮＯＲゲート９
４９が、その両入力がローレベルとなり、所定時間（キ
ャパシタ９５７および９５８が与える遅延時間）経過後
に、ＮＡＮＤゲート９４０は、その両入力がハイレベル
となり、ノードＮ２の電位がローレベルに立下がる。こ
れによりノードＮ１の電位が再びハイレベルとなり、信
号ＣＤＥ、ＺＲＤＬおよびＰＡＥがローレベルとされ
る。一方、列アドレス変化検出信号ＺＡＴＤがローレベ
ルとされるごとに、信号ＣＤＥ、ＺＲＤＬおよびＰＡＥ
が所定期間活性状態とされる。
【０１９１】上述の構成により、パイプラインバースト
モード時においては、コラムデコーダイネーブル信号Ｃ
ＤＥが４ビットのメモリセルデータが読出されるまでの
期間ハイレベルの活性状態を維持する。これにより、同
時に選択状態とされた４ビットメモリセルデータに対し
順次データを書込むことができる。一方、高速ページモ
ード時においては、各サイクル（信号ＺＲＡＳのサイク
ル）ごとに外部から列アドレスが指定される。したがっ
て、各サイクル（ＺＲＡＳ信号のサイクル）ごとにコラ
ムデコーダのセット／リセットを実行することにより、
必要とされるメモリセルへデータへ書込むことができ
る。
【０１９２】［データ転送指示信号発生回路］図３１
は、図９に示す入出力バッファ回路へ与えられるデータ
転送指示信号ＤＴを発生する回路部分の構成を示す図で
ある。図３１において、データ転送指示信号発生回路
は、動作モード指定信号ＦＰを反転するインバータ９１
３と、インバータ９１３の出力信号とコラムアドレスス
トローブ信号ＺＣＡＳを受けるＮＡＮＤゲート９９９を
含む。
【０１９３】図３２（Ａ）に示すように、高速ページモ
ード時においては、動作モード指定信号ＦＰはハイレベ
ルに固定される。この状態においては、インバータ９１
３の出力信号がローレベルとされ、ＮＡＮＤゲート９９
９から出力されるデータ転送指示信号ＤＴは、コラムア
ドレスストローブ信号ＺＣＡＳの状態にかかわらず、ハ
イレベルを維持する。
【０１９４】一方、図３２（Ｂ）に示すように、パイプ
ラインバーストモード時においては、動作モード指定信
号ＦＰがローレベルに設定される。この状態において
は、インバータ９１３の出力信号がハイレベルとなり、
ＮＡＮＤゲート９９９がインバータとして機能する。し
たがって、図３２（Ｂ）に示すように、データ転送指示
信号ＤＴは、コラムアドレスストローブ信号ＺＣＡＳの
活性化時に、活性状態のハイレベルとされる。
【０１９５】［コラム系の全体の構成］図３３は、本実
施例における半導体記憶装置における列選択に関連する
部分の構成を示す図である。図３３において、ブロック
３０００はロウアドレスストローブ信号ＺＲＡＳの立上
がりを所定時間遅延させてコラムイネーブル信号ＺＣＥ
を発生するブロックと、このコラムイネーブル信号ＺＣ
Ｅに応答して活性化されて列アドレス信号の変化時点を
検出するＡＴＤ回路ブロックとを含む。このブロック３
０００は、図２５において詳細に示される。
【０１９６】書込制御ブロック３０１０は、図２３に示
される構成に対応し、コラムアドレスストローブ信号Ｚ
ＣＡＳ、ロウアドレスストローブ信号ＺＲＡＳ、および
書込イネーブル信号ＺＷＥに従って書込ドライバイネー
ブル信号ＷＤＥおよび書込データラッチ指示信号ＺＤＩ
Ｌを出力する。読出制御ブロック３０２０は、図２８に
示す構成に対応し、コラムイネーブル信号ＺＣＥと、コ
ラムアドレスストローブ信号ＺＣＡＳまたは列アドレス
変化検出信号ＺＡＴＤと書込ドライバイネーブル信号Ｗ
ＤＥに従ってプリアンプイネーブル信号（図６および図
８参照）、読出データラッチ指示信号（図６参照）およ
びコラムデコーダイネーブル信号（図２に示すＹデコー
ダへ与えられる）を発生する。
【０１９７】カウンタ３０１０は、図１９に示される構
成に対応し、コラムアドレスストローブ信号ＺＣＡＳの
活性化時点を検出し、カウント値ＣＹ〈１：０〉を発生
する。
【０１９８】イコライズ制御ブロック３０４０は、図２
０に示す構成に対応し、書込ドライバイネーブル信号Ｗ
ＤＥ、コラムアドレスストローブ信号ＺＣＡＳ、カウン
タブロック３０３０からのカウント値ＣＹ〈１：０〉お
よび列アドレス変化検出信号ＺＡＴＤに従ってＩＯ線イ
コライズ信号ＩＯＥＱを出力する。
【０１９９】アドレス選択制御ブロック３０５０は、図
１７に示す構成に対応し、カウンタブロック３０３０か
らのカウント値ＣＹ〈１：０〉とコラムアドレスストロ
ーブ信号ＺＣＡＳに従って列アドレス選択のための制御
信号φｃａおよびφｃｃを出力する。
【０２００】セレクタブロック３０６０は、アドレス選
択制御ブロックからの制御信号φｃａおよびφｃｃに従
って外部からのアドレスＡ〈１：０〉とカウンタブロッ
ク３０８０からの内部列アドレスＢ〈１：０〉の一方を
選択してラッチ３０７０へ伝える。このセレクタブロッ
クおよびラッチブロック３０７０は、図１２に示される
構成に対応する。
【０２０１】カウンタブロック３０８０は、図１４に示
す構成に対応し、セレクタブロック３０６０からのアド
レスＡＬ〈１：０〉とコラムアドレスストローブ信号Ｚ
ＣＡＳに従って内部列アドレスビットＢ〈１：０〉を生
成する。列アドレスバッファブロック３０９０は、図１
０に示す構成に対応し、外部からの列アドレスビットＡ
〈９：２〉をコラムアドレスストローブ信号ＺＣＡＳお
よびアドレス選択制御ブロック３０５０からの制御信号
φｃａに従って取込んでラッチして内部列アドレスビッ
トＣＡ〈９：２〉を出力する。次に、この図３３に示す
構成の全体の動作を図３４ないし３７に示すシーケンス
チャートに従って説明する。
【０２０２】まず、図３４および図３５を参照して、動
作モード指定信号ＦＰがローレベルに設定されるパイプ
ラインバーストモード時の動作について説明する。
【０２０３】時刻ｔ１に、行アドレスＲ１を、時刻ｔ２
に列アドレスＣａをそれぞれロウアドレスストローブ信
号ＺＲＡＳおよびコラムアドレスストローブ信号ＺＣＡ
Ｓに従って入力する。列アドレスＣａは、下位２ビット
Ｃａ〈１：０〉がともに０であると仮定する。信号φＬ
が“Ｈ”に設定される場合、図１４に示すカウンタ（カ
ウンタブロック３０８０）は、コラムアドレスストロー
ブ信号ＺＣＡＳがハイレベルとなるごとに、この値を
“０”→“１”→“２”→“３”と順次１ずつ増分す
る。残りの列アドレスビットＣＡ〈９：２〉に従って、
コラムデコーダイネーブル信号ＣＤＥにより活性状態と
されたＹデコーダがコラム選択信号Ｙ０を選択状態と
し、このコラム選択信号Ｙ０により選択された４ビット
のメモリセルデータが内部データ入出力線ＺＩ／Ｏ０，
Ｉ／Ｏ０〜ＺＩ／Ｏ３〜Ｉ／Ｏ３に読出される。内部デ
ータ入出力線Ｉ／Ｏ０〜Ｉ／Ｏ３には、データ“１”、
“０”、“１”、および“０”のデータが読出された状
態が図３５において示される。
【０２０４】プリアンプイネーブル信号ＰＡＥは、コラ
ムアドレスストローブ信号ＣＡＳがハイレベルとされる
と、一定期間ハイレベルの活性状態となる。このプリア
ンプイネーブル信号ＰＡＥと、２ビットの列アドレスＣ
Ａ〈１：０〉に従って時刻ｔ３，ｔ５，ｔ７およびｔ９
において、それぞれプリアンプイネーブル信号ＰＡＥ
０、ＰＡＥ１、ＰＡＥ２、およびＰＡＥ３が順次ハイレ
ベルとされ、対応の内部データ入出力線対に読出された
データが増幅される。読出増幅器は、図８に示す構成を
備えており、プリアンプイネーブル信号ＰＡＥがローレ
ベルの非活性状態のとき、その出力ＲＤおよびＺＲＤは
ハイレベルとなる。プリアンプイネーブル信号ＰＡＥが
活性状態のハイレベルとなると、読出増幅器が活性状態
とされる。入出力線Ｉ／Ｏｉの電位が入出力線ＺＩ／Ｏ
ｉの電位よりも高いときには、信号ＺＲＤがローレベル
となり、逆の場合には、信号ＲＤがローレベルとなる。
図３５に示すように、時刻ｔ３においてプリアンプイネ
ーブル信号ＰＡＥ０がハイレベルとなると、その読出デ
ータ“１”に対応して、入出力線Ｉ／Ｏ０の電位が入出
力線Ｉ／Ｏ０の電位よりも高いため、信号／ＲＤがロー
レベルとなる。したがって、読出データバス線ＺＲＢＵ
Ｓ上にはローレベルの信号が伝達される。
【０２０５】プリアンプイネーブル信号ＰＡＥ０がロー
レベルとなると、読出増幅器の出力ＲＤおよびＺＲＤは
ハイレベルにリセットされるが、読出データは、図６に
示すように、ＮＡＮＤゲートで構成されるラッチ回路に
保持される。したがって、プリアンプイネーブル信号Ｐ
ＡＥ０がローレベルとされても、この内部データ読出デ
ータバス線ＺＲＢＵＳ０の電位は変化しない（ビット選
択信号ＺＺ０はハイレベルにある）。
【０２０６】この読出データバス線ＺＲＢＵＳ０上のデ
ータが入出力バッファ回路（図９参照）へ伝達される。
【０２０７】時刻ｔ４において、信号ＤＴがハイレベル
となると、図９に示す入出力バッファ回路においてそこ
に含まれるラッチ回路にデータが転送され、保持され
る。出力バッファ活性化信号ＯＥＭは、時刻ｔ４にハイ
レベルとされるため、データ入出力端子ＤＱに、ハイレ
ベルのデータが出力される。
【０２０８】時刻ｔ５においては、カウントアップされ
た列アドレスＣＡ〈１：０〉が読出増幅器を活性化する
ための信号ＰＡＥ１を選択状態とする。読出データ
“０”に対応して、入出力線Ｉ／Ｏ１上の電位が入出力
線ＺＩ／Ｏ１の電位よりも低いため、信号ＲＤがローレ
ベルとなる。したがって、読出データバスＺＲＢＵＳ０
はハイレベルに駆動される。動作モード指定信号ＦＰは
ローレベルであり、１本の読出データバス線ＺＲＢＵＳ
のみを介して、入出力バッファ回路（図９参照）へデー
タが伝達される。
【０２０９】時刻ｔ６に信号ＤＴがハイレベルとされる
と、この入出力バッファ回路においてラッチ回路にデー
タが転送され、このラッチされたデータがデータ出力ピ
ン端子ＤＱに出力される。すなわち、ローレベルのデー
タが出力される。
【０２１０】以下同様の動作が実行され、時刻ｔ７およ
びｔ９においてプリアンプイネーブル信号ＰＡＥ２およ
びＰＡＥ３が選択状態とされ、時刻ｔ８およびｔ１０に
おいて各選択メモリセルのデータに対応するデータ
“１”および“０”が出力される。
【０２１１】時刻ｔ１０において次の列アドレスｃｂが
入力され、信号ＩＯＥＱが活性状態とされた後に次のコ
ラム選択信号Ｙ１が選択状態とされる。時刻ｔ１８まで
同様の動作が行なわれる。
【０２１２】この動作モードにおいては、信号ＦＰはロ
ーレベルに固定されており、読出データバス線ＲＢＵＳ
０は充放電されない。動作モード指定信号ＦＰがローレ
ベルに設定されるパイプラインバーストモード時におい
ては、コラム選択線により選択された４ビットのデータ
が順次読出される。従来のニブロモードと異なり、読出
増幅器を順次読出すデータの順序に従って順次活性化し
ており、読出増幅器が同時に活性化されないため、消費
電流のピーク値を小さくすることができる。また、読出
データバス線ＺＲＢＵＳ０のみが充放電されるだけであ
り、消費電流の平均値が小さくなる。
【０２１３】次に高速ページモード時の動作について、
図３６および図３７に示すシーケンスチャートを参照し
て説明する。
【０２１４】列アドレス変化検出信号ＺＡＴＤは、列ア
ドレスが変化すると、所定期間活性状態のローレベルと
される。時刻ｔ１においてロウアドレスストローブ信号
ＺＲＡＳに従って行アドレスＲを指定し、次いで時刻ｔ
３においてコラムアドレスストローブ信号ＺＣＡＳによ
り、列アドレスＣ１を指定する。
【０２１５】時刻ｔ２において、コラムイネーブル信号
ＺＣＥがローレベルの活性状態とされ、コラム系の回路
が活性状態とされる。このコラムイネーブル信号ＺＣＥ
の立下がりに応答してコラムデコーダイネーブル信号Ｃ
ＤＥおよび読出データラッチ指示信号ＺＲＤＬがハイレ
ベルの活性状態とされ、またプリアンプイネーブル信号
ＰＡＥも所定期間ハイレベルとなる。しかしながらこの
状態においては、出力バッファ活性化信号ＯＥＭはロー
レベルであり、コラムデコーダイネーブル信号によりＹ
デコーダが選択動作を行なっても、時刻ｔ２において
は、出力バッファ活性化信号ＯＥＭはローレベルの状態
を維持しており、データ読出は行なわれない。内部デー
タの読出は行なわれるものの、単にリフレッシュが行な
われているだけである。
【０２１６】時刻ｔ３において、プリアンプイネーブル
信号ＰＡＥはローレベルであり、読出増幅器は非活性状
態であり、その出力信号ＺＲＤおよびＲＤはハイレベル
とされる。読出データラッチ指示信号ＺＲＤＬは、時刻
ｔ３においてハイレベルであり、図６に示すように、入
出力バッファ回路において、高速ページモード時におい
て、読出増幅器の非活性化時においては、この出力部の
ＭＯＳトランジスタを介して読出データバスＲＢＵＳお
よびＺＲＢＵＳがハイレベルにプリチャージされる。し
たがって、出力バッファ活性化信号ＯＥＭを時刻ｔ３に
おいてハイレベルに設定しても、図９に示すように、出
力段のラッチ回路出力はローレベルを維持しており、出
力トランジスタがともにオフ状態にあり、出力端子ＤＱ
はハイインピーダンス状態を維持している。
【０２１７】プリアンプイネーブル信号ＰＡＥがハイレ
ベルとされると、読出増幅器が活性状態とされる。ハイ
レベルデータ（“１”のデータ）を読出す場合には、読
出増幅器の出力ＲＤ０がローレベルとなり、図６に示す
入出力回路において、そのラッチ回路がセットされ、次
いで信号ＺＲＤＬがハイレベルとなる、出力トランジス
タを介して読出データバス線ＺＲＢＵＳ０がローレベル
へと放電される。この読出データバス線ＺＲＢＵＳ０が
ローレベルに放電され、一方読出データバス線ＲＢＵＳ
０はハイレベルを維持しており、図９に示す入出力バッ
ファ回路において、内部のラッチ回路がセットされ、出
力トランジスタを介してデータ出力端子ＤＱにハイレベ
ルのデータが読出される。
【０２１８】時刻ｔ４において、出力バッファ活性化信
号ＯＥＭがローレベルとされると、入出力バッファ回路
は出力ハイインピーダンス状態とされる。
【０２１９】時刻ｔ５において、新たに列アドレスＣ２
が入力されて、ローレベルデータ（“０”のデータ）を
読出す場合には、上で示したのと逆の動作が読出データ
バス線ＲＢＵＳ０およびＺＲＢＵＳ０において行なわ
れ、入出力バッファ回路を介してローレベルのデータを
出力することができる。時刻ｔ６およびｔ７において信
号ＺＣＡＳおよびＺＲＡＳが非活性状態とされる。高速
ページモード時においては、相補な読出データバス線を
用いてデータの読出を行なっているため、偽データが出
力されることがなく、高速でデータを読出すことができ
る。またサイクルタイムは、バーストパイプラインモー
ドに比べて長くなるため、平均消費電流を小さくするこ
とができる。
【０２２０】［メモリアレイ活性化および出力バッファ
活性化信号発生部の構成］図３８は、メモリセルアレイ
活性化およびデータ出力活性化のための制御信号を発生
する回路部分を概略的に示す図である。図３８におい
て、このアレイ／出力活性化制御部は、外部から与えら
れるロウアドレスストローブ信号ＺＲＡＳを受けて、メ
モリセルアレイの活性化／プリチャージを制御する信号
を発生する第１の信号発生回路２０００と、ロウアドレ
スストローブ信号ＺＲＡＳを所定時間遅延する遅延段２
０１０と、外部からのコラムアドレスストローブ信号Ｚ
ＣＡＳと遅延段２０１０からの遅延ロウアドレスストロ
ーブ信号ＺＲＡＳＤを受け、データ出力端子へのデータ
出力を禁止するすなわちデータ出力端子をハイインピー
ダンス状態に設定する信号を発生する第２の信号発生回
路２０１０と、遅延ロウアドレスストローブ信号ＺＲＡ
ＳＤ、コラムアドレスストローブ信号ＺＣＡＳ、ライト
イネーブル信号ＺＷＥおよび出力イネーブル信号ＺＯＥ
に従って出力バッファ活性化信号ＯＥＭを活性状態と
し、かつ第２の信号発生回路２０２０からの出力信号に
応答してこの出力バッファ活性化信号を非活性状態とす
る出力バッファ活性化信号発生部２０３０を含む。
【０２２１】第１の信号発生回路２０００は、アレイ活
性／プリチャージ制御部２０４０に含まれるアレイ制御
回路２０２へ与えられるビット線イコライズ／プリチャ
ージ信号ＢＬＥＱと、Ｘデコーダ２０６へ与えられるロ
ウデコーダイネーブル信号ＲＤＥを発生する。この第１
の信号発生回路２０００は、また図３に示すセンスアン
プを活性化する制御信号を発生してもよい。アレイ制御
回路２０２の具体的構成は図３に示されており、ここで
は、ビット線イコライズ／プリチャージ信号ＢＬＥＱに
応答して各ビット線対を所定電位（Ｖｃｃ／２）にプリ
チャージするためのプリチャージ／イコライズ回路のみ
が含まれるように示される。Ｘデコーダ２０６は、ロウ
デコーダイネーブル信号ＲＤＥの活性化時活性状態とさ
れ、図示しないＸアドレスバッファから与えられる内部
行アドレスをデコードし、対応のメモリアレイのブロッ
クの行を選択する。
【０２２２】出力バッファ活性化信号発生部２０３０か
らの出力バッファ活性化信号ＯＥＭは、図９に示す入出
力バッファ回路２０５に含まれる出力段２０５０へ与え
られる。この出力段２０５０は、図９に示す入出力バッ
ファにおいて、出力部の複合論理ゲート５３６，５３
７、ＮＡＮＤゲート５２２および５２７、ならびにＭＯ
Ｓトランジスタ５４７および５４８を含む。図９におい
ては、出力段２０５０に、出力バッファ活性化信号ＯＥ
Ｍの反転信号ＺＯＥＭが与えられる。信号ＯＥＭが活性
状態のハイレベルとされたとき、信号ＺＯＥＭが活性状
態のローレベルとされる。したがって論理的には等価で
あり、単に、出力バッファ活性化信号ＯＥＭからインバ
ータにより信号ＺＯＥＭを発生すればよい。次に、この
図３８に示す制御部の動作について、その動作波形図で
ある図３９を参照して説明する。
【０２２３】この半導体記憶装置は、信号ＺＲＡＳおよ
びＺＣＡＳ両者がともにハイレベルとされたときにデー
タ（入）出力端子ＤＱをハイインピーダンス状態に設定
する。すなわち、この半導体記憶装置は、パイプライン
バーストモードで動作する。
【０２２４】ロウアドレスストローブ信号ＺＲＡＳがロ
ーレベルの活性状態とされると、第１の信号発生回路２
０００がこのロウアドレスストローブ信号ＺＲＡＳの活
性化に従ってビット線イコライズ／プリチャージ信号Ｂ
ＬＥＱを非活性状態のローレベルとし、アレイ制御回路
２０２に含まれるビット線イコライズ／プリチャージ回
路に含まれるＭＯＳトランジスタをすべてオフ状態とす
る。次いでロウデコーダイネーブル信号ＲＤＥが活性状
態とされて、Ｘデコード２０６が行選択動作を実行す
る。
【０２２５】遅延段２０１０は、この外部ロウアドレス
ストローブ信号ＺＲＡＳを所定時間遅延して、遅延ロウ
アドレスストローブ信号ＺＲＡＳＤを出力する。出力バ
ッファ活性化信号発生部２０３０は、この遅延ロウアド
レスストローブ信号ＺＲＡＳＤに応答して活性化され
て、外部からの信号ＺＣＡＳ、ＺＷＥおよびＺＯＥに従
ってデータ出力モードが指定されたときに、所定のタイ
ミングで出力バッファ活性化信号ＯＥＭを活性状態のハ
イレベルとする。通常、出力バッファ活性化信号ＯＥＭ
の活性化は、データ読出時においては、コラムアドレス
ストローブ信号ＺＣＡＳの活性化に応答して行なわれる
（これについては後に詳細に説明する）。出力段２０５
０がこの出力バッファ活性化信号ＯＥＭの活性化に従っ
て、与えられたデータをデータ（入）出力端子ＤＱへ出
力する。
【０２２６】時刻Ｔ（図３４の時刻ｔ１８に対応）にお
いて、ロウアドレスストローブ信号ＺＲＡＳをハイレベ
ルとし、コラムアドレスストローブ信号ＺＣＡＳをロー
レベルとする。この信号ＺＲＡＳおよびＺＣＡＳの遷移
が同時点において生じても、遅延ロウアドレスストロー
ブ信号ＺＲＡＳＤは、活性状態のローレベルを維持す
る。したがってこの状態においては、第２の信号発生回
路２０２０は、まだ出力バッファ活性化信号ＯＥＭを非
活性状態とすることはなく、出力バッファ活性化信号発
生部２０３０は、この出力バッファ活性化信号ＯＥＭを
活性状態のハイレベルに維持する。コラムアドレススト
ローブ信号ＺＣＡＳがハイレベルへ変化すると、遅延ロ
ウアドレスストローブ信号ＺＲＡＳＤはハイレベルに立
上がっており、第２の信号発生回路２０２０は、このコ
ラムアドレスストローブ信号ＺＣＡＳおよび遅延ロウア
ドレスストローブ信号ＺＲＡＳＤ両者がハイレベルであ
るため、出力バッファ活性化信号ＯＥＭを非活性状態と
する信号を出力する。出力バッファ活性化信号発生部２
０３０は、この第２の信号発生回路２０２０からの信号
に応答して、出力バッファ活性化信号ＯＥＭを非活性状
態のローレベルとする。これにより、出力段２０５０
は、出力ハイインピーダンス状態とされ、データ（入）
出力端子ＤＱはハイインピーダンス状態（ＨｉＺ）の状
態となる。
【０２２７】したがって、パイプラインバーストモード
動作時において、４ビットのメモリセルデータが同時に
選択されたとき、３ビット目のデータＤｃが出力されて
いるときに、ロウアドレスストローブ信号ＺＲＡＳの立
上がりと同時にコラムアドレスストローブ信号ＺＣＡＳ
をローレベルとしても、このコラムアドレスストローブ
信号ＺＣＡＳに従って最後の４ビット目のデータＤｄが
確実に出力される。これにより、信号ＺＲＡＳの非活性
化タイミングを１クロックサイクル（外部クロック信号
ＣＬＯＣＫのサイクル）早くすることができ、高速アク
セスが可能となる。なお、ロウアドレスストローブ信号
ＺＲＡＳが非活性状態とされると、ロウデコーダイネー
ブル信号ＲＤＥが非活性状態となり、選択行（ワード
線）の電位がローレベルとなってから、次いでビット線
イコライズ／プリチャージ信号ＢＬＥＱがハイレベルと
され、各ビット線対のプリチャージが実行される。メモ
リセルアレイの各ビット線対のプリチャージが行なわれ
ている状態を「アレイプリチャージ」状態と称し、この
プリチャージ状態から解放されてロウデコーダイネーブ
ル信号ＲＤＥが活性状態とされ、メモリセルアレイにお
いてワード線選択が行なわれている状態を「アレイ活性
化」状態と称す。
【０２２８】図４０は、図３８に示す制御部の具体的構
成を示す図である。図４０において、第１の信号発生回
路２０００は、ロウアドレスストローブ信号ＺＲＡＳを
受けるインバータ１０７と、インバータ１０７の出力信
号を受ける２段のカスケード接続されたインバータ１０
８および１０９と、インバータ１０８および１０９の出
力信号を受けるＮＡＮＤゲート１３２と、ＮＡＮＤゲー
ト１３２の出力信号を受けるインバータ１１０と、イン
バータ１１０の出力信号を受けるインバータ１１７と、
インバータ１１７の出力信号とロウアドレスストローブ
信号ＺＲＡＳを受けるＮＡＮＤゲート１３３と、ＮＡＮ
Ｄゲート１３３の出力信号を受けるインバータ１１８を
含む。インバータ１０８とインバータ１０９の間には、
ＭＯＳトランジスタで形成される遅延のためのキャパシ
タ１４１および１４２が設けられる。電源ノードに結合
されるキャパシタ１４１は、インバータ１０８の出力信
号の立下がり時にＭＯＳキャパシタとして作用し、キャ
パシタ１４２は、インバータ１０８の出力信号の立上が
り時にＭＯＳキャパシタとして作用する。インバータ１
０７〜１０９およびＮＡＮＤゲート１３２は、ロウアド
レスストローブ信号ＺＲＡＳの立下がり遅延回路として
作用する。
【０２２９】遅延段２０１０は、ロウアドレスストロー
ブ信号ＺＲＡＳを受けるインバータ１０３と、インバー
タ１０３の出力信号を受けるインバータ１０４と、イン
バータ１０３の出力信号を所定時間遅延するためのＭＯ
Ｓキャパシタで構成されるキャパシタ１３７および１３
８を含む。この遅延用のＭＯＳキャパシタ１３７および
１３８は、キャパシタ１４１および１４２と同様であ
り、また先の各部分の構成において示した遅延用キャパ
シタの構成と同じである。
【０２３０】第２の信号発生回路２０２０は、ライトイ
ネーブル信号ＺＷＥを受けるインバータ１０２と、イン
バータ１０２の出力信号と動作モード指定信号ＦＰと遅
延段２０１０からの遅延ロウアドレスストローブ信号Ｚ
ＲＡＳＤと外部からのコラムアドレスストローブ信号Ｚ
ＣＡＳを受ける複合論理ゲート１３４を含む。複合論理
ゲート１３４は、インバータ１０２の出力信号と動作モ
ード指定信号ＦＰと遅延ロウアドレスストローブ信号Ｚ
ＲＡＳＤを受けるＯＲゲートと、このＯＲゲートの出力
信号とコラムアドレスストローブ信号ＺＣＡＳを受ける
ＮＡＮＤゲートを含む構成と等価である。複合論理ゲー
ト１３４は、データ読出動作時においてかつパイプライ
ンバーストモード時においてコラムアドレスストローブ
信号ＺＣＡＳと遅延ロウアドレスストローブ信号ＺＲＡ
ＳＤがともにハイレベルとなったときを検出する機能を
備える。
【０２３１】出力バッファ活性化信号発生部２０３０
は、ライトイネーブル信号ＺＷＥとコラムアドレススト
ローブ信号ＺＣＡＳを受けるＮＯＲゲート１１９と、Ｎ
ＯＲゲート１１９の出力信号を受けるインバータ１００
と、コラムアドレスストローブ信号ＺＣＡＳと読出動作
指定信号ＲＥＡＤを受けるＮＯＲゲート１２０と、イン
バータ１００の出力信号を受けるＮＡＮＤゲート１２４
と、ＮＯＲゲート１２０の出力信号を受けるＮＡＮＤゲ
ート１２５と、ＮＡＮＤゲート１２５の出力信号を受け
るインバータ１０１を含む。ＮＡＮＤゲート１２４およ
び１２５は、それぞれの入力と出力部が交差結合され、
フリップフロップを構成する。インバータ１０１から、
データ書込動作を示す信号Ｗが出力される。
【０２３２】出力バッファ活性化信号発生部２０３０
は、さらに、インバータ１０１からの書込動作指示信号
Ｗと遅延ロウアドレスストローブ信号ＺＲＡＳＤを受け
るＮＯＲゲート１２１と、コラムアドレスストローブ信
号ＺＣＡＳを受けるインバータ１０５と、インバータ１
０５の出力信号を受けるインバータ１０６と、インバー
タ１０６の出力信号とコラムアドレスストローブ信号Ｚ
ＣＡＳを受けるＮＯＲゲート１２３と、ＮＯＲゲート１
２１の出力信号とＮＯＲゲート１２３の出力信号を受け
るＮＡＮＤゲート１３１と、ＮＡＮＤゲート１３１の出
力信号を所定時間遅延するとともに反転する３段のカス
ケード接続されたインバータ１１１，１１２および１１
３と、インバータ１１３の出力信号とＮＡＮＤゲート１
３１の出力信号を受けるＮＡＮＤゲート１２９と、動作
モード指定信号ＦＰを受けるインバータ１１４と、イン
バータ１１４の出力信号とＮＡＮＤゲート１２９の出力
信号とＮＡＮＤゲート１２８の出力信号を受けるＮＡＮ
Ｄゲート１３０と、ＮＯＲゲート１２１の出力信号とＮ
ＡＮＤゲート１３０の出力信号を受けるＮＡＮＤゲート
１２８を含む。
【０２３３】インバータ１０５、キャパシタ１３９およ
び１３０、およびインバータ１０６、およびＮＯＲゲー
ト１２３は、コラムアドレスストローブ信号ＺＣＡＳの
立下がりのみを遅延させる立下がり遅延回路を構成す
る。インバータ１１１〜１１３およびＮＡＮＤゲート１
２９は、ＮＡＮＤゲート１３１の出力信号の立上がりに
応答してワンショットのパルス信号を発生する。ＮＡＮ
Ｄゲート１２８および１３０は、フリップフロップを構
成する。
【０２３４】出力バッファ活性化信号発生部２０３０
は、さらに、コラムアドレスストローブ信号ＺＣＡＳと
ＮＡＮＤゲート１２８の出力信号とＮＡＮＤゲート１２
７の出力信号とを受ける複合論理ゲート１３６と、コラ
ムアドレスストローブ信号ＺＣＡＳとＮＡＮＤゲート１
２８の出力信号とＮＡＮＤゲート１２６の出力信号とを
受ける複合論理ゲート１３５を含む。ＮＡＮＤゲート１
２６は、複合論理ゲート１３４の出力信号と複合論理ゲ
ート１３５の出力信号とを受ける。ＮＡＮＤゲート１２
７は、複合論理ゲート１３６の出力信号と複合論理ゲー
ト１３４の出力信号と、インバータ１１５を介して与え
られる出力イネーブル信号ＺＯＥとを受ける。複合論理
ゲート１３５は、コラムアドレスストローブ信号ＺＣＡ
ＳとＮＡＮＤゲート１２８の出力信号を受けるＯＲゲー
トと、ＯＲゲートの出力信号とＮＡＮＤゲート１２６の
出力信号を受けるＮＡＮＤゲートを含む構成と等価であ
る。複合論理ゲート１３６は、コラムアドレスストロー
ブ信号ＺＣＡＳとＮＡＮＤゲート１２８の出力信号とを
受けるＯＲゲートと、このＯＲゲートの出力信号とＮＡ
ＮＤゲート１２７の出力信号とを受けるＮＡＮＤゲート
を含む構成と等価である。
【０２３５】ＮＡＮＤゲート１２７から出力バッファ活
性化信号ＺＯＥＭが出力され、このＮＡＮＤゲート１２
７の出力信号を受けるインバータ１１６から出力バッフ
ァ活性化信号ＯＥＭが出力される。ＮＡＮＤゲート１２
６の出力信号は、一方入力に動作モード指定信号ＦＰを
受けるＮＯＲゲート１２２の他方入力へ与えられる。こ
のＮＯＲゲート１２２から読出動作指定信号ＲＥＡＤが
出力される。次に動作について説明する。
【０２３６】まず動作モード指定信号ＦＰがハイレベル
であり、高速ページモードが指定されている場合のデー
タ読出時の動作を図４１に示す動作波形図を参照して説
明する。データ読出時においては、ライトイネーブル信
号ＺＷＥはハイレベルにある。ロウアドレスストローブ
信号ＺＲＡＳがハイレベルのとき、インバータ１１０の
出力信号がローレベルであり、信号ＢＬＥＱがハイレベ
ル、信号ＲＤＥがローレベルである。
【０２３７】ロウアドレスストローブ信号ＺＲＡＳがロ
ーレベルに立下がると、ビット線イコライズ／プリチャ
ージ信号ＢＬＥＱがローレベルへ立下がり、ロウデコー
ダイネーブル信号ＲＤＥは、インバータ１０７〜１０
９、キャパシタ１４１および１４２、ならびにＮＡＮＤ
ゲート１３２およびインバータ１１０の経路が与える遅
延時間が経過した後にハイレベルに立上がる。これによ
り、メモリセルアレイにおいて、与えられた行アドレス
信号に従って行選択動作が実行される。一方、遅延ロウ
アドレスストローブ信号ＺＲＡＳＤは、遅延段２０１０
の有する遅延時間が経過した後にローレベルに立下が
る。今、動作モード指定信号ＦＰがハイレベルであるた
め、複合論理ゲート１３４は、コラムアドレスストロー
ブ信号ＺＣＡＳを反転するインバータとして機能する。
同様、ＮＡＮＤゲート１３０は、出力信号がハイレベル
に固定され、ＮＡＮＤゲート１２８がインバータとして
機能する。信号ＲＥＡＤはローレベルに固定されるた
め、ＮＯＲゲート１２０がインバータとして機能する。
データ読出時、ライトイネーブル信号ＺＷＥはハイレベ
ルであり、ＮＯＲゲート１１９の出力信号はローレベル
である。したがって、信号Ｗはローレベルに維持され
る。遅延ロウアドレスストローブ信号ＺＲＡＳＤを受け
るＮＯＲゲート１２１が、したがってインバータとして
機能する。遅延ロウアドレスストローブ信号ＺＲＡＳＤ
がローレベルに立下がると、ＮＡＮＤゲート１２８は、
その両入力がハイレベルとなり、ノードＮ３ａの電位が
ハイレベルからローレベルに立下がる。このノードＮ３
ａの電位は、遅延ロウアドレスストローブ信号ＺＲＡＳ
Ｄがハイレベルに立上がるまで維持される。
【０２３８】コラムアドレスストローブ信号ＺＣＡＳが
ローレベルに立下がると、ノードＮ４ａ上の電位がハイ
レベルとなり、また複合論理ゲート１３６の出力信号が
ハイレベルとなり、ＮＡＮＤゲート１２７からの出力信
号がローレベルとなり、出力バッファ活性化信号ＯＥＭ
がハイレベルとなる。コラムアドレスストローブ信号Ｚ
ＣＡＳがハイレベルに立上がると、ノードＮ４ａ上の電
位がローレベルとなり、ＮＡＮＤゲート１２７の出力信
号がハイレベルとなり、出力バッファ活性化信号ＯＥＭ
がローレベルとされる。
【０２３９】すなわち、高速ページモード時において
は、出力バッファ活性化信号ＯＥＭは、コラムアドレス
ストローブ信号ＺＣＡＳの非活性化の移行に応答して非
活性状態とされる。信号ＺＲＡＳがローレベルの活性状
態の間、ロウデコーダイネーブル信号ＲＤＥがハイレベ
ルの活性状態を維持する。選択された行（ワード線）に
接続されるメモリセルのデータが外部から与えられる列
アドレスに従って順次選択される。
【０２４０】ビット線イコライズ／プリチャージ信号Ｂ
ＬＥＱは、ロウアドレスストローブ信号ＺＲＡＳがハイ
レベルの非活性状態とされてから、インバータ１１０お
よび１１７および１０７が与える遅延時間が経過した後
にハイレベルに復帰する。選択状態とされたワード線が
確実に非選択状態とされた後にビット線のイコライズ／
プリチャージ動作が行なわれるようにするためである
（選択メモリセルのデータ破壊を防止するため）。
【０２４１】データ書込時においては、信号ＺＷＥおよ
びＺＣＡＳがともにローレベルとなると、信号Ｗがハイ
レベルとなり、ＮＯＲゲート１２１の出力信号がローレ
ベルとされる。これにより、ＮＡＮＤゲート１２８の出
力信号がハイレベルとなり、複合論理ゲート１３６の出
力信号がハイレベルとなる。データ書込動作時において
は、出力イネーブル信号ＺＯＥはハイレベルであり、イ
ンバータ１１５の出力信号がローレベルであり、ＮＡＮ
Ｄゲート１２７の出力信号はローレベルに固定される。
したがって、データ書込動作時においては、出力バッフ
ァ活性化信号ＯＥＭは、出力イネーブル信号ＺＯＥによ
り非活性状態のローレベルに固定される。
【０２４２】次に、図４２を参照して、動作モード指定
信号ＦＰがローレベルに設定されるパイプラインバース
トモード時のデータ読出動作について説明する。
【０２４３】ロウアドレスストローブ信号ＺＲＡＳがハ
イレベルのとき、ビット線プリチャージ／イコライズ信
号ＢＬＥＱがハイレベルにあり、ロウデコーダイネーブ
ル信号ＲＤＥがローレベルにある。また出力バッファ活
性化信号ＯＥＭもローレベルにある。
【０２４４】時刻ｔ１において、ロウアドレスストロー
ブ信号ＺＲＡＳがローレベルに立下がると、まずビット
線イコライズ／プリチャージ信号ＢＬＥＱがローレベル
となり、続いてロウデコーダイネーブル信号ＲＤＥがハ
イレベルとなる。データ読出動作時においては、信号Ｗ
は、ローレベルである。ライトイネーブル信号ＺＷＥを
受けるインバータ１０２の出力信号がローレベル、動作
モード指定信号ＦＰがローレベルである。ロウアドレス
ストローブ信号ＺＲＡＳがローレベルに立下がって所定
時間が経過し、遅延ロウアドレスストローブ信号ＺＲＡ
ＳＤがローレベルとなると、複合論理ゲート１３４から
のノードＮ４ａ上に与えられる信号がハイレベルとな
る。ノードＮ４ａ上の電位は、信号ＺＲＡＳおよびＺＣ
ＡＳがともにハイレベルとなるまでハイレベルを維持す
る。
【０２４５】時刻ｔ２において、コラムアドレスストロ
ーブ信号ＺＣＡＳがローレベルとなると、インバータ１
０５、および１０６と、ＮＯＲゲート１２３とキャパシ
タ１３９および１３０と、ＮＡＮＤゲート１３１の有す
る遅延時間が経過した後、ノードＮ１ａの電位がローレ
ベルに立下がる。
【０２４６】時刻ｔ７において、コラムアドレスストロ
ーブ信号ＺＣＡＳがハイレベルに立上がると、ＮＯＲゲ
ート１２３の出力信号がローレベルとなり、ノードＮ１
ａの電位がハイレベルへ立下がる。ここで、インバータ
１０５、１０６、およびＮＯＲゲート１２３は、コラム
アドレスストローブ信号ＺＣＡＳの立下がりを遅らせか
つその信号電位を反転する機能を備えている。このノー
ドＮ１ａ上の信号電位の立上がりに応答して、インバー
タ１１１〜１１３が有する遅延時間の間、ＮＡＮＤゲー
ト１２９からのノードＮ２ａ上に与えられる信号がロー
レベルに立下がる。これにより、ＮＡＮＤゲート１３０
の出力信号がこの所定期間ハイレベルとなる（インバー
タ１１４の出力信号はハイレベル）。ＮＯＲゲート１２
１の出力信号は既に遅延ロウアドレスストローブ信号Ｚ
ＲＡＳＤの活性化（ローレベル）に従ってハイレベルに
ある。したがってＮＡＮＤゲート１２８からノードＮ３
ａに与えられる信号がローレベルに立下がる（時刻ｔ
７）。このとき、コラムアドレスストローブ信号ＺＣＡ
Ｓはハイレベルであり、複合論理ゲート１３６の出力信
号は変化せず、ローレベルを維持している。
【０２４７】時刻ｔ３において、コラムアドレスストロ
ーブ信号ＺＣＡＳがローレベルになると、複合論理ゲー
ト１３６の出力信号がハイレベルとなり、ＮＡＮＤゲー
ト１２７から出力される信号ＺＯＥＭがローレベル、イ
ンバータ１１６から出力される出力バッファ活性化信号
ＯＥＭがハイレベルとされる。時刻ｔ８において、コラ
ムアドレスストローブ信号ＺＣＡＳがハイレベルに立上
がると、先に説明したように、パイプラインバーストモ
ードにおいて、内部列アドレスが確定し、列選択が行な
われ、最初に時刻ｔ２において与えられた列アドレスＣ
１により指定されたメモリセルのデータＤ１が出力され
る。以降、時刻ｔ４およびｔ５においてコラムアドレス
ストローブ信号ＺＣＡＳをローレベルとすると、ノード
Ｎ１ａの電位がローレベルとされ、コラムアドレススト
ローブ信号ＺＣＡＳが時刻ｔ９およびｔ１０においてハ
イレベルとされることによりノードＮ２ａ上の電位が所
定期間ローレベルとされる。この間、複合論理ゲート１
３６および１２７はフリップフロップを構成しており、
複合論理ゲート１３６の出力信号がハイレベルに固定さ
れており、出力バッファ活性化信号ＯＥＭはハイレベル
の状態を維持する。
【０２４８】時刻ｔ６において、ロウアドレスストロー
ブ信号ＺＲＡＳをハイレベルとし、コラムアドレススト
ローブ信号ＺＣＡＳをローレベルとする。ＮＯＲゲート
１２３からの出力信号は、このコラムアドレスストロー
ブ信号ＺＣＡＳが立下がってから所定時間経過後にハイ
レベルとされる。一方、ＮＯＲゲート１２１の出力信号
は、遅延ロウアドレスストローブ信号ＺＲＡＳＤがハイ
レベルとなるとローレベルとなる。このＮＯＲゲート１
２１の出力信号のローレベルの立下がりにより、ＮＡＮ
Ｄゲート１２８の出力信号、すなわちノードＮ３ａの電
位がハイレベルになる。
【０２４９】一方、ノードＮ１ａは、ＮＡＮＤゲート１
３１がその両入力のローレベルの信号を受けており、ハ
イレベルを維持する。一方、複合論理ゲート１３４にお
いては、遅延ロウアドレスストローブ信号ＺＲＡＳＤが
ハイレベルとなる前にコラムアドレスストローブ信号Ｚ
ＣＡＳがローレベルとされており、ノードＮ４ａ上の電
位はハイレベルを維持する。したがって、ＮＡＮＤゲー
ト１２７の出力信号は変化せず、ローレベルを維持す
る。４ビット目のデータＤ４が時刻ｔ１１において読出
された後、時刻ｔ１２においてコラムアドレスストロー
ブ信号ＺＣＡＳをハイレベルとすると、ノードＮ４ａ上
の電位がローレベルに立下がり、応じてＮＡＮＤゲート
１２７の出力信号がハイレベルに立上がり、出力バッフ
ァ活性化信号ＯＥＭが非活性状態のローレベルとなる。
【０２５０】上述のように、遅延ロウアドレスストロー
ブ信号ＺＲＡＳＤを、出力バッファ活性化信号ＯＥＭを
非活性状態とする信号を発生する複合論理ゲート１３４
へ与えているため、図４２に示す時刻ｔ６において、コ
ラムアドレスストローブ信号ＺＣＡＳをローレベルと
し、かつ同時にロウアドレスストローブ信号ＺＲＡＳを
ハイレベルとしても、コラムアドレスストローブ信号Ｚ
ＣＡＳが遅延ロウアドレスストローブ信号ＺＲＡＳＤの
立上がりよりも先にローレベルとなるため、出力バッフ
ァ活性化信号ＯＥＭは活性状態を維持し、データ（入）
出力端子ＤＱがハイインピーダンス状態となるのを防止
することができる。
【０２５１】なお、読出モード信号ＲＥＡＤは、このパ
イプラインバーストモード時においては、ＮＡＮＤゲー
ト１２６の出力信号を反転して得られる。ノードＮ４ａ
上の電位がローレベルのとき、読出指示信号ＲＥＡＤは
ローレベルにある。この状態において、ノードＮ３ａが
ローレベルにあり、かつコラムアドレスストローブ信号
ＺＣＡＳがハイレベルとなると、ＮＡＮＤゲート１２６
の出力信号がローレベルとなり、読出モード指示信号Ｒ
ＥＡＤがハイレベルとなる。すなわちデータ読出モード
において、コラムアドレスストローブ信号ＺＣＡＳがハ
イレベルのとき、実際に内部でデータの読出が行なわれ
る期間読出モード指示信号ＲＥＡＤがハイレベルとさ
れ、信号Ｗはその間ローレベルに固定される。
【０２５２】書込動作時においては、信号ＺＷＥおよび
ＺＣＡＳがともにローレベルとされると、信号Ｗがハイ
レベルとなる（信号ＲＥＡＤがローレベル）。このとき
ＮＯＲゲート１２１の出力信号がローレベルとなり、Ｎ
ＡＮＤゲート１２８の出力信号、すなわちノードＮ３ａ
の電位がハイレベルに固定される。複合論理ゲート１３
４の出力信号はコラムアドレスストローブ信号ＺＣＡＳ
の状態に従って変化する。出力イネーブル信号ＺＯＥが
ハイレベルにあれば、ＮＡＮＤゲート１２７の出力信号
はローレベルに維持される（コラムアドレスストローブ
信号ＺＣＡＳの状態にかかわらず）。出力イネーブル信
号ＺＯＥがローレベルにありかつライトイネーブル信号
ＺＷＥがローレベルとされると、ＮＡＮＤゲート１２７
の出力信号はコラムアドレスストローブ信号ＺＣＡＳに
従って変化する。いわゆるリードモデファイライト動作
を実現することができる。
【０２５３】［全体の動作］図４３は、パイプラインバ
ーストモード動作時における半導体記憶装置の全体とし
ての動作を示すシーケンスチャートである。時刻ｔ１に
おいて、ロウアドレスストローブ信号ＺＲＡＳがローレ
ベルの活性状態とされ、そのときに与えられていたアド
レスＲ１が行アドレス信号として取込まれる。ビット線
イコライズ／プリチャージ信号ＢＬＥＱがローレベルと
され、またロウデコーダイネーブル信号ＲＤＥがハイレ
ベルの活性状態とされる。
【０２５４】時刻ｔ２において、コラムアドレスストロ
ーブ信号ＺＣＡＳがローレベルの活性状態とされ、制御
信号φＣＡが所定期間ハイレベルとされる。そのときに
外部から与えられていたアドレス信号Ｃ１が列アドレス
信号として取込まれ、内部ラッチアドレスＡＬ〈１：
０〉として列アドレスＣ１がラッチされる。時刻ｔ７に
おいて、コラムアドレスストローブ信号ＺＣＡＳがハイ
レベルに立上がると、この取込まれた列アドレスＡＬ
〈１：０〉が内部でさらにラッチされて内部列アドレス
ＣＡ〈１：０〉が出力される。このときまた、取込まれ
た列アドレスＣ１に従って内蔵のカウンタに従ってカウ
ンタアドレスＢ〈１：０〉、したがって次の列アドレス
Ｃ２が生成される。
【０２５５】時刻ｔ３において、コラムアドレスストロ
ーブ信号ＺＣＡＳがローレベルとされると、制御信号φ
ｃｃがハイレベルとなり、列アドレスＣ２が転送され、
ラッチ列アドレスＡＬ〈１：０〉がカウンタアドレスＣ
２となる。最初の時刻ｔ２において取込まれた列アドレ
スに従って列選択動作が実行され、時刻ｔ７において活
性状態とされたプリアンプイネーブル信号ＰＡＥによ
り、入出力バッファ回路にまで、この選択されたメモリ
セルのデータが転送される。時刻ｔ３において、データ
転送指示信号ＤＴが活性状態となり、この列アドレスＣ
１により指定されたメモリセルのデータが出力され、時
刻ｔ４において確定状態とされる。時刻ｔ４において
は、また制御信号φｃｃが活性状態とされ、内部での列
アドレスＢ〈１：０〉の発生および内部列アドレスＣＡ
〈１：０〉の転送が行なわれる。内部列アドレスＣ２に
従ってプリアンプイネーブル信号ＰＡＥにより、対応の
メモリセルのデータが読出されて入出力バッファ回路へ
転送される。時刻ｔ４におけるデータ転送指示信号ＤＴ
の活性化に応答して、この内部列アドレスＣ２により指
定されたメモリセルデータが入出力バッファ回路から出
力される（時刻ｔ９）、次いで時刻ｔ５において確定状
態とされる。
【０２５６】時刻ｔ５においては、再びコラムアドレス
ストローブ信号ＺＣＡＳがローレベルとなり、内部での
列アドレスの生成および転送が実行され、内部列アドレ
スＣ３に従ったメモリセルデータ（入出力回路）の選択
が行なわれ、入出力バッファ回路において時刻ｔ５にお
いてデータ転送指示信号ＤＴが活性状態とされ、時刻ｔ
１０からこの列アドレスＣ３に対応するメモリセルのデ
ータＤ３が出力される。
【０２５７】時刻ｔ６において、ロウアドレスストロー
ブ信号ＺＲＡＳをハイレベルとし、コラムアドレススト
ローブ信号ＺＣＡＳをローレベルとする。先に説明した
ように、ロウアドレスストローブ信号ＺＲＡＳの遅延信
号を用いて出力ハイインピーダンスをするか否かの判別
が行なわれており、出力バッファ活性化信号ＯＥＭはハ
イレベルを維持する。したがって、時刻ｔ１０において
内部列アドレスＣ４により指定されたメモリセルのデー
タの増幅がプリアンプイネーブル信号ＰＡＥに従って行
なわれ、次いで入出力バッファ回路においてデータ転送
指示信号ＤＴにより、データ入出力端子ＤＱへのこの内
部列アドレスＣ４に対応するデータＤ４の出力が行なわ
れる。この時刻ｔ６においては、ロウアドレスストロー
ブ信号ＺＲＡＳの立上がりに応答して、ロウデコーダイ
ネーブル信号ＲＤＥがローレベルとされる。一方、ビッ
ト線イコライズ／プリチャージ信号ＢＬＥＱは、ワード
線およびコラム選択線が非活性状態とされた後に活性化
されて対応のビット線対のイコライズ／プリチャージ動
作を実行する（時刻ｔ１１）。メモリセルアレイ内にお
けるプリチャージ動作時においても、出力バッファ活性
化信号ＯＥＭは活性状態のハイレベルを維持しており、
データＤ４は出力される。
【０２５８】時刻ｔ１２においてコラムアドレスストロ
ーブ信号ＺＣＡＳをハイレベルとすると、ロウアドレス
ストローブ信号ＺＲＡＳおよびコラムアドレスストロー
ブ信号ＺＣＡＳがともにハイレベルとなり、出力バッフ
ァ活性化信号ＯＥＭがローレベルの非活性状態とされ
る。時刻ｔ１３において、ロウアドレスストローブ信号
ＺＲＡＳを活性状態のローレベルとすることができる。
ＲＡＳプリチャージ期間は２クロックサイクル（クロッ
ク信号ＣＬＯＣＫのサイクル）とする。この場合には、
ロウアドレスストローブ信号ＺＲＡＳに対するサイクル
時間ｔＲＣは、８クロックサイクルとなり、従来のよう
な構成と異なり、パイプラインバーストモード時におけ
る別の行へのアクセスを１クロックサイクル早くするこ
とができる。
【０２５９】［アドレスピンと内部パッドとの接続］図
４４は、マルチビットテストモード時における入出力回
路と内部データ読出バスとの接続態様を示す図である。
図４４において、同時に選択されたメモリセルＭＣａ〜
ＭＣｄの格納データＤａ〜Ｄｄがマルチビットテスト指
示信号ＭＢＴの活性化時ゲートＧＴを介して同時に読出
データバス線ＲＢＵＳ０およびＺＲＢＵＳ０に伝達され
る。この構成は、図６に示す構成において、ＮＯＲゲー
ト５５４によりビット選択信号ＺＺ０を無効とする構成
に対応する。マルチビットテストにおいては、メモリセ
ルに対し同一の論理のデータが書込まれる。メモリセル
ＭＣａ〜ＭＣｄの格納データＤａ〜Ｄｄにより、互いに
相補な論理のデータＤａ，ＺＤａ〜Ｄｄ，ＺＤｄが生成
される。マルチビットテストモード時においては、ゲー
トＧＴを介してデータＤａ〜Ｄｄが読出データバス線Ｒ
ＢＵＳ０へ伝達され、データＺＤａ〜ＺＤｄが読出デー
タバス線ＺＲＢＵＳ０へ伝達される。メモリセルＭＣａ
〜ＭＣｄが正常であれば、データＤａ〜Ｄｄの論理はす
べて同じであり、またデータＺＤａ〜ＺＤｄの論理もす
べて同じである。したがって、読出データバス線ＲＢＵ
Ｓ０およびＺＲＢＵＳ０の一方がハイレベルとなり、他
方がローレベルとなる。読出データバス線ＲＢＵＳ０お
よびＺＲＢＵＳ０上の信号電位をＮＯＲゲートでたとえ
ば構成されるテストゲートＴＥＧで判別する。読出デー
タバス線ＲＢＵＳ０およびＺＲＢＵＳ０の一方がハイレ
ベルであれば、テスト結果指示信号ＦＡＩＬは、ローレ
ベルであり、メモリセルＭＣａ〜ＭＣｄはすべて正常で
あると判別される。一方、メモリセルＭＣａ〜ＭＣｄの
うちに不良メモリセルが存在した場合、データＤａ〜Ｄ
ｄには、“０”と“１”とが混在し、また同様データＺ
Ｄａ〜ＺＤｄには、データ“０”および“１”が混在す
る。図６に示す構成から明らかなように、読出データバ
ス線ＺＲＢＵＳ０およびＲＢＵＳ０には、入出力回路が
マルチビットテストモード時においてはＮＡＮＤ接続さ
れる（読出データバス線充電用のｐチャネルＭＯＳトラ
ンジスタがすべてオフ状態）。したがって、メモリセル
ＭＣａ〜ＭＣｄに不良メモリセルが存在した場合、読出
データバス線ＲＢＵＳ０およびＺＲＢＵＳ０の電位はと
もにローレベルとなり、テストゲートＴＥＧから出力さ
れるテスト結果指示信号ＦＡＩＬがハイレベルとなり、
不良メモリセルの存在が知らされる。テスト時信号ＰＡ
Ｅｉは同時に選択状態とされる。
【０２６０】先の実施例において説明したように、１６
Ｍビットの半導体記憶装置においては、この同時に選択
状態とするメモリセルからのメモリセルの指定が、最下
位列アドレスビットＣＡ〈１：０〉により行なわれる。
テストモード時においては、列アドレスビットＣＡ
〈１：０〉がすべて選択状態とされる（縮退アドレスと
称す）。したがって高速ページモードおよびパイプライ
ンバーストモードいずれのモードでも動作可能な半導体
記憶装置を同一半導体チップ上に実現することができ
る。
【０２６１】図４５は、６４ＭビットＤＲＡＭの１つの
メモリアレイの構成を示す図である。このメモリアレイ
ＭＡ０は、実質的に図２に示すメモリアレイの構成と同
じであるが、以下の点で異なる。このメモリアレイＭＡ
０は、１６Ｍビットの記憶容量を備える。このメモリア
レイＭＡ０に含まれる４つのアレイブロックＭＢ♯０〜
ＭＢ♯４の各々は、４Ｍビットの記憶容量を備える。ア
レイブロックＭＢ♯０〜ＭＢ♯３の各々は、２０４８行
（２Ｋ行）・２０４８列（２Ｋ列）に配置されたメモリ
セルを含む。この場合、パイプラインバーストモード動
作を行なう半導体記憶装置において、１６Ｍビット半導
体記憶装置において用いられたアドレスカウンタ（４ビ
ット連続選択のためのカウンタ）をそのまま利用するた
め、以下のようなアドレスの割当が行なわれる。すなわ
ち、Ｙデコーダ２０３へは、列アドレスビットＣＡ〈１
０：２〉が与えられる。Ｘデコーダ２０６へは、行アド
レスビットＲＡ〈１０：０〉が与えられる。アレイブロ
ックＭＢ♯０〜ＭＢ♯３から１つのアレイブロックを選
択するためのブロック選択信号ＢＳ０〜ＢＳ３を発生す
るために、行アドレスビットＲＡ〈１２：１１〉が用い
られる。
【０２６２】入出力回路２０４へは、２ビット列アドレ
スＣＡ〈１：０〉が用いられる。ただしここでは、×４
ビットの構成を意図する。しかしながら先に図６２にお
いて説明したように、６４ＭビットＤＲＡＭにおいて
は、縮退アドレスには、列アドレスビットＣＡ〈１：
０〉とは異なる列アドレスビットが用いられている。高
速ページモード動作時においては、この標準化された縮
退アドレスを用いて同時に必要とされる数のメモリセル
を選択する構成を利用することができる。高速ページモ
ード動作を実現するためには、この標準化された縮退ア
ドレスに従って複数のメモリセルを同時に選択状態とし
ても問題は生じない（メモリセルは、すべて外部列アド
レスにより指定される）。しかしながら、パイプライン
バーストモード時において、カウンタアドレスとしてビ
ットＣＡ〈１：０〉を用いると、パイプラインバースト
モードと高速ページモードとを備える半導体記憶装置を
同一半導体チップに形成することはできない（アドレス
ピンが異なり、ピンの互換性が損なわれる）。
【０２６３】図４６に示すように、×４ビットかつ８Ｋ
リフレッシュの半導体記憶装置において、高速ページモ
ードにおいては、入出力回路ＩＯａ−ＩＯｄへ与えられ
る縮退アドレスはＣＡ〈１０：８〉である。８ビットの
メモリセルが同時に選択されて１ビットのデータに縮退
されてメモリセルの良／不良が判別される。一方、この
×８ビット８Ｋリフレッシュの半導体記憶装置において
パイプラインバーストモードを行なう場合には、縮退ア
ドレスはＣＡ〈８〉およびＣＡ〈１：０〉とする必要が
ある。カウンタアドレスは内部列アドレスビットＣＡ
〈１：０〉を出力する。メモリアレイＭＡの１つのメモ
リブロックＭＢ♯０に同時に選択された８ビットのメモ
リセルのうち、４ビットのメモリセルをアドレスビット
ＣＡ〈８〉で指定し、残りの４ビットをこのカウンタア
ドレスＣＡ〈１：０〉に従って順次選択する。
【０２６４】また図４７に示すように、×８ビット８Ｋ
リフレッシュにおいては、メモリアレイＭＡａおよびＭ
Ａｂそれぞれにおいて、１つのメモリブロックＭＢが選
択され、選択されたメモリブロックにおいて４ビットの
メモリセルデータが、マルチビットテストモード時にお
いて１ビットのデータに縮退される。この場合、高速ペ
ージモードにおいては、入出力回路ＩＯａ〜ＩＯｈへ与
えられるアドレスはＣＡ〈９：８〉であり、この列アド
レスビットＣＡ〈９：８〉が縮退アドレスとなる。一
方、パイプラインバーストモード時においては、カウン
タアドレスはＣＡ〈１：０〉であり、この列アドレスビ
ットＣＡ〈１：０〉が縮退アドレスとなる。
【０２６５】半導体記憶装置が１６ＭビットＤＲＡＭの
場合、外部の中央処理装置（ＣＰＵ）は、列アドレスビ
ットＣＡ〈１：０〉によりバーストモードでアクセスす
ることができる。一方、６４ＭビットＤＲＡＭにおいて
も、この列アドレスビットＣＡ〈１：０〉によりバース
トモードでアクセスすることができる必要がある（半導
体記憶装置の互換性を維持するため）。同一の半導体チ
ップ上でパイプラインバーストモードと高速ページード
とを実現するために、カウンタアドレスとして標準化さ
れた縮退アドレスを用いると以下の問題が生じる。
【０２６６】たとえば、ある半導体記憶装置のカウンタ
アドレスがＡ〈１０：９〉であり、別の半導体記憶装置
のカウンタアドレスがＡ〈１：０〉の場合、列アドレス
ビットＡ〈８：０〉が同じであり、列アドレスビットＡ
〈１０：９〉が異なるアドレスのデータをアクセスする
場合、一方の半導体記憶装置は、バーストモードでアク
セスすることができ、高速アクセスが可能であるが、他
方の半導体記憶装置は、バーストモードでアクセスする
ことができない。そこで、高速ページモードおよびパイ
プラインバーストモード両動作モードを列半導体チップ
上に実現することができ、かつカウンタアドレスとして
ＣＡ〈１：０〉を用いることのできる方法について説明
する。
【０２６７】図４８は、８Ｋリフレッシュの６４Ｍビッ
トＤＲＡＭ（半導体記憶装置）のアドレス入力ピン端子
と半導体記憶装置のアドレス入力用パッドの接続態様を
示す図である。
【０２６８】図４８（Ａ）においては、８Ｋリフレッシ
ュサイクルならびに×４ビットおよび×８ビット構成の
高速ページモードで動作する半導体記憶装置のアドレス
入力ピン端子とアドレス入力パッドとの接続対応を示す
図である。半導体チップＣＨの中央部分には、アドレス
入力パッドＰ０〜Ｐ１２が一列に整列して配置される。
このアドレス入力パッドを半導体チップＣＨの中央部に
一列に整列して配置する方法は、いわゆるリードフレー
ムが半導体チップの中央部付近まで延在する「ＬＯＣ構
造」のリードフレームを利用する。ただし図４８におい
てはアドレス入力ピンとアドレス入力パッドのみを示
し、他の構成は示していない。図４８（Ａ）において、
半導体チップＣＨの一方側に、アドレス入力ピン端子Ａ
０〜Ａ５が配置され、半導体チップＣＨの他方側にアド
レス入力ピン端子Ａ６〜Ａ１２が配置される。半導体チ
ップＣＨの中央部に配置されるアドレス入力パッドにつ
いて、アドレス入力パッドＰ１２〜Ｐ８がこの順序で配
置され、次いでアドレス入力パッドＰ０〜Ｐ３が配置さ
れ、次いでアドレス入力パッドＰ７、Ｐ４、Ｐ６および
Ｐ５の順に配置される。このアドレス入力ピン端子およ
びアドレス入力パッドの配置順序は単なる一例であり、
他の配置順序が用いられてもよい。
【０２６９】アドレス入力ピン端子Ａ０〜Ａ５はアドレ
ス入力パッドＰ０〜Ｐ５にボンディングワイヤＢＷによ
りそれぞれ接続される。同様に、アドレス入力ピン端子
Ａ６〜Ａ１２も、それぞれアドレス入力パッドＰ６〜Ｐ
１２にそれぞれ接続される。アドレス入力パッドＰ０〜
Ｐ１２からその半導体記憶装置におけるアドレス入力バ
ッファへアドレス信号が伝達される。縮退アドレスは×
４ビット構成ではＣＡ〈１０：８〉、×８ビットではＣ
Ａ〈９：８〉である。
【０２７０】図４８（Ｂ）に示すように、８Ｋリフレッ
シュサイクルを有する×８ビットの半導体記憶装置をパ
イプラインバーストモードで動作させる場合には、この
図４８（Ａ）に示すアドレス入力ピン配置およびアドレ
ス入力パッド配置を有する半導体記憶装置において以下
のような接続が行なわれる。アドレス入力ピン端子Ａ０
およびＡ１がアドレス入力パッドＰ９およびＰ８にそれ
ぞれボンディングワイヤＢＷを介して接続される。アド
レス入力ピン端子Ａ２〜Ａ５は、アドレス入力パッドＰ
２〜Ｐ５にそれぞれ接続される。アドレス入力パッドＰ
６およびＰ７は、アドレス入力ピン端子Ａ６およびＡ７
に接続される。アドレス入力ピン端子Ａ８およびＡ９が
アドレス入力パッドＰ１およびＰ０にそれぞれ接続され
る。アドレス入力ピン端子Ａ１０〜Ａ１２は、それぞれ
アドレス入力パッドＰ１０〜Ｐ１２に接続される。
【０２７１】この場合、縮退アドレスは、列アドレスビ
ットＡ９およびＡ８である。パイプラインバーストモー
ド時においてのカウンタアドレスは、アドレス入力パッ
ドＰ８およびＰ９に与えられるアドレスに従って発生さ
れる。したがって、カウンタアドレスとして縮退アドレ
スを利用することができる。アドレスＡ〈１：０〉を用
いるため、１６ＭビットＤＲＡＭのカウンタアドレスと
互換性を維持することができる（外部列アドレスビット
が同じ）。
【０２７２】図４８（Ｃ）に示すように、８Ｋリフレッ
シュサイクルを有する×４ビット構成のパイプラインバ
ーストモードで動作する半導体記憶装置においては、以
下の接続が行なわれる。アドレス入力ピン端子Ａ０およ
びＡ１がアドレス入力パッドＰ１０およびＰ９にそれぞ
れボンディングワイヤＢＷを介して接続される。アドレ
ス入力ピン端子Ａ２〜Ａ５は、それぞれアドレス入力パ
ッドＰ２〜Ｐ５にボンディングワイヤを介して接続され
る。アドレス入力ピン端子Ａ６およびＡ７は、アドレス
入力パッドＰ６およびＰ７に接続される。アドレス入力
ピン端子Ａ８およびＡ９が、アドレス入力パッドＰ１お
よびＰ０に接続される。アドレス入力ピン端子Ａ１０
が、アドレス入力パッドＰ８に接続され、アドレス入力
ピン端子Ａ１１およびＡ１２がそれぞれアドレス入力パ
ッドＰ１１およびＰ１２に接続される。外部からの列ア
ドレスビットＡ〈１：０〉をアドレス入力パッドＰ９お
よびＰ１０に与えることにより、カウンタアドレスＡ
〈１：０〉を縮退アドレスとして利用することができ
る。
【０２７３】図４９（Ａ）は４Ｋリフレッシュサイクル
を有する×８ビットおよび×４ビット構成の高速ページ
モードで動作する半導体記憶装置のアドレス入力ピン端
子とアドレス入力パッドとの接続を示す図である。この
４Ｋリフレッシュサイクルを有する半導体記憶装置にお
いては、アドレス入力ピン端子Ａ１２は利用されない
（ノーコネクションＮＣ）。高速ページモード時におい
ては、アドレス入力ピン端子Ａ０〜Ａ５およびＡ６〜Ａ
１０はそれぞれアドレス入力パッドＰ０〜Ｐ１１にそれ
ぞれ接続される。アドレスピン端子Ａ１２が用いられな
い場合は、行アドレスビットが１ビット少なくなり、一
方、列アドレスビットが１ビット増加するためである。
縮退アドレスは×４ビットに対してＣＡ〈１０：９〉で
あり、×８ビットではＣＡ〈１１：９〉である。
【０２７４】図４９（Ｂ）は、パイプラインバーストモ
ードで動作する４Ｋリフレッシュサイクルの×８ビット
構成を備えるＤＲＡＭのアドレス入力ピン端子とアドレ
ス入力パッドとの接続を示す図である。図４９（Ｂ）に
おいては、アドレス入力ピン端子Ａ０およびＡ１が、ア
ドレス入力パッドＰ１０およびＰ９に接続され、アドレ
ス入力ピン端子Ａ２〜Ａ５が、アドレス入力パッドＰ２
〜Ｐ５に接続される。アドレス入力ピン端子Ａ６および
Ａ７はアドレス入力パッドＰ６およびＰ７に接続され
る。アドレス入力ピン端子Ａ８およびＡ９がアドレス入
力パッドＰ１およびＰ０にそれぞれ接続される。アドレ
ス入力ピン端子Ａ１０がアドレス入力パッドＰ８に接続
され、アドレス入力ピン端子Ａ１１がアドレス入力パッ
ドＰ１１に接続される。この場合、内部での縮退アドレ
スはＣＡ１０およびＣＡ９であり、カウンタアドレスＡ
〈１：０〉として、この縮退アドレスを利用することが
できる。
【０２７５】図４９（Ｃ）はパイプラインバーストモー
ドで動作する４Ｋリフレッシュサイクルを有する×４ビ
ット構成の６４ＭビットＤＲＡＭのアドレス入力ピン端
子とアドレス入力パッドとの接続を示す図である。アド
レス入力ピン端子Ａ０およびＡ１が、アドレス入力パッ
ドＰ１１およびＰ１０に接続される。アドレス入力ピン
端子Ａ２〜Ａ５が、アドレス入力パッドＰ２〜Ｐ５にそ
れぞれ接続される。アドレス入力ピン端子Ａ６およびＡ
７が、アドレス入力パッドＰ６およびＰ７にそれぞれ接
続される。アドレス入力ピン端子Ａ８が、アドレス入力
パッドＰ１に接続され、アドレス入力ピン端子Ａ９が、
アドレス入力パッドＰ０に接続され、アドレス入力ピン
端子Ａ１０が、アドレス入力パッドＰ８に接続され、ア
ドレス入力ピン端子Ａ１１が、アドレス入力パッドＰ９
に接続される。
【０２７６】４Ｋリフレッシュサイクルの×４ビットを
有する半導体記憶装置における縮退アドレスは、ＣＡ１
１、ＣＡ１０およびＣＡ９である。縮退アドレスＣＡ
〈１１：１０〉がアドレスＡ０およびＡ１に対応し、残
りの縮退アドレスＣＡ〈９〉がアドレスＡ１１に対応す
る。したがって、このようにアドレス入力ピン端子とア
ドレス入力パッドとの接続を動作モードに応じて切換え
ることにより、カウンタアドレスＡ〈１：０〉として縮
退アドレスを利用することができる。アドレス入力パッ
ドとカウンタとの接続は変更する必要はない。
【０２７７】カウンタアドレス入力ピン端子を、内部で
縮退アドレスを発生するアドレスパッドに接続すること
により、高速ページモードおよびパイプラインバースト
モードのＤＲＡＭを同一半導体チップ上に形成すること
ができる。
【０２７８】なお、上述の実施例においては、コラムア
ドレスストローブ信号ＺＣＡＳの非活性化時に出力ハイ
インピーダンス状態とされる動作モードとして高速ペー
ジモードを参照し、またコラムアドレスストローブ信号
ＺＣＡＳとロウアドレスストローブ信号ＺＲＡＳがとも
に非活性状態とされたときに出力ハイインピーダンス状
態となる動作モードとしてパイプラインバーストモード
を参照している。しかしながら、この動作モード以外の
動作モードであっても、本発明は適用可能である。
【０２７９】
【発明の効果】以上のように、この発明に従えば、高速
かつ低消費電流で動作するともに、高速ページモードお
よびパイプラインバーストモードのいずれをも実現する
ことのできる半導体記憶装置を得ることができる。
【０２８０】さらに、請求項１に係る発明に従えば、コ
ラムアドレスストローブ信号とロウアドレスストローブ
信号との非活性化に応答して出力ハイインピーダンス状
態に設定する信号を発生する手段に対し、ロウアドレス
ストローブ信号を所定時間遅延する信号を与えるように
構成したため、ロウアドレスストローブ信号の非活性化
とコラムアドレスストローブ信号の活性化とを同時に行
なっても、出力ハイインピーダンス状態とならず、その
とき選択されたメモリセルデータを読出すことができ、
応じてロウアドレスストローブ信号の非活性化タイミン
グを速くすることができ、ロウアドレスストローブ信号
のサイクル時間を短くすることができ、高速アクセスが
可能となる。
【０２８１】請求項２に係る発明に従えば、同時に選択
されたメモリセルに対して設けられた読出増幅手段を、
読出されるメモリセルデータの順に活性状態とするよう
に構成したため、読出増幅器が同時に活性状態とされる
ことがなく、消費電流のピーク値を低減することができ
る。
【０２８２】請求項３に係る発明に従えば、動作モード
に応じて、読出データバス線の構造を異ならせ、高速動
作モード時においては、サイクル時間を短くしてデータ
読出線を１本のみを用いることにより、データバスの充
放電電流を小さくして平均消費電流を小さくすることが
でき、またサイクル時間が長い場合には、２つの読出デ
ータバス線を用いることにより、高速動作時における平
均消費電流を小さくすることができる。
【０２８３】請求項４に係る発明に従えば、実現される
動作モードに応じてアドレス入力ピン端子とアドレス入
力パッドとの接続を切換えるように構成したため、内部
のアドレスカウンタの互換性を維持することができ、同
一半導体チップ上に高速ページモードおよびパイプライ
ンバーストモードいずれをも実現することのできる半導
体記憶装置を作成することができる。
【図面の簡単な説明】
【図１】 この発明が適用される半導体記憶装置の全体
の構成を概略的に示す図である。
【図２】 図１に示す半導体記憶装置の１つのメモリア
レイの構成を概略的に示す図である。
【図３】 図２に示すアレイブロックおよびアレイ制御
部の構成を示す図である。
【図４】 動作モードを指定するための信号を発生する
態様を例示する図である。
【図５】 この発明の実施例におけるデータ読出部の構
成を概略的に示すブロック図である。
【図６】 図５に示すデータ読出部の構成をより詳細に
示す図である。
【図７】 図６に示すビット選択信号を発生するための
回路部分の構成を示す図である。
【図８】 図６に示す読出増幅器の構成を具体的に示す
図である。
【図９】 図１に示す入出力バッファ回路の具体的構成
を示す図である。
【図１０】 列アドレスバッファの構成を示す図であ
る。
【図１１】 図１０に示す列アドレスバッファの動作を
示す波形図である。
【図１２】 最下位ビットの列アドレスバッファの構成
を示す図である。
【図１３】 図１２に示す列アドレスバッファの動作を
示す信号波形図である。
【図１４】 図１２に示すカウンタの構成を具体的に示
す図である。
【図１５】 図１４に示すカウンタの動作を示す信号波
形図である。
【図１６】 図１４に示すカウンタの出力値を一覧にし
て示す図である。
【図１７】 図１０および図１２に示す列アドレスラッ
チ指示信号を発生するための部分の構成を示す図であ
る。
【図１８】 図１７に示す回路の動作を示す信号波形図
である。
【図１９】 図１７に示すカウンタの構成を具体的に示
す図である。
【図２０】 ＩＯ線イコライズ信号を発生するための回
路部分の構成を示す図である。
【図２１】 図２０に示す制御回路の動作を示す信号波
形図である。
【図２２】 図２０に示す制御部の動作を示す信号波形
図である。
【図２３】 この発明において用いられる書込ドライバ
イネーブル信号を発生するための回路構成を示す図であ
る。
【図２４】 図２３に示す回路部分の動作を示す信号波
形図である。
【図２５】 列アドレス信号の変化検出回路の構成を示
す図である。
【図２６】 図２５に示すアドレス変化検知信号発生回
路の動作を示す信号波形図である。
【図２７】 図２５に示すアドレス変化検出回路の動作
を示す信号波形図である。
【図２８】 コラムデコーダイネーブル信号、読出デー
タラッチ指示信号、およびプリアンプイネーブル信号を
発生する部分の構成を具体的に示す図である。
【図２９】 図２８に示す回路の動作を示す信号波形図
である。
【図３０】 図２８に示す回路の動作を示す信号波形図
である。
【図３１】 データ転送指示信号を発生するための回路
構成を示す図である。
【図３２】 図３１に示す回路の動作を示す信号波形図
である。
【図３３】 この発明の半導体記憶装置の制御部の構成
を概略的に示す図である。
【図３４】 図３３に示す半導体記憶装置の動作を示す
タイミングチャート図である。
【図３５】 図３３に示す半導体記憶装置の動作を示す
タイミングチャート図である。
【図３６】 この発明の半導体記憶装置の全体の動作を
示す信号波形図である。
【図３７】 この発明に係る半導体記憶装置の動作を示
す信号波形図である。
【図３８】 この発明におけるアレイ活性／プリチャー
ジ制御部およびデータ出力段の制御部の構成を概略的に
示す図である。
【図３９】 図３８に示す回路部分の動作を示す波形図
である。
【図４０】 図３８に示す回路部分の構成をより具体的
に示す図である。
【図４１】 図４０に示す回路部分の動作を示す信号波
形図である。
【図４２】 図４０に示す回路部分の動作を示す信号波
形図である。
【図４３】 図４０に示す回路部分の動作を示す信号波
形図である。
【図４４】 この発明に従う半導体記憶装置のテスト時
の構成を概略的に示す図である。
【図４５】 この発明に従う半導体記憶装置の他の構成
を概略的に示す図である。
【図４６】 テスト動作時における縮退アドレスを示す
図である。
【図４７】 テスト動作時における縮退アドレスを示す
図である。
【図４８】 この発明に従う半導体記憶装置におけるア
ドレス入力ピン端子とアドレス入力パッドとの接続を示
す図である。
【図４９】 この発明に従う半導体記憶装置におけるア
ドレス入力ピン端子とアドレス入力パッドとの接続を示
す図である。
【図５０】 従来の半導体記憶装置のニブルモード動作
を示すタイミングチャート図である。
【図５１】 従来の半導体記憶装置における拡張ニブル
モード動作を示すタイミングチャート図である。
【図５２】 従来の半導体記憶装置のパイプラインバー
ストモード動作を示すタイミングチャート図である。
【図５３】 従来の半導体記憶装置の具体的な説明をす
るための図である。
【図５４】 従来の半導体記憶装置の読出部の構成を概
略的に示す図である。
【図５５】 従来の半導体記憶装置の問題点を説明する
ための図である。
【図５６】 従来の半導体記憶装置の出力バッファ部の
構成を示す図である。
【図５７】 図５６に示す出力バッファ部の動作を示す
信号波形図である。
【図５８】 従来の半導体記憶装置のデータ出力バッフ
ァ部の他の構成を示す図である。
【図５９】 図５８に示す出力バッファ回路の動作を示
す信号波形図である。
【図６０】 従来の半導体記憶装置における多ビットテ
スト動作時におけるメモリセル選択態様を示す図であ
る。
【図６１】 従来の半導体記憶装置における多ビットか
ら順次１ビットを選択するカウンタの構成を示す図であ
る。
【図６２】 半導体記憶装置における縮退アドレスを一
覧にして示す図である。
【図６３】 従来の半導体記憶装置における縮退アドレ
スとカウンタアドレスとの問題点を説明するための図で
ある。
【符号の説明】
２００ 半導体記憶装置、２０１ アレイブロック、２
０２ アレイ制御回路、２０３ Ｙデコーダ２０６ Ｘ
デコーダ、２０４ 入出力回路、２０５ 入出力バッフ
ァ回路、ＲＢＵＳ０，ＺＲＢＵＳ０ 読出データバス
線、ＷＢＵＳ０書込データバス線、ＩＨＧＴ 禁止ゲー
ト、５０１〜５０４ 読出／書込回路、５０５ 読出増
幅器、ＣＣＭＴＲ カウンタ、ＹＣＮＴＲ カウンタ、
２０００第１の信号発生回路、２０１０ 遅延段、２０
２０ 第２の信号発生回路、２０３０ 出力バッファ活
性化信号発生部、２０４０ アレイ活性／プリチャージ
制御部、２０５０ 出力段。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 外部からの行選択動作開始を指示するロ
    ウアドレスストローブ信号の非活性化に応答して、メモ
    リセルアレイの行選択に関連する動作をリセットする信
    号を発生する第１の信号発生手段、 前記ロウアドレスストローブ信号の非活性化を所定時間
    遅延する遅延手段、および前記遅延手段からの遅延ロウ
    アドレスストローブ信号の非活性化と少なくとも前記メ
    モリセルアレイの列選択動作の開始を指示するコラムア
    ドレスストローブ信号の非活性化とに応答して、選択メ
    モリセルのデータをデータ出力端子に出力する出力バッ
    ファを出力ハイインピーダンス状態に設定する信号を発
    生する第２の信号発生手段とを備える、半導体記憶装
    置。
  2. 【請求項２】 行列状に配置される複数のメモリセルを
    有するメモリセルアレイ、 コラムアドレスストローブ信号の活性化時に活性化さ
    れ、列アドレス信号に従って前記メモリセルアレイの複
    数の列を同時に選択する列選択手段、 前記複数の列それぞれに対応して設けられ、対応の列の
    メモリセルのデータを増幅して出力バッファへ伝達する
    複数の読出増幅手段、 前記列アドレス信号と前記コラムアドレスストローブ信
    号の活性化に応答して前記読出増幅手段を順次活性化す
    る制御手段、および前記コラムアドレスストローブ信号
    の活性化に同期して前記読出増幅手段で増幅されたデー
    タを外部へ出力する手段とを備える、半導体記憶装置。
  3. 【請求項３】 行列状に配置される複数のメモリセルを
    有する半導体記憶装置であって、 前記メモリセルアレイにおいて選択されたメモリセルの
    データを伝達するための、対をなして配設される第１お
    よび第２の読出データ線、 前記第１および第２の読出データ線に結合される、与え
    られたデータ信号をバッファ処理して外部へ出力する出
    力バッファ、 少なくとも列選択動作開始を指定するコラムアドレスス
    トローブ信号の非活性化に応答して、前記出力バッファ
    を出力ハイインピーダンス状態とする第１の動作モード
    と前記コラムアドレスストローブ信号の非活性化時前記
    出力バッファを作動状態とする第２の動作モードの一方
    を指定する信号を発生する動作モード指定信号発生手
    段、 前記選択されたメモリセルのデータを相補データに増幅
    して前記第１および第２の読出データ線へ伝達するため
    の読出増幅手段、 前記動作モード指定信号発生手段からの前記第２の動作
    モードを指定する信号に応答して、前記読出増幅手段か
    ら前記第２の読出データ線へのデータ信号の転送を禁止
    する禁止手段、および前記動作モード指定信号発生手段
    からの前記第１の動作モードを指定する信号に応答して
    前記第１および第２の読出データ線上のデータ信号に従
    って読出データを生成しかつ前記動作モード指定信号発
    生手段からの前記第２の動作モードを指定する信号に応
    答して前記第１の読出データ線上のデータ信号のみに応
    答して読出データを生成する手段を含み、該生成した読
    出データをデータ出力端子へ伝達する出力バッファを備
    える、半導体記憶装置。
  4. 【請求項４】 第１のグループのアドレスビットと第２
    のグループのアドレスビットと残りのアドレスビットと
    を並列に入力する複数のアドレスピン端子、 第１および第２の電位の一方の電位に設定される特定の
    ノードを含み、前記特定のノードの設定電位に従って第
    １および第２の動作モードの一方の動作モードを指定す
    る信号を発生するモード指定手段、および前記特定ノー
    ドが前記第１の電位に設定されるとき前記第１のグルー
    プのアドレスビット入力ピンが接続し、かつ前記特定ノ
    ードが前記第２の電位に設定されるとき前記第２のグル
    ープのアドレスビット入力ピンが接続する所定数のパッ
    ドを含み、前記複数のアドレスピン端子と接続され、前
    記アドレスピン端子へ並列に与えられたアドレスビット
    を内部へ伝達する複数のアドレス入力パッドを備える、
    半導体記憶装置。
  5. 【請求項５】 前記第１の動作モードは、前記複数のア
    ドレスピン端子に与えられたアドレスビットを列アドレ
    スとしてメモリセルを選択する動作モードであり、前記
    第２の動作モードは初期アドレスが前記複数のアドレス
    ピン端子へ与えられたアドレスビットで設定されるカウ
    ンタを用いて順次メモリセルを選択する動作モードであ
    り、 テスト動作モード指示信号に応答して、前記所定数のパ
    ッドへ与えられるアドレスビットを選択状態として、前
    記所定数のパッドのアドレスビットを縮退する手段を含
    む、請求項４記載の半導体記憶装置。
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