JPH09181158A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH09181158A
JPH09181158A JP7336922A JP33692295A JPH09181158A JP H09181158 A JPH09181158 A JP H09181158A JP 7336922 A JP7336922 A JP 7336922A JP 33692295 A JP33692295 A JP 33692295A JP H09181158 A JPH09181158 A JP H09181158A
Authority
JP
Japan
Prior art keywords
mask pattern
silicon oxide
oxide film
silicon
pattern portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7336922A
Other languages
English (en)
Other versions
JP2762976B2 (ja
Inventor
Hitoshi Abiko
仁 安彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP7336922A priority Critical patent/JP2762976B2/ja
Priority to EP96120807A priority patent/EP0782185B1/en
Priority to DE69621412T priority patent/DE69621412T2/de
Priority to KR1019960071475A priority patent/KR100237275B1/ko
Priority to US08/772,518 priority patent/US5677233A/en
Publication of JPH09181158A publication Critical patent/JPH09181158A/ja
Application granted granted Critical
Publication of JP2762976B2 publication Critical patent/JP2762976B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/05—Etch and refill

Landscapes

  • Element Separation (AREA)

Abstract

(57)【要約】 【課題】オフ電流の増大という問題を解決し、素子分離
領域端に段差が生じることのない半導体装置の製造方法
を提供する。 【解決手段】酸化シリコン２が形成されたシリコン基板
１上に窒化シリコン３を設け、これを所定のパターンに
エッチングする工程と、全面に酸化シリコン１１を堆積
し、これをエッチングして窒化シリコン３の側壁に酸化
シリコンの側壁１２を形成する工程と、窒化シリコン３
と酸化シリコンの側壁１２をマスクとしてシリコン基板
を異方性エッチングして溝５を形成する工程と、酸化シ
リコンの側壁１２を除去する工程と、全面に酸化シリコ
ン６を溝５の深さよりも厚く堆積し、窒化シリコン３が
露出し、かつ、窒化シリコン３と酸化シリコン６との表
面が同一面となるように、これらを研磨する工程と、窒
化シリコン３および酸化シリコン２を順次除去して素子
分離領域を形成する工程とを有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に溝分離方法により素子分離領域が形成
される半導体装置の製造方法に関する。
【０００２】
【従来の技術】図３は、従来の溝分離方法を用いた半導
体装置の製造方法を説明するための図で、（ａ）〜
（ｅ）は各工程の断面工程図である。以下、図３を参照
して従来の溝分離方法を用いた半導体装置の製造方法に
ついて説明する。
【０００３】まず、図３（ａ）に示すように、シリコン
基板１０１上に酸化シリコン１０２、窒化シリコン１０
３を順次堆積した後、フォトレジスト１０４をマスクと
してこれらをエッチングしてシリコン基板１０１に溝１
０５を形成する。
【０００４】続いて、フォトレジスト１０４を除去し、
図３（ｂ）に示すように、溝１０５を減圧ＣＶＤ法で成
長した酸化シリコン１０６で埋め込む。その後、図３
（ｃ）に示すように、窒化シリコン１０３が露出し、か
つ、窒化シリコン１０３と酸化シリコン１０６の表面が
同一面になるまでこれらを研磨する。
【０００５】窒化シリコン１０３と酸化シリコン１０６
の表面が同一面になるまで研磨されると、続いて、酸化
シリコン１０６をその表面が酸化シリコン１０２の面と
ほぼ同一になるまで弗酸で選択的にエッチングする。次
いで、酸化シリコン１０３を１５０℃程度に加熱したリ
ン酸で選択的に除去し、チャネル部の不純物プロファイ
ルを調整する不純物イオン注入を行う。その後、酸化シ
リコン１０２を弗酸で選択的に除去して図３（ｄ）に示
すような構成とし、これにゲート絶縁膜１０７を形成
し、ゲート電極となる多結晶シリコン１０８を堆積して
図３（ｅ）に示すような構造の半導体装置を得る。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体装置の製造方法には、以下のような問題
がある。
【０００７】酸化シリコン１０２を弗酸で選択的に除去
する場合（図３（ｄ）参照）、実際には酸化シリコン１
０２堆積時の膜厚変動や、弗酸のエッチングレート変動
を考慮してエッチング時間が長めに設定される。この弗
酸による酸化シリコン１０２のエッチングの際、酸化シ
リコン１０６もともにエッチングされることから、エッ
チング時間が長めに設定されると、実際は図４に示すよ
うに素子分離領域端部（丸の枠線にて示した部分）に段
差が生じることとなる。このように素子分離領域端部に
段差が生じたものに、ゲート絶縁膜１０７とゲート電極
となる多結晶シリコン１０８を形成すると図５に示すよ
うな断面構造となり、その段差部においてはゲート電極
によってシリコン基板垂直方向電界１０９と、水平方向
電界１１０が加わり、この部分での閾値を低下させてし
まう。この部分的な閾値の低下は、図７に示すように、
標準トランジスタに閾値の低いトランジスタが重畳した
特性を引き起こし、ゲート電圧が０Ｖの時のドレイン電
流（以下、オフ電流と称する）を増大させ、半導体集積
回路装置の待機時電流の増大を招いてしまう。
【０００８】本発明の目的は、係るオフ電流の増大とい
う問題を解決し、素子分離領域端に段差が生じることの
ない半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の製造方法は、シリコン基板上に酸化
膜を形成する第１の工程と、前記酸化膜が形成されたシ
リコン基板上に第１のマスクパターン部を形成する第２
の工程と、前記第１のマスクパターン部に基づいて第２
のマスクパターン部を形成する第３の工程と、前記第１
および第２のマスクパターン部をマスクとして、前記シ
リコン基板を異方性エッチングして溝を形成する第４の
工程と、前記第２のマスクパターン部を除去する第５の
工程と、全面に絶縁層を前記溝の深さよりも厚く堆積す
る第６の工程と、前記第２の工程にて形成された第１の
マスクパターン部が露出し、かつ、該第１のマスクパタ
ーン部と前記第５の工程にて形成された絶縁層との表面
が同一面となるように、これらを研磨する第７の工程
と、前記第７の工程にて露出した第１のマスクパターン
部および該第１のマスクパターン部下の酸化膜を順次除
去して素子分離領域を形成する第８の工程と、を有する
ことを特徴とする。
【００１０】また、本発明の第２の製造方法は、シリコ
ン基板上に酸化膜を形成する第１の工程と、前記酸化膜
が形成されたシリコン基板上に第１のマスクパターン部
を形成する第２の工程と、前記第１のマスクパターン部
に基づいて、絶縁層よりなる第２のマスクパターン部を
形成する第３の工程と、前記第１および第２のマスクパ
ターン部をマスクとして、前記シリコン基板を異方性エ
ッチングして溝を形成する第４の工程と、全面に絶縁層
を前記溝の深さよりも厚く堆積する第５の工程と、前記
第２の工程にて形成された第１のマスクパターン部が露
出し、かつ、該第１のマスクパターン部と前記第５の工
程にて形成された絶縁層との表面が同一面となるよう
に、これらを研磨する第６の工程と、前記第６の工程に
て露出した第１のマスクパターン部および該第１のマス
クパターン部下の酸化膜を順次除去して素子分離領域を
形成する第７の工程と、を有することを特徴とする。
【００１１】上記の各半導体装置の製造方法において、
前記第１の工程にて形成される酸化膜を第１の酸化シリ
コン膜とし、前記第２の工程で、前記第１の酸化シリコ
ン膜上に窒化シリコン層を堆積し、該窒化シリコン層を
所定のパターンに異方性エッチングして前記第１のマス
クパターン部を形成し、前記第３の工程で、全面に第２
の酸化シリコン膜を堆積し、該第２の酸化シリコン膜を
エッチバックして前記窒化シリコン層の側壁に前記第２
のマスクパターン部となるサイドウォールを形成するよ
うにしてもよい。
【００１２】この場合、前記第２の工程にて堆積される
第２の酸化シリコン膜の厚さは薄くとも前記第１の工程
で堆積された第１の酸化シリコン膜の厚さとすることが
望ましい。
【００１３】上記第２の製造方法において、前記第１の
工程にて形成される酸化膜を酸化シリコン膜とし、前記
第２の工程で、前記酸化シリコン膜上に窒化シリコン層
を堆積し、該窒化シリコン層を所定のパターンに異方性
エッチングして前記第１のマスクパターン部を形成し、
前記第３の工程で、前記パターニイングされた窒化シリ
コン層をマスクとして前記酸化シリコン層をテーパー状
にエッチングし、該テーパー部により前記第２のマスク
パターン部を形成するようにしてもよい。
【００１４】上述のいずれの半導体装置の製造方法にお
いても、前記絶縁層の研磨後の表面の高さは前記シリコ
ン基板表面から５０ｎｍ以内であることが望ましい。
【００１５】＜作用＞上記のように構成される本発明に
よれば、第１および第２のマスクパターン部をマスクと
して溝が形成され、第２のマスクパターン部が除去され
た後に絶縁層が堆積されるので、研磨後の絶縁層の側壁
は溝側壁よりも素子領域に張り出すこととなる。また、
絶縁層はその表面が第１のマスクパターン部の表面と同
一面となるように研磨されるので、第１のマスクパター
ン部が除去された状態において、絶縁層の表面は酸化膜
の表面より高い状態となる。このように、本発明では絶
縁層の側壁が素子領域に張り出し、その表面が酸化膜の
表面より高い状態とされるので、酸化膜をエッチングし
て素子分離領域を形成する際に、前述した図４に示すよ
うな素子領域端部（丸の枠線にて示した部分）の段差は
できない。
【００１６】第１のマスクパターン部と第２のマスクパ
ターン部のマスク幅の差が絶縁層の側壁の素子領域への
張り出し量を決定することとなる。すなわち、第２のマ
スクパターン部のパターン部分の幅が絶縁層の側壁の素
子領域への張り出し量となる。本発明のうち第２のマス
クパターン部が第２の酸化シリコンにより構成され、第
２の酸化シリコンの厚さが酸化膜を構成する第１の酸化
シリコン膜の厚さ以上とされるものにおいては、第２の
酸化シリコンの厚さが第１の酸化シリコンの厚さ以上で
あれば、絶縁層の側壁の素子領域への張り出し量は第１
の酸化シリコンの厚さ以上となるので、酸化膜をエッチ
ングして素子分離領域を形成する際に、そのエッチング
により絶縁層の側壁が溝側壁より溝側へ後退することは
ない。
【００１７】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。
【００１８】＜第１の実施例＞図１は、本発明の第１の
実施例の半導体装置の製造方法を説明するための図で、
（ａ）〜（ｋ）は各工程の断面工程図である。
【００１９】まず、図１（ａ）に示すように、単結晶シ
リコン基板１上に、例えば厚さ１０ｎｍの酸化シリコン
２、厚さ１００ｎｍの窒化シリコン３を順次堆積した
後、所定のパターンのフォトレジスト４をマスクとして
窒化シリコン３を異方性エッチングし、素子領域上に所
定のパターンの窒化シリコン３（第１のマスクパターン
部）を形成する。このとき酸化シリコン２の一部がエッ
チングされてもよいが、完全に除去されないことが重要
である。なぜならば、酸化シリコン２が完全に除去され
てしまうと、シリコン基板１が露出し、異方性エッチン
グでのダメージがシリコン基板１に残ってしまうからで
ある。
【００２０】窒化シリコン３が形成されると、続いて、
フォトレジスト４を除去し、図１（ｂ）に示すように、
全面に酸化シリコン１１を段差被覆性の良い方法、例え
ば減圧化学気相成長法等で堆積する。その後、図１
（ｃ）に示すように、酸化シリコン膜１１を異方性エッ
チングして窒化シリコン３の側部に酸化シリコンの側壁
１２（第２のマスクパターン部）を形成する。酸化シリ
コン１１の厚さは、酸化シリコン２の厚さ以上とするこ
とが望ましく、本実施例では１５ｎｍの厚さに堆積す
る。同様に、酸化シリコンの側壁１２の幅も酸化シリコ
ン２の厚さ以上とすることが望ましく、本実施例では約
１５ｎｍとなっている。
【００２１】次いで、図１（ｄ）示すように、酸化シリ
コン３および酸化シリコンの側壁１２をマスクとして、
酸化シリコン２およびシリコン基板１を異方性エッチン
グし、例えば深さ２０ｎｍの溝５を形成する。その後、
図１（ｅ）に示すように、酸化シリコンの側壁１２を弗
酸で除去する。このとき、酸化シリコン２の一部が除去
されるが、窒化シリコンがリフトオフされなければ問題
ない。なお、この酸化シリコンの側壁１２を除去する工
程は、省略してもかまわない。
【００２２】次いで、図１（ｆ）に示すように、全面に
溝５の深さ以上の厚さの酸化シリコン６を段差被覆性の
良い方法、例えば、減圧化学気相成長法等で堆積する。
本実施例では、酸化シリコン６を厚さ２０ｎｍに堆積す
る。
【００２３】酸化シリコン６が堆積されると、続いて、
図１（ｇ）に示すように、窒化シリコン３が露出し、か
つ表面が平になるまで窒化シリコン３および酸化シリコ
ン６を所定量研磨する。ここでは、酸化シリコン６の表
面は素子領域表面１３からの高さが約１１０ｎｍとなる
ようにしてある。この工程から分かるように、窒化シリ
コン３はマスクとして用いられる他に、研磨の際のスト
ップ部材として用いられる。
【００２４】窒化シリコン３および酸化シリコン６が研
磨されると、続いて、図１（ｈ）に示すように、弗酸で
酸化シリコン６を所定量エッチングする。酸化シリコン
６の表面は酸化シリコン２の表面より高くなければなら
ないが、半導体の電気特性上、その高さは酸化シリコン
２の表面位置に近いほどよいことから、この工程によっ
て、研磨後の酸化シリコン６の表面が酸化シリコン２の
表面位置にある程度近付けられる。本実施例では、素子
領域表面１３から酸化シリコン６の表面までの高さが３
０ｎｍになるまでエッチングされる。なお、素子領域表
面１３から酸化シリコン６の表面までの高さが上記図１
（ｇ）に示す工程により３０ｎｍ程度にまで研磨される
のであれば、このエッチング工程は省略することができ
る。
【００２５】次いで、図１（ｉ）に示すように、窒化シ
リコン３を１５０℃程度の燐酸で選択的に除去する。こ
れにより、酸化シリコン２表面が露出する。この露出し
た酸化シリコン２表面から酸化シリコン６の表面までの
高さは２０ｎｍとなっている。
【００２６】窒化シリコン３が除去されて酸化シリコン
２表面が露出すると、続いて、酸化シリコン２を通して
ＭＯＳＦＥＴのチャネル部の不純物プロファイルを調整
する不純物イオンを注入する。本実施例では、例えばボ
ロンを１００ｋでドース量を４×１０12 ｃｍ-2と、ボ
ロンを４０ｋでドース量を６×１０12 ｃｍ-2程度注入
するが、この値はＭＯＳＦＥＴのチャネルの設計によっ
て異なり、これらの値に限定されるものではない。
【００２７】次いで、図１（ｊ）に示すように、酸化シ
リコン２を弗酸で選択的に除去して素子分離領域を形成
する。このときのエッチング量は酸化シリコン２堆積時
に膜厚が厚めにずれる場合を考慮して、望ましくは１１
ｎｍとする。この工程では、酸化シリコン６の側壁も横
方向にエッチングされ、側壁が１１ｎｍ分溝側に後退す
るが、溝側壁までは４ｎｍの距離が残り、素子分離領域
端には段差は生じない。
【００２８】素子分離領域が形成されると、続いて、図
１（ｋ）に示すようにゲート絶縁膜７を形成し、ゲート
電極となる多結晶シリコン８を堆積し、その後、周知の
方法によってＭＯＳＦＥＴを製造する。
【００２９】図６に本実施例により形成されたＮＭＯＳ
ＦＥＴのサブスレッショルド特性を示す。図６から分か
るように、このＮＭＯＳＦＥＴではオフ電流が図７に示
したものより２桁ほど小さくなっている。
【００３０】なお、本実施例では、マスクとして窒化シ
リコン３が用いられているが、これに限定されるもので
はなく、エッチングにおいて酸化シリコンとの選択比が
あり、かつ、研磨に絶えられるものであればよく、例え
ばダイヤモンド薄膜であってもよい。また、酸化シリコ
ンの側壁１２も酸化シリコンに限定されるものではな
く、エッチングにおいて窒化シリコン３との選択比があ
ればよく、例えばポリシリコンであってもよい。
【００３１】また、図１（ｉ）に示す酸化シリコン６の
素子領域への張り出し量は、酸化シリコン２のエッチン
グに際にその張り出し部分が溝側へ後退して段差が生じ
ないようにする必要がある。この張り出し量は酸化シリ
コン１１の厚さによって決まることから、本実施例で
は、酸化シリコン１１の厚さは薄くとも酸化シリコン２
の厚さとすることが望ましい。
【００３２】さらに、半導体装置の電気特性を考慮する
と、本実施例では酸化シリコン６（絶縁層）の研磨後の
表面の高さは、シリコン基板１表面から５０ｎｍ以内と
することが望ましい。
【００３３】＜第２の実施例＞上述した第１の実施例の
半導体装置の製造方法では、窒化シリコン３と酸化シリ
コンの側壁１２とによりマスクを構成し、窒化シリコン
３の側壁と溝側壁の間に間隔を設けているが、この間隔
は次のような方法によっても形成可能である。
【００３４】例えば、図１（ａ）と同様にして窒化シリ
コン３を所定のパターンとした後、酸化シリコン２を側
壁への炭素含有皮膜堆積の多くなる条件で異方性エッチ
ングすると、酸化シリコン２の端部は図２（ａ）に示す
ようなテーパー状にエッチングされる。このテーパー状
に形成された酸化シリコン２の端部を第２のマスクパタ
ーンとし、窒化シリコン３および酸化シリコン２のテー
パー部をマスクとしてシリコン基板１を異方性エッチン
グするれば、図２（ｂ）に示すように、窒化シリコン３
のマスク側壁と溝５の側壁の間に間隔ができる。
【００３５】上述のようにして窒化シリコン３の側壁と
溝５の側壁の間に間隔が形成されると、本実施例におい
ても上述の第１の実施例の場合と同様に、全面に絶縁層
を溝の深さよりも厚く堆積し、その後に窒化シリコン３
が露出し、かつ、該窒化シリコン３と絶縁層との表面が
同一面となるように、これらを研磨し、窒化シリコン３
を除去する工程が行われる。そして、酸化シリコン２を
通してＭＯＳＦＥＴのチャネル部の不純物プロファイル
を調整する不純物イオンの注入が行われ、その後、酸化
シリコン２を弗酸で選択的に除去して素子分離領域が形
成される。
【００３６】本実施例においても、半導体装置の電気特
性を考慮すると、絶縁層（酸化シリコン６）の研磨後の
表面の高さは、シリコン基板１表面から５０ｎｍ以内と
することが望ましい。
【００３７】なお、上述した各実施例では、ＮＭＯＳＦ
ＥＴを例に挙げて説明したが、本発明はこれに限定され
るものではなく、例えばＰＭＯＳＦＥＴやＣＭＯＳＦＥ
Ｔ、バイポーラトランジスタ、ＢｉＣＭＯＳトランジス
タなど、他の半導体装置にも適用可能である。
【００３８】
【発明の効果】以上説明したように、本発明の半導体そ
うちの製造方法によれば、素子分離領域端での段差の発
生を防止でき、半導体装置の電気特性を大幅に向上する
ことができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体装置の製造方法
を説明するための図で、（ａ）〜（ｋ）は各工程の断面
工程図である。
【図２】本発明の第２の実施例の半導体装置の製造方法
を説明するための図で、（ａ）および（ｂ）は溝形成の
際の断面工程図である。
【図３】従来の半導体装置の製造方法を説明するための
図で、（ａ）〜（ｅ）は各工程の断面工程図である。
【図４】従来の半導体装置の製造方法にて形成された素
子分離領域の端部の状態を示す略断面図である。
【図５】従来の半導体装置の製造方法にて形成された素
子分離領域の端部の段差部において加わる電界の状態を
示す図である。
【図６】本発明の第１の実施例の半導体装置の製造方法
にて製造された半導体装置のサブスレッショルド特性を
示すグラフである。
【図７】従来の半導体装置の製造方法にて製造された半
導体装置のサブスレッショルド特性を示すグラフであ
る。
【符号の説明】 １ シリコン基板（単結晶シリコン基板） ２，６，１１ 酸化シリコン ３ 窒化シリコン ４ フォトレジスト ５ 溝 ７ ゲート絶縁膜 ８ 多結晶シリコン １２ 酸化シリコンの側壁 １３ 素子領域表面

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 シリコン基板上に酸化膜を形成する第１
    の工程と、 前記酸化膜が形成されたシリコン基板上に第１のマスク
    パターン部を形成する第２の工程と、 前記第１のマスクパターン部に基づいて第２のマスクパ
    ターン部を形成する第３の工程と、 前記第１および第２のマスクパターン部をマスクとし
    て、前記シリコン基板を異方性エッチングして溝を形成
    する第４の工程と、 前記第２のマスクパターン部を除去する第５の工程と、 全面に絶縁層を前記溝の深さよりも厚く堆積する第６の
    工程と、 前記第２の工程にて形成された第１のマスクパターン部
    が露出し、かつ、該第１のマスクパターン部と前記第５
    の工程にて形成された絶縁層との表面が同一面となるよ
    うに、これらを研磨する第７の工程と、 前記第７の工程にて露出した第１のマスクパターン部お
    よび該第１のマスクパターン部下の酸化膜を順次除去し
    て素子分離領域を形成する第８の工程と、を有すること
    を特徴とする半導体装置の製造方法。
  2. 【請求項２】 シリコン基板上に酸化膜を形成する第１
    の工程と、 前記酸化膜が形成されたシリコン基板上に第１のマスク
    パターン部を形成する第２の工程と、 前記第１のマスクパターン部に基づいて、絶縁層よりな
    る第２のマスクパターン部を形成する第３の工程と、 前記第１および第２のマスクパターン部をマスクとし
    て、前記シリコン基板を異方性エッチングして溝を形成
    する第４の工程と、 全面に絶縁層を前記溝の深さよりも厚く堆積する第５の
    工程と、 前記第２の工程にて形成された第１のマスクパターン部
    が露出し、かつ、該第１のマスクパターン部と前記第５
    の工程にて形成された絶縁層との表面が同一面となるよ
    うに、これらを研磨する第６の工程と、 前記第６の工程にて露出した第１のマスクパターン部お
    よび該第１のマスクパターン部下の酸化膜を順次除去し
    て素子分離領域を形成する第７の工程と、を有すること
    を特徴とする半導体装置の製造方法。
  3. 【請求項３】 請求項１または請求項２に記載の半導体
    装置の製造方法において、 前記第１の工程にて形成される酸化膜を第１の酸化シリ
    コン膜とし、 前記第２の工程で、前記第１の酸化シリコン膜上に窒化
    シリコン層を堆積し、該窒化シリコン層を所定のパター
    ンに異方性エッチングして前記第１のマスクパターン部
    を形成し、 前記第３の工程で、全面に第２の酸化シリコン膜を堆積
    し、該第２の酸化シリコン膜をエッチバックして前記窒
    化シリコン層の側壁に前記第２のマスクパターン部とな
    るサイドウォールを形成することを特徴とする半導体装
    置の製造方法。
  4. 【請求項４】 請求項３に記載の半導体装置の製造方法
    において、 前記第２の工程にて堆積される第２の酸化シリコン膜の
    厚さは薄くとも前記第１の工程で堆積された第１の酸化
    シリコン膜の厚さとされることを特徴とする半導体装置
    の製造方法。
  5. 【請求項５】 請求項２に記載の半導体装置の製造方法
    において、 前記第１の工程にて形成される酸化膜を酸化シリコン膜
    とし、 前記第２の工程で、前記酸化シリコン膜上に窒化シリコ
    ン層を堆積し、該窒化シリコン層を所定のパターンに異
    方性エッチングして前記第１のマスクパターン部を形成
    し、 前記第３の工程で、前記パターニイングされた窒化シリ
    コン層をマスクとして前記酸化シリコン層をテーパー状
    にエッチングし、該テーパー部により前記第２のマスク
    パターン部を形成することを特徴とする半導体装置の製
    造方法。
  6. 【請求項６】 請求項１乃至請求項５のいずれか１項に
    記載の半導体装置の製造方法において、 前記絶縁層の研磨後の表面の高さが前記シリコン基板表
    面から５０ｎｍ以内であることを特徴とする半導体装置
    の製造方法。
JP7336922A 1995-12-25 1995-12-25 半導体装置の製造方法 Expired - Fee Related JP2762976B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP7336922A JP2762976B2 (ja) 1995-12-25 1995-12-25 半導体装置の製造方法
EP96120807A EP0782185B1 (en) 1995-12-25 1996-12-23 Process of fabricating semiconductor device having isolating oxide rising out of groove
DE69621412T DE69621412T2 (de) 1995-12-25 1996-12-23 Verfahren zur Herstellung einer Halbleitereinrichtung mit einem aus einer Grube herausragenden Isolationsoxid
KR1019960071475A KR100237275B1 (ko) 1995-12-25 1996-12-24 홈으로부터 돌출하는 분리 산화물을 갖는 반도체 장치의 제조 방법
US08/772,518 US5677233A (en) 1995-12-25 1996-12-24 Process of fabricating semiconductor device having isolating oxide rising out of groove

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7336922A JP2762976B2 (ja) 1995-12-25 1995-12-25 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH09181158A true JPH09181158A (ja) 1997-07-11
JP2762976B2 JP2762976B2 (ja) 1998-06-11

Family

ID=18303877

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7336922A Expired - Fee Related JP2762976B2 (ja) 1995-12-25 1995-12-25 半導体装置の製造方法

Country Status (5)

Country Link
US (1) US5677233A (ja)
EP (1) EP0782185B1 (ja)
JP (1) JP2762976B2 (ja)
KR (1) KR100237275B1 (ja)
DE (1) DE69621412T2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990065100A (ko) * 1998-01-07 1999-08-05 윤종용 반도체 장치의 소자 분리막 형성방법
KR20030001965A (ko) * 2001-06-28 2003-01-08 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100475049B1 (ko) * 1998-09-24 2005-06-17 삼성전자주식회사 박막의질화물라이너를갖는트렌치소자분리방법
JP2009117855A (ja) * 2008-12-22 2009-05-28 Fujitsu Microelectronics Ltd 半導体装置の製造方法
US7601576B2 (en) 2005-08-23 2009-10-13 Fujitsu Microelectronics Limited Method for fabricating semiconductor device

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100213196B1 (ko) * 1996-03-15 1999-08-02 윤종용 트렌치 소자분리
KR100216267B1 (ko) * 1996-12-26 1999-08-16 구본준 트렌치 격리구조를 갖는 반도체 장치 제조방법
US6322634B1 (en) * 1997-01-27 2001-11-27 Micron Technology, Inc. Shallow trench isolation structure without corner exposure
JPH1131742A (ja) * 1997-07-14 1999-02-02 Mitsubishi Electric Corp 半導体装置の製造方法
TW342529B (en) * 1997-09-10 1998-10-11 United Microelectronics Corp Process for producing shallow trench isolation (STI) structure
US6309947B1 (en) * 1997-10-06 2001-10-30 Advanced Micro Devices, Inc. Method of manufacturing a semiconductor device with improved isolation region to active region topography
US7235856B1 (en) * 1997-12-18 2007-06-26 Micron Technology, Inc. Trench isolation for semiconductor devices
TW389982B (en) * 1998-01-26 2000-05-11 United Microelectronics Corp Method of manufacturing shallow trench isolation
US6069057A (en) * 1998-05-18 2000-05-30 Powerchip Semiconductor Corp. Method for fabricating trench-isolation structure
US6274498B1 (en) 1998-09-03 2001-08-14 Micron Technology, Inc. Methods of forming materials within openings, and method of forming isolation regions
US6372601B1 (en) 1998-09-03 2002-04-16 Micron Technology, Inc. Isolation region forming methods
KR100292616B1 (ko) 1998-10-09 2001-07-12 윤종용 트렌치격리의제조방법
US6232203B1 (en) 1999-07-23 2001-05-15 Taiwan Semiconductor Manufacturing Company Process for making improved shallow trench isolation by employing nitride spacers in the formation of the trenches
KR100338767B1 (ko) 1999-10-12 2002-05-30 윤종용 트렌치 소자분리 구조와 이를 갖는 반도체 소자 및 트렌치 소자분리 방법
US6403486B1 (en) 2001-04-30 2002-06-11 Taiwan Semiconductor Manufacturing Company Method for forming a shallow trench isolation
US6723616B2 (en) * 2001-09-27 2004-04-20 Texas Instruments Incorporated Process of increasing screen dielectric thickness
US6613648B1 (en) * 2002-07-15 2003-09-02 Chartered Semiconductor Manufacturing Limited Shallow trench isolation using TEOS cap and polysilicon pullback
KR100981554B1 (ko) * 2003-11-13 2010-09-10 한국과학기술원 다중 송수신 안테나들을 구비하는 이동통신시스템에서,송신 안테나들을 그룹핑하여 신호를 전송하는 방법
JP2005191331A (ja) * 2003-12-26 2005-07-14 Nec Electronics Corp 半導体装置の製造方法
US20110014726A1 (en) 2009-07-20 2011-01-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming shallow trench isolation structure

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0637178A (ja) * 1992-07-17 1994-02-10 Toshiba Corp 半導体装置の製造方法
JPH0729971A (ja) * 1993-06-25 1995-01-31 Matsushita Electric Ind Co Ltd 半導体装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4534824A (en) * 1984-04-16 1985-08-13 Advanced Micro Devices, Inc. Process for forming isolation slots having immunity to surface inversion
US4561172A (en) * 1984-06-15 1985-12-31 Texas Instruments Incorporated Integrated circuit fabrication method utilizing selective etching and oxidation to form isolation regions
JPH02271620A (ja) * 1989-04-13 1990-11-06 Seiko Epson Corp 半導体装置の製造方法
JPH0456279A (ja) * 1990-06-25 1992-02-24 Matsushita Electron Corp 半導体装置の製造方法
US5118382A (en) * 1990-08-10 1992-06-02 Ibm Corporation Elimination of etch stop undercut
US5177028A (en) * 1991-10-22 1993-01-05 Micron Technology, Inc. Trench isolation method having a double polysilicon gate formed on mesas
JP3311044B2 (ja) * 1992-10-27 2002-08-05 株式会社東芝 半導体装置の製造方法
US5518950A (en) * 1994-09-02 1996-05-21 Advanced Micro Devices, Inc. Spin-on-glass filled trench isolation method for semiconductor circuits
US5521422A (en) * 1994-12-02 1996-05-28 International Business Machines Corporation Corner protected shallow trench isolation device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0637178A (ja) * 1992-07-17 1994-02-10 Toshiba Corp 半導体装置の製造方法
JPH0729971A (ja) * 1993-06-25 1995-01-31 Matsushita Electric Ind Co Ltd 半導体装置の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990065100A (ko) * 1998-01-07 1999-08-05 윤종용 반도체 장치의 소자 분리막 형성방법
KR100475049B1 (ko) * 1998-09-24 2005-06-17 삼성전자주식회사 박막의질화물라이너를갖는트렌치소자분리방법
KR20030001965A (ko) * 2001-06-28 2003-01-08 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7601576B2 (en) 2005-08-23 2009-10-13 Fujitsu Microelectronics Limited Method for fabricating semiconductor device
JP2009117855A (ja) * 2008-12-22 2009-05-28 Fujitsu Microelectronics Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
JP2762976B2 (ja) 1998-06-11
KR100237275B1 (ko) 2000-01-15
DE69621412D1 (de) 2002-07-04
EP0782185B1 (en) 2002-05-29
US5677233A (en) 1997-10-14
EP0782185A3 (en) 1997-08-20
EP0782185A2 (en) 1997-07-02
DE69621412T2 (de) 2003-02-13

Similar Documents

Publication Publication Date Title
JP2762976B2 (ja) 半導体装置の製造方法
KR100687130B1 (ko) 자기 정렬된 백-게이트를 이용한 프런트-게이트 ｓｏｉｍｏｓｆｅｔ의 장치 임계치 제어
KR100445923B1 (ko) 장치의 분리 영역 형성 이후에 규소의 선택적 에피택셜증착을 사용하는, 변형 규소 씨엠오에스 구조물의 제조 방법
US6225173B1 (en) Recessed channel structure for manufacturing shallow source/drain extensions
US6294416B1 (en) Method of fabricating CMOS transistors with self-aligned planarization twin-well by using fewer mask counts
US20040014292A1 (en) Sub-micron MOS transistor
US6251764B1 (en) Method to form an L-shaped silicon nitride sidewall spacer
EP1048068A2 (en) Method of manufacturing a semiconductor device with a field effect transistor
US20030003750A1 (en) Disposable spacer and method of forming and using same
US6326272B1 (en) Method for forming self-aligned elevated transistor
US6977413B2 (en) Bar-type field effect transistor and method for the production thereof
US6417056B1 (en) Method to form low-overlap-capacitance transistors by forming microtrench at the gate edge
US6117715A (en) Methods of fabricating integrated circuit field effect transistors by performing multiple implants prior to forming the gate insulating layer thereof
EP1145305B1 (en) Method of suppressing anomalous increases in the threshold voltage of a semiconductor device
US6890837B2 (en) Method of manufacturing semiconductor device including steps of forming both insulating film and epitaxial semiconductor on substrate
US7169676B1 (en) Semiconductor devices and methods for forming the same including contacting gate to source
KR20010093055A (ko) 반도체장치의 제조방법 및 반도체장치
JPH05267331A (ja) Ｍｏｓ型半導体装置の製造方法
US6232160B1 (en) Method of delta-channel in deep sub-micron process
JPH0456279A (ja) 半導体装置の製造方法
US6403492B1 (en) Method of manufacturing semiconductor devices with trench isolation
US20030124824A1 (en) High yield and high speed CMOS process
US6800514B2 (en) Method of fabricating a MOS transistor with a drain extension and corresponding transistor
US7186603B2 (en) Method of forming notched gate structure
JP3523244B1 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees