JPH02271620A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02271620A JPH02271620A JP9411089A JP9411089A JPH02271620A JP H02271620 A JPH02271620 A JP H02271620A JP 9411089 A JP9411089 A JP 9411089A JP 9411089 A JP9411089 A JP 9411089A JP H02271620 A JPH02271620 A JP H02271620A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置の製造方法に関する。
［従来の技術１
半導体基板に溝を形成して、キャパシタや素子分離とし
て利用する場合、溝の角部が角ばっていると、酸化膜を
形成する際、角部に酸化膜の応力が集中し、酸化が抑制
され、他の部分より酸化膜が薄くなってしまう、そのた
め角部に電界が集中し耐圧劣化の原因になっていた。
て利用する場合、溝の角部が角ばっていると、酸化膜を
形成する際、角部に酸化膜の応力が集中し、酸化が抑制
され、他の部分より酸化膜が薄くなってしまう、そのた
め角部に電界が集中し耐圧劣化の原因になっていた。
そのため従来は特開昭６１−２７６２２６号のように一
旦酸化させてやることで角部を丸め、酸化膜除去後に所
望の酸化膜を形成することで均一な膜厚の酸化膜を得て
いた。
旦酸化させてやることで角部を丸め、酸化膜除去後に所
望の酸化膜を形成することで均一な膜厚の酸化膜を得て
いた。
〔発明が解決しようとする課題］
前述の従来技術では、溝を素子分離として利用する場合
、寄生チャネル防止のため打ち込まれたボロンが、熱酸
化により拡散され、素子領域にまでせり出してきて、し
きい値電圧の変動などをもたらすという課題を有してい
た。
、寄生チャネル防止のため打ち込まれたボロンが、熱酸
化により拡散され、素子領域にまでせり出してきて、し
きい値電圧の変動などをもたらすという課題を有してい
た。
本発明はこのような課題を解決するもので、目的とする
ところは、角部に丸みをもたせるエツチングの方法を提
供するところにある。
ところは、角部に丸みをもたせるエツチングの方法を提
供するところにある。
［課題を解決するための手段］
本発明の半導体装置の製造方法は、半導体基板に溝を形
成する工程において、 （ａ）半導体基板上に絶縁膜のマスクを形成する工程と
、 （ｂ）前記半導体基板上に多結晶シリコンを堆積させる
工程と （Ｃ）前記多結晶シリコン及び前記半導体基板を連続し
てエツチングする工程と、 （ｄ）前記絶縁膜を除去することを特徴とする。
成する工程において、 （ａ）半導体基板上に絶縁膜のマスクを形成する工程と
、 （ｂ）前記半導体基板上に多結晶シリコンを堆積させる
工程と （Ｃ）前記多結晶シリコン及び前記半導体基板を連続し
てエツチングする工程と、 （ｄ）前記絶縁膜を除去することを特徴とする。
〔実 施 例］
以下、本発明について実施例に基づき詳細に説明する。
半導体基板１０１上に科学的気相堆積法（以下ＣＶＤと
呼ぶ）で二酸化シリコン１０２を３０００人形成する。
呼ぶ）で二酸化シリコン１０２を３０００人形成する。
その上にレジストを塗布しパターニングする。パターニ
ングしたレジストをマスクにして二酸化シリコン１０２
をエツチングする。
ングしたレジストをマスクにして二酸化シリコン１０２
をエツチングする。
（第１図）但し、絶縁膜は二酸化シリコンに限らず窒化
シリコンなどでも良く、膜厚も半導体基板のエツチング
にマスクとして使用できるだけあれば良い、又、形成方
法もＣＶＤに限らずスパッタ法などでも良い。
シリコンなどでも良く、膜厚も半導体基板のエツチング
にマスクとして使用できるだけあれば良い、又、形成方
法もＣＶＤに限らずスパッタ法などでも良い。
次に半導体基板１０１及び二酸化シリコン１０２上にＣ
ＶＤで多結晶シリコン１０３を１０００人形成する。（
第２図）但し、多結晶シリコンの膜厚及び形成方法はこ
れに限るものではない。
ＶＤで多結晶シリコン１０３を１０００人形成する。（
第２図）但し、多結晶シリコンの膜厚及び形成方法はこ
れに限るものではない。
次に多結晶シリコン１０３及び半導体基板ｌＯ１を連続
してエツチングして、多結晶シリコンのサイドウオール
１０４を形成する。（第４図）エツチングは平行平板型
ＲＩＥを用い、ＣＦ、を１１００５ＣＣ，Ｏ，をＩＯ８
ＣＣＭで２５０ｍＴＯｒｒの圧力下で高周波（１３，５
６Ｍ）ＩＺ）を３００ｗ印加して行った。これによって
まず多結晶シリコンがエツチングされ、二酸化シリコン
の側面にサイドウオールとして残る。（第４図）そのま
まエツチングを続けると、多結晶シリコンのないところ
は半導体基板がエツチングされ、サイドウオールの部分
はそれだけ半導体基板のエツチングが遅れることになり
、溝の角部が丸められる。但し、エツチング装置及び条
件はこれに限るものではない０本実施例では半導体基板
を８０００人エツチングした時点で終了させたが、溝の
深さはこれに限るものではない。
してエツチングして、多結晶シリコンのサイドウオール
１０４を形成する。（第４図）エツチングは平行平板型
ＲＩＥを用い、ＣＦ、を１１００５ＣＣ，Ｏ，をＩＯ８
ＣＣＭで２５０ｍＴＯｒｒの圧力下で高周波（１３，５
６Ｍ）ＩＺ）を３００ｗ印加して行った。これによって
まず多結晶シリコンがエツチングされ、二酸化シリコン
の側面にサイドウオールとして残る。（第４図）そのま
まエツチングを続けると、多結晶シリコンのないところ
は半導体基板がエツチングされ、サイドウオールの部分
はそれだけ半導体基板のエツチングが遅れることになり
、溝の角部が丸められる。但し、エツチング装置及び条
件はこれに限るものではない０本実施例では半導体基板
を８０００人エツチングした時点で終了させたが、溝の
深さはこれに限るものではない。
半導体基板１０１のエツチング終了後、マスクとして使
用した二酸化シリコン１０２を弗化水素液で除去する。
用した二酸化シリコン１０２を弗化水素液で除去する。
（第５図）
［発明の効果］
以上述べた本発明によれば溝角部を丸めるのに酸化によ
らず、エツチングで行えるため、ボロンの熱拡散による
しきい値変動など、デバイス特性への悪影響をなくする
ことができる。
らず、エツチングで行えるため、ボロンの熱拡散による
しきい値変動など、デバイス特性への悪影響をなくする
ことができる。
第１図から第５図は本発明における一実施例の工程断面
図である。 第６図は溝角部が角ぼっている場合の酸化膜の絶縁破壊
電界のヒストグラムである。 第７図は本発明における場合の酸化膜の絶縁破壊電界の
ヒストグラムである。 第８図は従来技術におけるしきい値電圧のチャネル幅依
存性を示すグラフである。 第９図は本発明におけるしきい値電圧のチャネル幅依存
性を示すグラフである。 半導体基板 二酸化シリコン 多結晶シリコン サイドウオール 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）−・〜４ム
電圧 しセい値を五
図である。 第６図は溝角部が角ぼっている場合の酸化膜の絶縁破壊
電界のヒストグラムである。 第７図は本発明における場合の酸化膜の絶縁破壊電界の
ヒストグラムである。 第８図は従来技術におけるしきい値電圧のチャネル幅依
存性を示すグラフである。 第９図は本発明におけるしきい値電圧のチャネル幅依存
性を示すグラフである。 半導体基板 二酸化シリコン 多結晶シリコン サイドウオール 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）−・〜４ム
電圧 しセい値を五
Claims (1)
- （１）半導体基板に溝を形成する工程を有する半導体装
置の製造方法において、 （ａ）半導体基板上に絶縁膜のマスクを形成する工程と
、 （ｂ）前記半導体基板上に多結晶シリコンを堆積させる
工程と （ｃ）前記多結晶シリコン及び前記半導体基板を連続し
てエッチングする工程と、 （ｄ）前記絶縁膜を除去する工程を有することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9411089A JPH02271620A (ja) | 1989-04-13 | 1989-04-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9411089A JPH02271620A (ja) | 1989-04-13 | 1989-04-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02271620A true JPH02271620A (ja) | 1990-11-06 |
Family
ID=14101298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9411089A Pending JPH02271620A (ja) | 1989-04-13 | 1989-04-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02271620A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997006558A1 (en) * | 1995-08-09 | 1997-02-20 | Advanced Micro Devices, Inc. | Process for rounding corners in trench isolation |
| EP0782185A3 (en) * | 1995-12-25 | 1997-08-20 | Nec Corp | Process of fabricating semiconductor device having isolating oxide rising out of groove |
| US5945352A (en) * | 1997-12-19 | 1999-08-31 | Advanced Micro Devices | Method for fabrication of shallow isolation trenches with sloped wall profiles |
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| JP2005175332A (ja) * | 2003-12-15 | 2005-06-30 | Citizen Watch Co Ltd | 半導体装置およびその製造方法 |
-
1989
- 1989-04-13 JP JP9411089A patent/JPH02271620A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997006558A1 (en) * | 1995-08-09 | 1997-02-20 | Advanced Micro Devices, Inc. | Process for rounding corners in trench isolation |
| EP0782185A3 (en) * | 1995-12-25 | 1997-08-20 | Nec Corp | Process of fabricating semiconductor device having isolating oxide rising out of groove |
| US5945352A (en) * | 1997-12-19 | 1999-08-31 | Advanced Micro Devices | Method for fabrication of shallow isolation trenches with sloped wall profiles |
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US7354829B2 (en) | 2000-01-14 | 2008-04-08 | Denso Corporation | Trench-gate transistor with ono gate dielectric and fabrication process therefor |
| JP2005175332A (ja) * | 2003-12-15 | 2005-06-30 | Citizen Watch Co Ltd | 半導体装置およびその製造方法 |
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