JPH09181165A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09181165A JPH09181165A JP9003570A JP357097A JPH09181165A JP H09181165 A JPH09181165 A JP H09181165A JP 9003570 A JP9003570 A JP 9003570A JP 357097 A JP357097 A JP 357097A JP H09181165 A JPH09181165 A JP H09181165A
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Abstract
(57)【要約】
【目的】本発明の目的は、半導体装置の中で高電圧が印
加されるpn接合の耐圧を向上させた半導体装置を得るこ
とにある。 【構成】本発明によれば、1ケの半導体チップ上に形成
される半導体装置の素子分離領域に導入するチヤネルス
トッパ不純物イオンの注入量,注入工程を、チップ内の
それぞれの機能を有する回路素子を含むチップ内の領域
に応じて変え、かつ素子形成領域に対して自己整合的に
形成する。 【効果】本発明は、MOSトランジスタのしきい値電圧の
制御性向上、p-n接合のリーク電流の低減、耐圧の向上
が図れ、かつ、半導体装置の高集積化、複数の機能を有
する回路の1チップ化を容易に行なえる効果がある。
加されるpn接合の耐圧を向上させた半導体装置を得るこ
とにある。 【構成】本発明によれば、1ケの半導体チップ上に形成
される半導体装置の素子分離領域に導入するチヤネルス
トッパ不純物イオンの注入量,注入工程を、チップ内の
それぞれの機能を有する回路素子を含むチップ内の領域
に応じて変え、かつ素子形成領域に対して自己整合的に
形成する。 【効果】本発明は、MOSトランジスタのしきい値電圧の
制御性向上、p-n接合のリーク電流の低減、耐圧の向上
が図れ、かつ、半導体装置の高集積化、複数の機能を有
する回路の1チップ化を容易に行なえる効果がある。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特に
微細なMOSトランジスタのしきい電圧の制御性向上、半
導体装置の接合耐圧向上に好適な素子分離方法に関す
る。
微細なMOSトランジスタのしきい電圧の制御性向上、半
導体装置の接合耐圧向上に好適な素子分離方法に関す
る。
【０００２】
【従来の技術】半導体装置の素子分離には、従来LOCOS
法(Local Oxidation of Silicon)と呼ばれる選択酸化法
が用いられている。この方法ではチヤネルストツパとし
て素子分離領域には一様に不純物が導入される。
法(Local Oxidation of Silicon)と呼ばれる選択酸化法
が用いられている。この方法ではチヤネルストツパとし
て素子分離領域には一様に不純物が導入される。
【０００３】また、従来、特開昭60-89940号公報に記載
のように、素子分離スペースの寸法の違いにより異なる
注入量の不純物イオンを導入して選択酸化することによ
り素子分離されてきた。上記従来技術は、素子分離領域
に導入した不純物が選択酸化を行なった際、素子領域の
Si基板中にも拡散してくる点について配慮されておら
ず、素子領域が微細になると上記不純物の拡散のため該
領域に形成MOSトランジスタのしきい値電圧が高くなり
かつ制御性が低化するという問題があつた。
のように、素子分離スペースの寸法の違いにより異なる
注入量の不純物イオンを導入して選択酸化することによ
り素子分離されてきた。上記従来技術は、素子分離領域
に導入した不純物が選択酸化を行なった際、素子領域の
Si基板中にも拡散してくる点について配慮されておら
ず、素子領域が微細になると上記不純物の拡散のため該
領域に形成MOSトランジスタのしきい値電圧が高くなり
かつ制御性が低化するという問題があつた。
【０００４】そしてさらに、特開昭57-155769号公報に
記載のように、高耐圧素子形成領域のまわりのチャネル
カット領域の不純物濃度を低耐圧素子のチャネルカット
領域のそれよりも高くすることが知られている。しか
し、この公報に開示の発明では、高耐圧素子形成領域の
まわりのチャネルカット領域は、高耐圧素子形成領域を
覆う耐酸化性のシリコンナイトライド膜に対して整合さ
れて形成されるものではない。
記載のように、高耐圧素子形成領域のまわりのチャネル
カット領域の不純物濃度を低耐圧素子のチャネルカット
領域のそれよりも高くすることが知られている。しか
し、この公報に開示の発明では、高耐圧素子形成領域の
まわりのチャネルカット領域は、高耐圧素子形成領域を
覆う耐酸化性のシリコンナイトライド膜に対して整合さ
れて形成されるものではない。
【０００５】
【発明が解決しようとする課題】本発明の目的は、半導
体装置の中で高電圧が印加されるpn接合の耐圧を向上さ
せること、さらには1個の半導体チップ上にダイナミツ
ク型メモリ、不揮発性メモリ、演算回路などのそれぞれ
の機能を有する複数の回路群を設けたとき、高電圧が印
加される回路でのpn接合耐圧を向上させることである。
体装置の中で高電圧が印加されるpn接合の耐圧を向上さ
せること、さらには1個の半導体チップ上にダイナミツ
ク型メモリ、不揮発性メモリ、演算回路などのそれぞれ
の機能を有する複数の回路群を設けたとき、高電圧が印
加される回路でのpn接合耐圧を向上させることである。
【０００６】
【課題を解決するための手段】本発明によれば、素子領
域の微細な領域には、その周囲の素子分離領域へのチヤ
ネルストッパとなる不純物イオンの注入を他の部分より
少なくする。
域の微細な領域には、その周囲の素子分離領域へのチヤ
ネルストッパとなる不純物イオンの注入を他の部分より
少なくする。
【０００７】
【作用】選択酸化したとき素子領域への該不純物の拡散
が少なくなる。したがって、微細な素子領域に形成され
たMOSトランジスタのしきい値電圧の上昇が抑制され、
しきい値電圧の制御性が向上する。
が少なくなる。したがって、微細な素子領域に形成され
たMOSトランジスタのしきい値電圧の上昇が抑制され、
しきい値電圧の制御性が向上する。
【０００８】
〔実施例1〕本発明の一実施例を図１及び図２を用いて
詳細に説明する。図１は、微細な素子領域1と広い素子
領域2にそれぞれMOSトランジスタが形成された半導体装
置の一部の平面レイアウト図である。1と2は素子領域、
3と4はゲート電極、5と6はコンタクト穴、7と8は配線の
それぞれのパターンを示す。図１のI−ＩＩ断面図を用
いて、本発明の半導体装置およびその製造方法の一実施
例を図２(a)〜(c)に示す。
詳細に説明する。図１は、微細な素子領域1と広い素子
領域2にそれぞれMOSトランジスタが形成された半導体装
置の一部の平面レイアウト図である。1と2は素子領域、
3と4はゲート電極、5と6はコンタクト穴、7と8は配線の
それぞれのパターンを示す。図１のI−ＩＩ断面図を用
いて、本発明の半導体装置およびその製造方法の一実施
例を図２(a)〜(c)に示す。
【０００９】まず、p型1OΩ・cmの単結晶Si基板1O1上に
熱酸化法により20nmのSiO2膜102を成長させ、さらにそ
の上に選択酸化のマスクとなるSi3N4膜をCVD法(化学気
相蒸着法)により150nmの厚さに堆積する。
熱酸化法により20nmのSiO2膜102を成長させ、さらにそ
の上に選択酸化のマスクとなるSi3N4膜をCVD法(化学気
相蒸着法)により150nmの厚さに堆積する。
【００１０】しかる後、公知の写真蝕刻法を用いて素子
分離領域のSi3N4膜を選択的にエッチングし、図２(a)の
ごとく素子領域にSi3N4膜103を残存せしめる。つぎに、
図２(b)に示すように、微細な素子領域およびその周囲
の素子分離領域に写真蝕刻法により、約1μmの厚さのホ
トレジスト膜104からなるパターンを形成し、イオン打
ち込み法を用いて、広い素子領域の周囲の素子分離領域
にB+イオンを加速電圧15kV、面密度3×1013cm‐2の条件
でイオン注入し、チヤネルストツパ不純物105をSi基板1
O1中に導入する。
分離領域のSi3N4膜を選択的にエッチングし、図２(a)の
ごとく素子領域にSi3N4膜103を残存せしめる。つぎに、
図２(b)に示すように、微細な素子領域およびその周囲
の素子分離領域に写真蝕刻法により、約1μmの厚さのホ
トレジスト膜104からなるパターンを形成し、イオン打
ち込み法を用いて、広い素子領域の周囲の素子分離領域
にB+イオンを加速電圧15kV、面密度3×1013cm‐2の条件
でイオン注入し、チヤネルストツパ不純物105をSi基板1
O1中に導入する。
【００１１】つぎに、ホトレジスト104を除去し、Si3N4
膜103をマスタとして、公知のウエツト酸化法により素
子分離領域にSiO2膜1O6を500nmの厚さに成長させる。こ
のとき、チヤネルストッパ不純物105はSi基板101内で電
気的に活性化され、図１(b)に示すごとくチヤネルスト
ツパ層107が形成される。この層のp型不純物濃度は平均
的に約1×1O17cm-3であり、Si基板の濃度より約2桁高く
なっている。つぎに、熱リン酸液を用いて素子領域に残
存するSi3N4膜103を除去し、さらにSiO2膜１０２をＨＦ
水溶液で除去する。しかる後、公知のドライ酸化法で、
素子領域に25nmのSiO2膜108を成長せしめる。つぎに図
２(b)に示すように、写真蝕刻法を用いて、広い素子領
域およびその周囲の素子分離領域に約2μmの厚さのホト
レジスト膜109からなるパターンを形成した後、イオン
打ち込み法を用い、微細な素子領域およびその周囲の素
子分離領域にチヤネルストッパ不純物110としてB+イオ
ンを加速電圧20OkV、面密度5×1012cm‐2の条件でイオ
ン注入する。この時、図２(b)において、点線で示した
ように素子分離領域と基板との界面はチヤネルストッパ
不純物110が形成され、一方、素子分離領域によって区
画された素子形成領域にはデバイス特性に影響がでない
基板内部に不純物濃度のピーク（最大濃度）が位置され
る。すなわち、チヤネルストッパ不純物110は実質、耐
酸化性膜であるSi3N4膜103に自己整合されていることに
なる。
膜103をマスタとして、公知のウエツト酸化法により素
子分離領域にSiO2膜1O6を500nmの厚さに成長させる。こ
のとき、チヤネルストッパ不純物105はSi基板101内で電
気的に活性化され、図１(b)に示すごとくチヤネルスト
ツパ層107が形成される。この層のp型不純物濃度は平均
的に約1×1O17cm-3であり、Si基板の濃度より約2桁高く
なっている。つぎに、熱リン酸液を用いて素子領域に残
存するSi3N4膜103を除去し、さらにSiO2膜１０２をＨＦ
水溶液で除去する。しかる後、公知のドライ酸化法で、
素子領域に25nmのSiO2膜108を成長せしめる。つぎに図
２(b)に示すように、写真蝕刻法を用いて、広い素子領
域およびその周囲の素子分離領域に約2μmの厚さのホト
レジスト膜109からなるパターンを形成した後、イオン
打ち込み法を用い、微細な素子領域およびその周囲の素
子分離領域にチヤネルストッパ不純物110としてB+イオ
ンを加速電圧20OkV、面密度5×1012cm‐2の条件でイオ
ン注入する。この時、図２(b)において、点線で示した
ように素子分離領域と基板との界面はチヤネルストッパ
不純物110が形成され、一方、素子分離領域によって区
画された素子形成領域にはデバイス特性に影響がでない
基板内部に不純物濃度のピーク（最大濃度）が位置され
る。すなわち、チヤネルストッパ不純物110は実質、耐
酸化性膜であるSi3N4膜103に自己整合されていることに
なる。
【００１２】つぎに、HF水溶液を用いてSiO2膜108を除
去し、ドライ酸化法で、MOSトランジスタのゲート絶縁
膜となるSiO2膜111を素子領域に15nmの厚さに成長させ
る。このとき、チヤネルストッパ不純物110はSi基板10]
内で電気的に活性化されチヤネルストッパ層112が形成
される。この層112のp型不純物の平均的な濃度は約1×1
O17cm-3なる。微細な素子領域のSi基板101中にもチヤネ
ルストッパ層112が形成さているが、その層の最大濃度
位置は、素子領域のSi基板101の表面から約0.5μmの深
さにある。したがつて、素子領域のS i基板表面でのp型
不純物濃度は約1×1016cm-3であり、MOSトランジスタの
しきい値電圧への影響は少ない。ちなみに、従来のよう
に分離領域全面に面密度3×1O13‐2のB+イオンをイオン
注入して選択酸化すると、微細な素子領域のSi基板表面
のp型不純物濃度は、1O17cm-3程度となるので、その領
域に形成されたMOSトランジスタしきい値電圧が上昇し
て制御性が低下する。
去し、ドライ酸化法で、MOSトランジスタのゲート絶縁
膜となるSiO2膜111を素子領域に15nmの厚さに成長させ
る。このとき、チヤネルストッパ不純物110はSi基板10]
内で電気的に活性化されチヤネルストッパ層112が形成
される。この層112のp型不純物の平均的な濃度は約1×1
O17cm-3なる。微細な素子領域のSi基板101中にもチヤネ
ルストッパ層112が形成さているが、その層の最大濃度
位置は、素子領域のSi基板101の表面から約0.5μmの深
さにある。したがつて、素子領域のS i基板表面でのp型
不純物濃度は約1×1016cm-3であり、MOSトランジスタの
しきい値電圧への影響は少ない。ちなみに、従来のよう
に分離領域全面に面密度3×1O13‐2のB+イオンをイオン
注入して選択酸化すると、微細な素子領域のSi基板表面
のp型不純物濃度は、1O17cm-3程度となるので、その領
域に形成されたMOSトランジスタしきい値電圧が上昇し
て制御性が低下する。
【００１３】つぎに、MOSトランジスタのしきい電圧制
御のため、素子領域にB+イオンを加速電圧1OkV、面密度
1×1O13cm‐2の条件でイオン注入する。本実施例ではチ
ップ内全面に上記イオン注入したが微細な素子領域に対
しては注入量を少なくしたり、または行なわないで先に
述べたチヤネルストッパ不純物の注入でしきい電圧を制
御することも可能である。なお上記イオン注入量に対
し、素子領域表面のp型不純物濃度は約5×1013cm-2な
る。
御のため、素子領域にB+イオンを加速電圧1OkV、面密度
1×1O13cm‐2の条件でイオン注入する。本実施例ではチ
ップ内全面に上記イオン注入したが微細な素子領域に対
しては注入量を少なくしたり、または行なわないで先に
述べたチヤネルストッパ不純物の注入でしきい電圧を制
御することも可能である。なお上記イオン注入量に対
し、素子領域表面のp型不純物濃度は約5×1013cm-2な
る。
【００１４】つぎに、公知の半導体装置製造工程に従っ
て、図２(c)に示すように、多結晶Si113を形成してゲー
ト電極とし、ソ一ス,ドレイン領域にAs+イオンをイオン
注入し、その後チップ全面に第1パッシベーション膜と
してPSG(リン硅酸ガラス)膜114を堆積し、コンタクト穴
開けを行ない、つぎにA1合金から成る配線を形成し、半
導体装置を得ることができる。本実施例の半導体装置で
は、広い素子領域に形成したMOSトランジスタ、例えば
チヤネル幅が5μmの場合しきい値電圧は、O.8Vであるの
に対し、微細な素子領域に形成したMOSトランジスタ、
例えばチヤネル幅が0.8〜0.6μmの場合でもしきい値電
圧は0.9〜1.OVであつた。従来のチップ全面に一様なチ
ヤネルストッパ不純物を注入し選択酸化して素子分離を
行なった場合は、チヤネル幅0.8〜O.6μmの場合、しき
い値電圧は、1.5〜4V程度になる。以上のように本発明
により、微細な素子領域に形成したMOSトランジスタの
しきい値電圧の上昇を抑え、制御性を向上できたこのこ
とにより、半導体装置の動作速度の向上,動作電源電圧
に対する裕度の拡大を実現することができた。
て、図２(c)に示すように、多結晶Si113を形成してゲー
ト電極とし、ソ一ス,ドレイン領域にAs+イオンをイオン
注入し、その後チップ全面に第1パッシベーション膜と
してPSG(リン硅酸ガラス)膜114を堆積し、コンタクト穴
開けを行ない、つぎにA1合金から成る配線を形成し、半
導体装置を得ることができる。本実施例の半導体装置で
は、広い素子領域に形成したMOSトランジスタ、例えば
チヤネル幅が5μmの場合しきい値電圧は、O.8Vであるの
に対し、微細な素子領域に形成したMOSトランジスタ、
例えばチヤネル幅が0.8〜0.6μmの場合でもしきい値電
圧は0.9〜1.OVであつた。従来のチップ全面に一様なチ
ヤネルストッパ不純物を注入し選択酸化して素子分離を
行なった場合は、チヤネル幅0.8〜O.6μmの場合、しき
い値電圧は、1.5〜4V程度になる。以上のように本発明
により、微細な素子領域に形成したMOSトランジスタの
しきい値電圧の上昇を抑え、制御性を向上できたこのこ
とにより、半導体装置の動作速度の向上,動作電源電圧
に対する裕度の拡大を実現することができた。
【００１５】〔実施例2〕第2の実施例を図３を用いて説
明する。図３は、ダイナミッグ型ランダムアクセスメモ
リの1チップの平面図で、メモリ内の回路が形成される
チップ内の位置を示したものである。半導体チップ201
上に、メモリセルの配置されるメモリマツト領域202,20
3と、種々の電圧やパルスの発生回路、信号電圧の増幅
回路などが配置される周辺回路領域2O4,2O5,206,2O7が
配置されている。上記メモリ装置においてモリセルは、
1ケのMOSトランジスタと1ケのキヤパシタから成ってい
る。そのMOSトランジスタのチヤネル幅はO.8μmであ
り、素子領域としてはチップ内で最も小さい寸法であ
る。また、素子分離領域の寸法もメモリマツト内は0.8
μmと最も小さい寸法である。
明する。図３は、ダイナミッグ型ランダムアクセスメモ
リの1チップの平面図で、メモリ内の回路が形成される
チップ内の位置を示したものである。半導体チップ201
上に、メモリセルの配置されるメモリマツト領域202,20
3と、種々の電圧やパルスの発生回路、信号電圧の増幅
回路などが配置される周辺回路領域2O4,2O5,206,2O7が
配置されている。上記メモリ装置においてモリセルは、
1ケのMOSトランジスタと1ケのキヤパシタから成ってい
る。そのMOSトランジスタのチヤネル幅はO.8μmであ
り、素子領域としてはチップ内で最も小さい寸法であ
る。また、素子分離領域の寸法もメモリマツト内は0.8
μmと最も小さい寸法である。
【００１６】上記半導体メモリの製造において、素子分
離領域には、第1の実施例と同様にSi3N4膜をマスクとす
る選択酸化膜を形成した。しかし、本実施例では、第1
の実施例と異なり、Si基板上にSiO2膜を介して、Si3N4
膜を形成し、素子分離領域上のSi3N4膜を選択的にエッ
チングして除去した後、チップ内でSi基板内にp型不純
物が導入され,ているpウェル領域の素子分離領域全面に
B+イオンを加速電圧15kV、面密度1.5×1O13cm‐2の条件
でイオン注入した。しかる後、Si3N4をマスクとして素
子分離領域を選択的に酸化し、第1の実施例と同様にSi3
N4膜の除去を行ない、素子領域のSiO2 膜を除去した
後、再び素子領域に25nmのSiO2膜を成長させた。しかる
後、写真蝕刻法を用いて、メモリマツト領域202,203と
周辺回路領域で素子分離寸法が小さい一部の領域とに開
口部を持つ膜厚2μmのレジストパターを形成し、それを
マスクとして、B+イオンを加速電圧200kV、面密度5×1O
12cm-2条件でイオン注入した。以下、第1の実施例と同
様、通常の半導体製造工程に従って、メモリ装置を製造
した。 上記メモリ装置では、メモリセルを構成するチ
ヤネル幅の狭いMOSトランジスタのしきい値電圧は、従
来のようにpウェル領域全面に面密度3×1O13cm‐2のイ
オン注入を行なって製造した場合には1.2〜2V程度にな
るのに対し、本発明によれば、O.8〜1.OVと低い値に制
御することができた。その結果、メモリの動作をさせる
電源電圧に対する余裕度を約0.5V拡げることができた。
さらに、メモリセルを構成するキヤパシタに接続された
n型高濃度拡散層とpウェルとの間に形成されるp-n接合
のリーク電流が、素子分離領域のSi基板表面のp型不純
物濃度を高めることにより、低減することができた。こ
れはｐ-n接合の空乏層がSi基板と分離用SiO2膜との界面
に広がる距離が小さくなったためと考えられる。この結
果、メモリの情報保持時間を長くすることができた。情
報保持時間は、メモリマツト領域の分離領域のp型不純
物濃度を高めるため、本実施例の5×1O12cm‐2のイオン
注入よりさらに多く7×1O12cm‐2のイオン注入を行なう
ことにより、さらに長くすることができる。また、本実
施例では、Ｂ+イオンを5×1O12cm‐2イオン注入したメ
モリマツト部と周辺回路の一部でのｐ-n接合の耐圧は１
３Vであったが高電圧の印加される周辺回路部の耐圧は2
0Vと高く、回路動作を安定に行なわせるのに充分な耐圧
を得ることができた。
離領域には、第1の実施例と同様にSi3N4膜をマスクとす
る選択酸化膜を形成した。しかし、本実施例では、第1
の実施例と異なり、Si基板上にSiO2膜を介して、Si3N4
膜を形成し、素子分離領域上のSi3N4膜を選択的にエッ
チングして除去した後、チップ内でSi基板内にp型不純
物が導入され,ているpウェル領域の素子分離領域全面に
B+イオンを加速電圧15kV、面密度1.5×1O13cm‐2の条件
でイオン注入した。しかる後、Si3N4をマスクとして素
子分離領域を選択的に酸化し、第1の実施例と同様にSi3
N4膜の除去を行ない、素子領域のSiO2 膜を除去した
後、再び素子領域に25nmのSiO2膜を成長させた。しかる
後、写真蝕刻法を用いて、メモリマツト領域202,203と
周辺回路領域で素子分離寸法が小さい一部の領域とに開
口部を持つ膜厚2μmのレジストパターを形成し、それを
マスクとして、B+イオンを加速電圧200kV、面密度5×1O
12cm-2条件でイオン注入した。以下、第1の実施例と同
様、通常の半導体製造工程に従って、メモリ装置を製造
した。 上記メモリ装置では、メモリセルを構成するチ
ヤネル幅の狭いMOSトランジスタのしきい値電圧は、従
来のようにpウェル領域全面に面密度3×1O13cm‐2のイ
オン注入を行なって製造した場合には1.2〜2V程度にな
るのに対し、本発明によれば、O.8〜1.OVと低い値に制
御することができた。その結果、メモリの動作をさせる
電源電圧に対する余裕度を約0.5V拡げることができた。
さらに、メモリセルを構成するキヤパシタに接続された
n型高濃度拡散層とpウェルとの間に形成されるp-n接合
のリーク電流が、素子分離領域のSi基板表面のp型不純
物濃度を高めることにより、低減することができた。こ
れはｐ-n接合の空乏層がSi基板と分離用SiO2膜との界面
に広がる距離が小さくなったためと考えられる。この結
果、メモリの情報保持時間を長くすることができた。情
報保持時間は、メモリマツト領域の分離領域のp型不純
物濃度を高めるため、本実施例の5×1O12cm‐2のイオン
注入よりさらに多く7×1O12cm‐2のイオン注入を行なう
ことにより、さらに長くすることができる。また、本実
施例では、Ｂ+イオンを5×1O12cm‐2イオン注入したメ
モリマツト部と周辺回路の一部でのｐ-n接合の耐圧は１
３Vであったが高電圧の印加される周辺回路部の耐圧は2
0Vと高く、回路動作を安定に行なわせるのに充分な耐圧
を得ることができた。
【００１７】〔実施例3〕さらに他の実施例を第3図を用
いて説明する。第3図は、1ケの半導体チップ301上に不
揮発性メモリ回路302とスタティック型ランダムアクセ
スメモリ(SRAM)回路303と論理回路3O4を集積した半導体
装置の平面図である。
いて説明する。第3図は、1ケの半導体チップ301上に不
揮発性メモリ回路302とスタティック型ランダムアクセ
スメモリ(SRAM)回路303と論理回路3O4を集積した半導体
装置の平面図である。
【００１８】上記半導体装置の製造において、素子分離
領域には第1の実施例と同様にSi3N4膜をマスクとする選
択酸化膜を形成した。しかし、本実施例では、Si基板上
にSiO2膜を介してSi3N4膜を形成し、素子分離領域上のS
i3N4膜を選択的にエッチングして除去したのち、pウェ
ル領域のうち、不揮発性メモリ回路302の領域にはB+イ
オンを面密度1.5×1O13cm‐2、スタティック型ランダム
アクセスメモリ回路303、論理回路304の領域には、5×1
O13cm‐2のイオン注入を行なった。しかる後、分離領域
に選択酸化膜を形成し、素子分離を行なった。その後、
それぞれの領域に通常の半導体装置製造工程に従って、
不揮発性メモリ、スタティック型ランダムアクセスメモ
リ、論理回路を形成した。
領域には第1の実施例と同様にSi3N4膜をマスクとする選
択酸化膜を形成した。しかし、本実施例では、Si基板上
にSiO2膜を介してSi3N4膜を形成し、素子分離領域上のS
i3N4膜を選択的にエッチングして除去したのち、pウェ
ル領域のうち、不揮発性メモリ回路302の領域にはB+イ
オンを面密度1.5×1O13cm‐2、スタティック型ランダム
アクセスメモリ回路303、論理回路304の領域には、5×1
O13cm‐2のイオン注入を行なった。しかる後、分離領域
に選択酸化膜を形成し、素子分離を行なった。その後、
それぞれの領域に通常の半導体装置製造工程に従って、
不揮発性メモリ、スタティック型ランダムアクセスメモ
リ、論理回路を形成した。
【００１９】SRAM回路303、論理回路304の動作電圧は5V
であるのに対し、p-n接合耐圧は12〜13Vであり、充分な
動作電圧の裕度があった。さらに不揮発性メモリ回路の
動作には12Vの電圧が必要であるが、本実施例ではp-n接
合の耐圧は20Vであり、この回路の動作を充分行なわせ
ることができた。
であるのに対し、p-n接合耐圧は12〜13Vであり、充分な
動作電圧の裕度があった。さらに不揮発性メモリ回路の
動作には12Vの電圧が必要であるが、本実施例ではp-n接
合の耐圧は20Vであり、この回路の動作を充分行なわせ
ることができた。
【００２０】
【発明の効果】上記のように、本発明によれば、1ケの
半導体チップ上に形成される半導体装置の素子分離領域
に導入するチヤネルストッパ不純物イオンの注入量,注
入工程を、チップ内のそれぞれの機能を有する回路素子
を含むチップ内の領域に応じて変え、かつ素子形成領域
に対して自己整合的に形成することにより、MOSトラン
ジスタのしきい値電圧の制御性向上、p-n接合のリーク
電流の低減、耐圧の向上が図れ、かつ、半導体装置の高
集積化、複数の機能を有する回路の1チップ化を容易に
行なえる効果がある。
半導体チップ上に形成される半導体装置の素子分離領域
に導入するチヤネルストッパ不純物イオンの注入量,注
入工程を、チップ内のそれぞれの機能を有する回路素子
を含むチップ内の領域に応じて変え、かつ素子形成領域
に対して自己整合的に形成することにより、MOSトラン
ジスタのしきい値電圧の制御性向上、p-n接合のリーク
電流の低減、耐圧の向上が図れ、かつ、半導体装置の高
集積化、複数の機能を有する回路の1チップ化を容易に
行なえる効果がある。
【図１】本発明の一実施例の半導体装置の一部の平面レ
イアウト図。
イアウト図。
【図２】本発明の一実施例の半導体装置の製造方法を示
す工程断面図。
す工程断面図。
【図３】本発明の一実施例の半導体装置（チップ）の平
面レイアウト図。
面レイアウト図。
【図４】本発明の他の実施例の半導体装置（チップ）の
平面レイアウト図。
平面レイアウト図。
1,2・・・素子領域パターン、3‥・ゲート電極パター
ン、1O1・・・Si基板、1O2・・・SiO2膜、103・・・Si3
N4膜、105・・・第1のイオン注入層、106・・・SiO2
膜、110・・・第2のイオン注入層。
ン、1O1・・・Si基板、1O2・・・SiO2膜、103・・・Si3
N4膜、105・・・第1のイオン注入層、106・・・SiO2
膜、110・・・第2のイオン注入層。
Claims (2)
- 【請求項１】半導体基体主面において、第1の電圧を用
いる第1の回路が形成される第１の領域内の素子形成領
域上と、該第２の電圧を用いる第２の回路が形成される
第２の領域内の素子形成領域上とに第1と第2の耐酸化性
膜を形成する工程と、 上記第1の素子形成領域及びその周囲の素子分離領域上
に不純物ドープ用マスクを形成する工程と、 上記第１の耐酸化性膜をマスクとして、上記第１の領域
に接して第１の導入量で第１のチャネルストッパ用不純
物を導入する工程と、 上記第２の耐酸化性膜をマスクとして、上記第２の領域
に接して上記第１の導入量未満の第２の導入量で第２の
チャネルストッパ用不純物を導入する工程と、 上記第１と第２の耐酸化性膜をマスクとして第１と第２
の領域の上記半導体基体表面を酸化し、素子分離酸化膜
を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】上記第１の回路はランダムアクセスメモリ
回路または及び論理回路が構成するものであり、上記第
２の回路は不揮発性メモリ回路を構成するものであるこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9003570A JPH09181165A (ja) | 1997-01-13 | 1997-01-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9003570A JPH09181165A (ja) | 1997-01-13 | 1997-01-13 | 半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62275819A Division JP2644776B2 (ja) | 1987-11-02 | 1987-11-02 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09181165A true JPH09181165A (ja) | 1997-07-11 |
Family
ID=11561112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9003570A Pending JPH09181165A (ja) | 1997-01-13 | 1997-01-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09181165A (ja) |
-
1997
- 1997-01-13 JP JP9003570A patent/JPH09181165A/ja active Pending
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