JPH09181275A - Ｄｒａｍセルの構造およびその製造方法 - Google Patents
Ｄｒａｍセルの構造およびその製造方法Info
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- JPH09181275A JPH09181275A JP8217394A JP21739496A JPH09181275A JP H09181275 A JPH09181275 A JP H09181275A JP 8217394 A JP8217394 A JP 8217394A JP 21739496 A JP21739496 A JP 21739496A JP H09181275 A JPH09181275 A JP H09181275A
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10P14/40—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials
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- H10P14/43—Chemical deposition, e.g. chemical vapour deposition [CVD]
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Abstract
(57)【要約】
【課題】狭いＤＲＡＭセルの面積に伝達ゲートとキャパ
シタとを集積化するＤＲＡＭセルの構造およびその製造
方法を提供する。 【解決手段】伝達ゲートとしてＳＯＩトランジスタを用
い、キャパシタ電極が伝達ゲートのソースの下に位置
し、誘電膜がキャパシタ電極の下に位置し、板電極が誘
電膜の下に位置するように配置する。本発明のＤＲＡＭ
セルの製造方法は、第１の硅素基板の上に板電極、誘電
体膜、キャパシタ電極および酸化膜とを順に形成し、そ
のキャパシタ電極と連結されるようにコンタクト孔を形
成して金属を満たした後、平坦化させ、第２の硅素基板
を接着させ、その第２の硅素基板を磨いてＳＯＩ層を形
成した後、ＭＯＳ工程で伝達ゲートを形成するのに特徴
がある。
シタとを集積化するＤＲＡＭセルの構造およびその製造
方法を提供する。 【解決手段】伝達ゲートとしてＳＯＩトランジスタを用
い、キャパシタ電極が伝達ゲートのソースの下に位置
し、誘電膜がキャパシタ電極の下に位置し、板電極が誘
電膜の下に位置するように配置する。本発明のＤＲＡＭ
セルの製造方法は、第１の硅素基板の上に板電極、誘電
体膜、キャパシタ電極および酸化膜とを順に形成し、そ
のキャパシタ電極と連結されるようにコンタクト孔を形
成して金属を満たした後、平坦化させ、第２の硅素基板
を接着させ、その第２の硅素基板を磨いてＳＯＩ層を形
成した後、ＭＯＳ工程で伝達ゲートを形成するのに特徴
がある。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭセルの構
造およびその製造方法に関するものであり、特に貯蔵キ
ャパシタが、伝達ゲートの下に形成されたＤＲＡＭセル
の構造およびその製造方法に関するものである。
造およびその製造方法に関するものであり、特に貯蔵キ
ャパシタが、伝達ゲートの下に形成されたＤＲＡＭセル
の構造およびその製造方法に関するものである。
【０００２】
【従来の技術】一般に、半導体素子、特にＤＲＡＭ（Ｄ
ｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｏｍｏ
ｒｙ）素子は、次第に高集積化されつつある。これに伴
い、限られた面積に求められるキャパシタ容量（ｓｔｏ
ｒａｇｅ ｃａｐａｃｉｔａｎｃｅ）を確保するため、
多様なメモリセル構造が提案されている。
ｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｏｍｏ
ｒｙ）素子は、次第に高集積化されつつある。これに伴
い、限られた面積に求められるキャパシタ容量（ｓｔｏ
ｒａｇｅ ｃａｐａｃｉｔａｎｃｅ）を確保するため、
多様なメモリセル構造が提案されている。
【０００３】この要求に対応するために、メガＤＲＡＭ
（Ｍ ＤＲＡＭ）級以上でＤＲＡＭセルの構造は、積層
型（ｓｔａｃｋｅｄ−ｔｙｐｅ）または溝型（ｔｒｅｎ
ｃｈ−ｔｙｐｅ）の貯蔵型キャパシタ（ｃａｐａｃｉｔ
ｏｒ）が用いられている。
（Ｍ ＤＲＡＭ）級以上でＤＲＡＭセルの構造は、積層
型（ｓｔａｃｋｅｄ−ｔｙｐｅ）または溝型（ｔｒｅｎ
ｃｈ−ｔｙｐｅ）の貯蔵型キャパシタ（ｃａｐａｃｉｔ
ｏｒ）が用いられている。
【０００４】ＤＲＡＭセルの構造を分類してみれば、積
層型と溝型の二つに分けられる。現在は、積層型が主流
を構成している。
層型と溝型の二つに分けられる。現在は、積層型が主流
を構成している。
【０００５】ＤＲＡＭセルに求められる静電容量を確保
するため、誘電膜として酸化膜や、再酸化された窒化硅
素酸化膜が用いられている。さらに、キャパシタの電極
に屈曲を形成することにより、有効電極面積を増やそう
としている。
するため、誘電膜として酸化膜や、再酸化された窒化硅
素酸化膜が用いられている。さらに、キャパシタの電極
に屈曲を形成することにより、有効電極面積を増やそう
としている。
【０００６】図１と図２は、それぞれ積層型と溝型ＤＲ
ＡＭセルの一例を示したものである。
ＡＭセルの一例を示したものである。
【０００７】図１は、従来の積層型ＤＲＡＭセルの構造
図である。
図である。
【０００８】図１を参照して従来の積層型ＤＲＡＭセル
の構造を説明すれば、次のようになる。
の構造を説明すれば、次のようになる。
【０００９】図１は、積層型構造のＤＲＡＭセルの一例
として、日本の会社の三菱が考案した構造である。
として、日本の会社の三菱が考案した構造である。
【００１０】伝達ゲートのソース電極１０は、多結晶硅
素キャパシタ電極４，１３と連結されている。誘電膜１
４としては、ＯＮＯ（再酸化された窒化硅素酸化膜）が
用いられている。その上に多結晶硅素板（ｐｌａｔｅ）
の電極５，１５が形成されている。
素キャパシタ電極４，１３と連結されている。誘電膜１
４としては、ＯＮＯ（再酸化された窒化硅素酸化膜）が
用いられている。その上に多結晶硅素板（ｐｌａｔｅ）
の電極５，１５が形成されている。
【００１１】伝達ゲートのドレイン１１は、ビット線
（ｂｉｔｌｉｎｅ）１７に連結され、周辺回路と連結さ
れる。
（ｂｉｔｌｉｎｅ）１７に連結され、周辺回路と連結さ
れる。
【００１２】図２は従来の溝型ＤＲＡＭセルの構造図
で、これを参照して説明すれば、次のようである。
で、これを参照して説明すれば、次のようである。
【００１３】図２は、溝型構造のＤＲＡＭセルの一例と
して、米国のＴＩ（Ｔｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔ
ｓ）社が考案した構造である。
して、米国のＴＩ（Ｔｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔ
ｓ）社が考案した構造である。
【００１４】フィールド酸化膜２７を形成した後、活性
領域に溝２２を形成して貯蔵用キャパシタと伝達ゲート
を形成している。
領域に溝２２を形成して貯蔵用キャパシタと伝達ゲート
を形成している。
【００１５】誘電膜２８としては、硅素酸化膜を用いて
いる。伝達ゲートのソース電極３０が、溝を満たし込ん
だ多結晶硅素キャパシタ電極２９と連結されている。一
方、ドレイン３２は、いくつかの束でビット線２３，２
５に結ばれる。
いる。伝達ゲートのソース電極３０が、溝を満たし込ん
だ多結晶硅素キャパシタ電極２９と連結されている。一
方、ドレイン３２は、いくつかの束でビット線２３，２
５に結ばれる。
【００１６】また、Ｐ+ 基板２５は、板電極の役割をし
ている。
ている。
【００１７】図３は、従来の積層型と溝型とを組合せた
ＤＲＡＭセルの構造図である。
ＤＲＡＭセルの構造図である。
【００１８】図３を参照して従来の積層型と溝型とを組
合せたＤＲＡＭセルの構造を説明すると次のようにな
る。
合せたＤＲＡＭセルの構造を説明すると次のようにな
る。
【００１９】伝達ゲートのソース５２に、多結晶硅素を
蒸着した後、パターニングして１次のキャパシタ電極４
５ａを形成する。
蒸着した後、パターニングして１次のキャパシタ電極４
５ａを形成する。
【００２０】その次に、ソース−キャパシタ電極間のコ
ンタクト部位に溝エッチング（ｔｒｅｎｃｈ ｅｔｃｈ
ｉｎｇ）を行う。
ンタクト部位に溝エッチング（ｔｒｅｎｃｈ ｅｔｃｈ
ｉｎｇ）を行う。
【００２１】その後、多結晶硅素を蒸着する。
【００２２】それから、パターニングして２次のキャパ
シタ電極４５ｂを形成して有効キャパシタ電極の面積を
増やす。
シタ電極４５ｂを形成して有効キャパシタ電極の面積を
増やす。
【００２３】この多結晶硅素電極の上に硅素酸化膜５４
を形成する。
を形成する。
【００２４】それから、板電極４４を形成した上、伝達
ゲートのドレイン５３にコンタクト４８を通じてビット
線４７を形成し、ＤＲＡＭセル構造を完成する。
ゲートのドレイン５３にコンタクト４８を通じてビット
線４７を形成し、ＤＲＡＭセル構造を完成する。
【００２５】伝達ゲートとしてＳＯＩ（Ｓｉｌｉｃｏｎ
−ｏｎ−Ｉｎｓｕｌａｔｏｒ）トランジスタを用い、溝
型キャパシタを用いたＤＲＡＭセル構造も提案された。
−ｏｎ−Ｉｎｓｕｌａｔｏｒ）トランジスタを用い、溝
型キャパシタを用いたＤＲＡＭセル構造も提案された。
【００２６】図４は、その一例を示したものであるが、
これは伝達ゲートとしてＳＯＩ（Ｓｉｌｉｃｏｎ−ｏｎ
−Ｉｎｓｕｌａｔｏｒ）トランジスタを用いた従来の溝
型ＤＲＡＭセルの構造図である。
これは伝達ゲートとしてＳＯＩ（Ｓｉｌｉｃｏｎ−ｏｎ
−Ｉｎｓｕｌａｔｏｒ）トランジスタを用いた従来の溝
型ＤＲＡＭセルの構造図である。
【００２７】図４を参照して伝達ゲートとしてＳＯＩ
（Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）トラン
ジスタを用いた従来の溝型ＤＲＡＭセルの構造を説明す
れば次のようになる。
（Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）トラン
ジスタを用いた従来の溝型ＤＲＡＭセルの構造を説明す
れば次のようになる。
【００２８】ＳＯＩトランジスタ６２は、バルク硅素ト
ランジスタに比べて隔離工程が簡単であり、パンチスル
ー（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）の耐性が高く、寄生
容量が少なく、高集積、高速、しかも、低電力の動作が
可能である。
ランジスタに比べて隔離工程が簡単であり、パンチスル
ー（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）の耐性が高く、寄生
容量が少なく、高集積、高速、しかも、低電力の動作が
可能である。
【００２９】なお、図４の構造では、溝型のキャパシタ
内に有効キャパシタの面積を増やすため、積層構造を導
入している。
内に有効キャパシタの面積を増やすため、積層構造を導
入している。
【００３０】多結晶硅素キャパシタ電極７０は、ＳＯＩ
伝達ゲートのソース７１に連結され、ＳＯＩ伝達ゲート
のボディ６２は、埋没した酸化膜６８により、硅素基板
６７と電気的に分離されている。
伝達ゲートのソース７１に連結され、ＳＯＩ伝達ゲート
のボディ６２は、埋没した酸化膜６８により、硅素基板
６７と電気的に分離されている。
【００３１】
【発明が解決しようとする課題】しかしながら、ＤＲＡ
Ｍの屈曲のため、各種薄膜の均一な蒸着と微小なコンタ
クト孔のエッチングには限界がある。
Ｍの屈曲のため、各種薄膜の均一な蒸着と微小なコンタ
クト孔のエッチングには限界がある。
【００３２】一方、溝型は、高い縦横比（ａｓｐｅｃｔ
ｒａｔｉｏ）によりエッチング、深い孔の洗浄、その
後の均一な絶縁膜蒸着に限界がある。
ｒａｔｉｏ）によりエッチング、深い孔の洗浄、その
後の均一な絶縁膜蒸着に限界がある。
【００３３】したがって、電極に屈曲を形成することに
より、キャパシタの有効面積を増やす方法は限界に到る
ことになる。
より、キャパシタの有効面積を増やす方法は限界に到る
ことになる。
【００３４】さらに、ＤＲＡＭセルに求められるキャパ
シタ容量（ｓｔｏｒａｇｅ ｃａｐａｃｉｔａｎｃｅ）
を確保するために、キャパシタの誘電膜（ｃａｐａｃｉ
ｔｏｒ ｄｉｅｌｅｃｔｒｉｃ）として、高誘電薄膜が
用いられている。
シタ容量（ｓｔｏｒａｇｅ ｃａｐａｃｉｔａｎｃｅ）
を確保するために、キャパシタの誘電膜（ｃａｐａｃｉ
ｔｏｒ ｄｉｅｌｅｃｔｒｉｃ）として、高誘電薄膜が
用いられている。
【００３５】そのためには、誘電膜の薄膜化が必須的で
あるが、現在の技術として５０ｎｍよりも薄膜化するこ
とは、困難な実情である。
あるが、現在の技術として５０ｎｍよりも薄膜化するこ
とは、困難な実情である。
【００３６】また、キャパシタ誘電膜では、初期の硅素
酸化膜から窒化硅素酸化膜（ＮＯ）、再酸化された窒化
硅素酸化膜（ＯＮＯ）等を用いており、さらにギガＤＲ
ＡＭ（Ｇ ＤＲＡＭ）級の素子に適用させるため、Ｔａ
2０5，ＢＳＴ，ＰＺＴ等の高誘電率薄膜を開発してい
る。
酸化膜から窒化硅素酸化膜（ＮＯ）、再酸化された窒化
硅素酸化膜（ＯＮＯ）等を用いており、さらにギガＤＲ
ＡＭ（Ｇ ＤＲＡＭ）級の素子に適用させるため、Ｔａ
2０5，ＢＳＴ，ＰＺＴ等の高誘電率薄膜を開発してい
る。
【００３７】しかし、集積度が増えるほど、狭い面積の
単位セルに、伝達ゲートとキャパシタとを集積させるこ
とがだんだん難しくなるという問題点がある。
単位セルに、伝達ゲートとキャパシタとを集積させるこ
とがだんだん難しくなるという問題点がある。
【００３８】前記問題点を解決するために、本発明の目
的は、キャパシタを伝達ゲートの下部領域に配置して、
狭いＤＲＡＭセルの面積に伝達ゲートとキャパシタとを
集積化するＤＲＡＭセルの構造およびその製造方法を提
供することにある。
的は、キャパシタを伝達ゲートの下部領域に配置して、
狭いＤＲＡＭセルの面積に伝達ゲートとキャパシタとを
集積化するＤＲＡＭセルの構造およびその製造方法を提
供することにある。
【００３９】
【課題を解決するための手段】前記目的を達成するため
の本発明の特徴は、ＤＲＡＭセルの構造において、伝達
ゲートとしてＳＯＩトランジスタを用い、キャパシタ電
極が伝達ゲートのソースの下に位置し、誘電膜がキャパ
シタ電極の下に位置し、板電極が誘電膜の下に位置する
ことにある。
の本発明の特徴は、ＤＲＡＭセルの構造において、伝達
ゲートとしてＳＯＩトランジスタを用い、キャパシタ電
極が伝達ゲートのソースの下に位置し、誘電膜がキャパ
シタ電極の下に位置し、板電極が誘電膜の下に位置する
ことにある。
【００４０】前記目的を達するための本発明の他の特徴
は、ＤＲＡＭセルの製造方法において、第１の硅素基板
の上に多結晶硅素または金属を蒸着して板電極を形成
し、誘電体薄膜を形成した後、多結晶硅素または金属で
キャパシタ電極を形成し、硅素酸化膜または絶縁膜を形
成した後、前記キャパシタ電極の上にコンタクト孔を形
成し、前記コンタクト孔を多結晶硅素または金属で埋め
こんで表面を平坦に磨いた後、第２の硅素基板を接着
し、前記第２の硅素基板をエッチングあるいは研磨方法
で磨き出してＳＯＩ硅素層を形成し、前記ＳＯＩ硅素層
に伝達ゲートトランジスタ領域を形成させ、ゲート酸化
膜を形成し、その上に多結晶硅素あるいはポリサイドで
ワード線を形成し、その上に硅素酸化膜を形成してビッ
ト線を形成するが、前記伝達ゲートのソースは前記キャ
パシタ電極と連結され、ドレインはビット線と連結され
るように形成してＤＲＡＭセルを製造するようにする。
は、ＤＲＡＭセルの製造方法において、第１の硅素基板
の上に多結晶硅素または金属を蒸着して板電極を形成
し、誘電体薄膜を形成した後、多結晶硅素または金属で
キャパシタ電極を形成し、硅素酸化膜または絶縁膜を形
成した後、前記キャパシタ電極の上にコンタクト孔を形
成し、前記コンタクト孔を多結晶硅素または金属で埋め
こんで表面を平坦に磨いた後、第２の硅素基板を接着
し、前記第２の硅素基板をエッチングあるいは研磨方法
で磨き出してＳＯＩ硅素層を形成し、前記ＳＯＩ硅素層
に伝達ゲートトランジスタ領域を形成させ、ゲート酸化
膜を形成し、その上に多結晶硅素あるいはポリサイドで
ワード線を形成し、その上に硅素酸化膜を形成してビッ
ト線を形成するが、前記伝達ゲートのソースは前記キャ
パシタ電極と連結され、ドレインはビット線と連結され
るように形成してＤＲＡＭセルを製造するようにする。
【００４１】
【発明の実施の形態】以下、添付された図面を参照し、
本発明による好ましい実施の形態の一例を詳細に説明す
る。
本発明による好ましい実施の形態の一例を詳細に説明す
る。
【００４２】図５（ａ），（ｂ）は、本発明によるＤＲ
ＡＭセルの構造図である。これを参照して本発明を説明
すれば次のようになる。
ＡＭセルの構造図である。これを参照して本発明を説明
すれば次のようになる。
【００４３】伝達ゲートとしては、ＳＯＩトランジスタ
を用いている。貯蔵用キャパシタは伝達ゲートの下に位
置しているため、集積度の面で有利である。
を用いている。貯蔵用キャパシタは伝達ゲートの下に位
置しているため、集積度の面で有利である。
【００４４】併せて、平坦な面に高誘電体薄膜を蒸着す
るので、既存の屈曲したキャパシタ電極を有するＤＲＡ
Ｍセル構造のように、屈曲した面に均一な誘電膜を蒸着
する必要がないという長所がある。
るので、既存の屈曲したキャパシタ電極を有するＤＲＡ
Ｍセル構造のように、屈曲した面に均一な誘電膜を蒸着
する必要がないという長所がある。
【００４５】第１の硅素基板８７上には、多結晶硅素，
Ｐｔ，Ｗ，ＴｉＮまたはこれらの組合せにより板電極８
８が形成される。電極８８の厚さは、５０ｎｍ〜５００
ｎｍである。
Ｐｔ，Ｗ，ＴｉＮまたはこれらの組合せにより板電極８
８が形成される。電極８８の厚さは、５０ｎｍ〜５００
ｎｍである。
【００４６】その上に、硅素酸化膜、ＯＮＯ（再酸化さ
れた窒化硅素酸化膜）、硅素窒化膜等の硅素誘電体や、
Ｔａ2Ｏ5，ＢＳＴ，ＰＺＴ等により、高誘電体薄膜８９
を形成する。その厚さは、硅素酸化膜の換算で２ｎｍ〜
１０ｎｍである。
れた窒化硅素酸化膜）、硅素窒化膜等の硅素誘電体や、
Ｔａ2Ｏ5，ＢＳＴ，ＰＺＴ等により、高誘電体薄膜８９
を形成する。その厚さは、硅素酸化膜の換算で２ｎｍ〜
１０ｎｍである。
【００４７】その上に、多結晶硅素または金属を用いて
キャパシタ電極８２を形成する。電極８２の厚さは、５
０ｎｍ〜５００ｎｍである。
キャパシタ電極８２を形成する。電極８２の厚さは、５
０ｎｍ〜５００ｎｍである。
【００４８】その上に、硅素酸化膜あるいはその他の絶
縁膜を形成した後、コンタクト孔８３を形成する。
縁膜を形成した後、コンタクト孔８３を形成する。
【００４９】その後、多結晶硅素または金属９０でコン
タクト孔８３を満たし込んだ後、表面を平坦に磨いて第
２の硅素基板を接着する。
タクト孔８３を満たし込んだ後、表面を平坦に磨いて第
２の硅素基板を接着する。
【００５０】その次に、第２の硅素基板を、裏面からエ
ッチングまたは研磨によって磨き出して、３０ｎｍ〜３
００ｎｍのＳＯＩ層を残す。
ッチングまたは研磨によって磨き出して、３０ｎｍ〜３
００ｎｍのＳＯＩ層を残す。
【００５１】その後、一般的なＭＯＳ工程を用いて伝達
ゲート８４を形成する。
ゲート８４を形成する。
【００５２】この時、伝達ゲートのソース９１は、多結
晶硅素または金属９０を通じてキャパシタ電極８２と連
結され、ドレインは、この後、ビット線９３と連結され
る。
晶硅素または金属９０を通じてキャパシタ電極８２と連
結され、ドレインは、この後、ビット線９３と連結され
る。
【００５３】図６乃至図１１は、本発明によるＤＲＡＭ
セルを製造するための工程順序を示す図面である。
セルを製造するための工程順序を示す図面である。
【００５４】図６を参照し、本発明によるＤＲＡＭセル
を製造するための工程順序を説明すれば次のようにな
る。
を製造するための工程順序を説明すれば次のようにな
る。
【００５５】図６のように、Ｐ型硅素基板８７の上に、
低圧化学気相蒸着（ＬＰＣＶＤ：ｌｏｗ ｐｒｅｓｓｕ
ｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔ
ｉｏｎ）により、５０ｎｍ〜５００ｎｍ厚さの多結晶硅
素を蒸着する。その後、ＡｓまたはＰイオン注入、また
は、ＰＯＣｌ3 ドーピングにより、ｎ+型にすることに
より板電極８８を形成する。また、Ｗ，Ｐｔ，ＴｉＮま
たはこれらの組合せで３０ｎｍ〜３００ｎｍ厚さの金属
の電極８８を形成することもできる。また、硅素基板８
７自体を板電極に代用することもできる。
低圧化学気相蒸着（ＬＰＣＶＤ：ｌｏｗ ｐｒｅｓｓｕ
ｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔ
ｉｏｎ）により、５０ｎｍ〜５００ｎｍ厚さの多結晶硅
素を蒸着する。その後、ＡｓまたはＰイオン注入、また
は、ＰＯＣｌ3 ドーピングにより、ｎ+型にすることに
より板電極８８を形成する。また、Ｗ，Ｐｔ，ＴｉＮま
たはこれらの組合せで３０ｎｍ〜３００ｎｍ厚さの金属
の電極８８を形成することもできる。また、硅素基板８
７自体を板電極に代用することもできる。
【００５６】図７では、板電極８８の上部を熱酸化する
か、または、板電極８８の上に酸化膜を蒸着することに
より、板電極８８の上に３ｎｍ〜１０ｎｍ厚さの誘電膜
８９を形成する。または、ＣＶＤまたは金属有機物ＣＶ
Ｄ（ＭＯＣＶＤ）により、Ｔａ2Ｏ5，ＢＳＴ，ＰＺＴ等
の高誘電体薄膜８９を形成するが、その有効厚さは、硅
素酸化膜の換算で０．２ｎｍ〜１．０ｎｍである。
か、または、板電極８８の上に酸化膜を蒸着することに
より、板電極８８の上に３ｎｍ〜１０ｎｍ厚さの誘電膜
８９を形成する。または、ＣＶＤまたは金属有機物ＣＶ
Ｄ（ＭＯＣＶＤ）により、Ｔａ2Ｏ5，ＢＳＴ，ＰＺＴ等
の高誘電体薄膜８９を形成するが、その有効厚さは、硅
素酸化膜の換算で０．２ｎｍ〜１．０ｎｍである。
【００５７】その上に、ＡｓまたはＰイオン注入、また
はＰＯＣｌ3ドーピングによりｎ+型多結晶硅素または
Ｗ，Ｐｔ，Ｔｉ等の金属あるいはこれらの組合せを用い
て電極膜を形成するが、電極膜の厚さは３０ｎｍ〜３０
０ｎｍである。これをフォトリソグラフィとエッチング
作業とを用いて加工し、キャパシタ電極８２を形成す
る。
はＰＯＣｌ3ドーピングによりｎ+型多結晶硅素または
Ｗ，Ｐｔ，Ｔｉ等の金属あるいはこれらの組合せを用い
て電極膜を形成するが、電極膜の厚さは３０ｎｍ〜３０
０ｎｍである。これをフォトリソグラフィとエッチング
作業とを用いて加工し、キャパシタ電極８２を形成す
る。
【００５８】図８では、前記構造の硅素ウィーハの上
に、ＣＶＤにより、硅素酸化膜９４を２００ｎｍ〜５０
０ｎｍ厚で蒸着し、フォトリソグラフィとエッチング作
業とを用いてキャパシタ電極８２上にコンタクト孔８３
を形成する。
に、ＣＶＤにより、硅素酸化膜９４を２００ｎｍ〜５０
０ｎｍ厚で蒸着し、フォトリソグラフィとエッチング作
業とを用いてキャパシタ電極８２上にコンタクト孔８３
を形成する。
【００５９】その後、ＡｓまたはＰイオン注入、または
ＰＯＣｌ3 ドーピングによるｎ+ 型多結晶硅素または
Ｗ，Ｐｔ，ＴｉＮ等の金属またはこれらの組合せを用い
てコンタクト孔８３を埋めこみ、電極９０を形成する。
それから、化学機械的研磨（ＣＭＰ：ｃｈｅｍｏ−ｍｅ
ｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）を用いて電極
９０と硅素酸化膜９４とを含んだウィーハ表面を平坦に
する。
ＰＯＣｌ3 ドーピングによるｎ+ 型多結晶硅素または
Ｗ，Ｐｔ，ＴｉＮ等の金属またはこれらの組合せを用い
てコンタクト孔８３を埋めこみ、電極９０を形成する。
それから、化学機械的研磨（ＣＭＰ：ｃｈｅｍｏ−ｍｅ
ｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）を用いて電極
９０と硅素酸化膜９４とを含んだウィーハ表面を平坦に
する。
【００６０】図９では、第２の基板を、表面が平坦で電
極９０が露出された第１の基板と接着する。その後、高
温の炉により、Ｏ2 雰囲気で熱処理して接着力を増加さ
せる。
極９０が露出された第１の基板と接着する。その後、高
温の炉により、Ｏ2 雰囲気で熱処理して接着力を増加さ
せる。
【００６１】その次に、第２の基板をエッチング、研磨
または両者を組合せてＳＯＩ硅素層９５の厚さが３０ｎ
ｍ〜３００ｎｍになるようにする。この工程をうまく遂
行するため、１０18ｃｍ-3のｐ+型の不純物濃度を有す
る硅素基板上に、１０15ｃｍ-3の不純物濃度以下でｐ層
を１００ｎｍ〜１０００ｎｍの厚で成長させたものを、
第２の基板として用いる。その後、第１の基板と接着さ
せた後、高温炉で８５０℃〜９５０℃でＯ2／Ｎ2雰囲気
により熱処理し、第１の基板と第２の基板との間の接着
力をさらに強化させる。
または両者を組合せてＳＯＩ硅素層９５の厚さが３０ｎ
ｍ〜３００ｎｍになるようにする。この工程をうまく遂
行するため、１０18ｃｍ-3のｐ+型の不純物濃度を有す
る硅素基板上に、１０15ｃｍ-3の不純物濃度以下でｐ層
を１００ｎｍ〜１０００ｎｍの厚で成長させたものを、
第２の基板として用いる。その後、第１の基板と接着さ
せた後、高温炉で８５０℃〜９５０℃でＯ2／Ｎ2雰囲気
により熱処理し、第１の基板と第２の基板との間の接着
力をさらに強化させる。
【００６２】それから、ｐ+硅素層をフッ酸：窒酸：硝
酸（ＨＦ；ＨＮＯ3；ＣＨ3ＣＯＯＨ）の溶液で選択的化
学的の研磨を用いて除く。
酸（ＨＦ；ＨＮＯ3；ＣＨ3ＣＯＯＨ）の溶液で選択的化
学的の研磨を用いて除く。
【００６３】その後、多少粗くなったＰ層を磨くことに
より、願う厚さのＳＯＩ硅素層９５が得られる。
より、願う厚さのＳＯＩ硅素層９５が得られる。
【００６４】この接着工程によりＳＯＩ硅素層９５の一
部、即ちソース領域が電極９０領域と電気的に接触する
ことになる。
部、即ちソース領域が電極９０領域と電気的に接触する
ことになる。
【００６５】図１０では、前記ＳＯＩ硅素層９５にメサ
（ｍｅｓａ）、ＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔ
ｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）、ＰＢＬ（ｐｏｌｙ−
Ｓｉｂｕｆｆｅｒｅｄ ＬＯＣＯＳ）、その他、隔離工
程によりフィールド酸化膜９６を形成し、伝達ゲートト
ランジスタの領域を形成する。
（ｍｅｓａ）、ＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔ
ｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）、ＰＢＬ（ｐｏｌｙ−
Ｓｉｂｕｆｆｅｒｅｄ ＬＯＣＯＳ）、その他、隔離工
程によりフィールド酸化膜９６を形成し、伝達ゲートト
ランジスタの領域を形成する。
【００６６】その後、熱拡散炉で５ｎｍ〜１５ｎｍのゲ
ート酸化膜９７を形成させた後、多結晶硅素あるいはポ
リサイド（ｐｏｌｙｃｉｄｅ）を２００ｎｍ〜４００ｎ
ｍの厚で蒸着する。その次に、フォトリソグラフィとエ
ッチング作業とを用いてワード線８５を形成する。
ート酸化膜９７を形成させた後、多結晶硅素あるいはポ
リサイド（ｐｏｌｙｃｉｄｅ）を２００ｎｍ〜４００ｎ
ｍの厚で蒸着する。その次に、フォトリソグラフィとエ
ッチング作業とを用いてワード線８５を形成する。
【００６７】図１１では、前記ウィーハ上にＣＶＤによ
り硅素酸化膜を蒸着した後、フォトリソグラフィとエッ
チング作業とを用いてドレインにビット線コンタクト孔
８６を形成する。その後、ＡｓまたはＰイオン注入、ま
たはＰＯＣｌ3ドーピングによるｎ+型多結晶硅素または
Ｗ，Ｐｔ，ＴｉＮ等の金属またはこれらの組合せを用い
て前記コンタクト孔８６を埋めこむとともに、２００ｎ
ｍ〜４００ｎｍ厚の電極膜を形成する。その次に、フォ
トリソグラフィとエッチング作業とを用いてビット線９
３を形成する。
り硅素酸化膜を蒸着した後、フォトリソグラフィとエッ
チング作業とを用いてドレインにビット線コンタクト孔
８６を形成する。その後、ＡｓまたはＰイオン注入、ま
たはＰＯＣｌ3ドーピングによるｎ+型多結晶硅素または
Ｗ，Ｐｔ，ＴｉＮ等の金属またはこれらの組合せを用い
て前記コンタクト孔８６を埋めこむとともに、２００ｎ
ｍ〜４００ｎｍ厚の電極膜を形成する。その次に、フォ
トリソグラフィとエッチング作業とを用いてビット線９
３を形成する。
【００６８】上述のように、本発明はキャパシタを伝達
ゲートの下部領域に配置しているため、狭いＤＲＡＭセ
ルの面積に伝達ゲートとキャパシタとを集積化できると
いう効果を奏する。
ゲートの下部領域に配置しているため、狭いＤＲＡＭセ
ルの面積に伝達ゲートとキャパシタとを集積化できると
いう効果を奏する。
【００６９】
【発明の効果】上述してきたように、本発明では、キャ
パシタを伝達ゲートの下部領域に配置することにより、
狭いＤＲＡＭセルの面積に伝達ゲートとキャパシタとを
集積化することのできるＤＲＡＭセルの構造およびその
製造方法を提供することができる。
パシタを伝達ゲートの下部領域に配置することにより、
狭いＤＲＡＭセルの面積に伝達ゲートとキャパシタとを
集積化することのできるＤＲＡＭセルの構造およびその
製造方法を提供することができる。
【図面の簡単な説明】
【図１】（ａ），（ｂ）は、従来の積層型ＤＲＡＭセル
のレイアウトを説明する説明図および断面図。
のレイアウトを説明する説明図および断面図。
【図２】（ａ），（ｂ）は、従来の薄型ＤＲＡＭセルの
レイアウトを説明する説明図および断面図。
レイアウトを説明する説明図および断面図。
【図３】（ａ），（ｂ）は、従来の積層型と溝型とを組
合せたＤＲＡＭセルのレイアウトを説明する説明図およ
び断面図。
合せたＤＲＡＭセルのレイアウトを説明する説明図およ
び断面図。
【図４】（ａ），（ｂ）は、伝達ゲートとしてＳＯＩ
（Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）トラン
ジスタを採択した従来の溝型ＤＲＡＭセルの構造を示す
レイアウトおよび断面図。
（Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）トラン
ジスタを採択した従来の溝型ＤＲＡＭセルの構造を示す
レイアウトおよび断面図。
【図５】（ａ），（ｂ）は、本発明によるＤＲＡＭセル
のレイアウトを説明する説明図および断面図。
のレイアウトを説明する説明図および断面図。
【図６】本発明によるＤＲＡＭセルを製造するための工
程を説明するための断面図。
程を説明するための断面図。
【図７】本発明によるＤＲＡＭセルを製造するための工
程を説明するための断面図。
程を説明するための断面図。
【図８】本発明によるＤＲＡＭセルを製造するための工
程を説明するための断面図。
程を説明するための断面図。
【図９】本発明によるＤＲＡＭセルを製造するための工
程を説明するための断面図。
程を説明するための断面図。
【図１０】本発明によるＤＲＡＭセルを製造するための
工程を説明するための断面図。
工程を説明するための断面図。
【図１１】本発明によるＤＲＡＭセルを製造するための
工程を説明するための断面図。
工程を説明するための断面図。
１，２１，４１，６１，８１ 単位メモリセル ２，４２，６２，８４ トランジスタ活性領域 ３，２４，３３，４３，６４，８５ ワード線 ４，４５，６４，８２ キャパシタ電極 ５，４４，８８ 板電極 ４６，６３，８３，９０ キャパシタ電極とソースと
の間のコンタクト ６，４８，６６，８６ ビット線コンタクト ７，２５，２６，４９，６７，８７，９５ 硅素基板 ８，１６，２７，３４，５０，６８，７４，９４，９
６，９８ 硅素酸化膜 ９，３１，５１，７２，９７ ゲート酸化膜 １０，３０，５２，７１，９１ ソース １１，３２，５３，７３，９２ ドレイン １２ 硅素窒化膜 １３，２９，４５，７０，８２ 多結晶硅素または金
属キャパシタ電極 １４，２８，５４，６９，８９ 硅素酸化膜、ＯＮＯ
誘電膜または高誘電体薄膜 １５ 多結晶硅素板電極 １７，２３，３５，４７，７５，９３ ビット線コン
タクト用金属または多結晶硅素 ２２ 溝
の間のコンタクト ６，４８，６６，８６ ビット線コンタクト ７，２５，２６，４９，６７，８７，９５ 硅素基板 ８，１６，２７，３４，５０，６８，７４，９４，９
６，９８ 硅素酸化膜 ９，３１，５１，７２，９７ ゲート酸化膜 １０，３０，５２，７１，９１ ソース １１，３２，５３，７３，９２ ドレイン １２ 硅素窒化膜 １３，２９，４５，７０，８２ 多結晶硅素または金
属キャパシタ電極 １４，２８，５４，６９，８９ 硅素酸化膜、ＯＮＯ
誘電膜または高誘電体薄膜 １５ 多結晶硅素板電極 １７，２３，３５，４７，７５，９３ ビット線コン
タクト用金属または多結晶硅素 ２２ 溝
───────────────────────────────────────────────────── フロントページの続き (72)発明者 キューホン リー 大韓民国、デェジョン、ユソンク、シンス ンドン、ハヌル アパートメント 105− 606
Claims (8)
- 【請求項１】 伝達ゲートとキャパシタとを有するＤＲ
ＡＭセルの構造において、 前記伝達ゲートとしてＳＯＩトランジスタを用い、 前記キャパシタは、キャパシタ電極と誘電体膜と板電極
とを有し、 前記キャパシタ電極を前記伝達ゲートのソースの下に配
置し、 前記誘電膜を前記キャパシタ電極の下に配置し、 前記板電極を前記誘電膜の下に配置したことを特徴とす
るＤＲＡＭセルの構造。 - 【請求項２】 ＤＲＡＭセルの製造方法において、 第１の硅素基板の上に板電極を形成する工程と、 その上に誘電体薄膜を形成した後、キャパシタ電極を形
成する工程と、 その上に硅素酸化膜または絶縁膜を形成した後、前記キ
ャパシタ電極上にコンタクト孔を形成する工程と、 前記コンタクト孔を多結晶硅素または金属で埋め込んで
表面を平坦に研磨した後、第２の硅素基板を接着する工
程と、 前記第２の硅素基板をエッチングあるいは研磨方法で磨
き出してＳＯＩ硅素層を形成する工程と、 前記ＳＯＩ硅素層に伝達ゲートトランジスタ領域を形成
させ、ゲート酸化膜とワード線とを形成する工程と、 その上に硅素酸化膜を形成してビット線を形成し、前記
伝達ゲートのソースは前記キャパシタ電極と連結され、
ドレインはビット線と連結されるように形成する工程と
を遂行するように構成されることを特徴とするＤＲＡＭ
セルの製造方法。 - 【請求項３】 請求項２において、 前記板電極は、第１の硅素基板の上に３０乃至３００ｎ
ｍの厚さの多結晶硅素または金属で形成することを特徴
とするＤＲＡＭセルの製造方法。 - 【請求項４】 請求項２において、 前記キャパシタ電極は、誘電体薄膜の上に３０乃至３０
０ｎｍの厚さの多結晶硅素または金属で形成することを
特徴とするＤＲＡＭセルの製造方法。 - 【請求項５】 請求項２において、 前記板電極の上に形成する誘電体薄膜は、硅素酸化膜や
硅素窒化膜またはＴａ2Ｏ5，ＢＳＴ，ＰＺＴ等の高誘電
体薄膜で形成することを特徴とするＤＲＡＭセルの製造
方法。 - 【請求項６】 請求項２において、 前記第２の硅素基板は、ｐ+硅素基板の上に１０15ｃｍ
-3の不純物濃度以下でｐ層を１００ｎｍ〜１０００ｎｍ
の厚さで成長させたウェーハであることを特徴とするＤ
ＲＡＭセルの製造方法。 - 【請求項７】 請求項６において、 前記ＳＯＩ層を形成する工程は、 第２の硅素基板を第１の硅素基板に接着させた後、高温
炉中でＯ2 ／Ｎ2 雰囲気で熱処理して接着力を強化さ
せ、第２の硅素基板のＰ+ 層を選択的化学的な研磨を用
いて除き、ｐ層を磨いて５０乃至５００ｎｍのＳＯＩ層
を形成することを特徴とするＤＲＡＭセルの製造方法。 - 【請求項８】 請求項２において、 伝達ゲートの形成工程は、 第２の硅素基板の研磨によりＳＯＩ層を残した後、ＭＯ
Ｓ工程を用いて伝達ゲートを形成することを特徴とする
ＤＲＡＭセルの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950053665A KR970054025A (ko) | 1995-12-21 | 1995-12-21 | Dram 셀의 구조 및 그 제조방법 |
| KR95-53665 | 1995-12-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09181275A true JPH09181275A (ja) | 1997-07-11 |
Family
ID=19442554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8217394A Withdrawn JPH09181275A (ja) | 1995-12-21 | 1996-08-19 | Ｄｒａｍセルの構造およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH09181275A (ja) |
| KR (1) | KR970054025A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100585000B1 (ko) * | 1999-12-28 | 2006-05-29 | 주식회사 하이닉스반도체 | 실리콘 온 인슐레이터 기판 내에 구현된 캐패시터를구비하는 메모리 소자 및 그 제조 방법 |
| JPWO2006095425A1 (ja) * | 2005-03-10 | 2008-08-14 | 富士通株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| JP2019204966A (ja) * | 2010-05-21 | 2019-11-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1995
- 1995-12-21 KR KR1019950053665A patent/KR970054025A/ko not_active Ceased
-
1996
- 1996-08-19 JP JP8217394A patent/JPH09181275A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100585000B1 (ko) * | 1999-12-28 | 2006-05-29 | 주식회사 하이닉스반도체 | 실리콘 온 인슐레이터 기판 내에 구현된 캐패시터를구비하는 메모리 소자 및 그 제조 방법 |
| JPWO2006095425A1 (ja) * | 2005-03-10 | 2008-08-14 | 富士通株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| JP4818255B2 (ja) * | 2005-03-10 | 2011-11-16 | 富士通株式会社 | 不揮発性半導体記憶装置の製造方法 |
| JP2019204966A (ja) * | 2010-05-21 | 2019-11-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970054025A (ko) | 1997-07-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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