JPH05315564A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH05315564A
JPH05315564A JP4113377A JP11337792A JPH05315564A JP H05315564 A JPH05315564 A JP H05315564A JP 4113377 A JP4113377 A JP 4113377A JP 11337792 A JP11337792 A JP 11337792A JP H05315564 A JPH05315564 A JP H05315564A
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silicon substrate
semiconductor
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宏一 岸
Shizuo Sawada
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Abstract

(57)【要約】 【目的】本発明はメモリセルを高集積に形成するのに適
した半導体基板とその製造方法及び高集積化された半導
体記憶装置を提供することを目的とする。 【構成】シリコン酸化膜１２が選択的に形成されたＰ+
型シリコン基板１１とＮ型単結晶シリコン基板１３とが
接着される。トレンチキャパシタはシリコン酸化膜１５
及びＮ型単結晶シリコン基板１３を貫通しＰ+ 型シリコ
ン基板１１内に形成され、内部はゲ−ト絶縁膜１７、Ｐ
型ポリシリコン１８より形成される。ＰＭＯＳトランジ
スタの拡散領域のＰ型拡散層２２と蓄積ノ−ドのＰ型ポ
リシリコン１８とはＰ型拡散層２１及びＰ型エピタキシ
ャル層２０により電気的に接続される。また、プレ−ト
電極取出し部分としてＮ型単結晶シリコン基板１３にＮ
型拡散層２４が形成されている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体基板と及びそれを
使用した半導体記憶装置に関し、特に１トランジスタ・
１キャパシタ型のダイナミックランダムアクセスメモリ
の半導体記憶装置に関するものである。
【０００２】
【従来の技術】１トランジスタ・１キャパシタ型のメモ
リセルで構成されるＤＲＡＭは、半導体技術の進歩、特
に微細加工技術の進歩により高集積化及び大容量化が急
速に進められている。キャパシタの容量を増大させ、か
つ平坦なセル形状を得る構造として基板プレ−ト型のト
レンチ（Substrate Plate Trench;SPT）セルが挙げられ
る。
【０００３】図８より、ＳＰＴセルについて説明する。
先ず、メモリセルのセルプレ−トとなるＰ+ 型シリコン
基板５１にＰ型エピタキシャル層５２が形成され、該Ｐ
型エピタキシャル層５２に選択的にＮウェル領域５３が
形成される。該Ｎウェル領域５３とＰ型エピタキシャル
層とを貫通しＰ+ 型シリコン基板５１内に達する形状の
トレンチ５４が形成される。該トレンチ５４の内部には
ゲ−ト絶縁膜５５を介して、メモリセルの蓄積ノ−ドと
なるＰ+ 型ポリシリコン５６が充填される。基板表面に
は選択的にシリコン酸化膜５７が形成されている。Ｎウ
ェル領域５３にはＰＭＯＳトランジスタの拡散領域とな
るＰ+ 型拡散層５８、Ｐ型エピキタシャル層５２にはプ
レ−ト電極取出し領域となるＮ型拡散層５９がそれぞれ
形成される。Ｐ+ 型ポリシリコン５７とＰ+ 型拡散層５
８とは導電性ストラップ６０により電気的に接続されて
いる。また、Ｎウェル領域５３上にはＰＭＯＳトランジ
スタのゲ−トとなるトランスファゲ−ト６１が絶縁膜６
２を介して形成されている。最後に、配線層６３が選択
的に形成される。
【０００４】同図のようなＳＰＴセルはトレンチ５４に
より十分なキャパシタ容量が確保でき、かつＰ+ 型シリ
コン基板５１をプレ−トとしている為、平坦なセル形状
が得られる。しかし、キャパシタ容量として寄与するの
は、トレンチ５４のうちＰ+ 型シリコン基板５１の部分
のみであり、Ｎウェル領域５３及びＰ型エピタキシャル
層５２の部分はキャパシタ容量に寄与していないことは
明らかである。
【０００５】従って、さらにキャパシタ容量を増加させ
るには、これらのＮウェル領域５３及びＰ型エピタキシ
ャル層５２を薄くすることが考えられる。しかし、Ｐ+
型拡散層５８、Ｎウェル領域５３及びＰ型エピタキシャ
ル層５２の縦方向の寄生ＦＥＴによるリ−クが発生す
る。また、濃度一定のままＮウェル領域５３を薄くする
とＮウェル領域５３のシ−ト抵抗が上昇し、局所的にＮ
ウェル領域５３の電位が不安定になり、ひいてはトラン
スファ−ゲ−ト６１の動作が不安定になる。以上より、
Ｎウェル領域５３及びＰ型エピタキシャル層５２には一
定の厚さが必要となり、むやみに薄くすることはできな
い。
【０００６】その上、プレ−ト電極取出し部分において
は、Ｎウェル領域５３を避けてコンタクトをとる必要が
ある。しかし、上記のようにＮウェル領域５３が深いた
め、横方向に十分な領域を必要としている。
【０００７】
【発明が解決しようとする課題】上述のように、Ｎウェ
ル領域及びＰ型エピタキシャル層を薄くすることにより
キャパシタ容量を増大することはできない。更に、Ｎウ
ェル領域が深いためプレ−ト電極を取出すには横方向に
十分な領域を必要とし、半導体装置の高集積化を妨げて
いる。
【０００８】それ故に、本発明はメモリセルを高集積に
形成するのに適した半導体基板とその製造方法及びメモ
リセルが高集積に形成された半導体記憶装置を提供する
ことを目的とする。
【０００９】
【課題を解決するための手段】本発明によると、選択的
に形成された絶縁膜を有する第一半導体基板、例えばＰ
+ 型シリコン基板と単結晶からなる第二半導体基板、例
えばＮ型単結晶シリコン基板が接着され一体化され半導
体基板が使用される。
【００１０】上記半導体基板は、上記第一半導体基板表
面を選択的に酸化させ上記絶縁膜を形成する工程と、上
記第一半導体基板表面を平坦化する工程と、上記第一半
導体基板表面に上記第二半導体基板を接着する工程と、
上記第二半導体基板を所望の厚さに形成する工程とによ
り形成される。また上記絶縁膜は、上記第一半導体基板
にエッチングにより選択的に溝を形成した後、上記第一
半導体基板上に絶縁物を堆積させて形成することもでき
る。
【００１１】また、上記半導体基板を用いて形成される
１トランジスタ・１キャパシタ型の半導体記憶装置は、
上記絶縁膜の膜厚の薄い部分を貫通して上記第一半導体
基板に達するトレンチキャパシタを有し、上記第一半導
体基板をキャパシタのプレ−ト電極とする。
【００１２】
【作用】Ｐ+ 型シリコン基板／絶縁膜／Ｎ型単結晶シリ
コン基板からなる半導体基板を用いて形成される１トラ
ンジスタ・１キャパシタ型の半導体記憶装置は、トレン
チキャパシタが上記Ｐ+ 型シリコン基板内に形成される
ため、キャパシタ容量を増すことができる。また、プレ
−ト電極の取り出し部分の面積も縮小することができ
る。
【００１３】
【実施例】以下、本発明の一実施例を図１乃至図６を参
照して説明する。
【００１４】先ず、Ｐ+ 型シリコン基板１１上にＬＯＣ
ＯＳ法によりシリコン酸化膜１２を例えば４０００オン
グストロ−ム程度選択的に形成する。続いて、シリコン
酸化膜１２の表面とシリコン酸化膜１２が形成されてい
ない部分のＰ+ 型シリコン基板１１の表面とが同じ高さ
になるように、研磨法によりＰ+ 型シリコン基板１１の
表面を平坦化する（図１）。
【００１５】次に、Ｐ+ 型シリコン基板１１上にＮ型単
結晶シリコン基板１３を貼り付け、続いて、該Ｎ型単結
晶シリコン基板１３の厚さが例えば２０００オングスト
ロ−ムになるまでＮ型単結晶シリコン基板１３を表面よ
り研磨し、本発明による半導体基板が形成される。Ｎ型
単結晶シリコン基板１３の貼り付けには直接接着（直接
接合）法が用いられる。
【００１６】直接接着の一般的な方法は次の通りであ
る。先ず、基板を洗浄し表面を活性化する。洗浄には、
硫酸、塩酸、硝酸、過酸化水素水などの無機酸やその混
合物、コリンなどアルカリ系の薬品が使用できる。ま
た、これらを組み合わせて使用することもできる。洗浄
後スピンドライヤ−などで基板を乾燥させてから接着さ
れる面同士を密着させる。密着工程は接着面の間に異物
が入らないように清浄な雰囲気の中で室温でなされる。
基板は表面が活性化されているため、機械的な加圧をせ
ずに密着される。さらに密着後、熱処理をすることによ
り接着強度は増し、完全に一体化される。熱処理温度を
２００℃以上とすることにより強度の増大が認められる
が、機械的強度を飽和するためには９００℃以上、望ま
しくは１０００℃ないしは１１００℃が良い。熱処理雰
囲気は酸素、水素、窒素、水蒸気、これらの混合気体他
を問わないが酸素を含んだ窒素が一般的である。
【００１７】本実施例は、硫酸と過酸化水素水の混合液
で洗浄活性化を行い、２５％の酸素を含んだ窒素雰囲気
で１１００℃、１時間の熱処理する。また、直接接着に
は接着される面が平滑度の高い鏡面であることが必要で
あり、Ｐ+ 型シリコン基板１１とＮ型単結晶シリコン基
板１３のそれら接着される面は、研磨法により鏡面とし
ている。このようにＰ+ 型シリコン基板１１とＮ型単結
晶シリコン基板１３は一体化され、一つの半導体基板を
形成している（図２）。
【００１８】次に、図２のような形状の半導体基板を用
いた基板プレ−ト型メモリセルを示す。ＬＯＣＯＳ法に
よりＮ型単結晶シリコン基板１３に、選択的にＬＯＣＯ
Ｓ酸化膜１４を例えば４０００オングストロ−ム形成す
る。ＣＶＤ法によりシリコン酸化膜１５を例えば５００
オングストロ−ムＮ型単結晶シリコン基板１３上に堆積
させる。その後、写真蝕刻法とＲＩＥ法を用いて、シリ
コン酸化膜１５及びＮ型単結晶シリコン基板１３を貫通
しＰ+ 型シリコン基板１１内に達するトレンチ１６を形
成する。このとき、トレンチ１６はＰ+ 型シリコン基板
１１上にシリコン酸化膜１２が形成されていない領域を
貫くように形成される（図３）。
【００１９】次に、トレンチ１６内にＣＶＤ法よりシリ
コン窒化膜を例えば厚さ８０オングストロ−ム堆積さ
せ、熱酸化法により該シリコン窒化膜の上に例えば厚さ
２０オングストロ−ムのシリコン酸化膜を形成し、キャ
パシタの誘電体膜となるシリコン窒化膜及びシリコン酸
化膜のからなる積層膜のゲ−ト絶縁膜１７を形成する。
その後、ＣＶＤ法によりキャパシタの蓄積ノ−ドとなる
Ｂ（ボロン）がド−プされたポリシリコンを例えば４０
００オングストロ−ム堆積させる。続いて、写真蝕刻法
とＲＩＥ法により平面部に堆積されたポリシリコンを除
去し、トレンチ１６内にＰ型ポリシリコン１８が形成さ
れる（図４）。
【００２０】基板表面にＣＶＤ法によりシリコン酸化膜
１９を、例えば５００オングストロ−ム堆積させ、写真
蝕刻法とＲＩＥ法を用いてシリコン酸化膜１９を選択的
に除去し、Ｐ型ポリシリコン１８とＮ型単結晶半導体基
板１３とが連続する部分を開孔する。続いて、開孔され
た部分に選択エピタキシャル成長法によりＢがド−プさ
れたＰ型エピタキシャル層２０を例えば５００オングス
トロ−ム成長させ、同時にＰ型エピタキシャル層２０に
接するＮ型シリコン基板１３にＰ型拡散層２１を形成さ
せる（図５）。
【００２１】ＰＭＯＳトランジスタのソ−ス及びドレイ
ン領域となるＰ型拡散層２２をＮ型単結晶シリコン基板
１３に形成し、トランスファゲ−ト２３を形成する領域
の酸化膜１５、１９を選択的に除去し、ここに熱酸化に
よりゲ−ト酸化膜２７を形成し、トランスファゲ−ト２
３を形成する。ここで、一つのＰ型拡散層２２はＰ型拡
散層２１と接しており、さらにＰ型ポリシリコン１８と
はＰ型拡散層２１及びＰ型エピタキシャル層２０を介し
て電気的に接続している。また、プレ−ト電極取出し部
分としてＮ型単結晶シリコン基板１３にＮ型拡散層２４
が形成される。このとき、該Ｎ型拡散層２４はシリコン
酸化膜１２が形成されていないＰ+ 型シリコン基板１１
上に形成される。その後、基板上に層間絶縁膜２５及び
各配線層２６が形成され、基板プレ−ト型メモリセルが
形成される（図６）。
【００２２】以上の実施例において、Ｐ+ 型シリコン基
板１１にシリコン酸化膜１２の形成方法は、次に示す方
法でも可能であるのは言うまでもない。先ず、Ｐ+ 型シ
リコン基板１１を写真蝕刻法とＲＩＥ法を用いて選択的
にエッチングし、溝を例えば深さ２０００オングストロ
−ム形成する。続いて、ＣＶＤ法によりシリコン酸化膜
１２を例えば４０００オングストロ−ム堆積させる。続
いて、本実施例と同様に酸化膜１２とＰ+ 型シリコン基
板１１との表面を平坦化させる。
【００２３】また本実施例において、Ｎ型単結晶シリコ
ン基板１３の厚さを研磨法により所望の厚さに形成して
いるが、エッチングにより形成することもできる。この
場合、例えば予めＮ型単結晶シリコン基板１３の接着さ
れる面から、内部に所定の深さの高濃度なＰ型拡散層２
２等を形成し、Ｐ+ 型シリコン基板１１と接着後に該Ｐ
型拡散層２２等に達するようにＮ型単結晶シリコン基板
１３をエッチングすることも可能である。従って、Ｎ型
単結晶シリコン基板１３の厚さをより高精度に制御で
き、より薄いＮ型単結晶シリコン基板１３を有する半導
体基板を形成することができる。
【００２４】さらに本実施例おいて、Ｐ+ 型シリコン基
板１１とＮ型単結晶シリコン基板１３の貼り合わせに直
接接着を用いたが、この他２枚の基板間に電圧を印加し
て接合するいわゆる静電接合法、ガラス物質、低融点金
属、接着剤などにより貼り合わせる方法等も同様に実施
できる。
【００２５】またさらに実施例において、キャパシタの
誘電体膜にシリコン酸化膜／シリコン窒化膜の積層膜を
用いたが、シリコン酸化膜／シリコン窒化膜／シリコン
酸化膜の積層膜及びＴａ酸化膜、Ｔａ酸化膜を含む積層
膜等であっても良いことはいうまでもない。
【００２６】次に、本発明による他の実施例を図７より
説明する。但し、上記のメモリセルと異なるところのみ
を説明する。Ｎ型シリコン基板３０上にＰウェル領域３
１が形成され、該Ｐウェル領域３１上に選択的にシリコ
ン酸化膜１２が形成される。このような構造のＮ型シリ
コン基板３１とＮ型単結晶シリコン基板１３とを接着さ
せ、一体化された半導体基板が形成される。また、キャ
パシタもトレンチの中に絶縁膜３３を形成しスタックト
型のキャパシタを有する構造としている。Ｐ型ポリシリ
コン１８はＰ型拡散層２１とストレ−ジノ−ドコンタク
ト３４を形成することにより、Ｐ型拡散層２２とは電気
的に接続される。本発明はいずれの実施例においても、
ＰＭＯＳトランジスタでセルを形成しているが、ＮＭＯ
Ｓトランジスタでも良いことは言うまでもない。
【００２７】
【発明の効果】本発明の半導体基板を用いると、従来の
Ｐ型エピタキシャル層及びＮウェル領域を形成すること
なく、基板プレ−ト型トレンチセルを形成できる。トレ
ンチキャパシタはＰ+ 型シリコン基板１１内に形成され
るため、キャパシタの容量を増すことができる。また、
トランジスタが形成される領域のＮ型単結晶シリコン基
板下には絶縁膜が形成されており、従来発生した縦方向
の寄生ＦＥＴによるリ−クの問題とならない。さらに、
プレ−ト電極取り出し部分の面積も縮小することが可能
となる。つまり、従来種々の問題の要因となっていたＰ
型エピタキシャル層及びＮウェル領域を要しない上記半
導体基板を用いることにより、キャパシタ容量を増すこ
とが可能で、かつプレ−ト電極の取出し部分の面積も縮
小することが可能となり、メモリセルの高集積化が可能
な半導体記憶装置を形成することができる。
【図面の簡単な説明】
【図１】本発明による一実施例における半導体記憶装置
とその製造工程を示す第１の断面図である。
【図２】本発明による一実施例における半導体記憶装置
とその製造工程を示す第２の断面図である。
【図３】本発明による一実施例における半導体記憶装置
とその製造工程を示す第３の断面図である。
【図４】本発明による一実施例における半導体記憶装置
とその製造工程を示す第４の断面図である。
【図５】本発明による一実施例における半導体記憶装置
とその製造工程を示す第５の断面図である。
【図６】本発明による一実施例における半導体記憶装置
とその製造工程を示す第６の断面図である。
【図７】本発明による他の実施例における半導体記憶装
置を示す断面図である。
【図８】従来の半導体記憶装置の断面図である。
【符号の説明】
１１…Ｐ+ 型シリコン基板、１２…シリコン酸化膜、１
３…Ｎ型単結晶シリコン基板、１４…ＬＯＣＯＳ酸化
膜、１５，１９…シリコン酸化膜、１６…トレンチ、１
７…ゲ−ト絶縁膜、１８…Ｐ型ポリシリコン、２０…Ｐ
型エピタキシャル層、２１，２２…Ｐ型拡散層、２３…
トランスファゲ−ト、２４…Ｎ型拡散層、２５…層間絶
縁膜、２６…配線層。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 第一半導体基板と、該第一半導体基板に
    選択的に形成されると共に平坦化された絶縁膜と、上記
    第一半導体基板上に形成される単結晶半導体からなる第
    二半導体基板とを有することを特徴とする半導体基板。
  2. 【請求項２】 第一半導体基板表面を選択的に酸化させ
    絶縁膜を形成する工程と、上記第一半導体基板表面を平
    坦化する工程と、上記第一半導体基板表面に単結晶半導
    体からなる第二半導体基板を接着する工程とを含む半導
    体基板の製造方法。
  3. 【請求項３】 第一半導体基板表面に選択的に溝を形成
    する工程と、該溝を絶縁物で埋め上記第一半導体基板表
    面を平坦化する工程と、上記第一半導体基板表面に単結
    晶半導体からなる第二半導体基板を接着する工程とを含
    む半導体基板の製造方法。
  4. 【請求項４】 第一半導体基板と、該第一半導体基板に
    選択的に形成された絶縁膜と、該絶縁膜を介して上記第
    一半導体基板上に形成される単結晶半導体からなる第二
    半導体基板を有する半導体基板を用いた１トランジスタ
    ・１キャパシタ型の半導体記憶装置において、上記第二
    半導体基板及び上記絶縁膜を貫通し上記第一半導体基板
    内に達するトレンチキャパシタを有し、上記第一半導体
    基板を該トレンチキャパシタのプレ−ト電極とすること
    を特徴とする半導体記憶装置。
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