JPH09181580A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPH09181580A JPH09181580A JP7350968A JP35096895A JPH09181580A JP H09181580 A JPH09181580 A JP H09181580A JP 7350968 A JP7350968 A JP 7350968A JP 35096895 A JP35096895 A JP 35096895A JP H09181580 A JPH09181580 A JP H09181580A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- gate
- circuit
- delay circuit
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【課題】 本発明は、大規模集積回路において、未使用
となる遅延ゲートや付随回路の発熱を低減する遅延回路
を提供することである。 【解決手段】 遅延回路を多数有するゲートアレイを実
際にシステムに組み込んだとき、実際にどれだけの遅延
量が必要かが判明する。そのゲートアレイをシステムに
組み込んだとき、初期化を行う際に、遅延回路として必
要な遅延量を測定することによって使用されない遅延回
路をさがす。使用されていない遅延回路が判明した場
合、その回路のアンドゲート２０Ｃの入力ＢをＬＯＷレ
ベルとなるように設定し、パルスが遅延ゲート１０ａ〜
１０ｎを通過しないように止めてしまう解決手段。
となる遅延ゲートや付随回路の発熱を低減する遅延回路
を提供することである。 【解決手段】 遅延回路を多数有するゲートアレイを実
際にシステムに組み込んだとき、実際にどれだけの遅延
量が必要かが判明する。そのゲートアレイをシステムに
組み込んだとき、初期化を行う際に、遅延回路として必
要な遅延量を測定することによって使用されない遅延回
路をさがす。使用されていない遅延回路が判明した場
合、その回路のアンドゲート２０Ｃの入力ＢをＬＯＷレ
ベルとなるように設定し、パルスが遅延ゲート１０ａ〜
１０ｎを通過しないように止めてしまう解決手段。
Description
【０００１】
【発明の属する技術分野】本発明は、多数のゲートで構
成される大規模集積回路において、それらのゲートによ
るタイミング補正の遅延回路を構成する場合に、低消費
電力化する遅延回路に関する。
成される大規模集積回路において、それらのゲートによ
るタイミング補正の遅延回路を構成する場合に、低消費
電力化する遅延回路に関する。
【０００２】
【従来の技術】最近では、ＣＭＯＳまたはＢｉＣＭＯＳ
等の大規模集積回路のゲートを用いて遅延回路の設計が
おこなわれている。しかしこれらのゲート素子はプロセ
ス上のばらつきや温度に対する変動が大きい。そのため
遅延時間にばらつきがあるゲートを用いて、タイミング
補正するための遅延回路を構成する場合、自分自身のば
らつきを補正する為に、全体として大きな遅延量をもつ
遅延回路となる。
等の大規模集積回路のゲートを用いて遅延回路の設計が
おこなわれている。しかしこれらのゲート素子はプロセ
ス上のばらつきや温度に対する変動が大きい。そのため
遅延時間にばらつきがあるゲートを用いて、タイミング
補正するための遅延回路を構成する場合、自分自身のば
らつきを補正する為に、全体として大きな遅延量をもつ
遅延回路となる。
【０００３】例えばこれらのＣＭＯＳまたはＢｉＣＭＯ
Ｓ等の素子のばらつきは、標準ゲートの遅延時間を１と
した場合に、その遅延時間のばらつきは０．６〜１．８
にもなる。従って、その遅延時間のばらつきを考慮し
て、必要な遅延時間が得られるように最小の遅延時間で
遅延回路を構成すると、全体の回路は膨大になってしま
う。
Ｓ等の素子のばらつきは、標準ゲートの遅延時間を１と
した場合に、その遅延時間のばらつきは０．６〜１．８
にもなる。従って、その遅延時間のばらつきを考慮し
て、必要な遅延時間が得られるように最小の遅延時間で
遅延回路を構成すると、全体の回路は膨大になってしま
う。
【０００４】一方、ＣＭＯＳ等はパルスが通過したとき
にのみ電流が流れて発熱し、この発熱によりゲートの伝
搬時間が変化するために、熱的な平衡手段がとられてい
る。
にのみ電流が流れて発熱し、この発熱によりゲートの伝
搬時間が変化するために、熱的な平衡手段がとられてい
る。
【０００５】まず、従来技術における周期的なパルスの
遅延回路の熱平衡手段の例について、図３とそのタイミ
ングチャートの図４とを参照して説明する。従来の遅延
回路の構成は、図３の（ａ）に示すように、パルス入力
の一方をアンドゲート２０ａの一端に与え、他方を遅延
ゲート１０ａ〜１０ｎに与える。
遅延回路の熱平衡手段の例について、図３とそのタイミ
ングチャートの図４とを参照して説明する。従来の遅延
回路の構成は、図３の（ａ）に示すように、パルス入力
の一方をアンドゲート２０ａの一端に与え、他方を遅延
ゲート１０ａ〜１０ｎに与える。
【０００６】そして、遅延ゲート１０ａ〜１０ｎを通過
したパルスはアンドゲート２０ｂの一端に与える。アン
ドゲート２０ａとアンドゲート２０ｂの他端には、反転
出力が得られるフリップフロップ４０の出力を与えて、
アンドゲート２０ａとアンドゲート２０ｂのゲートの開
閉の選択をおこなう。アンドゲート２０ａとアンドゲー
ト２０ｂの出力はオアゲート３０でオアされた後パルス
を出力している。
したパルスはアンドゲート２０ｂの一端に与える。アン
ドゲート２０ａとアンドゲート２０ｂの他端には、反転
出力が得られるフリップフロップ４０の出力を与えて、
アンドゲート２０ａとアンドゲート２０ｂのゲートの開
閉の選択をおこなう。アンドゲート２０ａとアンドゲー
ト２０ｂの出力はオアゲート３０でオアされた後パルス
を出力している。
【０００７】そして、図４に示すように、フリップフロ
ップ４０の出力を切り換えることにより、出力されるパ
ルス信号に遅延時間Ｔｐｄを付与するかしないかを選択
できることになる。
ップ４０の出力を切り換えることにより、出力されるパ
ルス信号に遅延時間Ｔｐｄを付与するかしないかを選択
できることになる。
【０００８】従って、出力パルスは遅延ゲート１０ａ〜
１０ｎを経由させる場合も経由させない場合も、つねに
遅延ゲート１０ａ〜１０ｎを通過して発熱動作して遅延
時間選択切り換えによる発熱変動がないようにしてい
る。
１０ｎを経由させる場合も経由させない場合も、つねに
遅延ゲート１０ａ〜１０ｎを通過して発熱動作して遅延
時間選択切り換えによる発熱変動がないようにしてい
る。
【０００９】ところで、遅延時間は、遅延ゲート１０ａ
〜１０ｎの数を任意に構成することで所望の遅延時間が
えられる。また、図３の（ｂ）に示すように、この遅延
回路を複数個シリーズに接続して、各遅延回路を切り換
えることによりタイミング補正や遅延時間が変化できる
各種遅延回路を実現している。
〜１０ｎの数を任意に構成することで所望の遅延時間が
えられる。また、図３の（ｂ）に示すように、この遅延
回路を複数個シリーズに接続して、各遅延回路を切り換
えることによりタイミング補正や遅延時間が変化できる
各種遅延回路を実現している。
【００１０】
【発明が解決しようとする課題】上記説明のように、従
来の方式による遅延時間の回路構成はパルス入力により
常時発熱をともなうため、電力を消費することになり好
ましくない。
来の方式による遅延時間の回路構成はパルス入力により
常時発熱をともなうため、電力を消費することになり好
ましくない。
【００１１】そこで、本発明は、こうした問題に鑑みな
されたもので、大規模集積回路において、システムに組
み込んだときに個々の遅延回路ごとに未使用であるか否
かを検出して、未使用の遅延ゲートに対して入力パルス
が通過しないようにして発熱の低減をした遅延回路を提
供することである。
されたもので、大規模集積回路において、システムに組
み込んだときに個々の遅延回路ごとに未使用であるか否
かを検出して、未使用の遅延ゲートに対して入力パルス
が通過しないようにして発熱の低減をした遅延回路を提
供することである。
【００１２】
【課題を解決する為の手段】前記目的を達成するため、
遅延素子を切り換えて遅延時間が変えられる遅延回路に
おいて、遅延ゲート１０ａ〜１０ｎの前に制御信号によ
り開閉できるアンドゲート２０ｃを設ける。前記遅延ゲ
ート１０ａ〜１０ｎを使用しない場合にアンドゲート２
０ｃを閉じてパルスが通過しないように阻止することを
特徴とした遅延回路を提供する。
遅延素子を切り換えて遅延時間が変えられる遅延回路に
おいて、遅延ゲート１０ａ〜１０ｎの前に制御信号によ
り開閉できるアンドゲート２０ｃを設ける。前記遅延ゲ
ート１０ａ〜１０ｎを使用しない場合にアンドゲート２
０ｃを閉じてパルスが通過しないように阻止することを
特徴とした遅延回路を提供する。
【００１３】また、前記目的を達成するため、本発明で
は、遅延素子を切り換えて遅延時間を変えられる集積回
路において、遅延素子を使用しない場合に、発熱部を制
御信号により発熱を阻止できることを特徴とした遅延回
路を提供する。
は、遅延素子を切り換えて遅延時間を変えられる集積回
路において、遅延素子を使用しない場合に、発熱部を制
御信号により発熱を阻止できることを特徴とした遅延回
路を提供する。
【００１４】
【発明の実施の形態】本発明の実施の形態は、下記の実
施例において説明する。
施例において説明する。
【００１５】
【実施例】まず、本発明の遅延回路の実施例について、
図１と、そのタイミングチャートの図２とを参照して説
明する。本発明の遅延回路の構成は、図１（ａ）に示す
遅延回路を、図１（ｂ）に示すように多数段直列構成し
ている。図１の（ａ）に示すように、パルス入力の一方
をアンドゲート２０ａの一端に与え、他方をアンドゲー
ト２０ｃの一端に与える。
図１と、そのタイミングチャートの図２とを参照して説
明する。本発明の遅延回路の構成は、図１（ａ）に示す
遅延回路を、図１（ｂ）に示すように多数段直列構成し
ている。図１の（ａ）に示すように、パルス入力の一方
をアンドゲート２０ａの一端に与え、他方をアンドゲー
ト２０ｃの一端に与える。
【００１６】アンドゲート２０ｃの他端は入力パルスを
遅延させる場合の開閉をおこなう不図示の外部の制御信
号に接続されて制御するものとする。本遅延回路を使用
する場合は、アンドゲート２０ｃの他端をＨＩＧＨにし
て遅延ゲート１０ａ〜１０ｎを従来通り入力パルスを通
過させる。使用しない場合は、アンドゲート２０ｃの他
端をＬＯＷにして入力パルスを遅延ゲート１０ａ〜１０
ｎに通過させない。
遅延させる場合の開閉をおこなう不図示の外部の制御信
号に接続されて制御するものとする。本遅延回路を使用
する場合は、アンドゲート２０ｃの他端をＨＩＧＨにし
て遅延ゲート１０ａ〜１０ｎを従来通り入力パルスを通
過させる。使用しない場合は、アンドゲート２０ｃの他
端をＬＯＷにして入力パルスを遅延ゲート１０ａ〜１０
ｎに通過させない。
【００１７】次に、遅延ゲート１０ａ〜１０ｎを通過し
たパルスはアンドゲート２０ｂの一端に与える。アンド
ゲート２０ａとアンドゲート２０ｂの他端には、反転出
力が得られるフリップフロップの出力を接続して、アン
ドゲート２０ａとアンドゲート２０ｂのゲートの開閉の
選択をおこなう。アンドゲート２０ａとアンドゲート２
０ｂの出力はオアゲート３０の両端の入力に接続されて
パルスを出力している。
たパルスはアンドゲート２０ｂの一端に与える。アンド
ゲート２０ａとアンドゲート２０ｂの他端には、反転出
力が得られるフリップフロップの出力を接続して、アン
ドゲート２０ａとアンドゲート２０ｂのゲートの開閉の
選択をおこなう。アンドゲート２０ａとアンドゲート２
０ｂの出力はオアゲート３０の両端の入力に接続されて
パルスを出力している。
【００１８】そして、図２に示すように、フリップフロ
ップ４０の出力を切り換えることにより、アンドゲート
２０ａとアンドゲート２０ｂとからの出力されるパルス
の時間差がこの遅延回路における遅延時間Ｔｐｄとな
る。
ップ４０の出力を切り換えることにより、アンドゲート
２０ａとアンドゲート２０ｂとからの出力されるパルス
の時間差がこの遅延回路における遅延時間Ｔｐｄとな
る。
【００１９】ところで、図１の（ｂ）に示すように、遅
延回路を多数有するゲートアレイを実際にシステムに組
み込んだとき、実際にどれだけの遅延量が必要かが判明
する。その遅延量はシステムに存在する独立した系ごと
でまちまちである。そのため、システムにそのゲートア
レイを組み込んだとき、タイミングの初期化を行う際
に、遅延回路として必要な遅延量を測定することによっ
て使用されない遅延回路をさがす。
延回路を多数有するゲートアレイを実際にシステムに組
み込んだとき、実際にどれだけの遅延量が必要かが判明
する。その遅延量はシステムに存在する独立した系ごと
でまちまちである。そのため、システムにそのゲートア
レイを組み込んだとき、タイミングの初期化を行う際
に、遅延回路として必要な遅延量を測定することによっ
て使用されない遅延回路をさがす。
【００２０】そして、本発明においては、使用されてい
ない遅延回路が判明した場合、図１の（ｂ）において、
その回路のアンドゲート２０Ｃの入力ＢをＬＯＷレベル
となるように設定し、パルス入力を出力されないように
止めてしまう。従って、遅延ゲート１０ａ〜１０ｎをパ
ルスが通過しないので、この遅延ゲート１０ａ〜１０ｎ
とアンドゲート２０ｂでの発熱はしなくなる。
ない遅延回路が判明した場合、図１の（ｂ）において、
その回路のアンドゲート２０Ｃの入力ＢをＬＯＷレベル
となるように設定し、パルス入力を出力されないように
止めてしまう。従って、遅延ゲート１０ａ〜１０ｎをパ
ルスが通過しないので、この遅延ゲート１０ａ〜１０ｎ
とアンドゲート２０ｂでの発熱はしなくなる。
【００２１】上記実施例では、２経路をフリップフロッ
プ４０で選択する例で説明していたが、複数のｎ経路を
選択する場合でも同様の手法で実現可能である。
プ４０で選択する例で説明していたが、複数のｎ経路を
選択する場合でも同様の手法で実現可能である。
【００２２】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載する効果を奏する。
ているので、以下に記載する効果を奏する。
【００２３】システムに組み込んだときに未使用となる
遅延ゲートと付随回路のゲートに入力パルスが通過しな
いようにして発熱停止した遅延回路とするので、システ
ム全体の発熱量が抑えられシステムの電力消費を低減す
ることができる。
遅延ゲートと付随回路のゲートに入力パルスが通過しな
いようにして発熱停止した遅延回路とするので、システ
ム全体の発熱量が抑えられシステムの電力消費を低減す
ることができる。
【００２４】
【図１】（ａ）本発明の１段の遅延回路の回路図であ
る。 （ｂ）本発明の多段の遅延回路のブロック図である。
る。 （ｂ）本発明の多段の遅延回路のブロック図である。
【図２】本発明の１段の遅延回路のタイミングチャート
である。
である。
【図３】（ａ）従来の１段の遅延回路の回路図である。 （ｂ）従来の多段の遅延回路のブロック図である。
【図４】従来の１段の遅延回路のタイミングチャートで
ある。
ある。
１０ａ、１０ｎ 遅延ゲート ２０ａ、２０ｂ、２０ｃ アンドゲート ３０ オアゲート ４０ フリップフロップ
Claims (2)
- 【請求項１】 複数経路を切り換えて遅延時間を変えら
れる少なくとも１つの遅延回路において、 パルス入力を受けて遅延ゲート（１０ａ〜１０ｎ）の前
にパルス入力を禁止または通過させるアンドゲート（２
０ｃ）を設け、 前記遅延ゲート（１０ａ〜１０ｎ）を使用しない場合に
アンドゲート（２０ｃ）でパルスが通過しないように禁
止する、 ことを特徴とした遅延回路。 - 【請求項２】 遅延素子を切り換えて遅延時間を変えら
れる集積回路において、 遅延回路を使用しない場合に、発熱部の発熱を制御信号
により阻止できることを特徴とした遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7350968A JPH09181580A (ja) | 1995-12-25 | 1995-12-25 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7350968A JPH09181580A (ja) | 1995-12-25 | 1995-12-25 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09181580A true JPH09181580A (ja) | 1997-07-11 |
Family
ID=18414145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7350968A Pending JPH09181580A (ja) | 1995-12-25 | 1995-12-25 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09181580A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6169435B1 (en) | 1998-03-03 | 2001-01-02 | Nec Corporation | Semiconductor integrated circuit device with built-in timing regulator for output signals |
| US6246274B1 (en) | 1998-03-12 | 2001-06-12 | Nec Corporation | Semiconductor device capable of trimming minimum delay time and maximum delay time of an output signal |
| DE19916903C2 (de) * | 1998-04-16 | 2001-09-13 | Nec Corp | Halbleitervorrichtung, Verfahren, Computerlesbares Medium und Computerprogramm zum Einstellen der Verzögerungszeit |
-
1995
- 1995-12-25 JP JP7350968A patent/JPH09181580A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6169435B1 (en) | 1998-03-03 | 2001-01-02 | Nec Corporation | Semiconductor integrated circuit device with built-in timing regulator for output signals |
| US6246274B1 (en) | 1998-03-12 | 2001-06-12 | Nec Corporation | Semiconductor device capable of trimming minimum delay time and maximum delay time of an output signal |
| DE19916903C2 (de) * | 1998-04-16 | 2001-09-13 | Nec Corp | Halbleitervorrichtung, Verfahren, Computerlesbares Medium und Computerprogramm zum Einstellen der Verzögerungszeit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030325 |