JPH02124627A - クロックドライバー回路 - Google Patents
クロックドライバー回路Info
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- JPH02124627A JPH02124627A JP63278840A JP27884088A JPH02124627A JP H02124627 A JPH02124627 A JP H02124627A JP 63278840 A JP63278840 A JP 63278840A JP 27884088 A JP27884088 A JP 27884088A JP H02124627 A JPH02124627 A JP H02124627A
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- JP
- Japan
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- output
- circuit
- clock
- delay time
- terminal
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Links
- 230000000295 complement effect Effects 0.000 claims abstract description 14
- 230000003111 delayed effect Effects 0.000 abstract description 12
- 238000010586 diagram Methods 0.000 description 15
- 230000000694 effects Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
- H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はクロックドライバー回路に関し、特に同期式順
序回路やＤＡＣ回路等における互いに重ならないクロッ
クパルスを発生させるクロックドライバー回路に関する
。
序回路やＤＡＣ回路等における互いに重ならないクロッ
クパルスを発生させるクロックドライバー回路に関する
。
従来のかかるクロックドライバー回路はＮＯＲ論理回路
インバータ回路および遅延回路を用いて相補クロック等
を作成している。
インバータ回路および遅延回路を用いて相補クロック等
を作成している。
第７図はかかる従来の一例を示すクロックドライバー回
路のブロック図である。
路のブロック図である。
第７図に示すように、このクロックドライバー回路は２
人力ＮＯＲ論理回路４および７と、インバータ１０と、
これら論理回路４および７の出力クロックを遅延させる
遅延回路２３および２４とから構成され、入力端子１か
らのクロックを第一の出力端子２から位相を反転させた
相補クロックを取り出し、且つ第二の出力端子３から遅
延クロックを取り出す回路である。尚、ここでは遅延回
路２３．２４の遅延時間はゲート段の遅延時間に比べて
十分大きな値とする。
人力ＮＯＲ論理回路４および７と、インバータ１０と、
これら論理回路４および７の出力クロックを遅延させる
遅延回路２３および２４とから構成され、入力端子１か
らのクロックを第一の出力端子２から位相を反転させた
相補クロックを取り出し、且つ第二の出力端子３から遅
延クロックを取り出す回路である。尚、ここでは遅延回
路２３．２４の遅延時間はゲート段の遅延時間に比べて
十分大きな値とする。
第８図は第７図に示すクロックドライバー回路の動作を
説明するための信号波形図である。
説明するための信号波形図である。
第８図に示すように、まずクロック入力信号がロウ状態
すなわち入力端子１がロウ状態であるとき、インバータ
１０，２人力Ｎ０Ｒ４および遅延回路２３の出力はハイ
状態であり、２人力Ｎ０Ｒ７と遅延回路２４の出力はロ
ウ状態である。次に、入力信号がロウ状態からハイ状態
に変化すると、インバータ１０の出力がロウ状態となり
、２人力Ｎ０Ｒ４の出力、すなわち第一の出力端子２も
ロウ状態になる。このロウ出力が遅延回路２３を介し遅
延されて２人力Ｎ０Ｒ７に入力されると、２人力Ｎ０Ｒ
７の出力すなわち第二の出力端子３がロウ状態からハイ
状態に変化する。次に、入力信号がハイ状態からロウ状
態に変化すると、インバータ１０の出力がハイ状態とな
り、２人力Ｎ０Ｒ７の出力、すなわち第二の出力端子３
がハイからロウ状態となる。このロウ出力が遅延回路２
４を介し遅延されて２人力Ｎ０Ｒ４に入力されると、２
人力Ｎ０Ｒ４の出力、すなわち第一の出力端子２がロウ
からハウ状態に変化する。このようにして、第一の出力
端子２と第二の出力端子３には、遅延回路２３あるいは
２４の遅延時間分だけハイ状態が重ならない相補のクロ
ックを出力することができる。
すなわち入力端子１がロウ状態であるとき、インバータ
１０，２人力Ｎ０Ｒ４および遅延回路２３の出力はハイ
状態であり、２人力Ｎ０Ｒ７と遅延回路２４の出力はロ
ウ状態である。次に、入力信号がロウ状態からハイ状態
に変化すると、インバータ１０の出力がロウ状態となり
、２人力Ｎ０Ｒ４の出力、すなわち第一の出力端子２も
ロウ状態になる。このロウ出力が遅延回路２３を介し遅
延されて２人力Ｎ０Ｒ７に入力されると、２人力Ｎ０Ｒ
７の出力すなわち第二の出力端子３がロウ状態からハイ
状態に変化する。次に、入力信号がハイ状態からロウ状
態に変化すると、インバータ１０の出力がハイ状態とな
り、２人力Ｎ０Ｒ７の出力、すなわち第二の出力端子３
がハイからロウ状態となる。このロウ出力が遅延回路２
４を介し遅延されて２人力Ｎ０Ｒ４に入力されると、２
人力Ｎ０Ｒ４の出力、すなわち第一の出力端子２がロウ
からハウ状態に変化する。このようにして、第一の出力
端子２と第二の出力端子３には、遅延回路２３あるいは
２４の遅延時間分だけハイ状態が重ならない相補のクロ
ックを出力することができる。
上述した従来のクロックドライバー回路は、相補クロッ
ク出力の変化点時間差を遅延回路によるある一定値の遅
延時間しかとり得す、半導体集積回路に組み込んだ場合
、クロックを選択することが困難になるという欠点があ
る。
ク出力の変化点時間差を遅延回路によるある一定値の遅
延時間しかとり得す、半導体集積回路に組み込んだ場合
、クロックを選択することが困難になるという欠点があ
る。
本発明の目的は、かかる相補クロックの遅延時間を変え
ることのできるクロックドライバー回路を提供すること
にある。
ることのできるクロックドライバー回路を提供すること
にある。
本発明のクロックドライバー回路は、クロック信号の相
補クロック信号を取り出すクロックドライバー回路にお
いて、クロック入力端子に第一の入力端が接続され且つ
出力端が第一のクロック出力端子に接続される第一の論
理回路と、前記クロック入力端子に入力端が接続される
反転回路と、前記反転回路の出力端に第一の入力端が接
続され且つ出力端が第二のクロック出力端子に接続され
る第二の論理回路と、入力端および出力端がそれぞれ前
記第一の論理回路の出力端および前記第二の論理回路の
第二の入力端に接続され且つ少なくとも１つの制御端子
を有し遅延時間を選択できる第一の遅延時間選択回路と
、入力端および出力端がそれぞれ前記第二の論理回路の
出力端および前記第一の論理回路の第二の入力端に接続
され且つ少なくとも１つの制御端子を有し遅延時間を選
択できる第二の遅延時間選択回路とを含んで構成される
。
補クロック信号を取り出すクロックドライバー回路にお
いて、クロック入力端子に第一の入力端が接続され且つ
出力端が第一のクロック出力端子に接続される第一の論
理回路と、前記クロック入力端子に入力端が接続される
反転回路と、前記反転回路の出力端に第一の入力端が接
続され且つ出力端が第二のクロック出力端子に接続され
る第二の論理回路と、入力端および出力端がそれぞれ前
記第一の論理回路の出力端および前記第二の論理回路の
第二の入力端に接続され且つ少なくとも１つの制御端子
を有し遅延時間を選択できる第一の遅延時間選択回路と
、入力端および出力端がそれぞれ前記第二の論理回路の
出力端および前記第一の論理回路の第二の入力端に接続
され且つ少なくとも１つの制御端子を有し遅延時間を選
択できる第二の遅延時間選択回路とを含んで構成される
。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を示すクロックドライバ
ー回路のブロック図である。
ー回路のブロック図である。
第１図に示すように、本実施例は２人力Ｎ０Ｒ４および
７と、インバータ１０と、それぞれ制御端子６．９を有
する遅延時間選択回路５．８とから構成され、入力端子
１からのクロック入力を第一の出力端子２および第二の
出力端子３から相補クロックとして出力するものである
。尚、これら遅延時間選択回路５．８の選択された遅延
時間は上述した従来例同様にゲート１段の遅延時間に比
べて十分大きな値とする。
７と、インバータ１０と、それぞれ制御端子６．９を有
する遅延時間選択回路５．８とから構成され、入力端子
１からのクロック入力を第一の出力端子２および第二の
出力端子３から相補クロックとして出力するものである
。尚、これら遅延時間選択回路５．８の選択された遅延
時間は上述した従来例同様にゲート１段の遅延時間に比
べて十分大きな値とする。
第２図は第１図に示すクロックドライバー回路の動作を
説明するための信号波形図である。
説明するための信号波形図である。
第２図に示すように、クロック入力信号がロウ状態、す
なわち入力端子１がロウ状態であるとき、インバータ１
０．第一の２人力Ｎ０Ｒ４および第一の遅延時間選択回
路５の各出力がハイ状態であり、第二の２人力Ｎ０Ｒ７
と第二の遅延時間選択回路８の各出力がロウ状態である
。次に、入力信号がハイ状態に変化すると、インバータ
１０の出力がロウ状態となり、２人力Ｎ０Ｒ４の出力す
なわち第一の出力端子２がロウ状態になる。このロウ出
力が遅延時間選択回路５を介し遅延されて２人力Ｎ０Ｒ
７に入力されるので、２人力Ｎ０Ｒ７の出力、すなわち
第二の出力端子３がロウ状態からハイ状態に変化する。
なわち入力端子１がロウ状態であるとき、インバータ１
０．第一の２人力Ｎ０Ｒ４および第一の遅延時間選択回
路５の各出力がハイ状態であり、第二の２人力Ｎ０Ｒ７
と第二の遅延時間選択回路８の各出力がロウ状態である
。次に、入力信号がハイ状態に変化すると、インバータ
１０の出力がロウ状態となり、２人力Ｎ０Ｒ４の出力す
なわち第一の出力端子２がロウ状態になる。このロウ出
力が遅延時間選択回路５を介し遅延されて２人力Ｎ０Ｒ
７に入力されるので、２人力Ｎ０Ｒ７の出力、すなわち
第二の出力端子３がロウ状態からハイ状態に変化する。
次に、入力信号がロウ状態に変化すると、インバータ１
０の出力がハイ状態となり、２人力Ｎ０Ｒ７の出力、す
なわち第二の出力端子３がロウ状態となる。このロウ出
力が遅延時間選択回路８を介し遅延されて２人力Ｎ０Ｒ
４に入力されると、２人力Ｎ０Ｒ４の出力すなわち第一
の出力端子２がロウ状態からハイ状態に変化する。
０の出力がハイ状態となり、２人力Ｎ０Ｒ７の出力、す
なわち第二の出力端子３がロウ状態となる。このロウ出
力が遅延時間選択回路８を介し遅延されて２人力Ｎ０Ｒ
４に入力されると、２人力Ｎ０Ｒ４の出力すなわち第一
の出力端子２がロウ状態からハイ状態に変化する。
このようにして、第一の出力端子２と第二の出力端子３
には、それぞれ遅延時間選択回路５および８の遅延時間
分だけ入力クロックに対しハイ状態が重ならない相補の
クロックを出力することができる。
には、それぞれ遅延時間選択回路５および８の遅延時間
分だけ入力クロックに対しハイ状態が重ならない相補の
クロックを出力することができる。
第３図は第１図に示す遅延時間選択回路の一例を示す構
成図である。
成図である。
第３図に示すように、かがる遅延時間選択回路５あるい
は８は、入力端１１に接続された第一の遅延回路１３と
、この遅延回路１３および遅延回路１３を短絡する回路
とに接続された第一のスイッチ１６と、スイッチ１６に
接続された第二の遅延回路１４と、遅延回路１４および
この遅延回路１４を短絡する回路とに接続された第二の
スイッチ１７と、スイッチ１７および出力端１２との間
に接続された第三の遅延回路１５と、制御端子９からの
制御信号に基づきスイッチ１６．１７を制御するための
デコーダ回路１８とがら構成されており、特に制御信号
９がデコード回路１８に入力され、デコードされたデコ
ード出力１９゜２０によりスイッチ１６又は１７を制御
する。
は８は、入力端１１に接続された第一の遅延回路１３と
、この遅延回路１３および遅延回路１３を短絡する回路
とに接続された第一のスイッチ１６と、スイッチ１６に
接続された第二の遅延回路１４と、遅延回路１４および
この遅延回路１４を短絡する回路とに接続された第二の
スイッチ１７と、スイッチ１７および出力端１２との間
に接続された第三の遅延回路１５と、制御端子９からの
制御信号に基づきスイッチ１６．１７を制御するための
デコーダ回路１８とがら構成されており、特に制御信号
９がデコード回路１８に入力され、デコードされたデコ
ード出力１９゜２０によりスイッチ１６又は１７を制御
する。
第４図は第３図に示す遅延時間選択回路の動作を説明す
るための信号波形図である。
るための信号波形図である。
第４図に示すように、この信号波形は入力端１１へのク
ロック入力に対する出力端１２における（ａ）〜（Ｃ）
三つのクロック出力の状態を表わしている。
ロック入力に対する出力端１２における（ａ）〜（Ｃ）
三つのクロック出力の状態を表わしている。
例えば、第４図に示すように、スイッチ１６゜１７が共
に下の経路を閉じた場合、入力端１１に入力された信号
は遅延回路１５のみを通り、クロック出力（ａ）に示す
ごとく遅延されて出力端１２に出力される。同様に、制
御信号９の入力値により、デコーダ回路１８を介してス
イッチ１６．１７が制御され、クロック出力（ｂ）。
に下の経路を閉じた場合、入力端１１に入力された信号
は遅延回路１５のみを通り、クロック出力（ａ）に示す
ごとく遅延されて出力端１２に出力される。同様に、制
御信号９の入力値により、デコーダ回路１８を介してス
イッチ１６．１７が制御され、クロック出力（ｂ）。
（ｃ）に示すように遅延された出力を出力端１２から取
り出すことができる。
り出すことができる。
第５図は本発明の第二の実施例を示すクロックドライバ
ー回路のブロック図である。
ー回路のブロック図である。
第５図に示すように、本実施例は第一の論理回路として
２人力ＮＡＮＤ２１を用い、且つ第二の論理回路として
２人力ＮＡＮＤ２２を用いた点が前述した第一の実施例
と異なり、その他の点は同一である。
２人力ＮＡＮＤ２１を用い、且つ第二の論理回路として
２人力ＮＡＮＤ２２を用いた点が前述した第一の実施例
と異なり、その他の点は同一である。
第６図は第５図に示すクロックドライバー回路の動作を
説明するための信号波形図である。
説明するための信号波形図である。
第６図に示すように、入力端子１がらの入力信号がロウ
状態の場合、２人力ＮＡＮＤ２１の出力とインバータ１
０の出力はハイ状態であり、また遅延時間選択回路５の
出力もハイ状態であるので、２人力ＮＡＮＤ２２の２人
力ともハイ状態になり、この出力はロウ状態となる。次
に、入力信号がハイ状態に変化すると、インバータ１０
の出力がロウ状態に変化し、２人力ＮＡＮＤ２２の出力
すなわち第二の出力端子３がハイ状態となる。
状態の場合、２人力ＮＡＮＤ２１の出力とインバータ１
０の出力はハイ状態であり、また遅延時間選択回路５の
出力もハイ状態であるので、２人力ＮＡＮＤ２２の２人
力ともハイ状態になり、この出力はロウ状態となる。次
に、入力信号がハイ状態に変化すると、インバータ１０
の出力がロウ状態に変化し、２人力ＮＡＮＤ２２の出力
すなわち第二の出力端子３がハイ状態となる。
このロウ出力が遅延時間選択回路８を介して遅延され、
２人力ＮＡＮＤ２１に入力されるので、２人力ＮＡＮＤ
２１の出力すなわち第一の出力端子２からの出力はハイ
状態からロウ状態となる。次に、入力信号がハイ状態が
らロウ状態に変化すると、インバータ１０の出力がハイ
状態となり、２人力ＮＡＮＤ２１の出力すなわち第一の
出力端子２の出力がロウ状態からハイ状態となる。この
ハイ出力が遅延時間選択回路５を介し遅延され、２人力
ＮＡＮＤ２２に入力されるので、２人力ＮＡＮＤ２２の
出力すなわち第二の出力端子３の出力はハイ状態からロ
ウ状態となる。
２人力ＮＡＮＤ２１に入力されるので、２人力ＮＡＮＤ
２１の出力すなわち第一の出力端子２からの出力はハイ
状態からロウ状態となる。次に、入力信号がハイ状態が
らロウ状態に変化すると、インバータ１０の出力がハイ
状態となり、２人力ＮＡＮＤ２１の出力すなわち第一の
出力端子２の出力がロウ状態からハイ状態となる。この
ハイ出力が遅延時間選択回路５を介し遅延され、２人力
ＮＡＮＤ２２に入力されるので、２人力ＮＡＮＤ２２の
出力すなわち第二の出力端子３の出力はハイ状態からロ
ウ状態となる。
このようにして、第一の出力端子２と第二の出力端子３
には、遅延時間選択回路５又は８の遅延時間分だけ、入
力クロックに対してロウ状態が重ならない相補のクロッ
クを出力することができる。
には、遅延時間選択回路５又は８の遅延時間分だけ、入
力クロックに対してロウ状態が重ならない相補のクロッ
クを出力することができる。
以上説明したように、本発明のクロックドライバー回路
は、それぞれの制御端子により遅延時間を変えることの
できる二つの遅延時間選択回路を設けることにより、ク
ロック入力に対する相補出力信号の相互の変化点の遅延
時間を自由に選択することができるという効果がある。
は、それぞれの制御端子により遅延時間を変えることの
できる二つの遅延時間選択回路を設けることにより、ク
ロック入力に対する相補出力信号の相互の変化点の遅延
時間を自由に選択することができるという効果がある。
第１図は本発明の第一の実施例を示すクロックドライバ
ー回路のブロック図、第２図は第１図に示すクロックド
ライバー回路の動作を説明するための信号波形図、第３
図は第１図に示す遅延時間選択回路の一例を示す構成図
、第４図は第３図に示す遅延時間選択回路の動作を説明
するための信号波形図、第５図は本発明の第二の実施例
を示すクロックドライバー回路のブロック図、第６図は
第５図に示すクロックドライバー回路の動作を説明する
ための信号波形図、第７図は従来の一例を示すクロック
ドライバー回路図、第８図は第７図に示すクロックドラ
イバー回路の動作を説明するための信号波形図である。 １・・・入力端子、２・・・第一の出力端子、３・・・
第二の出力端子、４，７・・・ＮＯＲ論理回路、５．８
・・・遅延時間選択回路、６，９・・・制御端子、１０
・・・反転回路（インバータ）、１１・・・入力端、１
２・・・出力端、１３〜１５・・・遅延回路、１６．１
７・・・スイッチ、１８・・・デコーダ回路、１９．２
０・・・デコーダ出力、２１．２２・・・ＮＡＮＤ論理
回路。 代理人 弁理士 内 原 晋
ー回路のブロック図、第２図は第１図に示すクロックド
ライバー回路の動作を説明するための信号波形図、第３
図は第１図に示す遅延時間選択回路の一例を示す構成図
、第４図は第３図に示す遅延時間選択回路の動作を説明
するための信号波形図、第５図は本発明の第二の実施例
を示すクロックドライバー回路のブロック図、第６図は
第５図に示すクロックドライバー回路の動作を説明する
ための信号波形図、第７図は従来の一例を示すクロック
ドライバー回路図、第８図は第７図に示すクロックドラ
イバー回路の動作を説明するための信号波形図である。 １・・・入力端子、２・・・第一の出力端子、３・・・
第二の出力端子、４，７・・・ＮＯＲ論理回路、５．８
・・・遅延時間選択回路、６，９・・・制御端子、１０
・・・反転回路（インバータ）、１１・・・入力端、１
２・・・出力端、１３〜１５・・・遅延回路、１６．１
７・・・スイッチ、１８・・・デコーダ回路、１９．２
０・・・デコーダ出力、２１．２２・・・ＮＡＮＤ論理
回路。 代理人 弁理士 内 原 晋
Claims (1)
- クロック信号の相補クロック信号を取り出すクロック
ドライバー回路において、クロック入力端子に第一の入
力端が接続され且つ出力端が第一のクロック出力端子に
接続される第一の論理回路と、前記クロック入力端子に
入力端が接続される反転回路と、前記反転回路の出力端
に第一の入力端が接続され且つ出力端が第二のクロック
出力端子に接続される第二の論理回路と、入力端および
出力端がそれぞれ前記第一の論理回路の出力端および前
記第二の論理回路の第二の入力端に接続され且つ少なく
とも１つの制御端子を有し遅延時間を選択できる第一の
遅延時間選択回路と、入力端および出力端がそれぞれ前
記第二の論理回路の出力端および前記第一の論理回路の
第二の入力端に接続され且つ少なくとも１つの制御端子
を有し遅延時間を選択できる第二の遅延時間選択回路と
を含むことを特徴とするクロックドライバー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63278840A JPH02124627A (ja) | 1988-11-02 | 1988-11-02 | クロックドライバー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63278840A JPH02124627A (ja) | 1988-11-02 | 1988-11-02 | クロックドライバー回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02124627A true JPH02124627A (ja) | 1990-05-11 |
Family
ID=17602883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63278840A Pending JPH02124627A (ja) | 1988-11-02 | 1988-11-02 | クロックドライバー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02124627A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04309107A (ja) * | 1991-04-08 | 1992-10-30 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| EP0606912A3 (en) * | 1993-01-13 | 1994-11-30 | Nec Corp | Circuit for generating a multi-phase clock. |
| WO1997042707A1 (de) * | 1996-05-06 | 1997-11-13 | Siemens Aktiengesellschaft | Taktsignalgenerator |
| US5966037A (en) * | 1992-03-02 | 1999-10-12 | Seiko Epson Corporation Of Tokyo Japan | Method for manufacturing an integrated circuit with programmable non-overlapping-clock-edge capability |
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|---|---|---|---|---|
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-
1988
- 1988-11-02 JP JP63278840A patent/JPH02124627A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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