JPH09181582A - 多チャンネル遅延回路およびこれを用いた半導体集積回路試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 一つの遅延素子で多チャンネルの遅延クロッ
ク信号を出力できる多チャンネル遅延回路を提供するこ
と。 【解決手段】 クロック信号を遅延素子２で３ｎｓ遅延
した出力信号２−１により、アドレス発生器７がアドレ
ス「０」を発生して、メモリ６からセレクト・データ
「１ｎｓ」をセレクタ５に与えて、遅延素子２から得た
遅延時間１ｎｓの出力信号５−１と、コントローラ４か
ら出力される制御信号４−２とをアンドゲート８−２に
加えて、１ｎｓ遅延のクロック信号を出力する。次に、
遅延素子２で３ｎｓ遅延した出力信号２−１でアドレス
発生器７がアドレス「１」を発生し、メモリ６からセレ
クト・データ「２ｎｓ」をセレクタ５に与え、遅延素子
２から得た遅延時間２ｎｓの出力信号５−１と、コント
ローラ４の出力信号４−３とをアンドゲート８−３に加
えて、５ｎｓ遅延されたクロック信号を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、クロック信号を
多チャンネルに分配する場合に、各チャンネルのクロッ
ク信号の遅延量を個別に設定しながら分配する多チャン
ネル遅延回路およびこれを用いた半導体集積回路試験装
置に関するものである。

【０００２】

【従来の技術】次に、従来技術による多チャンネル遅延
回路の構成を図５により説明する。図５の２と１１はそ
れぞれ入力端子１−１から入力されるクロック信号を遅
延する遅延素子であり、これらの遅延素子２と１１には
それぞれタップが設けられており、あらかじめ遅延量が
設定されたクロック信号を各タップから出力するように
している。

【０００３】５と１２は遅延素子２と１１の各タップに
それそれ接続され、遅延素子２と１１で遅延されたクロ
ック信号を選択して出力端子９−１，１０−１から出力
するセレクタ、７と８はセレクタ５と１２に出力してセ
レクタをコントロールするコントロール・データをあら
かじめ格納したレジスタである。

【０００４】次に、図６のタイム・チャートを参照しな
がら図５の多チャンネル遅延回路の動作について説明す
る。

【０００５】例えば、遅延素子２のタップがそれぞれ図
６の「２−１」，「２−２」，「２−３」，「２−４」
で示すような０ｎｓ，１ｎｓ，２ｎｓ，３ｎｓの遅延時
間が設定されているものとすると、出力端子９−１から
出力されるクロック信号の時間を測定するために、図６
における「２６」に示すストローブ信号の発生タイミン
ッグにおいて、レジスタ７に格納されたコントロール・
データにより、セレクタ５をコントロールするすること
により、入力端子１−１に入力される図６の「２−０」
に示すクロック信号に対して、セレクタ５が遅延素子２
のタップから出力される遅延されたクロック信号を選択
する。

【０００６】この際、例えば、セレクタ５はコントロー
ル・データ「００」では０ｎｓ、コントロール・データ
「０１」では１ｎｓ、コントロール・データ「１０」で
は２ｎｓ、コントロール・データ「１１」では３ｎｓの
遅延時間を有するクロック信号を選択する。

【０００７】このように、レジスタ７で格納されたコン
トロール・データによりセレクタ５が遅延時間を有する
クロック信号の選択を行い、入力端子１−１から入力さ
れたクロック信号を遅延して、出力端子９−１に出力さ
れる。

【０００８】同様に、遅延回路１１の系統も、レジスタ
８に格納されたコントロール・データによりセレクタ１
２は、入力端子１−１から入力されたクロック信号を遅
延素子１１のタップにおいて設定された遅延時間を有す
るクロック信号を出力端子１０−１に出力する。

【０００９】

【発明が解決しようとする課題】一般に、遅延素子は微
少遅延素子を多段に接続して大遅延量となるように構成
されるものである。例えば、微少遅延素子が１００ｐｓ
なら、４ｎｓを得るためには４０段接続して構成され
る。しかし、図５に示すように、各チャンネルごとにこ
のような多段の微少遅延素子を用意することは、回路規
模が大きくなり、実装スペースも大きくなるという問題
があった。

【００１０】この発明は、遅延素子を増やすことなく、
一つの遅延素子で多チャンネルの遅延クロック信号を出
力することができ、実装スペースおよび回路規模を小さ
くするもとができる多チャンネル遅延回路を提供するこ
とを目的とする。

【００１１】また、この発明は、被測定デバイスに加え
るクロック信号の伝送経路と被測定デバイスの出力の伝
送経路のタイミング誤差を補正でき、回路規模と実装ス
ペースを増すことなく、正確に被測定デバイスを試験す
ることができる半導体集積回路試験装置を提供すること
を目的とする。

【００１２】

【課題を解決するための手段】この目的を達成するため
に、この発明は、クロック信号を多チャンネルに分配す
る多チャンネル遅延回路において、クロック信号をそれ
ぞれ異なる所定量遅延させて複数の遅延クロック信号を
出力する遅延素子２と、前記遅延素子２から出力され最
大遅延クロック信号を前記遅延素子２でさらに遅延させ
るために前記遅延素子２に戻す帰還回路３０と、前記遅
延素子２で遅延される複数の遅延クロック信号ごとに対
応してセレクト・データを格納するメモリ６と、前記遅
延素子２の前記最大遅延クロック信号から前記複数の遅
延クロック信号のうちの所定の遅延クロック信号に対応
するアドレスを発生して前記メモリ６からセレクト・デ
ータを出力させるアドレス発生器７と、前記メモリ６か
ら出力されたセレクト・データに対応する遅延クロック
信号を選択するセレクタ５と、前記セレクタ５で選択さ
れた遅延クロック信号を出力するアンドゲート部８と、
前記最大遅延クロック信号から前記帰還回路３０に対し
て前記最大遅延クロック信号を前記遅延素子２への入力
の有無の制御と前記アンドゲート部８に対して前記セレ
クタ５で選択された遅延クロック信号の出力の有無の制
御を行うコントローラ４とを有する。また、前記帰還回
路３０は、前記遅延素子２の最大遅延クッロク信号と前
記コントローラ４の出力信号との論理積をとるアンドゲ
ート３とこのアンドゲート３の出力と前記最大遅延クロ
ック信号との論理和をとって前記遅延素子２に出力する
オアゲート１とにより構成されている。

【００１３】さらに、クロック発生器２０からクロック
信号を入力して複数の被測定デバイス２７, ２８に同一
タイミングになるように遅延量を補正したクロック信号
を与える第１の多チャンネル遅延回路２１と、前記被測
定デバイス２７, ２８の出力時間を判定するストローブ
信号を発生するストローブ発生器２６と、前記ストロー
ブ信号を入力して前記被測定デバイス２７, ２８の出力
データの伝送経路のタイミング誤差を補正するために所
定の遅延量を有するストローブ信号を発生する第２の多
チャンネル遅延回路２２と、前記被測定デバイス２７,
２８の出力データの入力タイミングに合わせて前記第２
の多チャンネル遅延回路２２から出力されるストローブ
信号をクロック信号として入力する複数のＤ型フリップ
・フロップ回路２３, ２４と、前記Ｄ型フリップ・フロ
ップ回路２３, ２４の出力から前記被測定デバイス２
７, ２８と前記第１の多チャンネル遅延回路２１間およ
び前記第２の多チャンネル遅延回路２２との間の伝送経
路のパス・フェイルの判定を行うフェイル判定器２５と
を有する。

【００１４】

【発明の実施の形態】次に、この発明による多チャンネ
ル遅延回路の実施の形態を説明する。図１は多チャンネ
ル遅延回路の一実施の形態の構成を示すブロック図であ
る。図１の１は一方の入力端子に入力端子１−１からの
クロック信号を入力し、他方の入力端子にアンドゲート
３の出力信号３−１を入力して論理和をとるオアゲート
であり、オアゲート１とアンドゲート３とにより帰還回
路３０を構成している。

【００１５】２は複数のタップを有し、オアゲート１の
出力信号１−２を入力して、それぞれのタップより例え
ばそれぞれ「０ｎｓ」，「１ｎｓ」，「２ｎｓ」，「３
ｎｓ」の遅延量が与えられたクロック信号を出力する遅
延素子であり、遅延素子２の各タップはセレクタ５に接
続される。

【００１６】４は、遅延素子２の最大遅延クロック信号
となる出力信号２−１により出力信号４−１とアンドゲ
ート部８を構成するアンドゲート８−２〜８−Ｎの各一
方の入力端子にクロック信号に同期して制御信号４−
２，４−３〜４−Ｎを出力するコントローラであり、前
記アンドゲート３は遅延素子２の出力信号２−１とコン
トローラ４の出力信号４−１との論理積をとって出力信
号３−１を前記オアゲート１の他方の入力端子に出力す
る。

【００１７】７は、遅延素子２の出力信号２−１に同期
してアドレスを発生するアドレス発生器、６は遅延素子
２の各タップのアドレスに対応した遅延データをセレク
ト・データとして格納しておき、図示を省略した制御部
の制御に基づき、アドレス発生部７で発生した遅延素子
２のタップのアドレスを入力し、その格納されたセレク
ト・データを制御部の制御に基づき、セレクタ５のセレ
クト端子にアドレス出力するメモリである。

【００１８】前記アンドゲート８−２〜８−Ｎの各他方
の入力端子には、セレクタ５で選択された遅延素子２の
各タップから出力される遅延されたクロック信号がセレ
クタ５の出力信号５−１として入力され、この遅延され
たクロック信号とコントローラ４からの制御信号４−２
〜４−Ｎとの論理積を各アンドゲート８−２〜８−Ｎで
とり、出力端子９−２〜９−Ｎに遅延されたクロック信
号が出力するように構成している。

【００１９】次に、図１の動作を図２のタイムチャート
を参照して説明する。図２は例として、出力端子９−２
からクロック信号を１ｎｓ遅延した信号を出力し、出力
端子９−３からはクロック信号を５ｎｓ遅延した信号を
出力する２チャンネル遅延回路の場合を示している。

【００２０】まず、図２のサイクルＡで、入力端子１−
１から図２の「１−１」に示すようなクロック信号がオ
アゲート１に入力される。クロック信号は図２の「１−
２」に示すように、オアゲート１の出力信号１−２とし
て遅延素子２に与えられる。図２の「２−１」に示す遅
延素子２の出力信号２−１は３ｎｓの遅延量が得られ、
サイクルＡで入力端子１−１からクロック信号が入力さ
れてから３ｎｓ後にアンドゲート３を通り、図２の「３
−１」に示すように、アンドゲート３の出力信号３−１
としてオアゲート１に与えられ、さらに遅延素子２に帰
還される。

【００２１】あらかじめ、メモリ６は遅延素子２のタッ
プのアドレス「０」にセレクト・データ「１ｎｓ」、同
じく遅延素子２の別のタップのアドレス「１」にセレク
ト・データ［２ｎｓ」のように、タップのアドレスごと
にデータが格納されている。

【００２２】サイクルＡで、アドレス発生器７は図２の
「７」で示すように、アドレス「０」を発生し、このア
ドレス「０」を制御部によりメモリ６に入力することに
より、メモリ６から図２の「６」で示すように、セレク
ト・データ「１ｎｓ」をセレクタ５に与え、セレクタ５
は遅延素子２のアドレス「０」のタップから１ｎｓの遅
延時間を有するクロック信号を選択する。

【００２３】セレクタ５で選択されたクロック信号は図
２の「５−１」で示すように、セレクタ５の出力信号５
−１としてアンドゲート８−２〜８−Ｎに与えられるの
で、コントローラ４から出力される制御信号４−２を図
２における「４−２」で示すように、「Ｈ」とすること
により、アンドゲート８−２は出力端子９−２から図２
における「９−２」に示すように、１ｎｓ遅延されたク
ロック信号を出力する。

【００２４】ここで、コントローラ４の出力信号４−１
（図２における「４−１」で示す）は、多チャンネル遅
延回路が２チャンネルなので、遅延素子２の出力信号２
−１であるクロック信号の後縁のタイミングで、「Ｌ」
となる。

【００２５】サイクルＢでは、入力端子１−１にクロッ
ク信号の入力はないが、遅延素子２の出力信号２−１が
アンドゲー３に入力され、アンドゲー３にはコントロー
ラ４からの出力信号４−１も入力されているので、アン
ドゲート３はコントローラ４の出力信号４−１と遅延素
子２の出力信号２−１との論理積をとり、その出力信号
３−１がオアゲート１に入力され、オアゲート１の出力
信号１−２が遅延素子２に入力する。

【００２６】これにより、遅延素子２がオアゲート１の
出力信号１−２を図２の「２−１」に示すように、さら
に３ｎｓ遅延して出力信号２−１をコントローラ４とア
ンドゲート３に与える。

【００２７】メモリ６のアドレス「１」にはセレクト・
データ「２ｎｓ」が格納されているので、サイクルＢで
アドレス発生器７は遅延素子２の出力信号２−１に同期
して図２における「７」に示すように、アドレス「１」
を発生する。

【００２８】このアドレスをメモリ６に出力することに
より、メモリ６から図２における「６」に示すように、
セレクト・データ「２ｎｓ」をセレクタ５に与え、セレ
クタ５により遅延素子２のタップから２ｎｓの遅延時間
を有するクロック信号を選択する。

【００２９】このようにして、セレクタ５で選択された
クロック信号は、図２における「５−１」に示すよう
に、セレクタ５の出力信号５ー１としてアンドゲート８
−２〜８−Ｎに与えられ、図２における「４−３」に示
すように、コントローラ４から出力される制御信号４−
３を「Ｈ」にすることにより、アンドゲート８−３の出
力端子９−３からクロック信号が図２における「９−
３」に示すように、３ｎｓ＋２ｎｓ＝５ｎｓ遅延されて
出力される。

【００３０】したがって、入力端子１−１から与えられ
た１つのクロック信号は、出力端子９−２，９−３から
それぞれ個別に設定された遅延量１ｎｓ，３ｎｓ＋２ｎ
ｓ＝５ｎｓに遅延されて出力される。

【００３１】この時点では、コントローラ４の出力信号
４ー１が図２における「４−１」に示すように、「Ｌ」
のため、遅延素子２からのクロック信号はアンドゲート
３からオアゲート１に与えられず、このクロック信号は
遅延素子２を通過しないので、入力端子１−１からのク
ロック信号の入力を待つ状態である。

【００３２】図２で、複数のアンドゲート８−２〜８−
Ｎからの出力は、コントローラ４から１つづつ選択され
て順次出力されるものであり、全てのアンドゲート８−
２〜８−Ｎが遅延クロック信号を出力するときに、コン
トローラ４は出力信号４−１を遅延素子２の出力信号２
−１のクロックの後縁のタイミングで「Ｈ」にして、入
力端子１−１からの次のクロックの入力を待つ。

【００３３】次に、この発明による多チャンネル遅延回
路を使用して半導体集積回路試験装置を構成した適用例
の構成を図３に示す。図３の２０はクロック発生器、２
１，２２はこの発明における多チャンネル遅延回路であ
り、多チャンネル遅延回路２１には、クロック発生器２
０からのクロック信号２０−１を入力して遅延したクロ
ック信号２１−１，２１−２を被測定デバイス２７，２
８に出力する。

【００３４】この多チャンネル遅延回路２１はクロック
発生器２０から被測定デバイス２７，２８までの伝送経
路のタイミングの誤差を補正する目的で挿入され、各被
測定デバイス点でクロック発生器２０から出力されるク
ロック信号が同一タイミングになるように遅延量を補正
し、出力信号２１−１，２１−２をそれぞれ被測定デバ
イス２７，２８に入力する。

【００３５】被測定デバイス２７，２８の出力信号は、
Ｄ型フリップ・フロップ回路（以下、Ｄ−ＦＦという）
２３，２４のＤ端子に入力される。

【００３６】一方、２６は被測定デバイス２７，２８の
出力時間を判定するストローブ信号２６−１を発生する
ストローブ発生器であり、前記多チャンネル遅延回路２
２は、伝送経路のタイミングの誤差を補正する目的でス
トローブ発生器２６とＤ−ＦＦ２３，２４の間に挿入さ
れ、ストローブ信号を遅延した出力信号２２−１，２２
−２をＤ−ＦＦ２３，２４のクロック端子Ｃに送出す
る。

【００３７】Ｄ−ＦＦ２３，２４はそれぞれＤ入力端子
に入力される被測定デバイス２７，２８の出力信号のタ
イミングにあわせてクロック端子Ｃにストローブ信号を
多チャンネル遅延回路２２で補正して入力する。Ｄ−Ｆ
Ｆ２３，２４の出力信号はフェイル判定器２５に入力さ
れてパス・フェイル判定が行われる。

【００３８】次に、図３の構成による動作を、図４のタ
イムチャートを参照して説明する。クロック発生器２０
は、図４における「２０」に示すように、被測定デバイ
ス２７，２８に与えるクロック信号を発生する。クロッ
ク発生器２０から出力されるクロック信号２０ー１は多
チャンネル遅延回路２１に入力される。多チャンネル遅
延回路２１は、図４における「２１−１」，「２１−
２」に示すように、１ｎｓ，５ｎｓに遅延された出力信
号２１ー１，２１ー２をそれぞれ被測定デバイス２７，
２８に出力する。

【００３９】被測定デバイス２７，２８の出力は、遅延
量０ｎｓならばそれぞれ１ｎｓ，５ｎｓでＤ−ＦＦ２
３，２４のＤ端子に入力される。

【００４０】一方、ストローブ発生器２６では、被測定
デバイス２７，２８の出力時間を判定するストローブ信
号２６−１を図４における「２６」で示すように発生す
る。このストローブ信号２６−１は多チャンネル遅延回
路２２に入力される。多チャンネル遅延回路２２は１ｎ
ｓ，５ｎｓに遅延された出力信号２２ー１，２２ー２を
それぞれ図４における「２２−１」，「２２−２」に示
すように、Ｄ−ＦＦ２３，２４のクロック端子Ｃに入力
する。

【００４１】Ｄ−ＦＦ２３，２４のそれぞれのＤ入力端
子に入力される被測定デバイス２７、２８のデータと、
クロック端子Ｃに入力される多チャンネル遅延回路２２
の出力信号２２ー１、２２ー２との遅延時間は０ｎｓで
フェイル判定器２５により判定され、多チャンネル遅延
回路２２の出力間ずれの３ｎｓは相殺されている。Ｄ−
ＦＦ２３，２４の出力信号はフェイル判定器２５に入力
され、パス・フェイル判定が行われる。

【００４２】このように、クロック発生器２０の出力端
とストローブ発生器２６の出力端に各々多チャンネル遅
延回路２１，２２を挿入することにより、各チャンネル
出力間のずれが相殺される。

【００４３】図３の構成において、多チャンネル遅延回
路２１，２２の代わりに、図５の従来技術による遅延回
路を適用した場合、フェイル判定器２５に対して同時に
被測定デバイス２７，２８のデータを入力することはで
きるが、さらに多チャンネルの場合には、遅延素子の数
が複数になるため、実装スペースが少ない場合には、回
路規模が大きくなるので、図５の回路は適用できない。

【００４４】なお、本実施の形態では２チャンネル遅延
回路の動作を説明したが、コントローラ４とアンドゲー
ト部８をＮチャンネルに拡張することにより、Ｎチャン
ネル遅延回路を構成できる。

【００４５】

【発明の効果】この発明の多チャンネル遅延回路によれ
ば、クロック信号を各チャンネルに分配する場合に、各
チャンネルのクロック信号を遅延素子で遅延量を個別に
設定し、遅延素子から出力される最大遅延量の出力信号
からクロック信号のアドレスを発生し、そのアドレスに
よりセレクト・データをメモリから読み出して、所定の
遅延量のクロック信号を分配するようにしたので、一つ
の遅延素子で多チャンネルの遅延クロック信号を出力す
ることができ、実装スペース、回路規模をともに小さく
することができる。

【００４６】また、この発明の多チャンネル遅延回路を
半導体集積回路試験装置に適用することにより、被測定
デバイスに加えるクロック信号の伝送経路と被測定デバ
イスの出力の伝送経路のタイミング誤差を回路規模と実
装スペースを増すことなく、補正することができ、正確
に被測定デバイスの試験を行うことができる。

【図面の簡単な説明】

【図１】この発明による多チャンネル遅延回路の構成を
示すブロック図である。

【図２】図１の動作を説明するためのタイムチャートで
ある。

【図３】図１の多チャンネル遅延回路を用いた半導体集
積回路試験装置の構成を示すブロック図である。

【図４】図４の半導体集積回路試験装置の動作を説明す
るためのタイムチャートである。

【図５】従来の多チャンネル遅延回路の構成を示すブロ
ック図である。

【図６】図５の多チャンネル遅延回路の動作を説明する
タイムチャートである。

【符号の説明】

１ オアゲート １−１ 入力端子 １−２，２−１〜５−１，２１−１，２１−２，２２−
１，２２−２ 出力信号 ２ 遅延素子 ３，８−２〜８−Ｎ アンドゲート ４ コントローラ ４−２〜４−Ｎ 制御信号 ５ セレクタ ６ メモリ ７ アドレス発生器 ８ アンドゲート部 ９−２〜９−Ｎ 出力端子 ２０ クロック発生器 ２０−１ クロック信号 ２１，２２ 多チャンネル遅延回路 ２３，２４ Ｄ−ＦＦ ２５ フェイル判定器 ２６ ストローブ発生器 ２６−１ ストローブ信号 ２７，２８ 被測定デバイス ３０ 帰還回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 クロック信号を多チャンネルに分配する
   多チャンネル遅延回路において、 クロック信号をそれぞれ異なる所定量遅延させて複数の
   遅延クロック信号を出力する遅延素子(2) と、 前記遅延素子(2) から出力され最大遅延クロック信号を
   前記遅延素子(2) でさらに遅延させるために前記遅延素
   子(2) に戻す帰還回路(30)と、 前記遅延素子(2) で遅延される複数の遅延クロック信号
   ごとに対応してセレクト・データを格納するメモリ(6)
   と、 前記遅延素子(2) の前記最大遅延クロック信号から前記
   複数の遅延クロック信号のうちの所定の遅延クロック信
   号に対応するアドレスを発生して前記メモリ(6) からセ
   レクト・データを出力させるアドレス発生器(7) と、 前記メモリ(6) から出力されたセレクト・データに対応
   する遅延クロック信号を選択するセレクタ(5) と、 前記セレクタ(5) で選択された遅延クロック信号を出力
   するアンドゲート部(8) と、 前記最大遅延クロック信号から前記帰還回路(30)に対し
   て前記最大遅延クロック信号を前記遅延素子(2) への入
   力の有無の制御と前記アンドゲート部(8) に対して前記
   セレクタ(5) で選択された遅延クロック信号の出力の有
   無の制御を行うコントローラ(4) とを備える多チャンネ
   ル遅延回路。
2. 【請求項２】 請求項１に記載の多チャンネル遅延回路
   において、前記帰還回路(30)は、前記遅延素子(2) の最
   大遅延クッロク信号と前記コントローラ(4)の出力信号
   との論理積をとるアンドゲート(3) とこのアンドゲート
   (3) の出力と前記最大遅延クロック信号都の論理和をと
   って前記遅延素子(2) に出力するオアゲート(1) とから
   なることを特徴とする多チャンネル遅延回路。
3. 【請求項３】 クロック発生器(20)からクロック信号を
   入力して複数の被測定デバイス(27),(28) に同一タイミ
   ングになるように遅延量を補正したクロック信号を与え
   る第１の多チャンネル遅延回路(21)と、 前記被測定デバイス(27),(28) の出力時間を判定するス
   トローブ信号を発生するストローブ発生器(26)と、 前記ストローブ信号を入力して前記被測定デバイス(2
   7),(28) の出力データの伝送経路のタイミング誤差を補
   正するために所定の遅延量を有するストローブ信号を発
   生する第２の多チャンネル遅延回路(22)と、 前記被測定デバイス(27),(28) の出力データの入力タイ
   ミングに合わせて前記第２の多チャンネル遅延回路(22)
   から出力されるストローブ信号をクロック信号として入
   力する複数のＤ型フリップ・フロップ回路(23),(24)
   と、 前記Ｄ型フリップ・フロップ回路(23),(24) の出力から
   前記被測定デバイス(27),(28) と前記第１の多チャンネ
   ル遅延回路(21)間および前記第２の多チャンネル遅延回
   路(22)との間の伝送経路のパス・フェイルの判定を行う
   フェイル判定器(25)とを備える半導体集積回路試験装
   置。