JPH09181586A - リセット信号発生回路 - Google Patents

Abstract

(57)【要約】 【課題】システムが安定動作を開始する前までに確実に
リセット信号を生成することができ、しかも、回路規模
が小さく低消費電力化を図ることができるリセット信号
発生回路を提供する。 【解決手段】電源電圧Ｖは直列に接続されたダイオード
接続したトランジスタ１，２を介して抵抗３に印加され
る。その抵抗３にかかる電圧Ｖ1 はインバータ４の入力
端子に入力される。インバータ４は抵抗３にかかる電圧
Ｖ1 に基づいてＲＳフリップフロップ５に対してリセッ
ト信号を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はリセット信号発生回
路に係り、詳しくは電源投入時にＣＭＯＳ論理回路をリ
セットさせる際に特に好適なリセット信号発生回路に関
する。

【０００２】近年、電池の小型化及び軽量化に伴い半導
体集積回路装置の低電圧及び低消費電力化が要求されて
いる。そして、半導体集積回路装置に構成されるアナロ
グ回路を低電圧及び低消費電力化を図るべくＣＭＯＳ化
が進んでいる。このアナログ回路のＣＭＯＳ化に伴い、
論理回路をリセットするリセット信号発生回路もアナロ
グ回路を含むシステムに対応した動作が要求されるとと
もに、小型で低電圧及び低消費電力化が求められてい
る。

【０００３】

【従来の技術】従来、ＣＭＯＳフリップフロップ回路等
のＣＭＯＳ論理回路は、電源投入時に出力論理が不定状
態に陥って装置が誤動作するのを防止するために、リセ
ット信号発生回路からのリセット信号に基づいて初期設
定がなされている。このリセット回路は、一般に電源投
入時の電源電圧の推移を検出してリセット信号を生成さ
せるものであった。

【０００４】ところで、アナログ回路を含むシステムに
おいても、低電圧及び低消費電力化の要求からアナログ
回路のＣＭＯＳ化が進んでいる。アナログ回路を含むシ
ステムにおいて、ＣＭＯＳフリップフロップ回路等のＣ
ＭＯＳ論理回路の電源投入時の初期設定は、アナログ回
路を含まないＣＭＯＳ論理回路だけのシステムに比べて
より速い初期設定が要求されている。つまり、アナログ
回路は、電源が投入されてシステムが安定動作を開始す
る前までにおいても電源電圧に追従しリニアに動作する
ことが求められている。従って、システムが安定動作を
開始する前までに動作するアナログ回路に応答してＣＭ
ＯＳ論理回路もシステムが安定動作を開始する前までに
初期設定されていなければならない。

【０００５】そこで、外部装置からリセット信号を入力
して初期セットするか、図７に示すように電源監視用コ
ンパレータを利用して電源投入時のリセット信号を生成
していた。図７に示す電源監視用コンパレータを利用し
たリセット信号発生回路においては、コンパレータ５１
が、内部電源電圧ＶRFと抵抗５２，５３の分圧回路にて
生成される電源電圧Ｖの分圧電圧とを比較する。そし
て、電源が投入され電源電圧Ｖが分圧回路に印加される
と、コンパレータ５１の出力は、投入直後において、電
源電圧Ｖが十分でないので、電源電圧Ｖの上昇とともに
一瞬上昇するがやがて動作が可能な電圧まで電源電圧Ｖ
が上昇すると、低電位（Ｌレベル）となる。 そして、
電源電圧Ｖがさらに上昇、即ち、分圧電圧が基準電圧Ｖ
RF以上になると、コンパレータ５１の出力は、Ｌレベル
から高電位（Ｈレベル）となる。このコンパレータ５１
の出力は、次段のＣＭＯＳインバータ５４に出力され、
ＣＭＯＳインバータ５４は、コンパレータ５１が出力す
る出力信号を反転した信号をリセット信号としてＯＲ回
路５５を介してＲＳフリップフロップ回路５６のリセッ
ト入力端子に出力する。

【０００６】このリセット信号発生回路におけるコンパ
レータ５１は２個のバイポーラトランジスタがＥＣＬ結
合された構成であって、非反転入力端子（一方のトラン
ジスタのベース）に分圧電圧が入力され、反転入力端子
（他方のトランジスタのベース）に基準電圧ＶRFが入力
される。つまり、コンパレータ５１は、電源投入ととも
にその電源電圧Ｖが安定した電圧値まで上昇していく途
中においても、その時々の電圧値に相応した出力をす
る。従って、コンパレータ５１は、電源が投入されてシ
ステムが安定動作を開始する前までにリセット信号を生
成することができる。

【０００７】

【発明が解決しようとする課題】しかしながら、外部装
置からリセット信号を入力する場合には、リセット信号
を入力するためのリセット入力端子を設けなければなら
ず、入力端子の増加につながり半導体集積回路装置の小
型化を図る上で問題となる。

【０００８】又、図７に示すリセット信号発生回路にお
いては、コンパレータ５１が必要となり回路規模が大き
くなり半導体集積回路装置の小型化を図る上で問題とな
る。さらに、コンパレータ５１は、バイポーラトランジ
スタがＥＣＬ結合された構成であって、定電流源が必要
で常に無効電流を流しておく必要があり、省電力化を図
る上でも問題であった。

【０００９】本発明は上記問題点を解決するためになさ
れたものであって、システムが安定動作を開始する前ま
でに確実にリセット信号を生成することができ、しか
も、回路規模が小さく低消費電力のリセット信号発生回
路を提供することを目的とする。

【００１０】

【課題を解決するための手段】請求項１の発明は、図１
の原理図に示すように、直列に接続されたダイオード接
続したトランジスタ１，２を介して電源電圧Ｖを抵抗３
に印加し、その抵抗３にかかる電圧Ｖ1 をインバータ４
の入力端子に入力する。インバータ４は抵抗３にかかる
電圧Ｖ1 に基づいて例えばＲＳフリップフロップ５に対
してリセット信号を出力する。

【００１１】請求項２の発明は、電源電圧をゲートとド
レインを短絡してダイオード接続した２個のＮチャネル
ＭＯＳトランジスタを介して抵抗に印加し、その抵抗に
かかる電圧をＣＭＯＳインバータの入力端子に入力し、
その抵抗にかかる電圧の推移に基づいてＣＭＯＳインバ
ータの出力端子からリセット信号を出力するようにし
た。

【００１２】請求項３の発明は、請求項２に記載のリセ
ット信号発生回路において、前記ＣＭＯＳインバータか
らの出力されるリセット信号に基づいてオンするＰチャ
ネルＭＯＳトランジスタを、前記直列に接続した２個の
ＮチャネルＭＯＳトランジスタに対して並列に接続し
た。

【００１３】請求項４の発明は、請求項２に記載のリセ
ット信号発生回路において、前記抵抗に対してコンデン
サを並列に接続した。 （作用）請求項１の発明によれば、電源電圧Ｖが直列に
接続されたダイオード接続したトランジスタ１，２の電
圧降下分の電圧まで上昇すると、抵抗３には電圧Ｖ1 が
発生する。該電圧Ｖ1 は電源電圧Ｖに比例して上昇す
る。一方、インバータ４は、電源電圧Ｖが前記トランジ
スタ１，２の電圧降下分の電圧まで上昇すると動作し始
め、その時の抵抗３にかかる電圧Ｖ1 に応答してリセッ
ト信号を出力する。そして、抵抗３にかかる電圧Ｖ1 が
インバータ４のしきい値電圧以上になると、インバータ
４はリセット信号を低電位（Ｌレベル）とする。従っ
て、複数個のトランジスタ１，２、抵抗３及びインバー
タ４という少ない素子で電源投入時リセット信号を発生
させることができる。

【００１４】請求項２の発明によれば、電源電圧がゲー
トとドレインを短絡してなる２個のＮチャネルＭＯＳト
ランジスタの電圧降下分の電圧まで上昇すると、抵抗３
には電圧が発生する。該電圧は電源電圧に比例して上昇
する。一方、ＣＭＯＳインバータ４は、電源電圧が前記
トランジスタ１，２の電圧降下分の電圧まで上昇すると
動作し始め、その時の抵抗にかかる電圧に応答して高電
位（Ｈレベル）のリセット信号を出力する。そして、抵
抗にかかる電圧がＣＭＯＳインバータのしきい値電圧以
上になると、ＣＭＯＳインバータはＨレベルのリセット
信号をＨレベルから低電位（Ｌレベル）に立ち下げる。
従って、２個のＮチャネルＭＯＳトランジスタ、抵抗及
びＣＭＯＳインバータという少ない素子でリセット信号
を発生させることができる。

【００１５】請求項３の発明によれば、ＣＭＯＳインバ
ータのリセット信号がＨレベルからＬレベルに立ち下が
ると、ＰチャネルＭＯＳトランジスタはオンされる。こ
のＰチャネルＭＯＳトランジスタのオンに基づく抵抗に
かかる電圧は、電源電圧に近い電圧まで上昇する。この
時、ＣＭＯＳインバータを構成するＰチャネルＭＯＳト
ランジスタは確実にオフされる。その結果、ＣＭＯＳイ
ンバータには貫通電流が流れることはない。

【００１６】請求項４の発明によれば、投入時において
電源電圧が急峻に上昇した場合、抵抗にかかる電圧もこ
れに応答して急峻に上昇しようとするが、コンデンサに
より吸収され緩やかに上昇する。その結果、ＣＭＯＳイ
ンバータはＨレベルのリセット信号をある程度の時間出
力し続けることができる。

【００１７】

【発明の実施の形態】

（第１の実施の形態）以下、本発明を具体化した第１の
実施の形態を図２、図３に従って説明する。図２は、１
チップの半導体集積回路装置内に設けられた電源投入時
におけるＲＳフリップフロップのリセット信号発生回路
の電気回路図である。リセット信号発生回路は、電源電
圧検出回路部とリセット信号出力回路部とから構成され
ている。電源電圧検出回路部は、２個の第１及び第２の
ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトラン
ジスタという）１１，１２と抵抗１３とから構成されて
いる。第１のＮＭＯＳトランジスタ１１は、そのドレイ
ンが図示しない電源入力端子に接続されている。電源入
力端子は、図示しない電源投入スイッチを介して図示し
ない電池に接続されている。従って、電源投入スイッチ
がオン操作されると、電池からの電源電圧ＶDDが第１の
ＮＭＯＳトランジスタ１１のドレインに印加される。第
１のＮＭＯＳトランジスタ１１のソースは、第２のＮＭ
ＯＳトランジスタ１２のドレインに接続されている。第
２のＮＭＯＳトランジスタ１２のソースは抵抗１３の一
端に接続され、その抵抗１３の他端は接地されている。

【００１８】又、第１及び第２のＮＭＯＳトランジスタ
１１，１２のゲートは、それぞれ自身のドレインに接続
されている。従って、第１及び第２のＮＭＯＳトランジ
スタ１１，１２はダイオード接続となる。従って、電池
からの電源電圧ＶDDが第１のＮＭＯＳトランジスタ１１
のドレインに印加されると、第１及び第２のＮＭＯＳト
ランジスタ１１，１２のドレイン・ソース間の電圧降下
はそれぞれ第１及び第２のＮＭＯＳトランジスタ１１，
１２のしきい値電圧ＶTHとなる。そして、第２のＮＭＯ
Ｓトランジスタ１１，１２のソースと抵抗１３を結ぶノ
ードＮ１の電圧ＶN1は、ＶN1＝ＶDD−２ＶTH、となる。
従って、図３に示すように、電源投入スイッチがオンさ
れた時、電源電圧ＶDDが定常状態に到達するまでの推移
を線ＬAで示すと、ノードＮ１の電圧ＶN1は線ＬB で推
移する。つまり、電源が投入され、電源電圧ＶDDがしき
い値電圧ＶTHの２倍（＝２ＶTH）に上昇するまでは、ノ
ードＮ１の電圧ＶN1は０ボルトであり、以後、２ＶTHの
電位差を維持しながら推移する。このしきい値電圧ＶTH
の２倍（＝２ＶTH）の電圧は、内部回路が動作を開始し
始める動作電圧に対応さている。

【００１９】リセット信号出力回路部は、インバータ１
５にて構成されている。インバータ１５は、ＰＭＯＳト
ランジスタ１６とＮＭＯＳトランジスタ１７からなるＣ
ＭＯＳインバータにて形成されている。そして、ＰＭＯ
Ｓトランジスタ１６のソースは電池からの電源電圧ＶDD
が印加される。ＰＭＯＳトランジスタ１６のドレインは
ＮＭＯＳトランジスタ１７のドレインに接続されてい
る。又、ＮＭＯＳトランジスタ１７のソースは接地され
ている。

【００２０】インバータ１５の入力端子は、前記ノード
Ｎに接続され電圧ＶN1を入力する。インバータ１５の出
力端子は、２入力端子のＯＲ回路１８を介してＲＳフリ
ップフロップ１９のリセット入力端子に接続されてい
る。本実施の形態では、ＰＭＯＳトランジスタ１６のし
きい値電圧及びＮＭＯＳトランジスタ１７のしきい値電
圧は、第１及び第２のＮＭＯＳトランジスタ１１，１２
のしきい値電圧ＶTHと一致させている。従って、インバ
ータ１５のしきい値電圧ＶTH1 は、電源電圧ＶCCの１／
２（＝ＶCC／２）がしきい値電圧となる。又、インバー
タ１５は、ＰＭＯＳトランジスタ１６のドレインに印加
される電源電圧ＶCCがしきい値電圧ＶTHの2 倍（＝２Ｖ
TH）以上にならないと、同電源ＶCCに追従して動作しな
い。つまり、インバータ１５はノードＮ１の電圧ＶN1が
立ち上がるとともに動作し始め、インバータ１５のしき
い値電圧ＶTH1 は２点鎖線に示すように推移していく。

【００２１】尚、前記ＯＲ回路１８は、他方の入力端子
に半導体集積回路装置内の内部回路から出力されるリセ
ット信号を入力するようになっている。勿論、外部装置
からの外部リセット信号を入力するようにしてもよい。

【００２２】次に、上記のように構成したリセット信号
発生回路の作用を説明する。今、電源投入スイッチがオ
ン操作されると、第１のＮＭＯＳトランジスタ１１のド
レインに印加される電源電圧ＶDDは、図３に線ＬA で示
すように上昇していく。この電源電圧ＶDDは、インバー
タ１５にも印加される。従って、インバータ１５は、電
源電圧ＶDDがしきい値電圧ＶTHの２倍、即ちノードＮ１
の電圧ＶN1が立ち上がるまでは動作せず出力端子はＬレ
ベルの状態にある。

【００２３】電源電圧ＶDDがしきい値電圧ＶTHの２倍に
まで到達すると、インバータ１５は動作可能となり、ノ
ードＮ１の電圧ＶN1に応答してリセット信号Ｒを出力端
子から出力する。この時、電源電圧ＶDDがしきい値電圧
ＶTHの２倍に到達するまでは、ノードＮ１の電圧ＶN1は
０ボルトであり、以後は電源電圧ＶDDの上昇に比例して
上昇する。又、電源電圧ＶDDがしきい値電圧ＶTHの２倍
に到達した以後は、インバータ１５のしきい値電圧ＶTH
1 は電源電圧ＶDDの上昇に応じて上昇し、その時の電源
電圧ＶDDの１／２の電圧がしきい値となる。

【００２４】従って、この時点では、ノードＮ１の電圧
ＶN1は、図３から明らかなように、インバータ１５のし
き値電圧ＶTH1 に到達していない。その結果、インバー
タ１５は、Ｈレベルのリセット信号Ｒを出力する。この
Ｈレベルのリセット信号Ｒの電位はその時の電源電圧Ｖ
DDに応じたレベルとなる。

【００２５】このＨレベルのリセット信号Ｒは、ＯＲ回
路１８を介してＲＳフリップフロップ１９のリセット入
力端子に出力される。従って、ＲＳフリップフロップ１
９は、リセットされる。

【００２６】やがて、ノードＮ１の電圧ＶN1は、インバ
ータ１５のしき値電圧ＶTH1 以上になると、インバータ
１５からのＨレベルのリセット信号Ｒは、Ｌレベルに立
ち下がる。リセット信号ＲがＬレベルになるため、ＲＳ
フリップフロップ１９はセット信号が入力されるまで論
理を保持する。

【００２７】次に、上記のように構成したリセット信号
発生回路の特徴を以下に述べる。 （１）本実施の形態によれば、電源電圧ＶDDが第１及び
第２のＮＭＯＳトランジスタ１１，１２のしきい値電圧
ＶTHの２倍の電圧になると、Ｈレベルのリセット信号Ｒ
が出力される。つまり、しきい値電圧ＶTHの２倍の値の
電源電圧ＶDDは、各内部回路の動作電源電圧として該電
圧に追従して動作を開始することができる直前の電圧で
あるので、システムが安定動作を開始する前までに確実
にリセット信号を生成することができ、初期設定におい
てＲＳフリップフロップ１９を不定状態にすることなく
確実に初期設定することができる。

【００２８】（２）本実施の形態によれば、第１及び第
２のＮＭＯＳトランジスタ１１，１２、抵抗１３、及
び、ＰＭＯＳトランジスタ１６とＮＭＯＳトランジスタ
１７からなるＣＭＯＳインバータ１５とからリセット信
号発生回路を構成した。従って、従来の図７に示す電源
監視用コンパレータ５１を利用したリセット信号発生回
路に比べてその回路規模を遥かに小さくすることができ
るとともに消費電力も低く抑えることができる。

【００２９】（３）本実施の形態では、第１及び第２の
ＮＭＯＳトランジスタ１１，１２をゲートとドレインを
短絡することによって両ＮＭＯＳトランジスタ１１，１
２をダイオード接続、即ちダイオードと同様な働きをせ
さた。従って、半導体集積回路装置の製造工程において
特別製造プロセスが加わらず、製造プロセスを複雑にす
ることはない。

【００３０】（第２の実施の形態）次に、本発明の第２
の実施の形態を図４に従って説明する。尚、説明の便宜
上第１の実施の形態と同じ構成については符号を同じに
してその詳細は省略し相違する部分について説明する。

【００３１】本実施の形態は、第２のＰＭＯＳトランジ
スタ２１が付加されている。第２のＰＭＯＳトランジス
タ２１のソースは電池からの電源電圧ＶDDが印加されて
いる。又、ＰＭＯＳトランジスタ２１のドレインは前記
ノードＮ１が接続されている。さらに、ＰＭＯＳトラン
ジスタ２１のゲートは、前記インバータ１５の出力端子
に接続されている。

【００３２】従って、インバータ１５は、Ｌレベルの出
力信号を出力した後は、入力端子に入力されるノードＮ
１の電圧ＶN1は常に電源電圧ＶDDより２ＶTHだけ低い電
圧である。そして、インバータ１５を構成するＰＭＯＳ
トランジスタ１７がオン状態となる状態が生じ貫通電流
が流れる。

【００３３】この時、第２のＰＭＯＳトランジスタ２１
のゲートにはインバータ１５からＬレベルのリセット信
号Ｒを入力し、第２のＰＭＯＳトランジスタ２１がオン
される。従って、ノードＮ１の電圧ＶN1は電源電圧ＶDD
よりこのＰＭＯＳトランジスタ２１の電圧降下分だけ低
い電圧となる。つまり、ノードＮ１の電圧ＶN1は第２の
ＰＭＯＳトランジスタ２１はオンにより上昇する。その
結果、インバータ１５を構成するＰＭＯＳトランジスタ
１６は確実にオフされ、インバータ１５には貫通電流が
発生しない。

【００３４】このように本実施の形態では、前記第１の
実施の形態の作用効果に加えて、消費電力をより小さく
することができる。 （第３の実施の形態）次に、本発明の第３の実施の形態
を図５に従って説明する。尚、説明の便宜上第２の実施
の形態と同じ構成については符号を同じにしてその詳細
は省略し相違する部分について説明する。

【００３５】本実施の形態では、コンデンサ２２を抵抗
１３に対して並列にしたものである。このコンデンサ２
２は、投入された電源電圧ＶCCが急峻な立ち上がをした
場合に対処するために設けられている。つまり、電源投
入と同時に電源電圧ＶDDが図６に線ＬA で示すように立
ち上がると、リセット信号Ｒは、Ｈレベルに立ち上がっ
てからＬレベルに立ち下がるまでの時間が非常に短くな
る。即ち、ＲＳフリップフロップ１９がリセット信号Ｒ
に基づいてリセット動作完了に要する所定の時間を確保
することができない場合が生じる。

【００３６】そこで、この時間を確保するためにコンデ
ンサ２２が設けられている。つまり、ノードＮ１の電圧
ＶN1は第１及び第２のＮＭＯＳトランジスタ１１，１２
と抵抗１３及びコンデンサ２２の時定数よって、図６に
線ＬAAに示すように推移させる。そして、ノードＮ１の
電圧ＶN1が、インバータ１５のしきい値ＶTH1 に到達す
るまでの時間を延ばす。従って、リセット信号は、Ｈレ
ベルに立ち上がってからＬレベルに立ち下がるまでの時
間を長くでき、ＲＳフリップフロップ１９のリセット動
作完了に要する所定の時間を確保することができる。

【００３７】このように本実施の形態では、前記第１及
び第２の実施の形態の作用効果に加えて、電源投入時に
おいて急峻に上昇する電源電圧ＶDDに対してもより確実
なリセット信号Ｒを発生することができる。

【００３８】尚、本発明は前記各実施の形態に限定され
るものではなく、以下の態様で実施してもよい。 （１）各実施の形態では、第１及び第２のＮＭＯＳトラ
ンジスタ１１，１２をゲートとドレインを短絡すること
によってダイオードと同様な働きをせさたが、ベースと
コレクタを短絡させたバイポーラトランジスタを使い実
施してもよい。

【００３９】（２）各実施の形態では、２個のダイオー
ド接続した第１及び第２のＮＭＯＳトランジスタ１１，
１２からなるリセット信号発生回路に具体化したが、用
途に応じて３個以上用いて実施してもよい。

【００４０】（３）各実施の形態では、電源投入時のリ
セット信号発生回路に使用したが、電源投入後の電圧変
動によるリセット信号発生回路に応用してもよい。 （４）各実施の形態では、ＣＭＯＳインバータ１５は、
ＲＳフリップフロップ１９に対するリセット信号Ｒを生
成したが、これ以外の内部回路に対するリセット信号に
使用してもよい。この場合、ＣＭＯＳインバータ１５を
構成するＰＭＯＳトランジスタ１６とＮＭＯＳトランジ
スタ１７のサイズを適宜変更して、ＣＭＯＳインバータ
１５の駆動能力を上げ、ファンアウト数を増加するよう
にしてもよい。

【００４１】（５）各実施の形態では、ＣＭＯＳインバ
ータ１５は電源電圧ＶDDの１／２になるようにしたが、
ＣＭＯＳインバータ１５を構成するＰＭＯＳトランジス
タ１６とＮＭＯＳトランジスタ１７のサイズの比を適宜
変更して、ＣＭＯＳインバータ１５のしきい値電圧ＶTH
1 を適宜変更してもよい。

【００４２】尚、上記各実施の形態から把握できる請求
項の発明以外の技術的思想について、以下にそれらの効
果とともに記載する。 （１）請求項２に記載のリセット信号発生回路におい
て、前記ＣＭＯＳインバータからの出力されるリセット
信号に基づいてオンするＰチャネルＭＯＳトランジスタ
を、前記ゲートとドレインを短絡してなる２個のＮチャ
ネルＭＯＳトランジスタに対して並列に接続するととも
に、前記抵抗に対してコンデンサを並列に接続したリセ
ット信号発生回路。

【００４３】このリセット信号発生回路によれば、請求
項２の発明の効果に加え、さらに低消費電力化を図るこ
とができるとともに、電源投入時において急峻な電源電
圧の推移に対しても確実なリセット信号を発生すること
ができる。

【００４４】

【発明の効果】請求項１及び２の発明によれば、システ
ムが安定動作を開始する前までに確実にリセット信号を
生成することができ、しかも、回路規模が小さく低消費
電力化を図ることができる。

【００４５】請求項３の発明によれば、請求項２の発明
の効果に加えて、さらに低消費電力化を図ることができ
る。請求項４の発明によれば、請求項２の発明の効果に
加えてより確実なリセット信号を発生することができ
る。

【図面の簡単な説明】

【図１】 本発明の原理を説明するための原理図。

【図２】 第１の実施の形態のリセット信号発生回路
図。

【図３】 リセット信号発生回路の動作を説明するため
の波形図。

【図４】 第２の実施の形態のリセット信号発生回路
図。

【図５】 第３の実施の形態のリセット信号発生回路
図。

【図６】 リセット信号発生回路の動作を説明するため
の波形図。

【図７】 従来のリセット信号発生回路図。

【符号の説明】

１１，１２ 第１及び第２のＮチャネルＭＯＳトランジ
スタ １３ 抵抗 １５ インバータ １６ ＰチャネルＭＯＳトランジスタ １７ ＮチャネルＭＯＳトランジスタ １９ ＲＳフリップフロップ ２１ 第２のＰチャネルＭＯＳトランジスタ ２２ コンデンサ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 電源電圧を直列に接続された複数のダイ
   オード接続したトランジスタを介して抵抗に印加し、そ
   の抵抗にかかる電圧をインバータの入力端子に入力する
   ようにしたリセット信号発生回路。
2. 【請求項２】 電源電圧をゲートとドレインを短絡して
   ダイオード接続した２個のＮチャネルＭＯＳトランジス
   タを介して抵抗に印加し、その抵抗にかかる電圧をＣＭ
   ＯＳインバータの入力端子に入力し、その抵抗にかかる
   電圧の推移に基づいてＣＭＯＳインバータの出力端子か
   らリセット信号を出力するようにしたリセット信号発生
   回路。
3. 【請求項３】 請求項２に記載のリセット信号発生回路
   において、 前記ＣＭＯＳインバータからの出力されるリセット信号
   に基づいてオンするＰチャネルＭＯＳトランジスタを、
   前記直列に接続した２個のＮチャネルＭＯＳトランジス
   タに対して並列に接続したことを特徴とするリセット信
   号発生回路。
4. 【請求項４】 請求項３に記載のリセット信号発生回路
   において、 前記抵抗に対してコンデンサを並列に接続したことを特
   徴とするリセット信号発生回路。